KR101412906B1 - 전계 효과 트랜지스터를 위한 구조 및 방법 - Google Patents

전계 효과 트랜지스터를 위한 구조 및 방법 Download PDF

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Abstract

본 개시는 반도체 구조의 일 실시예를 제공하고, 상기 반도체 구조는 반도체 기판; 반도체 기판에 형성된 쉘로우 트렌치 분리(STI) 피처(상기 STI 피처는 연속적인 분리 피처이고, 제1 영역에서 제1 부분 및 제2 영역에서 제2 부분을 포함하고, STI 피처의 제2 부분은 STI 피처의 제2 부분에 비해 리세스됨); 반도체 기판에서 STI 피처에 의해 경계지어 지는 활성 영역; 활성 영역 상에 배치되고 제1 방향으로 STI 피처의 제1 영역으로 확장되는 게이트 스택; 활성 영역에 형성되고 게이트 스택에 의해 개재되는 소스 및 드레인 피처; 및 활성 영역에 형성되고 소스 및 드레인 피처 사이에서 제2 방향(제2 방향은 제1 방향과는 상이함)으로 걸쳐진 채널을 포함한다. 채널은 제1 방향에서 폭(W)을 갖는 탑 부분 및 각각이 폭(W)보다 작은 높이(H)를 갖는 2개의 측면 부분을 포함한다.

Description

전계 효과 트랜지스터를 위한 구조 및 방법{STRUCTURE AND METHOD FOR A FIELD EFFECT TRANSISTOR}
본 발명은 반도체 장치에 관한 것이다.
집적 회로는 45 nm, 32 nm, 28 nm 및 20 nm와 같은 작은 피처(feature) 크기 및 높은 패킹 밀도를 갖는 고급 기술로 진행했다. 이러한 고급 기술에서, 평면 전계 효과 (또는 2차원) 트랜지스터는 제한된 채널 폭으로 탑 표면에 구성된 채널을 갖는다. 따라서, 게이트 전극과 채널 사이의 용량 결합이 역시 제한된다. 피처 사이즈가 축소될 때, 채널 폭은 장치 성능을 유지하거나 향상시키기 위해 이에 비례해서 축소될 수 없다. 따라서, 트랜지스터는 보다 넓은 회로 영역을 점유하고, 패킹 밀도가 높아지게 된다. 장치 성능과 패킹 밀도 사이에 트레이드 오프가 존재한다.
그러므로, 상기 사항들을 다루기 위한 트랜지스터 구조 및 이러한 트랜지스터 구조를 만드는 방법이 필요하다.
본 개시는 반도체 구조의 일 실시예를 제공하고, 상기 반도체 구조는 반도체 기판; 반도체 기판에 형성된 쉘로우 트렌치 분리(STI) 피처(상기 STI 피처는 연속적인 분리 피처이고, 제1 영역에서 제1 부분 및 제2 영역에서 제2 부분을 포함하고, STI 피처의 제2 부분은 STI 피처의 제2 부분에 비해 리세스됨); 반도체 기판에서 STI 피처에 의해 경계지어 지는 활성 영역; 활성 영역 상에 배치되고 제1 방향으로 STI 피처의 제1 영역으로 확장되는 게이트 스택; 활성 영역에 형성되고 게이트 스택에 의해 개재되는 소스 및 드레인 피처; 및 활성 영역에 형성되고 소스 및 드레인 피처 사이에서 제2 방향(제2 방향은 제1 방향과는 상이함)으로 걸쳐진 채널을 포함한다. 채널은 제1 방향에서 폭(W)을 갖는 탑 부분 및 각각이 폭(W)보다 작은 높이(H)를 갖는 2개의 측면 부분을 포함한다.
본 발명에 따르면, 전계 효과 트랜지스터를 위한 구조 및 방법을 제공하는 것이 가능하다.
본 개시의 양태는 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처(feature)들은 실척도로 도시되지 않았음을 강조한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 하나 이상의 실시예들에서 본 개시의 양태에 따라 구성된 활성 영역 및 리세스된 분리 피처를 구비한 반도체 구조의 평면도이다.
도 2 내지 도 5는 하나 이상의 실시예들에서 본 개시의 양태에 따라 구성된 도 1의 반도체 구조의 단면도이다.
도 6은 하나의 실시예에서 본 개시의 다양한 양태에 따라 구성된 도 1의 반도체 구조를 만드는 방법의 흐름도이다.
다음의 개시는 다양한 실시예들의 상이한 피처(feature)들을 구현하는 다수의 상이한 실시예들, 또는 예들을 제공한다는 것을 이해할 것이다. 부품 및 배치의 특정한 예들은 본 개시를 단순화하기 위해 이하에 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 게다가, 본 개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순함과 명료함을 위한 것으로, 그 자체가 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하지 않는다. 더욱이, 이어지는 설명에서 제2 피처 위에 제1 피처의 형성은, 제1 피처 및 제2 피처가 직접 접촉하여 형성되는 실시예를 포함하고, 제1 피처 및 제2 피처가 직접 접촉하여 형성되지 않도록 제1 피처와 제2 피처 사이에 부가적인 피처들이 형성되는 실시예들을 또한 포함할 수 있다.
도 1은 활성 영역 및 리세스된 분리 피처를 구비한 반도체 구조(100)의 평면도이다. 도 2 내지 도 5는 반도체 구조(100)의 단면도이다. 특히, 도 2는 단면 라인(AA')으로부터 취해진 단면도이고, 도 3은 단면 라인(BB')으로부터 취해진 단면도이고, 도 4는 단면 라인(CC')으로부터 취해진 단면도이며, 도 5는 단면 라인(DD')으로부터 취해진 단면도이다. 반도체 구조(100) 및 반도체 구조를 만드는 방법은 도 1 내지 도 5을 참조하여 기술된다.
반도체 구조(100)는 기판(102)를 포함한다. 기판(102)은 실리콘을 포함한다. 대안적으로, 기판(102)은 게르마늄, 실리콘 게르마늄, 또는 다른 적절한 반도체 물질을 포함한다. 기판(102)은 또한 다양한 도핑된 영역을 포함한다. 하나의 실시예에서, 기판(102)은 에피택시 (또는 epi) 반도체 층을 포함한다. 다른 실시예에서, 기판(102)은 SIMOX(separation by implanted oxygen)로 일컬어지는 기술과 같은 적절한 기술에 의해 형성된 분리를 위한 매립용 유전층을 포함한다.
반도체 구조(100)는 기판(102) 상에 형성된 하나 이상의 활성 영역(104)을 포함한다. 활성 영역(104)은 반도체 기판 상에 형성될 전계 효과 트랜지스터와 같은 다양한 장치들을 위한 반도체 기판(102)의 구역이다. 본 실시예에서, 반도체 구조(100)는 활성 영역(104)에 형성된 하나 이상의 전계 효과 트랜지스터(FET)를 포함한다.
활성 영역(104)은 반도체 기판(102)의 일부이고, 실리콘 게르마늄과 같은 다른 적합한 반도체 물질 또는 실리콘을 포함한다. 활성 영역(104)은 기판(102)의 반도체 물질과 동일한 반도체 물질을 포함한다. 대안적인 실시예에서, 활성 영역(104)은 에피택시 성장과 같은 적합한 기술에 의해 형성된, 기판(102)의 반도체 물질과는 상이한 반도체 물질을 구비하는 소스 및 드레인을 위한 구역을 포함한다. 예를 들어, 기판(102)은 실리콘을 포함하고, 소스 및 드레인 구역은 적합한 구성으로 실리콘 게르마늄, 실리콘 카바이드 또는 이들 모두를 포함한다. 일 실시예에서, n형 웰(well) 또는 p형 웰과 같은 도핑된 웰이 활성 영역(104)에 형성된다. 일례로, 활성 영역(104)은 활성 영역에 형성될 하나 이상의 p형 전계 효과 트랜지스터를 위해 n형 웰을 포함한다. 다른 예에서, 활성 영역(104)은 활성 영역에 형성될 하나 이상의 n형 전계 효과 트랜지스터를 위해 p형 웰을 포함한다.
일 실시예에서, 활성 영역은 짧은 치수를 갖는 제1 방향(X 축 또는 X 방향) 및 긴 치수를 갖는 제2 방향(Y 축 또는 Y 방향)으로 걸쳐진 길쭉한 모양을 갖는다. 제1 방향은 도 1에 나타난 바와 같이, 제2 방향에 직교한다. X 축 및 Y 축은 기판 면을 정의한다. Z 축 또는 Z 방향이 또한 X 방향 및 Y 방향 모두에 수직하는 방향 또는 기판 면에 직교하는 방향으로 정의된다.
반도체 구조(100)는 기판에 형성된 하나 (또는 그 이상의) 쉘로우 트렌치 분리(shallow trench isolation; STI) 피처(112)를 포함하여 다양한 활성 영역(104)을 정의하고 활성 영역들을 서로 분리한다. STI 피처(112)는 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 다른 적합한 유전체, 또는 이들의 조합과 같은 하나 이상의 유전체를 포함한다. 일 실시예에서, STI 피처(112)의 형성은 반도체 기판(102)에 트렌치를 에칭하는 것과, 그 트렌치를 유전체로 충진하는 것을 포함한다. 충진된 트렌치는 다층 구조(예를 들어, 트렌치를 충진하는 실리콘 질화물을 이용하는 열 산화 라이너 층)를 가질 수 있다. 다른 실시예에서, STI 피처는, 패드 산화물을 성장시키는 것, 저압 화학적 기상 증착(low pressure chemical vapor deposition; LPCVD) 실리콘 질화물 층을 형성하는 것, 하드 마스크를 형성하도록 리소그래피 공정 및 에칭에 의해 실리콘 질화물 층 및 패드 산화물을 패턴화하는 것, 기판에 트렌치를 에칭하는 것, 트렌치 인터페이스를 향상시키기 위해 열 산화 트렌치 라이너를 선택적으로 성장시키는 것, 트렌치를 산화물로 충진하는 것, 에치백을 위해 화학적 기계적 평탄화(chemical mechanical planarization; CMP)를 이용하는 것, 및 질화물 층을 제거하기 위해 질화물 에칭을 이용하는 것과 같은 공정 순서를 이용하여 생성될 수 있다.
활성 영역(104)은 STI 피처(112)에 의해 경계지어 진다. 일 실시예에서, STI 피처(112)는 활성 영역(104)을 둘러싼다. 특히, 도 2에 나타난 바와 같이, STI 피처(112)는 제1 영역에서 제1 부분(112a) 및 제2 영역에서 제2 부분(112b)을 포함한다. 제1 부분(112a)은 게이트 트렌치에 적용되는 선택적 에칭 공정에 의해 제2 부분(112b)에 비해 리세스된다. 게이트 트렌치는 이하에 더욱 설명될 게이트 교체 절차로 형성된다. STI 피처(112)의 제1 부분(112a)은 제1 탑 표면(114)을 갖고, STI 피처(112)의 제2 부분(112b)은 제1 탑 표면보다 높은 제2 탑 표면(116)을 갖는다. 활성 영역(104)은 제2 탑 표면(116)과 같은 평면에 있는 제3 탑 표면(118)을 갖는다. 제1 탑 표면(114)은 치수(H) 만큼 제2 탑 표면(116)보다 낮다. 일 실시예에서, 치수(H)는 대략 10 nm와 대략 40 nm 사이의 범위에 이른다.
도 2에 나타난 바와 같이, 제1 영역에서 STI 피처의 제1 부분(112a)은 제1 두께(T1)를 갖고, 제2 영역에서 STI 피처의 제2 부분(112b)은 제2 두께(T2)를 갖는다. 제2 두께(T2)는 제1 두께(T1) 보다 크다. 더욱이, STI 피처의 제1 부분(112a)의 제1 탑 표면(114)은 거리(H=T2-T1) 만큼 STI 피처의 제2 부분의 제2 탑 표면(116) 밑에 있다.
반도체 구조(100)는 활성 영역(104) 상에 형성되고 STI 피처(112)로 확장된 게이트(120)를 포함한다. 특히, 게이트(120)는 STI 피처(112)의 제1 부분(112a)으로 확장한다. 게이트(120)는 게이트 유전층 및 게이트 유전층 상의 게이트 전극을 포함한다. 게이트 유전층 및 게이트 전극은 총괄하여 게이트 스택(122)으로서 일컬어진다. 도 2에 나타난 바와 같이, 게이트 스택(122)은 활성 영역(104)상에 제1 부분 및 STI 피처의 제1 부분(112a)으로 확장된 제2 부분을 포함한다. 게이트 스택(122)의 제1 부분은 활성 영역(104)의 제3 탑 표면(118) 상에 배치된 제1 바텀 표면 및 STI 피처(112)의 제1 탑 표면(114) 상에 배치된 제2 바텀 표면을 포함한다. 게이트 스택(122)의 제2 바텀 표면은 거리(H) 만큼 게이트 스택(122)의 제1 바텀 표면보다 낮다.
특히, STI 피처(112) 상의 게이트 스택(122)의 제2 부분은 STI 피처의 제1 부분(112a)에 맞춰 정렬된다. 평면도에서, 게이트 스택(122)의 제2 부분은 STI 피처의 제1 부분(112a)과 매칭한다. 달리 언급하면, 게이트 스택(122)의 제2 부분은 STI 피처의 제1 부분(112a)의 형태 및 크기와 같은 형태 및 크기를 갖는다. 더욱이, 게이트 스택(122)의 제2 부분 및 STI 피처의 제1 부분(112a)의 각각의 에지는 서로 오버랩하고 매칭한다. 본 실시예에서, 이것은, 게이트 스택(122)이 더미 게이트 스택을 형성하는 단계, 층간 절연체(ILD) 층을 형성하는 단계, CMP 공정을 수행하는 단계, ILD 층에 게이트 트렌치를 형성하기 위해 더미 게이트 스택을 에칭하는 단계, 게이트 트렌치 내에 노출된 STI 피처의 제1 부분을 리세스하기 위해 선택적으로 에칭하는 단계, 및 증착 및 연마에 의해 금속 게이트를 형성하는 단계를 포함하는 절차에 의해 형성되기 때문이다.
도 3에 나타난 바와 같이, STI 피처(112)의 제2 부분(112b) 및 활성 영역(104)은 동일 평면의 탑 표면을 갖는다. 특히, 게이트 스택(122) 밑에 있는 부분을 제외하면 STI 피처(112)는 탑 표면에서 활성 영역(104)과 동일 평면에 있다.
일 실시예에서, 게이트(120)는 제1 방향(X 방향)으로 향하는 긴 형태를 갖는다. 게이트(120)는 제1 방향으로 걸쳐있는 제1 치수 및 제2 방향(Y 방향)으로 걸쳐 있는 제2 치수를 포함한다. 게이트(120)의 제1 치수는 게이트(120)의 제2 치수보다 크다.
게이트 유전층은 열 실리콘 산화물의 유전율보다 큰 유전율을 갖는 고유전율(high k) 유전층을 포함한다. 다양한 실시예들에서, 고유전율 유전층은 실리콘 질화물, 실리콘 탄화물, 실리콘 산화질화물, 하프늄 산화물, 루테튬(Lu) 산화물, 알루미늄 산화물, 지르코늄 산화물, 탄탈룸 산화물, 티타늄 산화물, 스트론튬(Sr) 산화물, 또는 이들의 조합을 포함한다. 고유전율 유전층은 원자층 증착(ALD)과 같은 적합한 기술에 의해 형성된다. 다른 실시예들에서, 게이트 유전층은 활성 영역(104) 상에 형성된 열 실리콘 산화물과 같은 계면층(IL) 및 고유전율 유전층을 포함한다.
게이트 전극은 도핑된 폴리실리콘, 금속, 금속 합금, 실리사이드 또는 이들의 조합과 같은 도전 물질을 포함한다. 다양한 예에서, 게이트 전극은 알루미늄, 알루미늄 구리, 구리, 티타늄 질화물, 티타늄 텅스텐, 탄탈룸 질화물, 금(Au), 은(Ag), 실리사이드, 내화 금속, 또는 이들의 조합을 포함한다. 도전 물질은 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 도금 또는 이들의 조합과 같은 적합한 기술에 의해 형성된다.
다양한 실시예들에서, 게이트 스택은 게이트 전극 및 게이트 유전층의 상이한 조합을 포함하고, 예를 들면, 폴리실리콘 및 실리콘 산화질화물; 금속 및 고유전율 유전체; 알루미늄 및 내화 금속 및 고유전율 유전체; 실리사이드 및 고유전율 유전체, 또는 이들의 조합이 이에 해당한다.
게이트 스택(122)은 리소그래피 공정 및 에칭을 더 포함하는 증착 및 패턴화에 의해 형성된다. 예를 들어, 게이트 유전층 및 게이트 전극 물질이 증착되고, 하드 마스크가 리소그래피 공정 및 에칭에 의해 증착 및 패턴화되고, 그리고 나서 하드 마스크의 개구부를 통한 에칭에 의해 게이트 물질을 패턴화한다.
게이트(120)는 또한 게이트 스택의 측벽 상에 형성되고 제2 영역에서 STI 피처(112)의 제2 부분(112b) 상에 배치된 게이트 스페이서(124)를 포함한다. 게이트 스페이서(124)는 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산화질화물, 대략 5보다 큰 유전율을 갖는 고유전율 유전체, 또는 이들의 조합과 같은 하나 이상의 유전체를 포함한다. 게이트 스페이서(124)는 건식 에칭과 같은 이방성 에칭 및 증착에 의해 형성된다. 게이스 스페이서(124)는 STI 피처(112)의 제2 부분(112b) 상에 형성되고 STI 피처(112)의 제2 부분(112b)의 에지에 맞춰 정렬된다. 특히, STI 피처(112)의 제2 부분(112b)과 제1 부분(112a) 사이의 에지는 평면도에서 게이트 스택(122)과 게이트 스페이서(124) 사이의 에지에 맞춰 정렬된다. 도 2에 나타난 바와 같이, 게이트 스페이서(124)는 STI 피처의 제2 부분(112b)의 제2 탑 표면(116)에 배치된 제3 바텀 표면을 포함한다. 게이스 스페이서(124)의 제3 바텀 표면은 활성 영역(104) 내의 게이트 스택(122)의 제1 바텀 표면과 동일 평면에 있고, 치수(H) 만큼 STI 피처(112)의 제1 부분(112a) 내의 게이트 스택(122)의 제2 바텀 표면보다 높다.
게이트 스페이서(124)의 형성은 게이트 스택(122)을 형성하기 위한 절차에 포함된다. 일 실시예에서, 더미 게이트 스택이 형성되고, 게이트 스페이서(124)는 더미 게이트 스택의 측벽 상에 형성된다. 더미 게이트 스택이 게이트 트렌치 내에 노출된 STI 피처(112)의 제1 부분(112a)을 리세스하기 위해 에칭에 의해 제거된 이후에, 게이트 스페이서(124)는 STI 피처(112)의 제2 부분(112b) 상에 남는다.
도 5에 나타난 바와 같이, STI 피처(112) 상에 배치된 게이트 스택(122)의 일부는 깊이(H) 만큼 STI 피처(112)에 부분적으로 내장된다. 게이트 스페이서(124)는 STI 피처(112)에 내장되지 않지만, STI 피처(112)의 탑 표면 상에 배치된다.
도 4에 나타난 바와 같이, 반도체 구조(100)는 또한 활성 영역(104) 상에 형성된 소스 및 드레인 피처(126)를 포함한다. 소스 및 드레인 피처(126)는 제2 방향(Y 방향)으로 이격되어, 게이트 스택(122)의 반대쪽에 구성된다. 일 실시예에서, 소스 및 드레인 피처(126)는 게이트 스택(122)의 측면에 맞춰 정렬된 경도핑된 드레인(light doped drain; LDD) 피처(126a)를 포함하고, 또한 게이트 스페이서(124)가 게이트 스페이서(124)의 바깥 에지에 맞춰 정렬된 이후에 형성된 중도핑된 소스 및 드레인(S/D)(126b)을 포함한다. 다양한 소스 및 드레인 피처들이 n형 도펀트 또는 p형 도펀트와 같은 적합한 도핑 종으로, 그리고 부가적으로 활성화를 위한 어닐링 공정으로 이온 주입에 의해 형성된다. 일례로, n형 도펀트는 인을 포함한다. 다른 실시예에서, p형 도펀트는 붕소를 포함한다.
다른 실시예에서, 소스 및 드레인 피처(126)는 향상된 캐리어 이동도 및 개선된 장치 성능을 위해 반도체 기판(102)의 반도체 물질과는 상이한 반도체 물질을 포함하는 에피택시 성장된 반도체 상에 형성된다. 일 실시예에서, 에피택시 성장된 반도체 물질은 활성 영역의 소스 및 드레인 영역을 리세스하기 위해 에칭하고, 그리고 나서 반도체 물질로 에피택시 성장시키는 것을 포함하는 절차에 의해 형성된다. 다른 실시예에서, 에피택시 성장된 반도체 물질은, p형 FET를 위해 실리콘 게르마늄(SiGe), 실리콘 게르마늄 탄화물(SiGeC), 게르마늄(Ge), 실리콘 또는 이들의 조합을 포함한다. 또 다른 실시예에서, 에피택시 성장된 반도체 물질은, n형 FET를 위해 실리콘 인(SiP), 실리콘 탄화물(SiC), 실리콘 인 탄화물(SiPC), 실리콘 또는 이들의 조합을 포함한다.
반도체 구조(100)는 또한 도 4에 나타난 바와 같이, 활성 영역에 형성되고 소스 및 드레인 피처(126) 사이에 걸쳐진 채널 (또는 채널 영역)(128)을 포함한다. 채널은 채널 길이(도 4에 나타난 바와 같음)로서 제1 치수로 소스로부터 드레인으로 제2 방향(Y 방향)에 걸쳐 있고, 채널 폭(도 2에 나타난 바와 같음)으로서 제2 치수로 제1 방향(X 방향)에 걸쳐 있다.
도 2를 계속 참조하면, 채널 폭의 경우에, 채널(128)은 게이트 스택(122)(특히 게이트 유전층)과 접촉하는 다양한 활성 표면을 포함한다. 보다 구체적으로, 채널(128)은 탑 부분 및 2개의 측벽 부분을 포함한다. 채널(128)의 탑 부분은 제1 폭(W1)으로 2개의 측면 부분 사이에 걸쳐 있다. 2개의 측벽 부분 각각은 각각의 측벽의 깊이(H)와 대략 동일한 제2 폭으로 걸쳐 있다. 채널(128)의 전체 폭은 W1로부터 W로 확장되고 이것은 W1+2H보다 크거나 같다. 게이트 전극과 채널 사이의 결합이 증가된다.
본 실시예에서, 채널의 탑 부분은 채널의 각각의 측벽 부분의 폭(H)보다 큰 폭(W1)을 갖는다. 일례로, 채널(128)의 탑 부분의 폭(W1)은 대략 50 nm보다 크고, 채널(128)의 측벽 부분의 폭(H)은 대략 40 nm보다 작다. 일 실시예에서, 측벽 폭(H)은 대략 10 nm와 40 nm 사이의 범위에 있다. 다른 실시예에서, 탑 표면 폭(W1)은 n형 FET의 경우 대략 50 nm와 120 nm 사이의 범위에 있다. 또 다른 실시예에서, 탑 표면 폭(W1)은 p형 FET의 경우 대략 35 nm와 60 nm 사이의 범위에 있다. 채널(128)은 문턱값 전압 및/또는 안티 펀치 스루(anti-punch through; APT)와 같은 다양한 고려 사항을 위해 조정된 하나 이상의 이온 주입에 의해 형성될 수 있다.
본 실시예에서, 채널(128), 소스 및 드레인 피처(126), 및 게이트(120)는 n형 FET 또는 p형 FET와 같은 전계 효과 트랜지스터를 형성하도록 구성된다. FET의 장치 성능은 확장된 채널 폭에 의해 향상된다.
다른 실시예에서, 반도체 구조(100)는 복수의 STI 피처(112)에 의해 분리된 복수의 활성 영역(104)을 포함한다. 각각의 활성 영역 및 개별 STI 피처는 상기 기술된 것과 유사한 구성을 갖는다. 예를 들어, STI 피처는 제1 부분 및 제2 부분을 포함한다. 제1 부분은 제2 부분으로부터 리세스된다. 채널은 탑 부분 및 반대 측벽 부분을 포함한다. 다양한 n형 FET 및 p형 FET가 이러한 활성 영역에 형성된다. 이러한 n형 FET 및 p형 FET는 스태틱 랜덤 액세스 메모리(SRAM) 셀을 형성하도록 구성된다. 특별한 실시예에서, SRAM 셀은 데이터 저장을 위한 2개의 교차 결합된 2개의 인버터 및 패스 게이트를 포함한다. SRAM 셀의 실시예를 증진하기 위해서, 각각의 인버터는 하나 이상의 p형 FET를 구비하는 풀업 장치 및 하나 이상의 n형 FET를 구비하는 풀 다운 장치를 포함한다. 패스 게이트는 n형 FET를 포함한다. 다른 실시예에서, 반도체 구조(100)는 n 어레이로 구성된 복수의 SRAM 셀을 포함한다.
도 6은 하나 이상의 실시예에서 본 개시의 다양한 양태에 따라 구성된 반도체 구조(100)를 만드는 방법(130)의 흐름도이다. 방법(130)은 도 1 내지 도 6을 참조하여 기술된다. 방법(130)은 반도체 기판(102)을 제공하는 동작(132)에서 시작한다.
방법(130)은 다양한 활성 영역(104)을 정의하는 하나 이상의 STI 피처(112)를 형성하기 위한 동작(134)을 포함한다. 일 실시예에서, STI 피처(112)의 형성은 반도체 기판(102)에 트렌치를 에칭하는 것과, 그 트렌치를 유전체로 충진하는 것을 포함한다. 충진된 트렌치는 다층 구조(예를 들어, 트렌치를 충진하는 실리콘 질화물을 이용하는 열 산화 라이너 층)를 가질 수 있다. 다른 실시예에서, STI 피처는, 패드 산화물을 성장시키는 것, 저압 화학적 기상 증착(low pressure chemical vapor deposition; LPCVD) 실리콘 질화물 층을 형성하는 것, 리소그래피 공정 및 에칭에 의해 하드 마스크를 형성하도록 실리콘 질화물 층 및 패드 산화물을 패턴화하는 것, 기판에 트렌치를 에칭하는 것, 트렌치 인터페이스를 향상시키기 위해 열 산화 트렌치 라이너를 선택적으로 성장시키는 것, 트렌치를 산화물로 충진하는 것, 과도한 유전체를 에칭하고 표면을 평탄화하기 위해 CMP를 이용하는 것, 및 질화물 층을 제거하기 위해 질화물 에칭을 이용하는 것과 같은 공정 순서를 이용하여 생성될 수 있다.
방법(130)은 이온 주입에 의해 활성 영역(104)에 하나 이상의 도핑된 웰(예를 들어, p웰 및 n웰)을 형성하는 것과 같은 다른 동작을 포함할 수 있다.
방법(130)은 반도체 기판(102) 상에 하나 이상의 더미 게이트를 형성하는 동작(136)을 포함한다. 더미 게이트는 더미 게이트 스택 및 게이트 스페이서를 포함한다. 더미 게이트의 형성은, 유전층 및 유전층 상의 폴리실리콘 층을 포함하는 더미 게이트 물질층을 형성하는 단계, 및 리소그래피 공정 및 에칭에 의해 더미 게이트 물질층을 패턴화하는 단계를 포함한다. 패턴화된 더미 게이트는 활성 영역(104) 상에 배치되고, 제1 방향(X 방향)으로 STI 피처(112)로 확장된다. 게이트 스페이서(124)는 건식 에칭과 같은 에칭 및 유전체 증착에 의해 형성된다.
방법(130)은 또한 활성 영역(104) 상에 형성된 소스 및 드레인 피처(126)를 형성하기 위한 동작(138)을 포함한다. 소스 및 드레인 피처(126)는 제2 방향(Y 방향)으로 이격되어, 게이트 스택(122)의 반대쪽에 구성된다. 일 실시예에서, 소스 및 드레인 피처(126)는 게이트 스택(122)의 측면에 맞춰 정렬된 경도핑된 드레인(light doped drain; LDD) 피처(126a)를 포함하고, 또한 게이트 스페이서(124)가 게이트 스페이서(124)의 바깥 에지에 맞춰 정렬된 이후에 형성된 중도핑된 소스 및 드레인(S/D)(126b)을 포함한다. 다양한 소스 및 드레인 피처들이 n형 도펀트 또는 p형 도펀트와 같은 적합한 도핑 종으로, 이온 주입에 의해 형성된다. 어닐링 공정이 활성화를 위해 뒤따를 수 있다. 일례로, n형 도펀트는 인을 포함한다. 다른 예에서, p형 도펀트는 붕소를 포함한다. 다른 실시예에서, 소스 및 드레인 피처(126)는 에피택시 성장된 반도체 물질을 포함한다. 이 경우에, 소스 및 드레인 영역의 반도체 기판은 에칭 공정에 의해 리세스되고, 반도체 물질은 리세스된 구간에서 에피택시 성장된다. 이온 주입이 그 이후에 수행된다.
소스 및 드레인 피처(126)는 향상된 캐리어 이동도 및 개선된 장치 성능을 위해 반도체 기판(102)의 반도체 물질과는 상이한 반도체 물질을 포함하는 에피택시 성장된 반도체 상에 형성된다. 일 실시예에서, 에피택시 성장된 반도체 물질은, p형 FET를 위해 실리콘 게르마늄(SiGe), 실리콘 게르마늄 탄화물(SiGeC), 게르마늄(Ge), 또는 이들의 조합을 포함한다. 또 다른 실시예에서, 에피택시 성장된 반도체 물질은, n형 FET를 위해 실리콘 인(SiP), 실리콘 탄화물(SiC), 실리콘 인 탄화물(SiPC), 또는 이들의 조합을 포함한다.
방법(130)은 반도체 기판(102) 상에 ILD 층을 형성하고 더미 게이트를 형성하기 위한 동작(140)을 포함한다. ILD 층은 증착 및 CMP를 포함하는 절차에 의해 형성된다. CMP 공정은 더미 게이트 상에 증착된 ILD를 제거하고 표면을 평탄화한다. ILD 층은 실리콘 산화물, 저유전율(low k) 유전체, 다른 적합한 유전체 또는 이들의 조합을 포함한다. 증착은 CVD 또는 스핀 온 코팅 및 양생(curing)을 포함할 수 있다.
방법(130)은 더미 게이트를 제거하여, ILD 층에 게이트 트렌치를 형성하기 위한 동작(142)을 포함한다. 에칭 공정이 적용되어 게이트 스페이서(124)는 남기 면서, 더미 게이트 스택을 제거한다. 더욱이, 게이트 스페이서(124)는 남아서 게이트 트렌치의 측벽으로서 노출된다. 에칭 공정은 각각의 더미 게이트 물질층을 제거하기 위해 조정된 다수의 에칭 단계를 포함할 수 있다. 일 실시예에서, 오직 도전 물질층만이 에칭 공정에 의해 더미 게이트로부터 제거된다. 다른 실시예에서, 더미 게이트에서 도전 물질층과 유전층 모두가 에칭 공정에 의해 제거된다. 활성 영역(104) 및 게이트 트렌치 내의 STI 피처(112)가 노출된다.
방법(130)은 기판(102)의 반도체 물질은 실질적으로 남기면서, STI 피처(112)의 유전체를 선택적으로 제거하기 위해 조정된 에칭 공정에 의해 게이트 트렌치 내에 노출된 STI 피처(112)를 리세싱하는 동작(144)을 포함한다. 따라서, STI 피처(112)의 제1 부분(112a)은 리세스되고, 게이트 트렌치에 맞춰 자동적으로 정렬된다(그러므로, 형성될 금속 게이트에 맞춰 정렬됨). 일례로, STI 피처(112)는 실리콘 산화물을 포함하고, 에칭 공정은 HF(hydrofluoric acid) 용액을 사용하는 습식 에칭을 이용한다.
채널(128)은 소스 및 드레인 피처(126) 사이의 활성 영역에 정의된다. 방법(130)은 문턱값 전압 또는 다른 팩터를 위해 채널을 조정하기 위해 다른 도핑 공정을 포함할 수 있다. 특히, 도 2에 나타난 바와 같이, 채널(128)은 게이트 스택(122)(특히 게이트 유전층)과 접촉하는 다양한 활성 표면을 포함한다. 보다 구체적으로, 채널(128)은 탑 부분 및 2개의 측벽 부분을 포함한다. 채널(128)의 탑 부분은 제1 폭(W1)으로 2개의 측면 부분 사이에 걸쳐 있다. 2개의 측벽 부분 각각은 각각의 측벽의 깊이(H)와 대략 동일한 제2 폭으로 걸쳐 있다. 채널(128)의 전체 폭은 W1로부터 W로 확장되고 이것은 W1+2H보다 크거나 같다. 게이트 전극과 채널 사이의 결합이 증가된다.
본 실시예에서, 채널의 탑 부분은 채널의 각각의 측벽 부분의 폭(H)보다 큰 폭(W1)을 갖는다. 일례로, 채널(128)의 탑 부분의 폭(W1)은 대략 50 nm보다 크고, 채널(128)의 측벽 부분의 폭(H)은 대략 40 nm보다 작다. 일 실시예에서, 측벽 폭(H)은 대략 10 nm와 40 nm 사이의 범위에 있다. 다른 실시예에서, 탑 표면 폭(W1)은 n형 FET의 경우 대략 50 nm와 120 nm 사이의 범위에 있다. 또 다른 실시예에서, 탑 표면 폭(W1)은 p형 FET의 경우 대략 35 nm와 60 nm 사이의 범위에 있다. 채널(128)은 문턱값 전압 및/또는 안티 펀치 스루(anti-punch through; APT)와 같은 다양한 고려 사항을 위해 조정된 하나 이상의 이온 주입에 의해 형성될 수 있다.
방법(130)은 증착 및 CMP를 포함하는 게이트 스택(122)을 형성하기 위한 동작(146)을 포함한다. 일 실시예에서, 더미 게이트 스택에서 오직 도전 물질만이 제거되고, 증착은 오직 도전 물질만을 증착한다. 다른 실시예에서, 더미 게이트 스택에서 도전 물질과 유전체 모두가 제거된다. 증착은 고유전율 유전층 및 금속 전극층 모두를 증착한다. CMP 공정은 ILD 층 상에 증착된 과도한 게이트 물질을 제거하고 표면을 평탄화한다. 또 다른 실시예에서, n형 FET를 위한 게이트 스택 및 p형 FET를 위한 게이트 스택은 적절한 각각의 일 함수를 갖기 위해 조정된 각각의 도전 물질(일 함수 금속으로 칭함)을 포함하고, 게이트 물질층은 각각의 게이트 트렌치에 각각 증착된다.
따라서, 형성된 게이트 스택(122)은 게이트 유전층 및 도전 물질층을 포함한다. 게이트 유전층은 고유전율 유전층를 포함한다. 다양한 실시예들에서, 고유전율 유전층은 실리콘 질화물, 실리콘 탄화물, 실리콘 산화질화물, 하프늄 산화물, 루테튬(Lu) 산화물, 알루미늄 산화물, 지르코늄 산화물, 탄탈룸 산화물, 티타늄 산화물, 스트론튬(Sr) 산화물, 또는 이들의 조합을 포함한다. 고유전율 유전층은 원자층 증착(ALD)과 같은 적합한 기술에 의해 형성된다. 다른 실시예들에서, 게이트 유전층은 고유전율 유전층 및 계면층(예컨대, 열 실리콘 산화물)을 포함한다.
게이트 전극은 도핑된 폴리실리콘, 금속, 금속 합금, 실리사이드 또는 이들의 조합과 같은 도전 물질을 포함한다. 다양한 예에서, 게이트 전극은 알루미늄, 알루미늄 구리, 구리, 티타늄 질화물, 티타늄 텅스텐, 탄탈룸 질화물, 금(Au), 은(Ag), 실리사이드, 내화 금속, 또는 이들의 조합을 포함한다. 도전 물질은 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 도금 또는 이들의 조합과 같은 적합한 기술에 의해 형성된다.
다양한 실시예들에서, 게이트 스택은 게이트 전극 및 유전층의 상이한 조합을 포함하고, 예를 들면, 폴리실리콘 및 실리콘 산화질화물; 금속 및 고유전율 유전체; 알루미늄 및 내화 금속 및 고유전율 유전체; 실리사이드 및 고유전율 유전체, 또는 이들의 조합이 이에 해당한다.
본 실시예에서, 채널(128), 소스 및 드레인 피처(126), 및 게이트(120)는 n형 FET 또는 p형 FET와 같은 전계 효과 트랜지스터를 형성하도록 구성된다. FET의 장치 성능은 확장된 채널 폭에 의해 향상된다.
반도체 구조 및 반도체 구조를 만드는 방법의 다양한 실시예들이 제공되었지만, 다른 제조 동작들이 방법(130) 이전에, 방법 이후에, 및/또는 방법 동안에 구현될 수 있다. 다른 대안 및 추가가 본 개시의 범위로부터 벗어나지 않고 존재할 수 있다. 본 개시는 다양한 애플리케이션에 이용될 수 있다. 예를 들어, 반도체 구조(100)는 스태틱 랜덤 액세스 메모리(SRAM) 셀을 형성하는데 이용될 수 있다. 다른 예에서, 반도체 구조(100)는 논리 회로, 다이나믹 랜덤 액세스 메모리(DRAM), 플래시 메모리, 또는 이미지 센서와 같은 다양한 집적 회로에 포함될 수 있다.
일 실시예에서, 다양한 패턴화 공정은 에칭 마스크로서 하드 마스크 또는 패턴화된 레지스트 층을 이용할 수 있다. 패턴화된 레지스트 층은 레지스트 코팅, 소프트 베이킹, 노출, 포스트 노출 베이킹(post-exposure baking; PEB), 현상, 및 하드 베이킹을 포함하는 절차에 의해 형성된다. 하드 마스크는 하드 마스크층의 증착, 그리고 나서 리소그래피 공정 및 에칭 공정을 포함하는 절차에 의해 하드 마스크층의 패턴화에 의해 형성될 수 있다. 보다 구체적으로, 패턴화된 레지스트 층은 하드 마스크층 상에 형성된다. 그리고 나서, 하드 마스크층은 패턴화된 포토레지스트 층의 개구부를 통해 에칭되어, 패턴화된 하드 마스크를 형성한다. 패턴화된 레지스트 층은 그 이후에 습식 스트리핑 또는 플라즈마 애싱과 같은 적합한 공정을 이용하여 제거된다. 일례로, 에칭 공정은 패턴화된 레지스트 층의 개구부 내의 하드 마스크층을 제거하기 위해 건식 (또는 플라즈마) 에칭을 적용하는 것을 포함한다.
다른 실시예에서, 게이트 유전층 (예컨대, 실리콘 산화물 및/또는 고유전율 유전층)이 열 산화, 원자층 증착(ALD), 유기 금속 화학적 기상 증착(MOCVD), 물리적 기상 증착(PVD), 또는 분자 빔 에피택시(molecular beam epitaxy; MBE)와 같은 다른 적합한 기술에 의해 형성될 수 있다. 일례로, 게이트 유전층은 실리콘을 포함하는 반도체 기판(102)에 적용되는 열 산화에 의해 형성된 실리콘 산화물을 포함한다. 다른 예에서, 고유전율 유전체는 지르코늄 산화물(ZrO2), 알루미늄 산화물(Al2O3), 또는 하프늄 산화물(HfO2)과 같은, 금속 산화물을 포함하고 게이트 유전체에 포함된다. 또 다른 예에서, 고유전율 유전체는 금속 필름을 형성하기 위해 스퍼터링을 포함하는 UV-오존 산화; 및 자외선(UV) 광의 존재시 O2에 의한 금속 필름의 인 시추 산화(in-situ oxidation)에 의해 형성된다.
다른 실시예에서, 더미 게이트 스택의 패턴화는 게이트 전극층(도전층) 및 게이트 유전층(유전층)을 패턴화하는 것을 포함한다. 도전층 및 유전층의 패턴화는 하나 이상의 에칭 단계를 포함한다. 일례로, 하드 마스크는 에칭 공정 동안에 에칭 마스크로서 도전층 상에 형성된다. 다른 예에서, 패턴화된 레지스트 층이 에칭 마스크로서 이용되어 도전층 및 유전층을 패턴화한다.
반도체 구조(100)가 n형 FET(nFET) 및 p형 FET(pFET)를 모두 포함하는 다른 실시예에서, 소스 및 드레인 영역이 적합한 도핑 종을 이용하여 n형 FET 및 p형 FET를 위해 각각 형성된다. nFET의 경우에 대한 일례로서, LDD 피처가 경도핑 도즈를 이용하는 이온 주입에 의해 형성된다. 그 이후에, 스페이서가 플라즈마 에칭과 같은 이방성 에칭 및 증착에 의해 형성된다. 그리고 나서, 중도핑된 S/D 피처가 중도핑 도즈를 이용하는 이온 주입에 의해 형성된다. pFET의 다양한 소스 및 드레인 피처는 유사한 절차지만 반대 도핑 유형을 이용하여 형성될 수 있다. nFET 및 pFET 모두를 위해 다양한 소스 및 드레인 피처를 형성하기 위한 절차의 일 실시예에서, nFET의 LDD 피처가 이온 주입에 의해 형성되는 동안, pFET의 영역은 패턴화된 포토레지스트 층에 의해 커버되며; pFET의 LDD 피처가 이온 주입에 의해 형성되는 동안, nFET의 영역은 패턴화된 포토레지스트 층에 의해 커버되며; 스페이서는 증착 및 에칭에 의해 nFET 게이트 스택 및 pFET 게이트 스택 상에 형성된다. nFET의 S/D 피처가 이온 주입에 의해 형성되는 동안, pFET의 영역은 다른 패턴화된 포토레지스트 층에 의해 커버되며; pFET의 S/D 피처가 이온 주입에 의해 형성되는 동안, nFET의 영역은 다른 패턴화된 포토레지스트 층에 의해 커버된다. 일 실시예에서, 고온 어닐링 공정이 뒤따라 수행되어 소스 및 드레인 영역에 다양한 도핑 종을 활성화시킨다.
다른 실시예에서, 다양한 상호접속 피처가 형성되어 기능 회로를 형성하도록 다양한 장치를 결합한다. 상호접속 피처는 비아 또는 콘택과 같은 수직 상호접속 및 금속 라인과 같은 수평 상호접속을 포함한다. 다양한 상호접속 피처는 구리, 텅스텐 및 실리사이드를 포함하는 다양한 도전 물질을 이용할 수 있다. 일례로, 다마신 공정(damascene process)이 구리 기반 다층 상호접속 구조를 형성하는데 이용된다. 다른 실시예에서, 텅스텐이 콘택 홀에 텅스텐 플러그를 형성하는데 이용된다. 다른 예에서, 실리사이드가 감소된 콘택 저항을 위해 소스 및 드레인 영역 상에 다양한 콘택을 형성하는데 이용된다.
또 다른 실시예에서, 채널(128)을 위한 반도체 물질은 실리콘을 포함하고, 대안적으로 실리콘 게르마늄, 실리콘 게르마늄 탄화물, 게르마늄, III-V족 반도체 물질, 또는 이들의 조합으로 구성된 그룹으로 선택된 애피택시 성장된 반도체 물질을 포함한다.
따라서, 본 개시는 반도체 구조의 일 실시예를 제공하고, 상기 반도체 구조는 반도체 기판; 반도체 기판에 형성된 쉘로우 트렌치 분리(STI) 피처(상기 STI 피처는 연속적인 분리 피처이고, 제1 영역에서 제1 부분 및 제2 영역에서 제2 부분을 포함하고, STI 피처의 제1 부분은 STI 피처의 제2 부분에 비해 리세스됨); 반도체 기판에서 STI 피처에 의해 경계지어 지는 활성 영역; 활성 영역 상에 배치되고 제1 방향으로 STI 피처의 제1 영역으로 확장되는 게이트 스택; 활성 영역에 형성되고 게이트 스택에 의해 개재되는 소스 및 드레인 피처; 및 활성 영역에 형성되고 소스 및 드레인 피처 사이에서 제2 방향(제2 방향은 제1 방향과는 상이함)으로 걸쳐진 채널을 포함한다. 채널은 제1 방향에서 폭(W)을 갖는 탑 부분 및 각각이 폭(W)보다 작은 높이(H)를 갖는 2개의 측면 부분을 포함한다.
반도체 구조의 일 실시예에서, STI 피처의 제1 부분은 제1 탑 표면을 갖고; STI 피처의 제2 부분은 제1 탑 표면보다 높은 제2 탑 표면을 갖고; 반도체 기판의 활성 영역은 제2 탑 표면과 동일 평면에 있는 제3 탑 표면을 갖는다.
다른 실시예에서, STI 피처의 제1 부분은 제1 두께를 갖고; STI 피처의 제2 부분은 제1 두께보다 큰 제2 두께를 갖는다.
또 다른 실시예에서, 게이트 스택은 STI 피처의 제1 부분과 제2 부분 사이의 인터페이스에 맞춰 정렬된 측벽을 갖고, 게이트 스페이서는 게이트 스택의 측벽에 접촉하고 STI 피처의 제2 부분 상에 직접 배치된다.
다른 실시예에서, 활성 영역에서 게이트 스택의 제1 부분은 제1 바텀 표면을 갖고, 게이트 스페이서 표면은 제1 바텀 표면과 동일 평면에 있는 제2 바텀 표면을 갖는다. 또 다른 실시예에서, 게이트 스페이서는 STI 피처의 제2 부분의 제2 탑 표면에 수직으로 접촉하고, 게이트 스택은 STI 피처의 제1 부분의 제1 탑 표면에 수직으로 접촉한다. 또 다른 실시예에서, 게이트 스택의 제2 부분은 게이트 스페이서의 제2 바텀 표면보다 낮은 제3 바텀 표면을 갖는다.
또 다른 실시예에서, 게이트 스택은 게이트 유전층 및 게이트 유전층 상에 배치된 게이트 전극을 포함하고, 게이트 전극 및 게이트 유전층은 각각 도전 물질과, 폴리실리콘 및 실리콘 산화질화물로 구성된 그룹으로부터 선택된 유전체; 금속 및 고유전율 유전체; 실리사이드 및 고유전율 유전체; 및 이들의 조합을 포함한다.
또 다른 실시예에서, 게이트 스택의 확장된 부분은 평면도에서 STI 피처의 제1 영역에 매칭한다.
본 개시는 또한 반도체 구조의 다른 실시예를 제공하고, 상기 반도체 구조는 반도체 기판에 형성된 쉘로우 트렌치 분리(STI) 피처; 반도체 기판에서 정의되고 STI 피처에 의해 둘러싸이는 활성 영역(STI 피처와 활성 영역은 동일 평면의 탑 표면을 구비함); 활성 영역 상에 형성되고 STI 피처로 확장되는 게이트 스택(게이트 스택의 확장된 부분은 탑 표면 밑으로 수직으로 확장됨); 및 활성 영역에 형성되고 게이트 스택의 2개의 반대측 상에 구성되는 소스 및 드레인 피처를 포함한다.
반도체 구조의 일 실시예에서, 채널은 활성 영역에 형성되고 소스 및 드레인 피처 사이에 걸쳐있으며, 소스 및 드레인 피처, 게이트 스택, 및 채널은 전계 효과 트랜지스터를 형성하도록 구성된다.
다른 실시예에서, 채널은 제1 방향에서 폭(W)을 갖는 탑 부분 및 각각이 폭(W)보다 작은 높이(H)를 갖는 2개의 측면 부분을 포함한다.
또 다른 실시예에서, 게이트 스택의 확장된 부분은 반도체 기판에 부분적으로 내장되고 탑 표면보다 낮은 바텀 표면을 포함한다.
또 다른 실시예에서, 반도체 구조는 게이트 스택의 확장된 부분의 측벽 상에 형성되고 탑 표면에서 STI 피처에 수직으로 접촉하는 게이트 스페이서를 더 포함한다.
또 다른 실시예에서, 게이트 스택의 확장된 부분은 탑 치수와 탑 치수와 동일한 바닥 치수를 포함하는 단면 프로파일을 갖는다.
또 다른 실시예에서, 반도체 기판은 제1 반도체 물질을 포함하고, 소스 및 드레인 피처는 제1 반도체 물질과는 상이하고 제1 반도체 물질 상에서 에피택시 성장되는 제2 반도체 물질로 형성된다.
본 개시는 또한 방법의 실시예를 제공한다. 방법은 반도체 기판에 쉘로우 트렌치 분리(STI) 피처를 형성하는 단계, 반도체 기판 상에 활성 영역을 정의하는 단계를 포함한다. STI 피처 및 반도체 영역은 동일 평면의 표면을 갖는다. 방법은 활성 영역 및 STI 피처 상에 더미 게이트를 형성하는 단계; 반도체 기판 상에 층간 절연체(ILD)를 형성하는 단계; 더미 게이트를 제거하여 ILD에 게이트 트렌치를 형성하는 단계; 게이트 트렌치 내에 노출된 STI 피처를 선택적으로 에칭하는 단계; 및 게이트 트렌치에 금속 게이트를 형성하는 단계를 더 포함한다.
일 실시예에서, 방법은 더미 게이트를 형성하는 단계 이후에, 활성 영역에 경도핑된 드레인(LDD)을 형성하기 위해 제1 이온 주입을 수행하는 단계; 반도체 기판 상에 ILD를 형성하는 단계 이전에, 더미 게이트의 측벽 상에 게이트 스페이서를 형성하는 단계; 및 게이트 스페이서에 맞춰 정렬된 중도핑된 소스 및 드레인 피처를 형성하기 위해 제2 이온 주입을 수행하는 단계를 더 포함한다.
다른 실시예에서, ILD를 형성하는 단계는 유전체를 증착하는 단계 및 유전체에 제1 화학적 기계적 연마(CMP) 공정을 수행하는 단계를 포함하고, 금속 게이트를 형성하는 단계는 게이트 트렌치에 금속층을 증착하는 단계 및 금속층에 제2 CMP 공정을 수행하는 단계를 포함한다.
또 다른 실시예에서, 게이트 트렌치 내에 노출된 STI 피처를 선택적으로 에칭하는 단계는, 게이트 트렌치 내에 노출된 반도체 기판을 남기면서 STI 피처의 노출된 부분을 선택적으로 리세스하도록 조정된 습식 에칭 공정을 수행하는 단계를 포함한다.
또 다른 실시예에서, 선택적인 리세스는 10 nm와 대략 50 nm 사이의 범위에 이르는 두께로 STI 피처의 노출된 부분을 선택적으로 리세스하는 것을 포함한다.
또 다른 실시예에서, STI 피처를 형성하는 단계는 제1 유전체의 STI 피처를 형성하는 단계를 포함하고, 게이트 스페이서를 형성하는 단계는 제1 유전체와는 상이한 제2 유전체의 게이트 스페이서를 형성하는 단계를 포함한다.
또 다른 실시예에서, STI 피처를 형성하는 단계는 트렌치를 형성하기 위해 반도체 기판을 에칭하는 단계; 트렌치를 충진하기 위해 유전체를 증착하는 단계; 및 반도체 영역 및 STI 피처가 동일 평면의 탑 표면을 갖도록 반도체 기판을 평탄화하기 위한 CMP 공정을 수행하는 단계를 포함한다.
전술한 것은 몇몇 실시예들의 특징들을 설명하였다. 당업자는 본 명세서에 도입된 실시예들의 동일한 이점들을 달성 및/또는 동일한 목적을 수행하는 구조 및 다른 공정을 설계 또는 수정하기 위한 기본으로서 본 개시를 용이하게 이용할 수 있음을 이해해야 한다. 당업자는 또한, 등가 구조물이 본 개시의 사상과 범위로부터 벗어나지 않도록 실현해야 하며, 본 개시의 사상과 범위로부터 벗어나지 않고 여기에서 다양한 변경, 대체 및 변화를 행할 수 있다.
102: 기판 104: 활성 영역
112: STI 피처 112a: 제1 부분
112b: 제2 부분 114: 제1 탑 표면
116: 제2 탑 표면 118: 제3 탑 표면
120: 게이트 122: 게이트 스택
124: 게이트 스페이서 126: 소스 및 드레인 피처
128: 채널

Claims (10)

  1. 반도체 구조에 있어서,
    반도체 기판;
    상기 반도체 기판에 형성된 쉘로우 트렌치 분리(shallow trench isolation; STI) 피처 - 상기 STI 피처는 연속적인 분리 피처이고, 제1 영역에서 제1 부분 및 제2 영역에서 제2 부분을 포함하며, 상기 STI 피처의 제1 부분은 상기 STI 피처의 제2 부분에 비해 리세스됨 - ;
    상기 반도체 기판에서 상기 STI 피처에 의해 경계지어 지는 활성 영역;
    상기 활성 영역 상에 배치되고 제1 방향으로 상기 STI 피처의 제1 영역으로 확장되는 게이트 스택;
    상기 활성 영역에 형성되고 상기 게이트 스택에 의해 개재되는 소스 및 드레인 피처; 및
    상기 활성 영역에 형성되고 상기 소스 및 드레인 피처 사이에서 제2 방향 - 상기 제2 방향은 상기 제1 방향과 상이함 - 으로 걸쳐진 채널을 포함하고,
    상기 채널은 상기 제1 방향에서 폭(W)을 갖는 탑 부분 및 각각이 상기 폭(W)보다 작은 높이(H)를 갖는 2개의 측면 부분을 포함하며,
    상기 게이트 스택은 상기 STI 피처의 제1 부분과 제2 부분 사이의 인터페이스에 맞춰 정렬된 측벽을 갖는 것인, 반도체 구조.
  2. 제1항에 있어서,
    상기 STI 피처의 제1 부분은 제1 탑 표면을 갖고;
    상기 STI 피처의 제2 부분은 상기 제1 탑 표면보다 높은 제2 탑 표면을 갖고;
    상기 반도체 기판의 활성 영역은 상기 제2 탑 표면과 동일 평면에 있는 제3 탑 표면을 갖는 것인, 반도체 구조.
  3. 제2항에 있어서,
    상기 STI 피처의 제1 부분은 제1 두께를 갖고;
    상기 STI 피처의 제2 부분은 상기 제1 두께보다 큰 제2 두께를 갖는 것인, 반도체 구조.
  4. 제2항에 있어서, 상기 STI 피처의 제2 부분 상에 직접 배치되는 게이트 스페이서를 더 포함하고, 상기 게이트 스페이서는 상기 게이트 스택의 측벽에 접촉하는 것인, 반도체 구조.
  5. 제4항에 있어서,
    상기 활성 영역에서 상기 게이트 스택의 제1 부분은 제1 바텀 표면을 갖고;
    상기 게이트 스페이서는 상기 제1 바텀 표면과 동일 평면에 있는 제2 바텀 표면을 갖는 것인, 반도체 구조.
  6. 반도체 구조에 있어서,
    반도체 기판에 형성된 쉘로우 트렌치 분리(shallow trench isolation; STI) 피처 - 상기 STI 피처는 연속적인 분리 피처이고, 제1 영역에서 제1 부분 및 제2 영역에서 제2 부분을 포함하며, 상기 STI 피처의 제1 부분은 상기 STI 피처의 제2 부분에 비해 리세스됨 - ;
    상기 반도체 기판에서 정의되고 상기 STI 피처에 의해 둘러싸이는 활성 영역 - 상기 STI 피처와 상기 활성 영역은 동일 평면의 탑 표면을 구비함 - ;
    상기 활성 영역 상에 형성되고 상기 STI 피처로 확장되는 부분을 갖는 게이트 스택 - 상기 게이트 스택의 확장된 부분은 상기 탑 표면 밑으로 수직으로 확장됨 - ; 및
    상기 활성 영역에 형성되고 상기 게이트 스택의 2개의 대향하는(opposite) 측 상에 구성되는 소스 및 드레인 피처를 포함하고,
    상기 게이트 스택은 상기 STI 피처의 제1 부분과 제2 부분 사이의 인터페이스에 맞춰 정렬된 측벽을 갖는 것인, 반도체 구조.
  7. 제6항에 있어서,
    채널은 상기 활성 영역에 형성되고 상기 소스 및 드레인 피처 사이에 걸쳐있으며;
    상기 소스 및 드레인 피처, 상기 게이트 스택, 및 상기 채널은 전계 효과 트랜지스터를 형성하도록 구성되는 것인, 반도체 구조.
  8. 제6항에 있어서,
    상기 게이트 스택의 확장된 부분은 상기 반도체 기판에 부분적으로 내장되고 상기 탑 표면보다 낮은 바텀 표면을 포함하는 것인, 반도체 구조
  9. 방법에 있어서,
    반도체 기판에 쉘로우 트렌치 분리(shallow trench isolation; STI) 피처를 형성하는 단계;
    상기 반도체 기판 상에 활성 영역 - 상기 STI 피처 및 상기 활성 영역은 동일 평면의 표면을 구비함 - 을 정의하는 단계;
    상기 활성 영역 및 상기 STI 피처 상에 더미 게이트를 형성하는 단계;
    상기 반도체 기판 상에 층간 절연층(interlayer dielectric layer; ILD)을 형성하는 단계;
    상기 더미 게이트를 제거하여 상기 ILD에 게이트 트렌치를 형성하는 단계;
    연속적인 분리 STI 피처를 형성하기 위해, 상기 게이트 트렌치 내에 노출된 상기 STI 피처를 선택적으로 에칭하는 단계로서, 상기 연속적인 분리 STI 피처는 제1 부분과 제2 부분을 포함하고, 상기 제1 부분은 상기 제2 부분에 비해 리세스된 것인, 상기 STI 피처를 선택적으로 에칭하는 단계; 및
    상기 게이트 트렌치에 금속 게이트를 형성하는 단계로서, 상기 금속 게이트는 상기 제1 부분과 상기 제2 부분 사이의 인터페이스에 맞춰 정렬된 측벽을 갖는 것인, 상기 금속 게이트를 형성하는 단계를 포함하는 방법.
  10. 제9항에 있어서,
    상기 더미 게이트를 형성하는 단계 이후에, 상기 활성 영역에 경도핑된 드레인(light doped source and drain; LDD)을 형성하기 위해 제1 이온 주입을 수행하는 단계;
    상기 반도체 기판 상에 상기 ILD를 형성하는 단계 이전에, 상기 더미 게이트의 측벽 상에 게이트 스페이서를 형성하는 단계; 및
    상기 게이트 스페이서에 맞춰 정렬된 중도핑된 소스 및 드레인 피처를 형성하기 위해 제2 이온 주입을 수행하는 단계를 더 포함하는 방법.
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