FR3050868A1 - Structure de transistor mos, en particulier pour des hautes tensions dans une technologie du type silicium sur isolant - Google Patents

Structure de transistor mos, en particulier pour des hautes tensions dans une technologie du type silicium sur isolant Download PDF

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Abstract

Le circuit intégré comprend un substrat du type silicium sur isolant comportant un substrat porteur (1) surmonté d'un empilement d'une couche isolante enterrée (2) et d'un film semi-conducteur (3). Il comprend au moins une première région (R1) dépourvue dudit empilement et séparant une deuxième région (R2) dudit empilement, d'une troisième région (R3) dudit empilement, et un transistor MOS (TR) dont la région diélectrique de grille comporte la portion (22) de couche isolante enterrée de ladite deuxième région dudit empilement, dont la région de grille comporte la portion (32) de film isolant de ladite deuxième région dudit empilement, le substrat porteur (1) incorporant au moins une partie (CS10, CS11) des régions de source et de drain du transistor.

Description

Structure de transistor MOS, en particulier pour des hautes tensions dans une technologie du type silicium sur isolant
Des modes de réalisation de l’invention concernent les circuits intégrés, notamment les structures de transistor MOS réalisées sur un substrat du type « silicium sur isolant » communément désigné par l’homme du métier sous l’acronyme anglosaxon « SOI » (« Silicon On Insulator »), par exemple sur un substrat du type « silicium partiellement déserté sur isolant », connu par l’homme du métier sous l’acronyme anglosaxon « PDSOI » (« Partially Depleted Silicon On Insulator »), ou bien du type « silicium totalement déserté sur isolant », connu par l’homme du métier sous l’acronyme anglosaxon « FDSOI » (« Fully Depleted Silicon On Insulator ») et plus particulièrement les structures de transistors MOS réalisées sur de tels substrats et capables de tenir une haute tension, c’est-à-dire une tension supérieure à 1,8 volts, par exemple une tension de 5 volts ou au-delà.
Un substrat du type silicium sur isolant comporte un film semiconducteur, par exemple en silicium ou en alliage de silicium, situé au-dessus d’une couche isolante enterrée, communément désignée sous l’acronyme anglosaxon de « BOX » (« Buried Oxide ») elle-même située au-dessus d’un substrat porteur, par exemple un caisson semiconducteur.
Dans une technologie FDSOI, le film semiconducteur est totalement déserté, c’est-à-dire qu’il est composé du matériau semiconducteur intrinsèque. Son épaisseur est généralement de quelques nanomètres. Par ailleurs, la couche isolante enterrée est elle-même généralement fine, de l’ordre de la dizaine de nanomètres.
Actuellement, les transistors MOS réalisés dans une technologie du type SOI, en particulier FDSOI, comportent classiquement en tant qu’oxyde de grille, un matériau à forte constante diélectrique K (matériau « high K ») par exemple de l’oxynitrure de silicium-hafnium (HfSiON). La région de grille isolée du transistor comporte par ailleurs par exemple au-dessus de cette couche d’oxyde de grille un empilement métallique lui-même surmonté de silicium amorphe.
De tels transistors présentent des performances améliorées, notamment en termes de vitesse et de fréquence.
Cela étant, dans certaines applications, comme par exemple dans les mémoires non volatiles ou les interfaces haute tension, il peut être nécessaire de réaliser des transistors dits « haute tension », c’est-à-dire capables de tenir des tensions élevées. Dans une technologie SOI, en particulier FDSOI, une tension élevée est typiquement une tension généralement supérieure à 1,8 volts. Or, les matériaux du type « high K » ne sont pas prévus pour travailler sous haute tension.
De ce fait, actuellement, on ne sait pas réaliser des transistors MOS haute tension dans une technologie SOI, en particulier une technologie FDSOI, sans réaliser de nombreuses opérations spécifiques supplémentaires.
Selon un mode de réalisation et de mise en œuvre, il est par conséquent proposé de réaliser de façon simple une structure de transistor MOS dans une technologie SOI, en particulier FDSOI, qui soit capable de tenir une haute tension, c’est-à-dire une tension typiquement supérieure à 1,8 volts, par exemple 5 volts.
Selon un mode de mise en œuvre et de réalisation, il est proposé de réaliser une telle structure sans dégrader les autres transistors MOS du circuit intégré qui sont réalisés avec des régions de diélectrique de grille du type « high K ».
Les inventeurs ont observé que l’on pouvait à cet égard avantageusement utiliser la couche isolante enterrée (BOX) du substrat de type SOI, comme oxyde de grille de la structure de transistor MOS capable ainsi de tenir une haute tension.
La tension de seuil d’un tel transistor MOS est réglée par l’épaisseur de l’oxyde de grille, c’est-à-dire par l’épaisseur de la couche isolante enterrée.
Selon un aspect, il est ainsi proposé un circuit intégré, comprenant un substrat du type silicium sur isolant, en particulier du type silicium partiellement ou totalement déserté sur isolant, comportant un substrat porteur surmonté d’un empilement d’une couche isolante enterrée et d’un film semiconducteur.
Selon une caractéristique générale de cet aspect, le circuit intégré comprend au moins une première région dépourvue dudit empilement et séparant une deuxième région dudit empilement d’une troisième région dudit empilement.
Le circuit intégré comporte alors au moins un transistor MOS dont la région diélectrique de grille comporte la portion de couche isolante enterrée de ladite deuxième région dudit empilement et dont la région de grille comporte la portion de film semi-conducteur de ladite deuxième région dudit empilement.
Par ailleurs, le substrat porteur incorpore au moins une partie des régions de source et de drain de ce transistor.
Différents modes de réalisation d’un telle structure de transistor MOS sont possibles comme cela sera décrit plus en détail ci-après.
Cela étant, quel que soit le mode de réalisation utilisé, le circuit intégré peut comprendre également avantageusement, en outre au moins un autre transistor MOS, avantageusement un transistor MOS ayant une région de diélectrique de grille comportant un matériau à forte constante diélectrique, cet autre transistor étant réalisé dans et sur la portion de film semiconducteur située dans ladite troisième région de l’empilement. D’autres avantages et caractéristiques de l’invention apparaîtront à l’examen de la description détaillée de modes de réalisation, nullement limitatifs, et des dessins annexés sur lesquels : -les figures 1 à 5 illustrent schématiquement différents modes de réalisation d’un circuit intégré selon l’invention.
Dans les modes de réalisation qui vont suivre, on décrira dans certains cas des transistors NMOS et dans d’autres cas des transistors PMOS. Bien entendu ce sui est décrit pour un transistor NMOS peut s’appliquer de façon duale pour un transistor PMOS et inversement.
Sur la figure 1, la référence CI désigne un circuit intégré comprenant un substrat du type silicium sur isolant, par exemple du type silicium totalement déserté sur isolant, comprenant une structure de transistor MOS TR capable notamment de fonctionner sous haute tension, par exemple 5Volts. De façon classique la structure de transistor TR est latéralement isolée par des régions isolantes, par exemple de type tranchée peu profonde (STI : « Shallow Trench Isolation »), non représentées ici à des fins de simplification de la figure.
Le substrat de type SOI ou FDSOI comporte un substrat porteur 1, par exemple un substrat de silicium dopé P', surmonté d’un empilement comportant une couche isolante enterrée 2 (BOX) et d’un film semiconducteur 3, par exemple en silicium.
Selon la technologie utilisée, du type SOI ou FDSOI, l’épaisseur de la couche isolante enterrée peut varier de même que l’épaisseur du film semiconducteur 3.
Ainsi, à titre d’exemple, l’épaisseur de la couche isolante enterrée 2 peut être comprise entre environ 12 nm et environ 100 nm tandis que l’épaisseur du film semiconducteur peut être comprise entre 7 nm environ et environ 100 nm.
Comme illustré sur la figure 1, le circuit intégré comporte ici une première région RI dépourvue dudit empilement 2, 3.
Dans l’exemple de la figure 1, cette première région RI comporte deux zones de séparation ZSP10 et ZSP11.
La première région RI sépare ainsi une deuxième région R2 dudit empilement, d’une troisième région R3 de l’empilement.
Plus précisément, dans l’exemple de la figure 1, les deux zones de séparation ZSP10 et ZSP11 séparent respectivement deux faces de la deuxième région R2 de l’empilement, de deux faces de la troisième région de l’empilement.
Ainsi, la zone de séparation ZSP10 sépare la face FS20 de la deuxième région de l’empilement, de la face FS30 de la troisième région de l’empilement tandis que la zone de séparation ZSP11 sépare la face FS21 de la deuxième région de l’empilement, de la face FS31 de la troisième région de l’empilement.
Ainsi, la deuxième région R2 de l’empilement comporte une portion 22 de couche isolante enterrée et une portion 32 de film semi-conducteur. La région de diélectrique du transistor MOS TR comprend la portion 22 de couche isolante enterrée et la région de grille du transistor TR comprend la portion 32 de film semi-conducteur.
La troisième région R3 de l’empilement comporte une portion 23 de couche isolante enterrée et une portion 33 de film semiconducteur.
La largeur de chaque zone de séparation, c’est-à-dire la distance entre les deux faces en vis-à-vis de l’empilement, peut varier entre 80 et 300 nm selon le nœud technologique utilisé.
Les régions de source et de drain du transistor TR comportent des zones dopées ZDP10 et ZDP11 situées dans le substrat porteur respectivement en regard des deux zones de séparation ZSP10 et ZSP11.
Dans l’exemple décrit ici, puisque le transistor TR est un transistor PMOS, les zones dopées ZDP10 et ZDP11 sont des zones dopées P+ situées dans un caisson semiconducteur CS, de type de conductivité N, situé en partie sous la région diélectrique 22 du transistor TR.
Par ailleurs, chaque zone de séparation comporte une région électriquement conductrice venant contacter la zone dopée de la région correspondante de source ou de drain, et une région isolante disposée entre cette région électriquement conductrice et les faces correspondantes de la deuxième région et de la troisième région dudit empilement.
Plus précisément, dans l’exemple illustré sur la figure 1, chaque région électriquement conductrice comporte un contact électriquement conducteur CT10 (CT11), par exemple en tungstène, venant contacter, par l’intermédiaire d’une zone siliciurée (non représentée ici à des fins de simplification) la zone dopée ZDP10 (ZDP11) de source ou de drain. Le contact CT10 (CT11) s’étend jusqu’au premier niveau de métallisation Ml du circuit intégré pour venir par exemple au contact d’une piste métallique PST10 (PST11).
Quant à la région isolante disposée entre chaque contact et les faces correspondantes FS21, FS20 de la deuxième région et les faces FS30 et FS31 de la troisième région, elle comporte ici des espaceurs ESP20, ESP30, ESP30, ESP31 situés, en ce qui concerne la zone de séparation ZSP10 sur les faces FS20 et FS30, respectivement, et en ce qui concerne la zone de séparation ZSP11, sur les faces FS31 et FS21 respectivement. Ces espaceurs sont formés par des étapes classiques d’un procédé de fabrication CMOS.
Par ailleurs, les régions isolantes comportent également une portion 40, 41 d’une couche de matériau diélectrique 4, connue par l’homme du métier sous l’acronyme PMD (« Pré-métal diélectric »), qui s’étend jusqu’au premier niveau de métallisation Ml.
Le transistor TR comporte également un contact de grille CT32 venant contacter la portion 32 de film semiconducteur et s’étendant jusqu’à une piste métallique PST32 du niveau de métallisation Ml. Là encore, la zone siliciurée sur laquelle le contact CT32 vient se positionner n’a pas été représentée, à des fins de simplification.
En fonction du nœud technologique utilisé, et en fonction de l’épaisseur du film 3, il peut être nécessaire, préalablement à la réalisation du contact CT32, d’augmenter l’épaisseur du film 32 par une ré-épitaxie localisée suivie d’une siliciuration de façon à éviter que le contact CT32 ne vienne percer la région semiconductrice de grille 32. C’est le cas notamment pour une technologie FDSOI 14 nm.
Si le procédé CMOS le prévoit, il est possible d’effectuer également une ré-épitaxie localisée suivie d’une siliciuration des zones dopées ZDP10 (ZDP11) de source ou de drain. Mais cela n’est aucunement obligatoire.
La réalisation d’un tel transistor TR s’effectue par exemple en utilisant des étapes de fabrication classiques d’un procédé de fabrication CMOS.
Ainsi, dans un nœud technologique 28 nm, après avoir défini dans la plaque (« wafer ») du type SOI, les régions d’isolation, par exemple du type tranchée peu profonde (STI : « Shallow Trench Isolation »), on forme de façon classique par implantation les différents caissons N et P.
Puis, on procède, par une gravure classique, au retrait de , l’empilement BOX+film semiconducteur dans les zones de séparation ZSP10 et ZSP11.
Puis, on effectue la formation standard des espaceurs isolants prévue dans le procédé CMOS, typiquement par dépôt conforme de dioxyde de silicium par exemple, et gravure anisotrope.
On dépose ensuite la couche de matériau diélectrique 4 et, après gravure localisée de façon à former dans cette couche 4 les orifices destinés à recevoir les contacts CT10, CT11 et CT32, on procède au remplissage de ces orifices par du métal, par exemple du tungstène. L’ordre de ces étapes peut être modifié selon le nœud technologique. Ainsi, dans un nœud technologique plus avancé, par exemple 14 nm, l’étape de gravure locale de l’empilement BOX+film semiconducteur peut être effectuée avant la gravure des tranchées d’isolation du type STI.
Dans une variante de réalisation illustrée sur la figure 2, chaque région électriquement conductrice comporte une région semiconductrice ZEP10, ZEP11. La région électriquement conductrice qui vient contacter les zones dopées ZDP10 et ZDP11 peut comporter une zone épitaxiée ZEP10, ZEP11, par exemple dans le cas présent dopée P+, venant combler les zones de séparation ZSP10 et ZSP11 entre les espaceurs isolants.
Les contacts CT100, CTI 10 viennent alors contacter des zones siliciurées (non représentées à des fins de simplification) de ces zones épitaxiées ZEP10 et ZEP11, et s’étendent dans la couche de diélectrique 4 jusqu’aux pistes métalliques correspondantes du niveau de métallisation Ml.
Dans le mode de réalisation de la figure 2, il peut exister, dans certains cas, un risque de court-circuit entre les régions épitaxiées ZEP10 et ZEP11 et le film semiconducteur 32 ou 33 voisin.
De façon à éviter un tel risque de court-circuit, on peut prévoir d’utiliser le mode de réalisation illustré sur la figure 3 ou celui illustré sur la figure 4.
Sur la figure 3, les éléments analogues aux éléments illustrés sur la figure 1 ont des références identiques à celles de la figure 1. Seules les différences entre la figure 1 et la figure 3 seront maintenant décrites.
Dans le mode de réalisation de la figure 3, chaque zone de séparation comporte une première tranchée isolante au contact d’une première face de la deuxième région de l’empilement, cette première tranchée isolante s’étendant dans le substrat porteur.
Chaque zone de séparation comporte également une deuxième tranchée isolante au contact d’une première face de la troisième région de l’empilement, cette deuxième tranchée isolante s’étendant également dans le substrat porteur.
Plus précisément, la zone de séparation ZSP10 comporte une première tranchée isolante RIS 100, par exemple du type tranchée peu profonde (STI), au contact de la première face FS20 de la deuxième R2 de l’empilement 22, 32, cette première tranchée isolante RIS 100 s’étendant dans le substrat porteur.
La zone de séparation ZSP10 comporte également la deuxième tranchée isolante RIS 101, également par exemple du type tranchée peu profonde, au contact de la première face FS30 de la troisième région R3 de l’empilement 23, 33, cette deuxième tranchée isolante RIS101 s’étendant également dans le substrat porteur 1,
La zone de séparation ZSP11 comporte également une première tranchée isolante RIS110 au contact d’une première face FS21 de la deuxième région R2 de l’empilement 22, 32, cette première tranchée isolante RIS 110 s’étendant dans le substrat porteur 1.
La zone de séparation ZSP11 comporte également une deuxième tranchée isolante RIS111 au contact d’une première face FS31 de la troisième région R3 de l’empilement 23, 33, cette deuxième tranchée isolante RIS 111 s’étendant également dans le substrat porteur 1.
Par ailleurs, là encore, les régions de source et de drain du transistor comportent des zones dopées situées dans le substrat porteur 1 respectivement en regard des deux zones de séparation ZSP10 et ZSP11.
Mais, dans ce mode de réalisation, la zone dopée de la région correspondante de source ou de drain s’étend également en partie dans la région de substrat porteur située sous la région de diélectrique de grille 22 du transistor.
Plus précisément, l’une des régions de source ou de drain du transistor comporte ici, puisque l’on est en présence d’un transistor TR de type NMOS, un caisson CS 10 de type de conductivité N situé dans le substrat porteur 1 et s’étendant en regard de la zone de séparation ZSP10 et également en regard de la partie droite de la région diélectrique 22 du transistor TR.
Cette région de source ou de drain comporte également une zone ZP10 plus fortement dopée, de type N+ ainsi qu’une zone siliciurée ZS10. L’autre des régions de source ou de drain comporte par analogie un caisson semiconducteur CS 11 de type de conductivité N s’étendant en regard de la zone de séparation ZSP11 et également en regard de la partie gauche de la région de diélectrique 22 du transistor TR. Là encore, cette autre région de source ou de drain comporte une zone plus fortement dopée ZP11, de type N+, ainsi qu’une zone siliciurée ZS11,
Le transistor TR comporte également ici un caisson CS2, de type de conductivité P, donc plus fortement dopé que le substrat porteur 1, ce caisson CS2 étant situé entre les caissons CS10 et CS11.
Dans le mode de réalisation illustré sur la figure 3, les zones siliciurées ZS10 et ZS11 sont électriquement reliées aux pistes métalliques PST 10 et PST 11 du niveau de métallisation Ml par les deux contacts métalliques CT10 et CTU enrobés dans le matériau diélectrique 4 et notamment les portions 40 et 41 de ce matériau diélectrique 4.
Dans l’exemple décrit ici, dans lequel l’épaisseur du film semiconducteur 32 est particulièrement faible, on a représenté, comme expliqué ci-avant, la zone de silicium ré-épitaxiée 320 surmontée d’une zone siliciurée 321 sur laquelle vient le contact métallique de grille CT32.
Il convient de noter que l’on obtient ici une bonne isolation entre la grille 32 de transistor TR et les régions de source ou de drain grâce aux régions d’isolation RIS 100 et RIS 110, avantageusement du type tranchée, qui peuvent par exemple avoir une largeur de l’ordre de 50 nm.
Par ailleurs, on obtient un passage de courant de forte résistivité entre la région de canal et les régions de source ou de drain du transistor grâce à la présence des régions isolantes RIS110 et RIS100 qui s’enfoncent dans les caissons CS10 et CS11 et grâce à la diffusion latérale des caissons implantés CS10 et CS11.
Par ailleurs, cette résistivité peut être modulée en agissant sur la largeur des régions isolantes RIS110 et RIS100.
Par analogie à ce qui a été décrit en référence à la figure 2, il est possible, comme illustré sur la figure 4, de prévoir un mode de réalisation du transistor TR dans lequel chaque zone de séparation. ZSP10, ZSP11 comporte en outre une région semi-conductrice additionnelle ZEP10, ZEP11 située entre la première tranchée isolante RIS100, RIS110 et la deuxième tranchée isolante RIS101, RISlll et recouvrant le substrat porteur CS 10, CS11.
La partie inférieure du contact CT 10 (CT 11) est remplacée par une région semiconductrice additionnelle ZEP 10 (ZEP11) obtenue par ré-épitaxie à partir du caisson CS10 (CS11). La partie supérieure de cette région épitaxiée ZEP 10 (ZEP11) comporte une région surdopée ZP10 (ZP11) elle-même surmontée de la zone siliciurée ZS10 (ZS11). Dans l’exemple décrit ici, les régions ZEP10, ZP10, ZEP11, ZP11 ont le type de conductivité N,
La encore, par analogie avec la figure 2, si le procédé CMOS le prévoit, il est possible d’effectuer également une ré-épitaxie localisée suivie d’une siliciuration des zones dopées ZEP10 et ZEP11 de source ou de drain. Mais cela n’est aucunement obligatoire.
On évite par ailleurs le court-circuit entre la partie supérieure de la zone ZEP10 et ZEP11 avec le film semi-conducteur 32 ou 33 par la présence des régions isolantes RIS100 et RIS110, ou RIS101 et RIS111, avantageusement du type tranchée. Là encore, les étapes de fabrication d’un tel transistor TR sont des étapes classiques de fabrication de procédé CMOS et l’on retrouve essentiellement le même type d’étape que celui décrit pour la fabrication du transistor TR de la figure 1, à l’exception des étapes relatives à la formation des espaceurs ESP.
Sur la figure 5, le circuit intégré CI comprend en outre au moins un autre transistor MOS TRA réalisé dans et sur la portion 33 de film semi-conducteur située dans ladite troisième région R3 de l’empilement, cet autre transistor TRA ayant une région de diélectrique de grille comportant un matériau à forte constante diélectrique.
Et, ce mode de réalisation est bien entendu compatible quelle que soit la structure de transistor MOS TR réalisée dans la région R2 de l’empilement.
Par ailleurs, la structure de transistor MOS TR haute tension et son procédé de fabrication sont parfaitement compatibles avec le procédé de fabrication qui prévoit la réalisation des transistors de type TRA avec une région de diélectrique de grille comportant un matériau « high K ». En effet, après dépôt de la couche de matériau diélectrique « high K » sur l’ensemble de la plaquette, il suffît, par un masque approprié, de supprimer cette couche de matériau « high K » dans les régions RI et R2 de façon à pouvoir procéder à la réalisation du transistor TR avec des étapes habituelles de gravure des grilles qui ne vont pas dégrader la couche de matériau diélectrique « high K » dans le reste du circuit.

Claims (10)

  1. REVENDICATIONS
    1. Circuit intégré, comprenant un substrat du type silicium sur isolant comportant un substrat porteur (1) surmonté d’un empilement d’une couche isolante enterrée (2) et d’un film semi-conducteur (3), caractérisé en ce qu’il comprend au moins une première région (RI) dépourvue dudit empilement et séparant une deuxième région (R2) dudit empilement, d’une troisième région (R3) dudit empilement, et un transistor MOS (TR) dont la région diélectrique de grille comporte la portion (22) de couche isolante enterrée de ladite deuxième région dudit empilement, dont la région de grille comporte la portion (32) de film isolant de ladite deuxième région dudit empilement, et le substrat porteur (1) incorporant au moins une partie (ZDP10, ZDP11, CS10, CS11) des régions de source et de drain du transistor.
  2. 2. Circuit intégré selon la revendication 1, dans lequel la première région (RI) comporte deux zones de séparation (ZSP10, ZSP11) séparant respectivement deux faces (FS20, FS21) de ladite deuxième région (R2) dudit empilement, de deux faces (FS30, FS31) de ladite troisième région (R3) de l’empilement, et les régions de source et de drain du transistor comportent des zones dopées situées dans le substrat porteur respectivement en regard des deux zones de séparation (ZSP10, ZSP11).
  3. 3. Circuit intégré selon la revendication 2, dans lequel chaque zone de séparation (ZSP10, ZSP11) comporte une région électriquement conductrice (CT10, CT11, ZEP10, ZEP11) venant contacter la zone dopée (ZDP10, ZDP11) de la région correspondante de source ou de drain et une région isolante (ESP20, ESP21, ESP30, ESP31, 40, 41) disposée entre ladite région électriquement conductrice et les faces correspondantes de la deuxième région (R2) et de la troisième région (R3) dudit empilement.
  4. 4. Circuit intégré selon la revendication 3, dans lequel chaque région électriquement conductrice comporte un contact électriquement conducteur (CT10, CT11).
  5. 5. Circuit intégré selon la revendication 3, dans lequel chaque région électriquement conductrice comporte une région semi-conductrice (ZEP 10, ZEP11).
  6. 6. Circuit intégré selon la revendication 2, dans lequel chaque zone de séparation (ZSP10, ZSR11) comporte une première tranchée isolante (RIS 100, RIS 110) au contact d’une première face (FS20, FS21) de la deuxième région (R2) de l’empilement et s’étendant dans le substrat porteur (CS10, CS11), une deuxième tranchée isolante (RIS101, RIS111) au contact d’une première face (FS30, FS31) de la troisième région (R3) de l’empilement et s’étendant dans le substrat porteur (CS 10, CS 11), et la zone dopée (CS 10, CS 11) de la région correspondante de source ou de drain s’étend également en partie dans la portion de substrat porteur située sous la région de diélectrique de grille (22) du transistor (TR).
  7. 7. Circuit intégré selon la revendication 6, dans lequel chaque zone de séparation (ZSP10, ZSP11) comporte en outre une région semi-conductrice additionnelle (ZEP10, ZEP11) située entre la première tranchée isolante (RIS 100, RIS 110) et la deuxième tranchée isolante (RIS101, RIS111) et recouvrant le substrat porteur (CS10, CS11).
  8. 8. Circuit intégré selon l’une des revendications précédentes, dans lequel l’épaisseur de la couche isolante enterrée (2) est comprise entre environ 12 nm et environ 100 nm et l’épaisseur du film semi-conducteur (3) est comprise entre environ 7 nm et environ 100 nm.
  9. 9. Circuit intégré selon l’une des revendications précédentes, dans lequel le substrat est du type silicium totalement déserté sur isolant.
  10. 10. Circuit intégré selon l’une des revendications précédentes, comprenant en outre au moins un autre transistor MOS (TRA) réalisé dans et sur la portion (33) de film semi-conducteur située dans ladite troisième région (R3) de l’empilement, et ayant une région de diélectrique de grille comportant un matériau à forte constante diélectrique.
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