FR3036846A1 - Procede d'isolation locale entre des transistors realises sur un substrat soi, en particulier fdsoi, et circuit integre correspondant - Google Patents

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Abstract

Circuit intégré, comprenant un substrat (1) du type SOI comportant un film semi-conducteur (12) situé au-dessus d'une couche isolante enterrée (11), elle-même située au-dessus d'un substrat porteur (10), le film semi-conducteur (12) comprenant une première zone (Z1), des premiers motifs (21) au dessus de la première zone (Z1) du film semi-conducteur (12) formant des régions de grille de premiers transistors MOS et des premières régions de grille fictives, la première zone (Z1) du film semi-conducteur comportant deux domaines (d1, d2) mutuellement espacés, ledit espace (7) étant comblé par au moins un matériau isolant (9) et situé entre deux régions de grille fictives (240, 241) au dessus d'une région du substrat porteur (11) exempte de tranchée isolante.

Description

1 Procédé d'isolation locale entre des transistors réalisés sur un substrat SOI, en praticulier FDSOI, et circuit intégré correspondant.
Des modes de mise en oeuvre et de réalisation de l'invention concerne les circuits intégrés, et plus particulièrement l'isolation électrique entre des transistors, par exemple de même type de conductivité, réalisés sur un substrat de type silicium sur isolant, communément désigné par l'homme du métier sous l'acronyme anglo- saxon « SOI » (« Silicon On Insulator »), en particulier un substrat du type silicium totalement déserté sur isolant, connu par l'homme du métier sous l'acronyme anglo-saxon « FDSOI » (« Fully Depleted Silicon On Insulator »).
Un substrat de type silicium sur isolant comprend en général un film semi-conducteur, par exemple en silicium ou en alliage de silicium, d'épaisseur uniforme, reposant sur une couche isolante enterrée, communément désignée sous l'acronyme anglo-saxon de « BOX » (« Burried-OXide ») elle-même situé au-dessus d'un substrat porteur, par exemple un caisson semi-conducteur. Dans une technologie FDSOI, le film semi-conducteur, généralement très fin (quelques nanomètres d'épaisseur) est complètement déserté ce qui assure un bon contrôle électrostatique. Actuellement, pour réaliser l'isolation entre ces transistors on procède, avant la réalisation des transistors, à une réalisation d'une tranchée peu profonde, communément désigné sous l'acronyme anglo-saxon « STI » (« Shallow Trench Isolation »), dans le substrat et plus particulièrement dans le film semi-conducteur de façon à créer au moins deux domaines dans le film semi-conducteurs mutuellement électriquement isolés, et destinés à recevoir lesdits transistors, typiquement de même conductivité . Cependant, comme l'espace entre les zones actives (correspondant auxdits domaines des films semi-conducteur), tout particulièrement pour isoler des transistors de même type de 3036846 2 conductivité, devient de plus en plus petit en raison du perfectionnement des technologies, la réalisation de ces tranchées par photolithographie devient complexe. Selon un mode de mise en oeuvre, il est proposé une réalisation 5 d'une telle isolation d'une façon totalement différente, et qui soit compatible avec les procédés de fabrication CMOS existants. Selon un aspect, il est proposé un procédé comprenant une réalisation d'une isolation électrique entre deux domaines d'une première zone d'un film semi-conducteur situé au dessus d'une couche 10 isolante enterrée, elle-même située au dessus d'un substrat porteur, lesdits deux domaines étant destinés à supporter des premiers transistors MOS (par exemple des transitors d'un même type de conductivité P ou N). Selon une caractéristique générale de cet aspect la réalisation 15 de ladite isolation est effectuée postérieurement à la formation des régions de grille des premiers transistors et comprend : - une formation au dessus de la première zone du film semi-conducteur de premiers motifs formants lesdites régions de grilles et des premières régions de grilles 20 fictives (dummy) ; - une gravure localisée d'une première partie du film semiconducteur entre deux première régions fictives de grille jusqu'à atteindre la couche isolante enterrée ; - un remplissage de la première partie gravée du film 25 semi-conducteur par au moins un matériau isolant (par exemple un diélectrique connu par l'homme du métier sous l'acronyme PMD : « PreMetal Dielectric »), de façon à former ainsi les deux domaine du film semiconducteur mutuellement électriquement isolés.
30 En d'autres termes, selon cet aspect on se distingue de l'art antérieur par le fait que l'on s'est affranchi de la réalisation de tranchées peu profondes avec les contraintes photolithographiques associées et on a réalisé l'isolation postérieurement à la réalisation des grilles par une simple gravure.
3036846 3 Selon un mode de mise en oeuvre, la formation des régions de source et de drain des premiers transistors comprend : - un recouvrement des premiers motifs et de la première zone de film semi-conducteur par au moins une couche 5 isolante ; - un retrait de ladite au moins une couche isolante entre les premiers motifs à l'exception de la partie de ladite au moins une couche isolante recouvrant ladite première partie du film semi-conducteur (celle qui sera gravée 10 ultérieurement) ; - une première épitaxie d'un premier matériau semi- conducteur sur ladite première zone du film semiconducteur entre lesdits premiers motifs à l'exception de ladite première partie du film semi-conducteur 15 recouverte par ladite au moins une couche isolante ; - ladite gravure localisée comprend une gravure de ladite au moins une couche isolante, de ladite première partie du film semi-conducteur et une gravure partielle des régions épitaxiées.
20 Lors du retrait de ladite au moins une couche isolante entre lesdits premiers motifs, on protège ladite partie de ladite au moins une couche isolante recouvrant la première partie du film semi-conducteur par un bloc de résine débordant sur les deux premiers motifs encadrant cette première partie .
25 La réalisation par photolithographie de ce bloc de résine débordant est ainsi beaucoup moins contraignante qu'une étape de photolithograhie utilisé dans l'art antérieur pour réaliser les tranchées peu profondes. Le procédé peut comprendre en outre la réalisation de 30 deuxièmes transistors d'un deuxième type de conductivité dans et sur une deuxième zone du film semi-conducteur électriquement isolée de la première zone. Selon un mode de mise en oeuvre, la réalisation des deuxièmes transistors comprend une formation au dessus de la deuxième zone du 3036846 4 film semi-conducteur de deuxièmes motifs formant les régions de grilles des deuxièmes transistors et des deuxièmes régions de grilles fictive ; la formation des régions de source et de drain des deuxièmes transistors comprend une deuxième épitaxie d'un deuxième matériau 5 semi-conducteur sur ladite deuxième zone de film semi-conducteur entre lesdits deuxièmes motifs, chaque portion de film semiconducteur située entre les deux premiers motifs étant protégée par une première couche isolante pendant la deuxième épitaxie, chaque deuxième région épitaxiée étant protégée par une deuxième couche 10 isolante pendant la première épitaxie, ladite première partie du film semi-conducteur (celle qui sera gravée ultérieurement) étant protégée par les deux couches isolantes. Le film semi-conducteur est par exemple un film de silicium ou d'un alliage de silicium totalement déserté.
15 Selon un autre aspect, il est proposé un circuit intégré comprenant : - un substrat du type SOI comportant un film semi- conducteur situé au-dessus d'une couche isolante enterrée, elle-même située au dessus d'un substrat 20 porteur, le film semi-conducteur comprenant une première zone ; - des premiers motifs au dessus de la première zone du film semi-conducteur formant des régions de grille de premiers transistors MOS et des premières régions de 25 grille fictives ; La première zone du film semi-conducteur comporte deux domaine mutuellement espacés, ledit espace étant comblé par au moins un matériau isolant et situé entre deux régions de grille fictives et au dessus d'une région du substrat porteur exempte de tranchée isolante.
30 Selon un mode de réalisation, le circuit intégré comprend au moins un premier niveau de métallisation séparé du film semiconducteur par une région isolante dont une partie est située dans ledit espace.
3036 846 5 Dans un mode réalisation, les premiers transistors sont des transistors d'un même premier type de conductivité. Le film semi-conducteur peut comprendre une deuxième zone électriquement isolée de la première zone, supportant des deuxièmes 5 transistors d'un deuxième type de conductivité. Avantageusement, le film semi-conducteur est un film de silicium ou d'un alliage de silicium totalement déserté. D'autres avantages et caractéristique de l'invention apparaitront à l'examen de la description détaillée de mode de mise en 10 oeuvre et de réalisation, nullement limitatifs et des dessins annexés sur lesquels : - Les figures 1 à 8 illustrent schématiquement des modes de mise en oeuvre et de réalisation de l'invention. La figure 1 illustre partiellement une plaque semi-conductrice 15 (wafer) comportant un substrat 1 de type FDSOI, comprenant un substrat porteur 10, une couche isolante enterrée 11, et un film semiconducteur 12. Le film semi-conducteur 12 peut comporter du silicium ou un alliage de silicium. On réalise de façon classique des tranchées isolantes 4 qui divisent le film semi-conducteur en 2 zones Z1 et Z2.
20 Dans la première zone Z1 on souhaite réaliser des transistors d'un premier type de conductivité, par exemple des transistors PMOS. Dans la seconde zone Z2 on souhaite réaliser des transistors d'un second type de conductivité, par exemple des transistors NMOS. Par ailleurs, on souhaite par exemple réaliser dans la zone Z1 25 une isolation locale entre deux groupes de transistors PMOS. Après avoir formé une couche d'oxyde 20 sur le film semiconducteur, on dépose pleine plaque une couche de matériau de grille 21, que l'on grave de manière classique de façon à obtenir un ensemble de motifs 21 régulièrement espacés. Certains de ces motifs 30 formeront des régions de grilles isolées des transistors, d'autre formeront des régions de grilles fictives. L'espacement régulier entre lesdits motifs facilite la photolithogravure de la couche de matériau de grille.
3036846 6 Suite à la réalisation desdits motifs, on dépose une couche d'isolant 22 pleine plaque, par exemple du nitrure de silicium (SiN) de façon à recouvrir les motifs 21 et les portions de film semi-conducteur 12 situées entre les motifs.
5 Puis comme illustré sur la figure 2, on recouvre ladite première zone Z1 d'un masque de résine 50 qui protègera ladite couche isolante 22 située dans ladite zone Z1 durant l'étape suivante de gravure anisotrope. On réalise ensuite ladite gravure anisotrope de la couche 10 isolante selon un procédé classique de la couche de nitrure (22) afin de mettre à nu le film semi-conducteur 12 entre les motifs de la deuxième zone Z2. Puis, après avoir retiré le masque de résine 50, on procède à une première épitaxie classique et connue en soi d'un matériau de type 15 N, sur les régions de la deuxième zone Z2 situées entres les régions de grilles 21, afin de réaliser les régions surélevées 61 de sources et de drains desdits transistors NMOS. On notera ici que la première couche isolante 22 permet de ne pas épitaxier de matériau entre les motifs de la zone Zl.
20 Puis comme illustré à la figure 3, on réalise le dépôt d'une deuxième couche isolante 23, par exemple du nitrure de silicium (SiN) sur l'ensemble de la plaque. La réalisation de l'isolation locale entre les transistors PMOS va être réalisée dans la sous-zone Z10 entre les deux régions de grilles 25 fictives 240 et 241. A cet égard on réalise par une photolithographie classique un bloc de résine 51 au niveau de la sous-zone Z10, qui va protéger les portions 220 et 230 des couches isolantes situées au dessus du film semi-conducteur 12.
30 Par ailleurs, ce bloc de résine déborde sur lesdites zones de grilles fictives 240 et 241 ; la réalisation de ce bloc de largeur L, par exemple de l'ordre de 40 nanomètres, est moins contraignante au point de vue photolithographique que la réalisation d'une tranchée isolante 3036846 7 au niveau de la sous-zone Z10, car la largeur L est plus importante que la largeur d'une telle tranchée. Outre ce bloc de résine on réalise également par photolithographie un deuxième bloc de résine 52 dans la zone Z2.
5 On grave ensuite de manière classique et anisotrope la première et la deuxième couches isolantes 22 et 23 afin de mettre à nu le film semi-conducteur dans les zones non-protégées par lesdits blocs de résine 51 et 52. On retire ensuite lesdits blocs de résine 51 et 52, puis on 10 procède à une deuxième épitaxie classique de type P sur les régions de la première zone Z1 situées entre les motifs 21, afin de former les régions surélevées 62 de sources et de drains des transistors PMOS. Mais comme la sous-zone Z10 du film semi conducteur est protégé par les portions 220 et 230 des couches isolantes, il n'y aura pas 15 d'épitaxie dans cette sous-zone là. On réalise ensuite comme illustré sur la figure 4, une gravure anisotrope pleine plaque selon un procédé classique de façon à graver les portions 220 et 230 des couches isolantes 22 et 23 puis le film semi-conducteur 12 jusqu'à atteindre la couche isolante enterrée 11.
20 Pendant cette gravure, une partie des zones épitaxiées 61 et 62 est consommée. On divise ainsi ladite première zone Z1 en deux domaines dl et d2. L'espace 7 entre ces deux domaines dl et d2 va être comblé par au moins un matériau isolant, comme on va le voir ci-après.
25 Comme illustré sur la figure 5, on réalise le dépôt pleine plaque d'une couche protectrice 25, par exemple une couche d'oxyde de silicium. Ladite couche est ensuite gravée selon un procédé anisotrope classique, afin qu'il ne reste que les régions verticales 25 de ladite couche d'oxyde de silicium.
30 Le but desdites régions verticales est de protéger les espaceurs 22 et 23 de nitrure de silicium des régions de grilles 21 lors de la prochaine étape de gravure. On dépose ensuite pleine plaque (figure 6) une couche protectrice 26, par exemple du nitrure de silicium (SiN), connue par 3036846 8 l'homme du métier sous la dénomination SIPROT, afin de protéger les éléments du circuit intégré ne devant pas être siliciures (lesdits éléments ne sont pas représentés sur les schémas à des fins de simplification).
5 On réalise ensuite après masquage une gravure anisotrope selon un procédé classique de ladite couche protectrice 26 dans la région à siliciurer. Ensuite, comme illustré à la figure 7 on réalise une siliciuration classique de façon à former un siliciure de métal 3 sur les 10 régions épitaxiées 61 et 62 et sur le sommet des motifs 21. Puis, comme illustré à la figure 8, on dépose pleine plaque une couche de matériau isolant 9 de type PMD (PreMetal Dielectrique) de façon à isoler les composants du premier niveau de métallisation M1 du circuit intégré. Bien entendu les contacts électriques, par exemple 15 du tungstène, seront réalisés de façon classique dans la région isolante 9, préalablement à la réalisation des pistes du niveau de métal Ml, pour relier les zones actives (sources et/ou drain et/ou grille) à ces pistes. En particulier, le matériau isolant 9 comble l'espace 7 situé 20 entre les deux domaines dl et d2 de la zone Z 1. On complète ainsi l'isolation électrique entre les domaines dl et d2 comportant des transistors PMOS. On obtient finalement un circuit intégré IC comprenant un substrat 1 de type SOI, comportant un film semi-conducteur 12 situé 25 au dessus d'une couche isolante enterrée 11 elle-même située sur un substrat porteur 10. Le film semi-conducteur est divisé en deux zones : une zone Z1 qui comporte des transistors PMOS, et une zone Z2 qui comporte des transistors NMOS ; la première zone Z1 est divisée en deux sous-domaines dl et d2, l'espace 7 entre les deux domaines étant 30 comblé par au moins un matériau isolant constituant une partie de la couche isolante PMD 9. Par ailleurs l'espace 7 se situe entre les régions de grilles fictives 240 et 241 au dessus d'une région du substrat porteur exempte de tranchée isolante.

Claims (12)

  1. REVENDICATIONS1. Procédé, comprenant une réalisation d'une isolation électrique entre deux domaines (dl, d2) d'une première zone (Z1) d'un film semi-conducteur (12) situé au-dessus d'une couche isolante enterrée (11), elle-même située au-dessus d'un substrat porteur (10), lesdits deux domaines (dl, d2) étant destinés à supporter des premiers transistors MOS, caractérisé en ce que la réalisation de ladite isolation est effectuée postérieurement à la formation des régions de grille des premiers transistors et comprend une formation au dessus de la première zone du film semi-conducteur de premiers motifs (21) formant lesdites régions de grilles et des premières régions de grille fictives, une gravure localisée d'une première partie du film semiconducteur entre deux premières régions fictives (240, 241) de grille jusqu'à atteindre la couche isolante enterrée (11), et un remplissage de la première partie gravée (7) du film semi-conducteur par au moins un matériau isolant de façon à former ainsi les deux domaines (dl, d2) du film semi-conducteur mutuellement électriquement isolés.
  2. 2. Procédé selon la revendication 1, dans lequel la formation des régions de source et de drain des premiers transistors comprend un recouvrement des premiers motifs (21) et de la première zones (Z1) de film semi-conducteur par au moins une couche isolante (22), un retrait de ladite au moins une couche isolante (22) entre les premiers motifs (21) à l'exception de la partie de ladite au moins une couche isolante recouvrant ladite première partie (Z10) du film semi-conducteur, une première épitaxie d'un premier matériau semi-conducteur (62) sur ladite première zone (Z1) du film semi-conducteur entre lesdits premiers motifs (21) à l'exception de ladite première partie (Z10) recouverte d'au moins une couche isolante (22) et ladite gravure localisée comprend une gravure de ladite au moins une couche isolante (22), de ladite première partie (Z10) du film semi-conducteur et une gravure partielle des régions épitaxiées (62). 3036846 10
  3. 3. Procédé selon l'une des revendications précédentes, dans lequel lors du retrait de ladite au moins une couche isolante (22) entre lesdits premiers motifs (21) on protège ladite partie de ladite au moins une couche isolante recouvrant la première partie (Z10) du film semi- 5 conducteur par un bloc de résine (51) débordant sur les deux premiers motifs (240, 241) encadrant cette première partie (Z10).
  4. 4. Procédé selon l'une des revendications précédentes, dans lequel les premiers transistors MOS sont des transistors d'un même premier type de conductivité. 10
  5. 5. Procédé selon la revendication 4, comprenant en outre une réalisation de deuxième transistors d'un deuxième type de conductivité dans et sur une deuxième zone (Z2) du film semi-conducteur électriquement isolée de la première zone.
  6. 6. Procédé selon la revendication 5 prise en combinaison avec 15 la revendication 2 ou 3, dans lequel la réalisation des deuxièmes transistors comprend une formation au dessus de la deuxième zone (Z2) du film semi-conducteur de deuxièmes motifs (21) formant les régions de grilles des deuxièmes transistors et des deuxièmes régions de grille fictives, et la formation des régions de source et de drain des 20 deuxième transistors comprend une deuxième épitaxie d'un deuxième matériau semi-conducteur (61) sur ladite deuxième zone (Z2) du film semi-conducteur entre lesdits deuxièmes motifs (21), chaque portion de film semi-conducteur située entre deux premier motifs (21) étant protégée par une première couche isolante (23) pendant la deuxième 25 épitaxie, chaque deuxième région épitaxiée étant protégée par une deuxième couche isolante (21) pendant la première épitaxie, ladite première partie (Z10) du film semi-conducteur étant protégée par les deux couches isolantes (220, 230).
  7. 7. Procédé selon l'une des revendications précédentes dans 30 lequel le film semi-conducteur (12) est un film de silicium ou d'un alliage de silicium totalement déserté.
  8. 8. Circuit intégré, comprenant un substrat (1) du type SOI comportant un film semi-conducteur (12) situé au-dessus d'une couche isolante enterrée (11), elle-même située au-dessus d'un substrat 3036846 11 porteur (10), le film semi-conducteur (12) comprenant une première zone (Z1), des premiers motifs (21) au dessus de la première zone (Z1) du film semi-conducteur (12) formant des régions de grille de premiers transistors MOS et des premières régions de grille fictives, la première 5 zone (Z1) du film semi-conducteur comportant deux domaines (dl, d2) mutuellement espacés, ledit espace (7) étant comblé par au moins un matériau isolant (9) et situé entre deux régions de grille fictives (240, 241) au dessus d'une région du substrat porteur (10) exempte de tranchée isolante. 10
  9. 9. Circuit intégré selon la revendication 8, comprenant au moins un premier niveau de métallisation séparé du film semiconducteur par une région isolante (9) dont une partie est située dans ledit espace (7).
  10. 10. Circuit intégré selon l'une des revendications 8 ou 9, dans 15 lequel les premiers transistors sont des transistors d'un même premier type de conductivité.
  11. 11. Circuit intégré selon l'une des revendications 8 à 10, dans lequel le film semi-conducteur (12) comprend une deuxième zone (Z2) électriquement isolé de la première zone (Z1), supportant des 20 deuxièmes transistors d'un deuxième type de conductivité.
  12. 12. Circuit intégré selon l'une des revendications 8 à 11 dans lequel le film semi-conducteur est un film de silicium ou d'un alliage de silicium totalement déserté.
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US14/956,594 US9876076B2 (en) 2015-05-29 2015-12-02 Method for local isolation between transistors produced on an SOI substrate, in particular an FDSOI substrate, and corresponding integrated circuit
DE102015121913.1A DE102015121913B4 (de) 2015-05-29 2015-12-16 Verfahren zur lokalen Isolierung zwischen Transistoren, die auf einem Substrat SOI, insbesondere FDSOI, verwirklicht sind, und entsprechende integrierte Schaltung
US15/845,930 US10283588B2 (en) 2015-05-29 2017-12-18 Method for local isolation between transistors produced on an SOI substrate, in particular an FDSOI substrate, and corresponding integrated circuit

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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3036846B1 (fr) * 2015-05-29 2018-06-15 Stmicroelectronics (Crolles 2) Sas Procede d'isolation locale entre des transistors realises sur un substrat soi, en particulier fdsoi, et circuit integre correspondant
JP6594261B2 (ja) * 2016-05-24 2019-10-23 ルネサスエレクトロニクス株式会社 半導体装置
US20230260994A1 (en) * 2022-02-17 2023-08-17 Taiwan Semiconductor Manufacturing Company, Ltd. Checkerboard dummy design for epitaxial open ratio

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6303962B1 (en) * 1999-01-06 2001-10-16 Advanced Micro Devices, Inc. Dielectrically-isolated transistor with low-resistance metal source and drain formed using sacrificial source and drain structures
EP1391925A2 (fr) * 2002-08-22 2004-02-25 Chartered Semiconductor Manufacturing Pte Ltd. Méthode d'autoalignment d'une structure de grille A damasquinage avec des régions d'isolation
US20100052065A1 (en) * 2008-08-29 2010-03-04 Taiwan Semiconductor Manufacturing Company, Ltd. New method for mechanical stress enhancement in semiconductor devices
US20130093020A1 (en) * 2011-10-12 2013-04-18 Institute of Microelectronics, Chinese Academy of Sciences Mosfet and method for manufacturing the same

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4698793B2 (ja) * 2000-04-03 2011-06-08 ルネサスエレクトロニクス株式会社 半導体装置
US7834662B2 (en) 2006-12-13 2010-11-16 Apple Inc. Level shifter with embedded logic and low minimum voltage
JP2010251344A (ja) * 2009-04-10 2010-11-04 Hitachi Ltd 半導体装置およびその製造方法
US8502316B2 (en) 2010-02-11 2013-08-06 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned two-step STI formation through dummy poly removal
US9263339B2 (en) * 2010-05-20 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Selective etching in the formation of epitaxy regions in MOS devices
US8492210B2 (en) * 2010-12-17 2013-07-23 Institute of Microelectronics, Chinese Academy of Sciences Transistor, semiconductor device comprising the transistor and method for manufacturing the same
US8546208B2 (en) * 2011-08-19 2013-10-01 International Business Machines Corporation Isolation region fabrication for replacement gate processing
US8735991B2 (en) 2011-12-01 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. High gate density devices and methods
FR3036846B1 (fr) * 2015-05-29 2018-06-15 Stmicroelectronics (Crolles 2) Sas Procede d'isolation locale entre des transistors realises sur un substrat soi, en particulier fdsoi, et circuit integre correspondant

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6303962B1 (en) * 1999-01-06 2001-10-16 Advanced Micro Devices, Inc. Dielectrically-isolated transistor with low-resistance metal source and drain formed using sacrificial source and drain structures
EP1391925A2 (fr) * 2002-08-22 2004-02-25 Chartered Semiconductor Manufacturing Pte Ltd. Méthode d'autoalignment d'une structure de grille A damasquinage avec des régions d'isolation
US20100052065A1 (en) * 2008-08-29 2010-03-04 Taiwan Semiconductor Manufacturing Company, Ltd. New method for mechanical stress enhancement in semiconductor devices
US20130093020A1 (en) * 2011-10-12 2013-04-18 Institute of Microelectronics, Chinese Academy of Sciences Mosfet and method for manufacturing the same

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