FR3012258A1 - Procede de realisation de transistors nmos et pmos sur un substrat du type soi, en particulier fdsoi, et circuit integre correspondant - Google Patents

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Philippe Garnier
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Abstract

Circuit intégré comprenant au moins un transistor du type NMOS (TRN) et au moins un transistor du type PMOS (TRP) sur respectivement des zones différentes (10, 11) d'un substrat du type silicium sur isolant, chaque transistor (TRP, TRN) comprenant au dessus du substrat une région de grille (RGP, RGN) deux régions isolantes latérales multicouches (40-42, 50-52) s'appuyant respectivement sur deux flancs de la région de grille, reposant sur le substrat et comportant chacune une portion inclinée (44, 54) s'évasant en s'éloignant du substrat, une région de source et une région de drain comportant chacune un bloc semiconducteur (6, 8) reposant sur le substrat, séparé du flanc correspondant de la région de grille par la région isolante latérale correspondante et possédant une portion inclinée (60, 80) s'appuyant sur la portion inclinée (44, 54) de ladite région latérale isolante.

Description

Procédé de réalisation de transistors NMOS et PMOS sur un substrat du type SOI, en particulier FDSOI, et circuit intégré correspondant L'invention concerne les circuits intégrés, et plus particulièrement la réalisation de transistors NMOS et PMOS sur un substrat du type silicium sur isolant communément désigné par l'homme du métier sous l'acronyme anglosaxon « SOI » (« Silicon-OnInsulator ») et tout particulièrement les substrats du type silicium sur isolant totalement désertés, connus par l'homme du métier sous l'acronyme anglosaxon « FDSOI » (« Fully Depleted Silicon-OnInsulator »). Un substrat du type silicium sur isolant comporte un film semiconducteur, par exemple en silicium ou en alliage de silicium, par exemple un alliage de silicium-germanium, situé au-dessus d'une couche isolante enterrée, communément désignée sous l'acronyme anglosaxon de « BOX » (« Buried-OXide ») elle-même située au-dessus d'un substrat porteur, par exemple un caisson semiconducteur. Dans une technologie FDSOI, le film semiconducteur est totalement déserté, c'est-à-dire qu'il est composé du matériau semiconducteur intrinsèque. Son épaisseur est généralement de l'ordre de quelques nanomètres. Par ailleurs, la couche isolante enterrée est elle-même généralement fine, de l'ordre de la dizaine de nanomètres. Compte tenu de l'épaisseur fine du film semiconducteur, les régions de source et de drain des transistors comportent des portions surélevées par rapport au film semiconducteur de façon à assurer une connexion électrique adéquate entre ces régions et la région de canal du transistor. De telles régions de source et de drain surélevées (communément désignées par l'homme du métier sous l'acronyme anglosaxon « RSD » : Raised Source and Drain) sont typiquement obtenues par épitaxie. Ces procédés épitaxiaux mettent en oeuvre soit du silicium intrinsèque combiné avec une implantation de dopants soit une épitaxie dopée in situ avec des masques de protection adéquats de façon à différencier les régions de source et de drain des transistors NMOS d'une part et des transistors PMOS d'autre part.
Ces zones épitaxiées doivent être situées aussi près que possible du canal pour réduire la longueur effective de grille mais elles doivent également être situées aussi loin que possible des bords de la grille pour réduire les capacités parasites latérales. En conséquence, la réalisation des régions surélevées de source et de drain avec des formes appropriées est un point critique et coûteux dans le procédé de réalisation des transistors. Actuellement, on réalise des régions de source et de drain surélevées facettées c'est-à-dire présentant un profil incliné de sorte que la distance entre la région de source ou de drain et le flanc latéral correspondant de la région de grille augmente entre la partie inférieure de la région épitaxiée et la partie supérieure de cette région épitaxiée. Par ailleurs, les régions latérales isolantes disposées sur les flancs de la région de grille sont formées par des couches successivement déposées. La combinaison de ces régions isolantes latérales multicouches et des épitaxies facettées mises en oeuvre pour chaque type de transistor (N ou P) conduit à des coûts prohibitifs. Par ailleurs, l'utilisation d'épitaxies facettées pour réaliser les régions de source et de drain surélevées pose des problèmes car les épitaxies dopées in situ N et P présentent des mécanismes de croissance différents. Il est donc particulièrement difficile d'obtenir des formes optimales pour chaque type de transistor N ou P. En outre, selon le type de transistor, la région de source ou de drain épitaxiée et facettée est exposée à une ultime gravure de la région latérale isolante, ce qui peut conduire à un amincissement local du canal dégradant alors le comportement électrique du transistor. Selon un mode de mise en oeuvre et de réalisation, il est proposé un procédé et un dispositif apportant une solution plus efficace pour la réalisation des régions de source et de drain surélevées et facettées des transistors NMOS et PMOS.
Selon un aspect, il est proposé un procédé de réalisation d'au moins un transistor du type NMOS et d'au moins un transistor du type PMOS sur respectivement des zones différentes d'un substrat du type silicium sur isolant, en particulier un substrat du type silicium sur isolant totalement déserté. Le procédé selon cet aspect comprend pour chaque transistor une réalisation au-dessus du substrat d'une région de grille flanquée d'une première couche isolante latérale, et une première épitaxie facettée d'un premier matériau semiconducteur sur le substrat de part et d'autre de ladite première couche isolante latérale de façon à former deux premiers blocs semiconducteurs sur le substrat de part et d'autre de ladite première couche isolante latérale de façon à former deux premiers blocs semiconducteurs facettés. Ce premier matériau a un premier type de conductivité, par exemple le type de conductivité P, adapté à un premier type de transistor, par exemple un transistor PMOS, et ce premier matériau est identique pour les deux types de transistors (NMOS et PMOS). En d'autres termes, on réalise cette première épitaxie facettée sans faire de lithographie préalable pour protéger l'un des types de transistors, par exemple les transistors NMOS. Le procédé selon cet aspect comprend par ailleurs une formation d'au moins une deuxième couche isolante latérale, en général plusieurs autres couches isolantes latérales, de façon à combler l'espace entre chaque premier bloc facetté et la première couche isolante latérale correspondante et à recouvrir ledit premier bloc facetté. On a ainsi réalisé une région latérale isolante (« Spacer » en langue anglaise) multicouches. Le procédé selon cet aspect comprend par ailleurs pour chaque deuxième type de transistor, par exemple les transistors NMOS, un retrait de la portion de couche isolante latérale recouvrant chaque premier bloc facetté, un retrait de chaque premier bloc facetté laissant subsister une région latérale isolante multicouches ayant de ce fait elle-même un profil facetté.
Le procédé selon cet aspect comprend alors également une épitaxie sur le substrat semiconducteur d'un deuxième matériau semiconducteur ayant un deuxième type de conductivité opposé au premier, par exemple le type de conductivité N, de façon à former à l'emplacement du premier bloc facetté un deuxième bloc semiconducteur facetté, par exemple de type N, adapté au deuxième type de transistor, par exemple un transistor NMOS, et épousant le profil facetté de ladite région latérale isolante correspondante. De ce fait, le deuxième bloc semiconducteur est facetté sans avoir à utiliser une épitaxie facettée. Par ailleurs, la région de ce deuxième bloc facetté situé au plus près du canal étant protégée par la région latérale isolante facettée, elle n'est pas exposée à la gravure finale de la région isolante visant à retirer la portion de couche isolante latérale recouvrant chaque premier bloc de chaque transistor du premier type, par exemple les transistors P. Selon un autre aspect, il est proposé un circuit intégré comprenant au moins un transistor du type NMOS et au moins un transistor du type PMOS sur respectivement des zones différentes d'un substrat du type silicium sur isolant. Chaque transistor comprend au- dessus du substrat une région de grille, deux régions isolantes latérales multicouches s'appuyant respectivement sur deux flancs de la région de grille, reposant sur le substrat et comportant chacune une portion inclinée s'évasant en s'éloignant du substrat, une région de source et une région de drain comportant chacune un bloc semiconducteur reposant sur le substrat, séparées du flanc correspondant de la région de grille par la région isolante latérale correspondante et possédant une portion inclinée s'appuyant sur la portion incliné de ladite région latérale isolante. L'épaisseur au pied de chaque région isolante latérale est par exemple comprise entre environ 5 nanomètres et environ 7 nanomètres. D' autres avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée de modes de mise en oeuvre et de réalisation, nullement limitatifs, et des dessins annexés sur lesquels : - Les figures 1 à 4 ont trait à différents modes de mise en oeuvre et de réalisation de l'invention. Sur la figure 1, les références 10 et 11 désignent respectivement différentes zones d'un substrat semiconducteur du type silicium sur isolant totalement déserté (FDSOI). Ce substrat est formé ici d'un film semiconducteur 10, 11 ayant typiquement une épaisseur de l'ordre de quelques nanomètres et repose sur une couche d'oxyde enterrée 20, 21 communément désignée par l'homme du métier sous la dénomination anglosaxonne de BOX. Cette couche isolante enterrée, typiquement en dioxyde de silicium, repose elle-même sur un substrat porteur 30, 31 qui peut être formé d'un caisson. Sur la zone de substrat 10 va être réalisé un transistor NMOS, tandis que sur la zone de substrat 11 va être réalisé un transistor PMOS. Le noeud technologique envisagé est un noeud technologique 28 nm bien que l'invention puisse s'appliquer à des noeuds technologiques plus avancés (inférieurs à 28 nm). On réalise tout d'abord au-dessus de la zone 10 de substrat et de la zone 11 de substrat une région de grille RGN et une région de grille RGP comportant classiquement un matériau à forte permittivité (High-k) par exemple de l'oxynitrure de Silicium-Hafnium (HfSiON) surmonté d'un empilement métallique lui-même surmonté de silicium amorphe. Il s'agit ici typiquement d'une architecture type « gate first » puisque l'on réalise la grille avant la réalisation des régions de source et de drain. On forme ensuite de façon classique et connue en soi, sur les flancs latéraux de ces deux régions de grille RGN et RGP, des premières couches latérales isolantes 40 et 50, par exemple formées de nitrure de silicium. Puis, pour chacun des futurs transistors, que ce soit les transistors NMOS ou PMOS, on réalise une première épitaxie sélective facettée d'un premier matériau semiconducteur, par exemple du silicium dopé P in situ, sur le substrat 10 et 11 de part et d'autre de la première couche latérale 40 et 50 de façon à former deux premiers blocs semiconducteurs facettés 6. Ces blocs sont facettés en ce sens qu'ils possèdent un profil incliné 60 s'évasant en s'éloignant du substrat. En d'autres termes, l'espace 7 entre le profil incliné 60 et la couche isolante latérale correspondante 40 ou 50 croît au fur et à mesure que l'on s'éloigne du substrat 10 ou 11. Cette épitaxie sélective et facetté peut se faire entre 500 et 750°C. La pression de travail est typiquement entre quelques torr et 200 torr. Dans le cas d'une épitaxie type SiGeB, on peut utiliser un mélange H2 (gaz porteur)/dichlorosilane (DCS) et GeH4 (précurseurs)/B2H6 (précurseur dopant bore)/HCL (gaz permettant la sélectivité et modulant l'apparition des facettes). L'homme du métier saura ajuster notamment les différentes concentrations pour obtenir une morphologie voulue avec les dopages visés.
A titre d'exemple non limitatif on peut utiliser pour une température de 642°C et une pression totale de 20 Torr, les pressions partielles suivantes : GeH4 : 6,5 10-3 Torr B2H6 : 4,6 10-4 Torr DCS : 7,8 10-2 Torr H2 : 19,8 Torr HCL : 1,6 10-1 Torr D'autres gaz porteurs (ex : N2), précurseurs (ex : SiH4, Si2H6), dopant, ou ajusteur de sélectivité (ex : CL2) peuvent être également être utilisés. Il convient de noter ici que selon ce procédé, on n'effectue aucune lithographie préalable de façon à protéger l'un ou l'autre des transistors. Puis, comme illustré sur la figure 2, on forme au moins une deuxième couche isolante latérale 41, 51, et en l'espèce ici une troisième couche isolante latérale 42, 52, de façon à combler l'espace 7 entre chaque premier bloc 6 et la première couche isolante latérale 40, 50.
La dernière couche isolante latérale déposée 42, 52, recouvre également la partie supérieure du premier bloc semiconducteur facetté 6 correspondant. Puis, après avoir protégé la structure destinée à former le futur transistor PMOS, par exemple par une résine photolithographiée, on retire la portion de couche isolante latérale 52 recouvrant les deux premiers blocs épitaxiés 6 du futur transistor NMOS et on procède à un retrait de ces deux premiers blocs 60 en utilisant une gravure sélective.
Une telle gravure peut être de type gravure « humide » (par exemple ammoniac et eau oxygénée diluée dans de l'eau : ce mélange est connu par l'homme du métier sous l'acronyme SC1) ou bien une gravure « sèche » par exemple un plasma radiofréquence avec des mélanges de gaz comme CH3F/ 02/ Ar ou He).
On obtient alors, comme illustré sur la figure 2, une région isolante latérale 50, 51, 52 comportant un profil facetté 54. On procède ensuite, comme illustré sur la figure 3, à une épitaxie d'un deuxième matériau semiconducteur, par exemple du silicium dopé N in situ, de façon à former à la place du premier bloc facetté 6 un deuxième bloc facetté 8 dont le profil incliné 80 épouse le profil incliné 54 de la région isolante 50, 51, 52. On notera ici que cette seconde épitaxie n'est pas une épitaxie facettée mais une épitaxie classique ou moins facettée que la précédente. L'espaceur (région isolante 50, 51, 52) ayant lui-même adopté la forme laissée par la première épitaxie plus agressive, on obtient alors avec la deuxième épitaxie une région source/drain collée à l'espaceur. Ce type d'épitaxie se distingue d'une épitaxie fortement facettée par une modulation du ratio entre les différents gaz précurseurs et/ou de la température de procédé qui influence les vitesses relatives entre les différentes facettes et donc leur apparition sur la morphologie finale. A titre d'exemple non limitatif, on pourra effectuer une épitaxie de type N sous une température de 700°C et une pression totale de 300 Torr en utilisant les gaz et les pressions partielles suivants : DCS : 5 Torr H2 : 293,5 Torr PH3 : 0,2 Torr HCL : 1,3 Puis, comme illustré sur la figure 4, on retire la portion de la couche latérale isolante 42 recouvrant les deux premiers blocs facettés 6 du transistor PMOS TRP.
On obtient donc comme illustré sur cette figure 4, un circuit intégré CI comportant au moins un transistor PMOS TRP et au moins un transistor NMOS TRN réalisés sur respectivement des zones différentes 10 et 11 d'un substrat du type silicium sur isolant, chaque transistor comprenant, au-dessus du substrat, une région de grille RGP, RGN, deux régions isolantes latérales multicouches 40-42, 50-52 s'appuyant respectivement sur deux flancs de la région de grille correspondante RGP, RGN. Chacune de ces régions latérales isolantes possède une portion inclinée 44, 54 qui s'évase en s'éloignant du substrat.
Chaque transistor possède une région de source et une région de drain comportant chacune un bloc semiconducteur 6 (pour le transistor TRP) et un bloc semiconducteur 8 (pour le transistor TRN) reposant sur le substrat, et séparé du flanc correspondant de la région de grille par la région isolante latérale correspondante 40-42, 50-52.
Chaque bloc semiconducteur de source et de drain possède une portion inclinée 60, 80 s'appuyant sur la portion inclinée 44, 54 de la région latérale isolante correspondante. Le circuit intégré est réalisé ici dans une technologie 28 nanomètres. Et l'espace e au pied de chaque région isolante latérale est compris entre environ 5 nanomètres et environ 7 nanomètres. L'invention selon cet aspect permet notamment un contrôle efficace du profil facetté des régions de source et de drain pour les deux types de transistors (N ou P), avec suppression du risque de gravure localisé de la région de canal au pied de la région de grille, tout en économisant une étape de lithographie (puisque la première épitaxie facettée s'effectue pour les deux types de transistors sans protection d'un des deux types). Dans ce qui précède, la première épitaxie était une épitaxie type P adaptée aux transistors PMOS, mais on aurait pu effectuer une épitaxie facettée type N adaptée aux transistors NMOS et effectuer par la suite sur le futur transistor PMOS, ce qui a été décrit ci-avant pour le transistor NMOS.

Claims (7)

  1. REVENDICATIONS1. Procédé de réalisation d'au moins un transistor du type NMOS et d'au moins un transistor du type PMOS sur respectivement des zones différentes (11, 10) d'un substrat du type silicium sur isolant, comprenant pour chaque transistor une réalisation au dessus du substrat d'une région de grille (RGP, RGN) flanquée d'une première couche isolante latérale (40, 50), une première épitaxie facettée d'un premier matériau semiconducteur sur le substrat de part et d'autre de ladite première couche isolante latérale (40, 50) de façon à former deux premiers blocs semiconducteurs facettés (6), ledit premier matériau ayant un premier type de conductivité (P) adapté à un premier type de transistor et étant identique pour les deux types transistors, une formation d'au moins une deuxième couche isolante latérale (41-42, 51-52) de façon à combler l'espace (7) entre chaque premier bloc et la première couche isolante latérale correspondante et à recouvrir ledit premier bloc (6), et pour chaque deuxième type de transistor, un retrait de la portion de couche isolante latérale (52) recouvrant chaque premier bloc (6), un retrait de chaque premier bloc (6) laissant subsister une région latérale isolante (50-52) ayant un profil facetté (54), et une épitaxie sur le substrat semiconducteur d'un deuxième matériau semiconducteur ayant un type de conductivité opposé au premier de façon à former à l'emplacement du premier bloc (6) un deuxième bloc semiconducteur facetté (8) adapté au deuxième type de transistor et épousant le profil facetté (54) de ladite région latérale isolante correspondante.
  2. 2. Procédé selon la revendication 1, comprenant en outre un retrait de la portion de couche isolante latérale (42) recouvrant chaque premier bloc (6) de chaque transistor du premier type.
  3. 3. Procédé selon l'une des revendications précédentes, dans lequel le substrat est un substrat du type silicium sur isolant totalement déserté.
  4. 4. Circuit intégré comprenant au moins un transistor du type NMOS (TRN) et au moins un transistor du type PMOS (TRP) surrespectivement des zones différentes (10, 11) d'un substrat du type silicium sur isolant, chaque transistor (TRP, TRN) comprenant au dessus du substrat une région de grille (RGP, RGN) deux régions isolantes latérales multicouches (40-42, 50-52) s' appuyant respectivement sur deux flancs de la région de grille, reposant sur le substrat et comportant chacune une portion inclinée (44, 54) s'évasant en s'éloignant du substrat, une région de source et une région de drain comportant chacune un bloc semiconducteur (6, 8) reposant sur le substrat, séparé du flanc correspondant de la région de grille par la région isolante latérale correspondante et possédant une portion inclinée (60, 80) s'appuyant sur la portion inclinée (44, 54) de ladite région latérale isolante.
  5. 5. Circuit intégré selon la revendication 4, dans lequel l'épaisseur (e) au pied de chaque région isolante latérale est comprise entre environ 5 nm et environ 7 nm.
  6. 6. Circuit intégré selon l'une des revendications 4 ou 5, dans lequel le substrat (10, 11) est un substrat du type silicium sur isolant totalement déserté.
  7. 7. Circuit intégré selon l'une des revendications précédentes, réalisé dans une technologie 28 nm ou moins.
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