FR3005372A1 - Procede de realisation d'un film en silicium-germanium a teneur en germanium variable - Google Patents

Procede de realisation d'un film en silicium-germanium a teneur en germanium variable Download PDF

Info

Publication number
FR3005372A1
FR3005372A1 FR1301049A FR1301049A FR3005372A1 FR 3005372 A1 FR3005372 A1 FR 3005372A1 FR 1301049 A FR1301049 A FR 1301049A FR 1301049 A FR1301049 A FR 1301049A FR 3005372 A1 FR3005372 A1 FR 3005372A1
Authority
FR
France
Prior art keywords
germanium
silicon
semiconductor zone
layer
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
FR1301049A
Other languages
English (en)
Other versions
FR3005372B1 (fr
Inventor
Maud Vinet
Laurent Grenouillet
Yves Morand
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics SA
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Original Assignee
Commissariat a lEnergie Atomique CEA
STMicroelectronics SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Commissariat a lEnergie Atomique CEA, STMicroelectronics SA filed Critical Commissariat a lEnergie Atomique CEA
Priority to FR1301049A priority Critical patent/FR3005372B1/fr
Priority to US14/270,603 priority patent/US9425051B2/en
Publication of FR3005372A1 publication Critical patent/FR3005372A1/fr
Application granted granted Critical
Publication of FR3005372B1 publication Critical patent/FR3005372B1/fr
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/2225—Diffusion sources
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H01L21/845—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body including field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

Le substrat (1) est muni d'une première zone semiconductrice (2) recouverte partiellement par un premier motif de grille (3) pour définir une surface protégée (2b) et une surface ouverte (2a). Une couche continue de silicium-germanium (6) est déposée de manière non sélective sur la première zone semiconductrice (2) et sur le premier motif de grille (3). La couche continue de silicium-germanium (6) forme une interface avec la première zone semiconductrice (2). Un recuit de diffusion/condensation est réalisé pour faire diffuser les atomes de germanium depuis la couche de silicium-germanium (6) vers la surface ouverte de la première zone semiconductrice (2).

Description

Procédé de réalisation d'un film en silicium-germanium à teneur en germanium variable Domaine technique de l'invention L'invention est relative à un procédé de réalisation d'un film en silicium-germanium pour dispositif à effet de champ. État de la technique L'augmentation continue des performances des circuits intégrés, par exemple, en termes de consommation et/ou de fréquence de 15 fonctionnement, se traduit inéluctablement par une diminution constante de la taille de ses composants. Afin de réaliser des dispositifs toujours plus performants, de nouvelles architectures et/ou de nouveaux matériaux ont été intégrés dans les transistors. 20 La technologie microélectronique actuelle, basée sur le silicium, arrive aux limites des possibilités offertes par ce matériau. Les besoins croissants en dispositifs électroniques toujours plus performants, plus rapides et plus économes en énergie ont conduit à étudier de nouvelles solutions. 25 En comparaison du silicium, le germanium pur présente une mobilité deux fois plus importante pour les électrons et quatre fois plus importante pour les trous. L'inconvénient des transistors en germanium est le coût du substrat qui est environ 10 fois plus élevé que celui d'un substrat de silicium massif. De plus, il est très difficile de former des canaux en germanium pur par 30 épitaxie de germanium de bonne qualité sur un substrat de silicium. Une des solutions est de former un canal en alliage de silicium-germanium afin 10 d'accroitre les performances du transistor sans avoir les inconvénients du germanium pur. Une application particulière concerne les transistors à effet de champ de type p (pMOSFET : « metal-oxyde-semiconductor field-effect transistor). L'article « Selectively-formed high mobility SiGe-On-Insulator pMOSFETs with Gerich strained surface channels using local condensation technique » de T. Tezuka et al. (2004 IEEE Symposium on VLSI Technology Digest of technical papers) décrit notamment la réalisation d'un pMOSFET, dont l'amélioration des performances est particulièrement sensible pour des transistors appauvris en porteurs de charge (FD pMOSFET) réalisés en germanium. Cependant, cette technique est particulièrement difficile à mettre en oeuvre pour les substrats de type semiconducteur sur isolant avec des films minces. La température appliquée pour obtenir la diffusion des atomes de germanium dans le film semiconducteur entraine également une modification de la configuration du substrat. Les modifications du substrat sont d'autant plus importantes que les épaisseurs sont fines.
Le document US 2008/0042209 décrit un procédé de fabrication d'un transistor de type P par condensation de germanium. Une électrode de grille est formée sur une zone semiconductrice de type P. Des espaceurs latéraux sont formés pour recouvrir les bords de l'électrode de grille, le sommet de l'électrode étant recouvert par une couche de nitrure de silicium. Un film de silicium-germanium est déposé sélectivement sur la zone semiconductrice de type P. Ce film de silicium-germanium est oxydé pour obtenir la condensation des atomes de germanium vers les zones de source/drain définies dans la zone semiconductrice de type P.
Ce procédé de réalisation permet théoriquement de former un transistor ayant des zones de source/drain enrichies en germanium en comparaison du canal de conduction.
Cependant, l'intégration industrielle de ce procédé de fabrication se traduit par la formation de dispositifs peu performants et avec une très grande disparité dans les performances électriques. lo Objet de l'invention L'invention a pour objet la réalisation d'un substrat muni de zones en silicium-germanium qui est plus facile à mettre en oeuvre. 15 Le procédé selon l'invention est caractérisé en ce qu'il comporte successivement : prévoir un substrat muni d'une première zone semiconductrice recouverte partiellement par un premier motif de masquage pour définir une surface protégée et une surface ouverte, 20 déposer, de manière non sélective, une couche continue de silicium- germanium sur la première zone semiconductrice et sur le premier motif de masquage de manière à former une interface entre la couche continue de silicium-germanium et la première zone semiconductrice, appliquer un recuit de diffusion configuré pour faire diffuser les atomes de 25 germanium depuis la couche de silicium-germanium vers la surface ouverte de la première zone semiconductrice. Description sommaire des dessins 30 D'autres avantages et caractéristiques ressortiront plus clairement de la description qui va suivre de modes particuliers de réalisation de l'invention donnés à titre d'exemples non limitatifs et représentés aux dessins annexés, dans lesquels : les figures 1, 2, 3, 5 et 6 représentent, de manière schématique, en vue de coupe, des étapes d'un procédé de réalisation de zones enrichies en germanium, la figure 4 représente de manière schématique une variante de réalisation io visant à protéger les faces latérales du motif de masquage, la figure 7 représente de manière schématique une autre variante de réalisation concernant une diffusion tridimensionnelle des atomes de germanium, la figure 8 représente de manière schématique une variante de réalisation 15 où la zone recouverte par le motif de masquage est enrichie en germanium. Description de modes de réalisation préférentiels de l'invention 20 Comme illustré à la figure 1, le substrat 1 comporte au moins une première zone semiconductrice 2 surmontée par un premier motif de masquage 3 qui est avantageusement un motif de grille. La zone 2 est monocristalline et elle est formée par un matériau ou un alliage de matériau de valence IV. La zone 25 2 peut être par exemple en silicium ou en alliage de silicium-germanium dopé ou intrinsèque. Il est également possible d'avoir un empilement de plusieurs couches semiconductrices pour former la zone 2. En variante non représentée, plusieurs motifs de masquage 3 peuvent 30 recouvrir partiellement la première zone semiconductrice 2. Le ou les motifs de masquage 3 définissent des surfaces ouvertes 2a et des surfaces protégées 2b complémentaires dans la zone semiconductrice 2. Dans un mode de réalisation avantageux illustré à la figure 1, le substrat 1 comporte des première et deuxièmes zones en matériau semiconducteur 2 et 4 surmontées chacune par un motif de masquage 3 qui peut être un motif de grille définissant une électrode de grille ou une future électrode de grille. Les deux zones semiconductrices 2 et 4 peuvent être séparées par un motif d'isolation 5 qui est électriquement isolant. De manière avantageuse, la première zone semiconductrice 2 est réalisée dans un premier matériau semiconducteur et la deuxième zone semiconductrice 4 est réalisée dans un deuxième matériau semiconducteur qui peut être différent ou identique au premier matériau semiconducteur.
Dans un mode de réalisation particulier, le motif de masquage 3 peut définir une électrode de grille. Dans ce cas de figure, il comporte une couche électriquement isolante qui sépare une couche électriquement conductrice et la zone semiconductrice associée.
Dans une variante de réalisation, le motif de grille 3 peut définir une future électrode de grille. Le motif 3 est une fausse électrode de grille qui sera éliminée durant le procédé. Dans ce cas de figure, le motif de grille 3 peut être réalisé par une ou plusieurs couches électriquement conductrices ou isolantes. De manière avantageuse, la fausse électrode de grille est réalisée dans des matériaux qui peuvent être éliminés sélectivement pas rapport à la zone semiconductrice associée. Selon les modes de réalisation, les deux zones semiconductrices 2 et 4 peuvent être recouvertes par des électrodes de grille ou des fausses électrodes de grille. Il est encore envisageable d'avoir une électrode de grille sur une zone semiconductrice et une fausse électrode de grille sur l'autre zone semiconductrice. Les surfaces protégées 2b et 4b correspondent avantageusement aux canaux de conduction et les surfaces ouvertes 2a et 4a correspondent avantageusement aux électrodes de source/drain.
Comme illustré à la figure 2, une couche de silicium-germanium 6 est déposée sur la première zone semiconductrice 2 de manière non sélective. La couche de silicium-germanium 6 peut être déposée intrinsèque ou dopée. Dans l'exemple illustré, la couche de silicium-germanium 6 est déposée pleine plaque puis éliminée sélectivement dans les zones non recherchées.
La couche de silicium-germanium 6 a une interface avec la surface 2a de la première zone semiconductrice 2 qui est non recouverte par le motif de grille 3.
Comme cela est illustré à la figure 3, dans le cas où il existe deux zones semiconductrices 2 et 4, la zone 4 et son motif de grille 3 sont avantageusement recouverts par une couche de protection 7. La couche de protection 7 peut être réalisée par tout matériau adapté électriquement conducteur ou isolant. Dans un mode de réalisation particulier, la couche de protection 7 est en oxyde de silicium ou en nitrure de silicium. La couche de protection 7 est configurée pour bloquer la diffusion des atomes de germanium entre la couche de silicium-germanium 6 et la deuxième zone semiconductrice 4. Ce mode de réalisation permet de dissocier les deux zones semiconductrices en appliquant des étapes technologiques différentes. La couche de silicium-germanium 6 peut être déposée par toute technique adaptée. La couche de protection 7 est disposée sur la zone semiconductrice 4. La couche de protection 7 peut être réalisée par tout matériau adapté. La couche de protection 7 est avantageusement réalisée par un matériau électriquement isolant, par exemple un oxyde de silicium, un nitrure de silicium, un matériau à plus forte constante diélectrique comme par exemple A1203, Hf02 ou HfSiO2. Cependant, il est également possible de déposer un matériau conducteur électriquement ou semiconducteur.
De cette manière, la couche de silicium-germanium 6 est déposée sur la couche de protection 7 qui est destinée à séparer la zone 4 et la couche 6. Comme la couche de silicium-germanium 6 est déposée de manière non sélective, elle est déposée sur la première zone semiconductrice 2, sur le premier motif de masquage 3, sur la deuxième zone semiconductrice 4 et sur le deuxième motif de masquage 3. La couche de silicium-germanium 6 forme un film continu qui recouvre continument ces différents éléments. Dans un mode de réalisation particulier, le dépôt est effectué par épitaxie non sélective. En comparaison d'une épitaxie sélective, l'utilisation d'une épitaxie non sélective permet d'éliminer tout problème de facettage qui pourrait induire un non recouvrement du pied du motif de grille 3 ce qui serait critique pour la suite du procédé. Par ailleurs, il est avantageux de choisir des conditions de dépôt permettant d'avoir une épaisseur constante de matériau sur toutes les faces. Lors du dépôt par épitaxie non sélective, la couche de silicium-germanium 6 accorde son paramètre de maille avec le matériau monocristallin qui forme la première zone semiconductrice 2. Comme cela est illustré à la figure 4, dans le cas où le premier motif de masquage 3 comporte une ou plusieurs couches en matériau semiconducteur, il est avantageux de réaliser une encapsulation spécifique du premier motif de masquage 3 pour éviter la croissance de la couche de silicium-germanium 6 depuis le premier motif de masquage 3 ce qui pourrait empêcher la formation d'un film continu ou détériorer l'électrode de grille.
L'encapsulation latérale peut être réalisée par des espaceurs 12.
Dans un mode de réalisation particulier illustré à la figure 4, la couche de protection 7 est déposée sur la première zone semiconductrice 2, la deuxième zone semiconductrice 4, le premier motif de masquage 3 et le deuxième motif de masquage 3'. La zone 4 et le deuxième motif de masquage 3' sont protégés et une gravure anisotrope est réalisée pour former des espaceurs latéraux 12 à partir de la couche de protection 7. Ce mode de réalisation est particulièrement avantageux car il permet de limiter les étapes technologiques pour protéger les éléments désirés d'une diffusion des atomes de germanium.
Dans un mode de réalisation préférentiel, la couche de silicium-germanium 6 est déposée à très basse température de manière à réduire le budget thermique. Dans ces conditions, les risques de modification morphologique de la première zone semiconductrice 2 sont réduits, notamment les risques de démouillage qui interviennent, à haute température, lorsque l'épaisseur de la zone semiconductrice est faible et qu'il devient énergétiquement plus intéressant de former une goutte de matériau semiconducteur plutôt que de conserver la forme d'un film plan. L'utilisation d'un dépôt non sélectif permet de réduire le budget thermique en comparaison d'une épitaxie sélective.
En variante, le dépôt épitaxique non sélectif peut être remplacé par un dépôt de silicium-germanium sous la forme d'un polycristal ou d'un matériau amorphe. Ces dépôts particuliers sont réalisés à plus basse température et/ou à plus haute pression ce qui permet de réduire les risques de démouillage. Dans ces conditions les atomes de silicium et de germanium n'ont pas assez d'énergie pour continuer la maille cristalline de la zone semiconductrice 2 et le matériau formé est directement polycristallin ou monocristallin puis polycristallin. La couche en silicium-germanium 6 peut être déposée au moins en partie à l'état polycristallin ou amorphe sur la première zone semiconductrice 2. Il est envisageable de déposer la couche de silicium-germanium par dépôt chimique en phase vapeur (CVD), dépôt chimique en phase vapeur assistée par plasma (PECVD) ou dépôt physique en phase vapeur (PVD). A titre d'exemple, il est possible de déposer un matériau polycristallin voire amorphe à une température inférieure ou égale à 600°C dans une très grande gamme de pression pour avoir une vitesse de dépôt élevée. De manière plus avantageuse, il est possible de déposer la couche de silicium-germanium à une température inférieure ou égale à 300°C ce qui permet de travailler avec des films minces sujets à une déformation si les températures de dépôt sont plus élevées, tout en conservant une vitesse de dépôt importante.
En d'autres termes, la couche de silicium-germanium 6 comporte une phase polycristalline au-dessus de la surface ouverte de la première zone semiconductrice 2. Elle peut également comporter une phase amorphe au dessus de la surface ouverte de la première zone semiconductrice en plus de la phase polycristalline ou à la place de la phase polycristalline. Plus la température de dépôt est basse et plus la proportion de phase amorphe est importante sur le motif de masquage 3 et éventuellement sur la première zone semiconductrice 2.
Plus la pression de dépôt est élevée et plus la proportion de phase amorphe est importante sur le motif de masquage 3 et éventuellement sur la zone 2. Dans tous les cas, l'alliage de silicium-germanium 6 déposé sur le motif de masquage 3 est polycristallin et/ou amorphe. Dans un mode de réalisation particulier, l'épaisseur déposée est de l'ordre de 7nm ce qui permet d'avoir un film 6 continu dans la majorité des conditions du dépôt quel que soit les matériaux présents et leur durée de nucléation.30 Comme illustré à la figure 5, le dépôt de la couche en silicium-germanium 6 est suivi d'une étape de diffusion du germanium. La couche de silicium-germanium 6 sert de réservoir en atomes de germanium pour enrichir les surfaces ouvertes 2a de la première zone semiconductrice 2. La diffusion est réalisée au moyen d'un recuit de diffusion. Dans le cas d'une diffusion simple, la couche de silicium-germanium 6 est plus riche en germanium que la première zone semiconductrice 2, ainsi la diffusion des atomes de germanium a lieu depuis la couche de silicium- io germanium 6 vers la première zone semiconductrice 2. Dans un mode de réalisation avantageux illustré à la figure 5, la diffusion du germanium est une condensation du germanium ce qui réduit les limitations en teneur de germanium sur la couche de silicium-germanium 6. Dans un 15 mode de réalisation préférentiel, la condensation du germanium est réalisée par un recuit thermique qui vient former un oxyde de silicium. La progression de l'oxyde de silicium 7 pousse les atomes de germanium vers la zone semiconductrice 2 en plus de la diffusion thermique. 20 L'étape de diffusion est avantageusement configurée pour enrichir, en germanium, les surfaces ouvertes 2a tout en limitant l'enrichissement de la surface protégée 2b. En variante illustrée à la figure 8, le recuit peut permettre l'enrichissement de la zone située sous le motif de masquage en augmentant le budget thermique. Dans cette configuration, il a été observé 25 de manière surprenante que lors de la diffusion du germanium, la présence du motif de masquage permet de limiter la rugosité de surface liée au changement de matériau. Si le substrat est utilisé pour former des transistors à effet de champ, 30 l'utilisation de motifs de masquage ayant des longueurs et/ou des largeurs différentes permet de différencier les zones situées sous les motifs de masquage en fonction des dimensions. Par exemple, si le motif de masquage correspond à un motif de grille, il est possible de différencier des transistors ayant une faible longueur de grille et des transistors ayant une longueur de grille plus importante. Les transistors ayant une faible longueur de grille pourront avoir un canal de conduction complètement en alliage de silicium-germanium alors que les transistors ayant une longueur de grille plus importante pourront conserver un canal de conduction en silicium ou principalement en silicium. Cette configuration permet de spécialiser les transistors courts pour un fonctionnement de type circuit logique et les transistors longs pour un fonctionnement de type circuit analogique. Cette distinction peut être réalisée par exemple en appliquant un même budget thermique. Par ailleurs, dans une variante de réalisation, il peut être intéressant de modifier les caractéristiques de fonctionnement des transistors en faisant varier la concentration de germanium dans le canal ce qui induit une modulation de la tension de seuil du transistor. Cette modulation est particulièrement avantageuse pour les transistors de type PMOS. Dans ces conditions, par exemple pour un même budget thermique, l'utilisation de motifs de masquage ayant des dimensions différentes se traduira par des différences dans la diffusion des atomes de germanium à l'intérieur du futur canal de conduction et donc par des différences de concentration en germanium.
Le procédé permet de manière simple et fiable de former deux zones monocristallines enrichies en germanium séparées éventuellement par une zone plus pauvre en germanium de manière auto-alignée dans la zone 2. La deuxième zone semiconductrice 4 et le deuxième motif de masquage 3 étant protégés par la couche de protection 7, la diffusion des atomes de germanium est bloquée. Les atomes de germanium ne pénètrent pas dans la deuxième zone semiconductrice 4. Dans un mode de réalisation particulier, l'étape de diffusion/condensation est précédée du dépôt d'une couche d'oxyde de silicium (non représentée) qui permet de réduire les phénomènes parasites de diffusion ou d'amorçage de l'oxydation. A titre d'exemple, la diffusion et/ou la condensation peuvent être réalisées par un recuit à 1050°C durant une minute. Le recuit peut être réalisé sous atmosphère inerte pour une diffusion simple ou avec une atmosphère oxydante pour réaliser l'oxydation. Lors de la diffusion/condensation, les atomes de germanium diffusent à l'intérieur de la première zone semiconductrice 2 et l'énergie thermique fournie est suffisante pour que les atomes de germanium se placent en position substitutionnelle de manière à conserver le caractère monocristallin de la première zone semiconductrice 2. La diffusion est majoritairement réalisée dans les zones ouvertes 2a, c'est-à-dire les futures zones de source/drain car le canal de conduction est recouvert par le motif de grille 3. Dans cette configuration, il importe peu que la couche de silicium-germanium 6 soit déposée monocristalline et/ou en accord de paramètre de maille avec la zone semiconductrice 2 car le budget thermique appliqué lors de la diffusion/condensation permet de conserver le caractère monocristallin de la première zone semiconductrice 2. L'utilisation d'une couche continue de silicium-germanium 6 est particulièrement avantageuse dans le cas d'une condensation des atomes de germanium. En effet, si le film est discontinu, l'oxydation peut être réalisée directement sur la zone semiconductrice 2 depuis la discontinuité ce qui vient former une barrière isolante sur le passage normal des porteurs de charge. Si la discontinuité est présente au milieu des électrodes de source/drain, une partie de la surface est perdue ce qui limite les performances du dispositif. Si la discontinuité est présente à l'interface entre le canal de conduction et les électrodes de source/drain, le courant ne peut pas circuler dans le dispositif qui devient non fonctionnel. La discontinuité peut provenir d'un facettage important au bord du motif de masquage 3. Selon les modes de réalisation, il est envisagé d'oxyder toute la couche de silicium-germanium 6 ou seulement une partie de la couche de silicium- germanium 6. Par ailleurs, le premier motif de grille 3 recouvre une partie de la première zone semiconductrice 2 et délimite ainsi le futur canal de conduction du transistor. La diffusion des atomes de germanium est réalisée de chaque côté du motif de grille 3, c'est-à-dire dans les futures zones de source/drain. Comme les atomes de germanium sont plus gros que les atomes de silicium, il y a accroissement du paramètre de maille dans les futures zones de source/drain ce qui se traduit par la génération d'un jeu de contrainte spécifique dans le canal de conduction. Les contraintes appliquées ont pour effet d'accroitre la mobilité des porteurs de charge électrique. Comme illustré à la figure 6, une fois la diffusion réalisée, le réservoir est éliminé pour libérer la surface de la zone semiconductrice 2 qui reste monocristalline. L'apport d'atomes de germanium se traduit par un épaississement de la zone semiconductrice 2. La diffusion/condensation des atomes de germanium permet d'enrichir la zone semiconductrice 2 en atomes de germanium.
Dans le cas d'une diffusion simple, la couche de silicium-germanium 6 peut être éliminée par toute technique adaptée, par exemple au moyen d'une gravure isotrope qui vient graver une épaisseur prédéfinie de matériau. Il est également possible d'implanter un nouveau matériau dans le réservoir de manière à former un matériau éliminable sélectivement par rapport aux autres matériaux présents. Il est encore possible de réaliser le retrait sélectif des phases amorphes et polycristallines de silicium-germanium par rapport au matériau monocristallin au moyen d'une gravure par HCI gazeux. Dans le cas d'une condensation, le réservoir en atomes de germanium est oxydé pour former un film d'oxyde de silicium 8 qui peut être facilement éliminé. La gravure de l'oxyde de silicium 8 peut être réalisée par une solution d'acide fluorhydrique. Dans le cas où l'oxydation est partielle, il reste une couche de silicium-germanium 6 au dessus de la deuxième zone semiconductrice 4 et des deux motifs de masquage 3. Cette couche est polycristalline et elle peut être éliminée par toute technique adaptée par exemple au moyen d'une gravure par HCI sous forme gazeuse. Comme indiqué précédemment, la première zone semiconductrice 2 est libérée en éliminant le réservoir d'atomes de germanium. Dans un mode de réalisation avantageux, une fois la surface de la première zone semiconductrice 2 libérée, un matériau semiconducteur additionnel 9 (figure 6) est déposé sur les zones ouvertes 2a, ici les zones de source/drain légèrement surélevées. Le matériau déposé est avantageusement monocristallin et en accord de maille avec la première zone semiconductrice 2. Le matériau semiconducteur additionnel 9 peut être déposé au moyen d'une épitaxie sélective, par exemple au moyen d'une chimie chlorée. Le matériau semiconducteur additionnel 9 peut également être déposé au moyen d'une épitaxie non sélective suivie d'une gravure sélective des phases amorphes et polycristalline par rapport à la phase monocristalline. A titre d'exemple, l'application de HCI en phase gazeuse permet de graver préférentiellement la phase amorphe ou polycristalline par rapport à la phase monocristalline.
Le dépôt du matériau semiconducteur additionnel 9 permet d'épaissir les zones de source/drain et ainsi faciliter les étapes technologiques à venir, par exemple l'étape de siliciuration des zones de source/drain. Le dépôt du matériau semiconducteur additionnel 9 est configuré pour être sélectif de io manière à éviter tout court-circuit entre les électrodes de source, de drain et de grille. Dans un mode de réalisation particulier, le substrat 1 est de type semiconducteur sur isolant. Le substrat comporte successivement un support 15 10, un film électriquement isolant 11, un film cristallin en matériau semiconducteur 2. Avantageusement, la première zone semiconductrice 2 a une épaisseur inférieure ou égale à 6nm pour faciliter l'obtention d'une contrainte importante. Le support 1 peut comporter plusieurs couches réalisées dans des matériaux différents. Le film électriquement isolant 11 est 20 réalisé dans un matériau différent du support 10. L'utilisation d'un substrat de type semiconducteur sur isolant est particulièrement avantageuse car cela permet de mieux appliquer les contraintes selon la direction de déplacement des porteurs de charge. La 25 couche de diélectrique enterrée permet de former une barrière à la diffusion des atomes de germanium ce qui facilite l'obtention d'une concentration élevée en germanium. De manière particulièrement avantageuse, la diffusion/condensation des 30 atomes de germanium est configurée de manière à ce que toute l'épaisseur des zones de source/drain soit enrichie en germanium. Dans ce cas de figure, le jeu de contraintes applique une contrainte exclusivement dans le plan de déplacement des porteurs de charges (contrainte uniaxiale) ce qui donne les meilleurs résultats, notamment pour les trous d'électrons.
Dans une variante de réalisation, le substrat est un substrat massif en matériau semiconducteur. De manière avantageuse, le support 10 est un substrat massif de silicium ce qui permet d'avoir un support 10 bon marché et compatible avec une très large gamme d'étapes technologiques. Cependant, selon les applications, il est possible de prévoir un autre type de matériau. Le film électriquement isolant 11 permet d'isoler électriquement le support 10 et le film en matériau semiconducteur formant les zones 2 et 4. Le film électriquement isolant 11 peut être un film en oxyde de silicium, en nitrure de silicium, un empilement de ces deux films. Il est également envisageable d'utiliser d'autres matériaux électriquement isolants. Dans un mode de réalisation particulier, l'isolation électrique entre les première et deuxième zones semiconductrices 2 et 4 est réalisée au moyen d'un motif d'isolation 5 en matériau électriquement isolant. A titre d'exemple, le motif d'isolation 5 est en oxyde de silicium. Le motif d'isolation 5 s'enfonce dans le substrat pour empêcher les porteurs de charge de quitter une zone semiconductrice pour rejoindre l'autre zone semiconductrice. De manière avantageuse, la couche de silicium-germanium 6 recouvre le motif d'isolation 5 et forme un film continu avec la partie recouvrant les première et deuxième zones semiconductrices 2 et 4. Dans cette configuration, la couche de silicium-germanium 6 protège le motif d'isolation lors de l'étape de recuit thermique et lors des étapes de nettoyage ce qui permet d'éviter une modification morphologique du motif d'isolation à haute température, notamment un amincissement. Dans un mode de réalisation préférentiel où une siliciuration des zones de source/drain est utilisée, il est avantageux de protéger le motif d'isolation 5 afin d'éviter la formation d'un trou qui retient des résidus des étapes technologiques précédentes ce qui peut former un court-circuit électrique entre les zones semiconductrices.
Dans un mode de réalisation où le premier motif de grille 3 comporte une couche en oxyde de silicium surmontée par une couche en matériau diélectrique ayant une permittivité diélectrique plus importante, il est avantageux de protéger le motif d'isolation 5 afin d'éviter la gravure latérale de la couche d'oxyde de silicium à l'intérieur du motif de grille 3 ce qui dégrade les performances du dispositif. De cette manière, lors de l'étape de condensation, l'oxyde de silicium 8 formé sur le motif d'isolation permet d'éviter la gravure importante du motif d'isolation 5. Dans un mode de réalisation avantageux, la première zone semiconductrice 2 est une zone contrainte. La maille cristalline est avantageusement contrainte en compression pour la formation d'un transistor à effet de champ de type P également appelé PFET. Dans ce cas de figure, il est alors possible d'avoir une première concentration en germanium dans le canal de conduction et une deuxième concentration en germanium dans les zones de source/drain. Cette différence de concentration en germanium permet d'optimiser la tension de seuil du transistor et les performances électriques. La concentration en germanium dans le canal est réduite ce qui permet de limiter le décalage de la tension de seuil. La concentration en germanium est plus importante dans les zones de source/drain pour introduire des contraintes dans le canal de conduction et améliorer les performances électriques. Dans un mode de réalisation particulier, il est préférentiel d'utiliser un substrat tel que décrit précédemment pour former un ou plusieurs transistors à effet de champ. Le substrat comportant une ou plusieurs zones en alliage de silicium-germanium et éventuellement en silicium pour former les électrodes de source/drain et grille. Comme expliqué plus haut, il est particulièrement avantageux d'utiliser le motif de masquage pour définir l'électrode de grille, c'est-à-dire pour former l'électrode de grille définitive ou une fausse électrode de grille. De manière avantageuse, la première zone semiconductrice 2 est destinée à la formation d'un transistor à effet de champ de type P et la deuxième zone semiconductrice 4 est destinée à la formation d'un transistor à effet de champ de type N. La deuxième zone semiconductrice 4 peut être contrainte ou non contrainte. Avantageusement, la première zone semiconductrice 2 est une couche de silicium contraint en tension.
Pour la formation de transistors à effet de champ, il est avantageux d'utiliser des motifs de grille 3 qui comportent une couche de blocage pour former le sommet du motif. De manière avantageuse, la couche de blocage est en nitrure de silicium.
Le matériau semiconducteur de la deuxième zone semiconductrice 4 est cristallin, c'est-à-dire monocristallin ou polycristallin. De manière avantageuse, le matériau semiconducteur 4 est monocristallin afin de faciliter la réalisation de transistors à effet de champ performants et répétables. Le matériau semiconducteur peut être en silicium, c'est-à-dire qu'il comporte au moins 99% de silicium. Cependant, en variante, le matériau semiconducteur peut être en alliage de silicium-germanium. La deuxième zone semiconductrice est avantageusement configurée pour former un transistor à effet de champ de type N (NFET) Bien que les figures illustrent une réalisation selon une architecture planaire, le procédé peut être utilisé pour enrichir des films en silicium ou en silicium- germanium selon des architectures tridimensionnelles, par exemple pour former un transistor de type FINFET ou un film suspendu. Dans configuration tridimensionnelle illustrée à la figure 7, les deux faces principales 2' et 2" du film en matériau semiconducteur 2 sont recouvertes par le motif de masquage 3 pour définir par exemple un canal de conduction. Les zones ouvertes sont recouvertes par la couche de silicium-germanium 6 pour réaliser l'enrichissement en germanium. L'enrichissement est réalisé depuis les deux faces opposées du plot en matériau semi-conducteur 2.
L'épaisseur du film 2 correspond à la dimension la plus faible du motif ou de la couche, ici l'épaisseur est mesurée parallèlement à la face principale du support 10. Dans ce type de configuration, l'épaisseur est faible ce qui limite le budget thermique des différentes étapes technologiques.
La partie gauche de la figure 7 représente en coupe, selon le plan AA, une première zone semiconductrice 2 saillante entourée par la couche de silicium-germanium 6.
La partie droite de la figure 7 représente en vue de profil, la même première zone semiconductrice 2 recouverte par la couche de silicium-germanium 6. Le motif de masquage 3 est illustré pour simplifier la compréhension bien qu'il soit normalement recouvert par la couche de silicium-germanium 6.30

Claims (12)

  1. REVENDICATIONS1. Procédé de réalisation d'un substrat comportant successivement: prévoir un substrat (1) muni d'une première zone semiconductrice (2) recouverte partiellement par un premier motif de masquage (3) pour définir une surface protégée (2b) et une surface ouverte (2a), déposer, de manière non sélective, une couche continue de silicium-germanium (6) sur la première zone semiconductrice (2) et sur le premier motif de masquage (3) de manière à former une interface entre la couche continue de silicium-germanium (6) et la première zone semiconductrice (2), appliquer un recuit de diffusion configuré pour faire diffuser les atomes de germanium depuis la couche de silicium-germanium (6) vers la surface ouverte de la première zone semiconductrice (2).
  2. 2. Procédé selon la revendication 1, caractérisé en ce que la couche de silicium-germanium (6) comporte une phase polycristalline au dessus de la surface ouverte de la première zone semiconductrice.
  3. 3. Procédé selon l'une des revendications 1 et 2, caractérisé en ce que la couche de silicium-germanium (6) comporte une phase amorphe au dessus de la surface ouverte de la première zone semiconductrice.
  4. 4. Procédé selon l'une quelconque des revendications 1 à 3, caractérisé en ce que le recuit de diffusion est un recuit de condensation.
  5. 5. Procédé selon l'une quelconque des revendications 1 à 4, caractérisé en ce que la couche de silicium-germanium est déposée à une température inférieure à 600°C.
  6. 6. Procédé selon la revendication 5, caractérisé en ce que la couche de silicium-germanium est déposée à une température inférieure à 300°C.
  7. 7. Procédé selon l'une quelconque des revendications 1 à 6, caractérisé en ce que le substrat (1) comporte une deuxième zone semiconductrice (4) séparée de la première zone semiconductrice (2) par un motif d'isolation (5) électriquement isolant, la couche continue de silicium-germanium (6) recouvrant le motif d'isolation (5) .
  8. 8. Procédé selon l'une quelconque des revendications 1 à 7, caractérisé en ce que le substrat comporte une deuxième zone semiconductrice (4) recouverte par une couche de protection (7) séparant le deuxième zone semiconductrice (4) et la couche continue de silicium-germanium (6).
  9. 9. Procédé selon l'une quelconque des revendications 1 à 8, caractérisé en ce que la première zone semiconductrice (2) est en alliage de silicium-germanium contraint en compression avant le recuit de diffusion.
  10. 10. Procédé selon l'une quelconque des revendication 1 à 9, caractérisé en ce que le substrat comporte successivement un support (10), un film électriquement isolant (11), la première zone semiconductrice (2).
  11. 11. Procédé de fabrication d'un transistor à effet de champ caractérisé en ce qu'il comporte : fournir un substrat selon l'une quelconque des revendications 1 à 10 et former des électrodes de source/drain et grille, le motif de masquage (3) étant utilisé pour définir l'électrode de grille.
  12. 12. Procédé selon la revendication 11, caractérisé en ce que la première zone semiconductrice (2) est en saillie du substrat et configurée pour former un transistor de type FinFET.
FR1301049A 2013-05-06 2013-05-06 Procede de realisation d'un film en silicium-germanium a teneur en germanium variable Active FR3005372B1 (fr)

Priority Applications (2)

Application Number Priority Date Filing Date Title
FR1301049A FR3005372B1 (fr) 2013-05-06 2013-05-06 Procede de realisation d'un film en silicium-germanium a teneur en germanium variable
US14/270,603 US9425051B2 (en) 2013-05-06 2014-05-06 Method for producing a silicon-germanium film with variable germanium content

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
FR1301049A FR3005372B1 (fr) 2013-05-06 2013-05-06 Procede de realisation d'un film en silicium-germanium a teneur en germanium variable

Publications (2)

Publication Number Publication Date
FR3005372A1 true FR3005372A1 (fr) 2014-11-07
FR3005372B1 FR3005372B1 (fr) 2016-12-09

Family

ID=48795613

Family Applications (1)

Application Number Title Priority Date Filing Date
FR1301049A Active FR3005372B1 (fr) 2013-05-06 2013-05-06 Procede de realisation d'un film en silicium-germanium a teneur en germanium variable

Country Status (2)

Country Link
US (1) US9425051B2 (fr)
FR (1) FR3005372B1 (fr)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8836041B2 (en) * 2012-11-16 2014-09-16 Stmicroelectronics, Inc. Dual EPI CMOS integration for planar substrates
US9508741B2 (en) * 2015-02-10 2016-11-29 International Business Machines Corporation CMOS structure on SSOI wafer
US9401372B1 (en) * 2015-02-10 2016-07-26 International Business Machines Corporation Dual isolation on SSOI wafer
US9349798B1 (en) 2015-06-29 2016-05-24 International Business Machines Corporation CMOS structures with selective tensile strained NFET fins and relaxed PFET fins
US11373870B2 (en) * 2019-06-27 2022-06-28 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing semiconductor device including performing thermal treatment on germanium layer
CN112635325A (zh) * 2020-12-07 2021-04-09 广东省大湾区集成电路与系统应用研究院 一种绝缘体上应变硅/锗晶体管及其制备方法
FR3119268B1 (fr) 2021-01-26 2023-11-03 Commissariat Energie Atomique Procédé de réalisation de zones à base de SiGe à différentes concentrations en Ge

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2877141A1 (fr) * 2004-10-25 2006-04-28 St Microelectronics Crolles 2 Procede de formation de silicium-germanium dans la partie superieure d'un substrat de silicium
US20090261381A1 (en) * 2008-04-18 2009-10-22 Samsung Electronics Co., Ltd. CMOS transistor using germanium condensation and method of fabricating the same
US20110024804A1 (en) * 2009-07-28 2011-02-03 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming high germanium concentration sige stressor
WO2011054776A1 (fr) * 2009-11-09 2011-05-12 International Business Machines Corporation Cmos finfet à grille de métal/constante k élevée et tension de seuil pfet améliorée

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5242847A (en) * 1992-07-27 1993-09-07 North Carolina State University At Raleigh Selective deposition of doped silion-germanium alloy on semiconductor substrate
US6830962B1 (en) * 2003-08-05 2004-12-14 International Business Machines Corporation Self-aligned SOI with different crystal orientation using wafer bonding and SIMOX processes
US7132322B1 (en) * 2005-05-11 2006-11-07 International Business Machines Corporation Method for forming a SiGe or SiGeC gate selectively in a complementary MIS/MOS FET device
US20070257315A1 (en) * 2006-05-04 2007-11-08 International Business Machines Corporation Ion implantation combined with in situ or ex situ heat treatment for improved field effect transistors
US8211761B2 (en) * 2006-08-16 2012-07-03 Globalfoundries Singapore Pte. Ltd. Semiconductor system using germanium condensation
US7800182B2 (en) * 2006-11-20 2010-09-21 Infineon Technologies Ag Semiconductor devices having pFET with SiGe gate electrode and embedded SiGe source/drain regions and methods of making the same
US20120286329A1 (en) * 2011-05-13 2012-11-15 International Business Machines Corporation SOI FET with embedded stressor block
US8835936B2 (en) * 2012-11-15 2014-09-16 Globalfoundries Inc. Source and drain doping using doped raised source and drain regions

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2877141A1 (fr) * 2004-10-25 2006-04-28 St Microelectronics Crolles 2 Procede de formation de silicium-germanium dans la partie superieure d'un substrat de silicium
US20090261381A1 (en) * 2008-04-18 2009-10-22 Samsung Electronics Co., Ltd. CMOS transistor using germanium condensation and method of fabricating the same
US20110024804A1 (en) * 2009-07-28 2011-02-03 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming high germanium concentration sige stressor
WO2011054776A1 (fr) * 2009-11-09 2011-05-12 International Business Machines Corporation Cmos finfet à grille de métal/constante k élevée et tension de seuil pfet améliorée

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
KAH-WEE ANG ET AL: "Strained Thin-Body p-MOSFET With Condensed Silicon-Germanium Source/Drain for Enhanced Drive Current Performance", IEEE ELECTRON DEVICE LETTERS, IEEE SERVICE CENTER, NEW YORK, NY, US, vol. 28, no. 6, 1 June 2007 (2007-06-01), pages 509 - 512, XP011182244, ISSN: 0741-3106, DOI: 10.1109/LED.2007.896802 *

Also Published As

Publication number Publication date
FR3005372B1 (fr) 2016-12-09
US20140349460A1 (en) 2014-11-27
US9425051B2 (en) 2016-08-23

Similar Documents

Publication Publication Date Title
FR3005372A1 (fr) Procede de realisation d'un film en silicium-germanium a teneur en germanium variable
EP1266409B1 (fr) Transistor mos a source et drain metalliques, et procede de fabrication d'un tel transistor
EP1837916B1 (fr) Procédé de réalisation d'un transistor à canal comprenant du germanium
EP1638149B1 (fr) Procédé de fabrication d'un transistor à effet de champ à grille isolée à canal à hétérostructure
FR3060838A1 (fr) Procede de realisation d'un dispositif semi-conducteur a canal contraint en compression
EP3502047A1 (fr) Transistor fet à nanofil à resistance de contact reduite
EP2999001B1 (fr) Réalisation d'espaceurs au niveau de flancs d'une grille de transistor
EP2562804B1 (fr) Procede de realisation d'un dispositif a transistors contraints par siliciuration des zones de source et de drain, et dispositif
FR3060841A1 (fr) Procede de realisation d'un dispositif semi-conducteur a espaceurs internes auto-alignes
FR3060850A1 (fr) Procede de fabrication d’un transistor a nanocouches a canal vertical
FR3025654A1 (fr) Transistor finfet comportant des portions de sige d'orientation cristalline [111]
FR2985089A1 (fr) Transistor et procede de fabrication d'un transistor
EP3376545B1 (fr) Transistor a regions source et drain structurees et son procede d'elaboration
EP3026711B1 (fr) Procede ameliore pour induire une contrainte dans un canal de transistor a l'aide de regions source/drain sacrificielles et d'un remplacement de grille
EP3503175A1 (fr) Procede de realisation d'un substrat semi-conducteur comprenant au moins une portion de semi-conducteur contraint en compression
EP1734568B1 (fr) Transistor isolé à canal contraint et son procédé de fabrication
EP3246948B1 (fr) Procédé de réalisation sur un même substrat de transistors présentant des caractéristiques différentes
FR3048815A1 (fr) Procede de co-realisation de zones sous contraintes uniaxiales differentes
EP2562803B1 (fr) Procédé de réalisation d'un dispositif à transistors contraints à l'aide d'une couche externe, et dispositif
FR3020500A1 (fr) Procede de fabrication d'un transistor a effet de champ ameliore
EP3671826B1 (fr) Procédé amélioré de fabrication d'un circuit intégré comportant un transistor nmos et un transistor pmos
FR3073667A1 (fr) Circuit 3d a transistors sans jonction n et p
EP2731141A1 (fr) Procédé de réalisation d'un transistor à effet de champ à canal SiGe par implantation ionique
FR2860919A1 (fr) Structures et procedes de fabrication de regions semiconductrices sur isolant
FR3035265A1 (fr) Procede de fabrication de transistors soi pour une densite d'integration accrue

Legal Events

Date Code Title Description
PLFP Fee payment

Year of fee payment: 4

PLFP Fee payment

Year of fee payment: 5

PLFP Fee payment

Year of fee payment: 6

PLFP Fee payment

Year of fee payment: 7

PLFP Fee payment

Year of fee payment: 8

PLFP Fee payment

Year of fee payment: 9

PLFP Fee payment

Year of fee payment: 10

PLFP Fee payment

Year of fee payment: 11