FR3060841A1 - Procede de realisation d'un dispositif semi-conducteur a espaceurs internes auto-alignes - Google Patents

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Abstract

Procédé de réalisation d'un dispositif semi-conducteur (100), comportant : - réalisation d'un empilement comprenant une première portion (114) semi-conductrice cristalline destinée à former un canal et disposée sur au moins une deuxième portion pouvant être gravée sélectivement vis-à-vis de la première portion, - réalisation d'une grille factice et d'espaceurs externes (112), - gravure de l'empilement, une partie restante de l'empilement sous la grille factice et les espaceurs externes étant conservée, - réalisation de source/drain (118, 120) par épitaxie depuis la partie restante de l'empilement ; - suppression de la grille factice et de la deuxième portion, - oxydation de portions des source/drain depuis des parties des source/drain révélées par la suppression de la deuxième portion, formant des espaceurs internes (126), - réalisation d'une grille (128) isolée électriquement des source/drain par les espaceurs externes et internes.

Description

Titulaire(s) : COMMISSARIAT A L'ENERGIE ATOMIQUE ET AUX ENERGIES ALTERNATIVES Etablissement public.
Demande(s) d’extension
Mandataire(s) : BREVALEX Société à responsabilité limitée.
(3+ PROCEDE DE REALISATION D'UN DISPOSITIF SEMI-CONDUCTEUR A ESPACEURS INTERNES AUTOALIGNES.
FR 3 060 841 - A1 (3/) Procédé de réalisation d'un dispositif semi-conducteur (100), comportant:
- réalisation d'un empilement comprenant une première portion (114) semi-conductrice cristalline destinée à former un canal et disposée sur au moins une deuxième portion pouvant être gravée sélectivement vis-à-vis de la première portion,
- réalisation d'une grille factice et d'espaceurs externes (112),
- gravure de l'empilement, une partie restante de l'empilement sous la grille factice et les espaceurs externes étant conservée,
- réalisation de source/drain (118, 120) par épitaxie depuis la partie restante de l'empilement;
- suppression de la grille factice et de la deuxième portion,
- oxydation de portions des source/drain depuis des parties des source/drain révélées par la suppression de la deuxième portion, formant des espaceurs internes (126),
- réalisation d'une grille (128) isolée électriquement des source/drain par les espaceurs externes et internes.
Figure FR3060841A1_D0001
Figure FR3060841A1_D0002
Figure FR3060841A1_D0003
i
PROCEDE DE REALISATION D'UN DISPOSITIF SEMI-CONDUCTEUR A ESPACEURS
INTERNES AUTO-ALIGNES
DESCRIPTION
DOMAINE TECHNIQUE ET ART ANTÉRIEUR
L'invention concerne un procédé de réalisation d'un dispositif semiconducteur, tel qu'un transistor GAA-FET (« Gate-AII-Around Field Effect Transistor », ou transistor à effet de champ à grille enrobante), à espaceurs internes auto-alignés les uns par rapport aux autres.
Dans un transistor de type GAA-FET, la grille du transistor est réalisée tout autour du canal telle que le canal soit entouré ou enrobé par la grille. Un tel transistor a pour avantage, par rapport à un transistor MOSFET classique, d'améliorer le contrôle électrostatique du canal par la grille (ce qui permet de réduire les courants de fuite), notamment lorsque le transistor est totalement déserté (par exemple de type FDSOI, ou « Fully-Depleted Silicon On Insulator).
Il est connu de réaliser un transistor de type GAA-FET comprenant un empilement de plusieurs nano-fils de semi-conducteur formant ensemble le canal du transistor. Cette configuration permet d'obtenir un bon compromis entre le contrôle électrostatique et le courant de commande souhaités dans le transistor.
L'ajout d'une contrainte dans le canal du transistor contribue à l'amélioration des performances du transistor. Cette contrainte est de préférence uniaxiale et parallèle à la direction de déplacement des porteurs de charges dans le canal. Une contrainte en compression appliquée sur le canal permet d'améliorer la mobilité des porteurs de charges dans un transistor de type P, tandis qu'une contrainte en tension aura un effet bénéfique dans un transistor de type N.
Le document US 2014/0054724 Al décrit un procédé de réalisation d'un transistor GAA-FET. Dans un tel transistor, l'isolation électrique entre la grille et les régions de source et drain est assurée par des espaceurs externes formés sur l'empilement de matériaux initial utilisé pour la réalisation de la zone active du transistor, ainsi que par des espaceurs internes réalisés au sein de cet empilement. Ces espaceurs internes sont nécessaires pour réduire les effets capacitifs entre la grille et les régions de source et drain. Dans ce document, les espaceurs internes sont réalisés en gravant, dans le semi-conducteur se trouvant contre le ou les nano-fils du canal, une ou plusieurs cavités destinées à être alignées vis-à-vis des espaceurs externes, puis en réalisant une oxydation des parois en semi-conducteur de la ou des cavités. Cette ou ces cavités sont ensuite remplies par les matériaux de grille.
Le procédé décrit dans ce document pose toutefois un problème. En effet, étant donné que la ou les cavités formées au sein de l'empilement pour la réalisation des espaceurs internes sont obtenues par gravure sans couche d'arrêt, l'alignement recherché entre les bords intérieurs des espaceurs externes et les parois des cavités est difficile à obtenir car il dépend de la durée de mise en œuvre de la gravure. En pratique, les espaceurs internes obtenus ne sont pas précisément alignés ni avec les espaceurs externes, ni les uns au-dessus des autres. Cela représente une source de variabilité des caractéristiques électriques du transistor ainsi réalisé, notamment du fait que les variations sur les dimensions des espaceurs internes influent directement sur la longueur de canal obtenue.
EXPOSÉ DE L'INVENTION
Un but de la présente invention est de proposer un procédé de réalisation d'un dispositif semi-conducteur adapté à la réalisation d'un transistor GAA-FET et dont les espaceurs internes sont réalisés de manière auto-alignée les uns par rapport aux autres et par rapport aux espaceurs externes.
Pour cela, la présente invention propose un procédé de réalisation d'un dispositif semi-conducteur, comportant au moins la mise en œuvre des étapes suivantes :
- réalisation, sur un substrat, d'un empilement comprenant au moins une première portion de semi-conducteur cristallin destinée à former un canal du dispositif semi-conducteur et disposée sur au moins une deuxième portion d'au moins un matériau apte à être gravé sélectivement vis-à-vis du semi-conducteur de la première portion ;
- réalisation, sur une partie de l'empilement, d'une grille factice et d'espaceurs externes entre lesquels est disposée la grille factice ;
- gravure de l'empilement telle que seule une partie restante de l'empilement recouverte par la grille factice et par les espaceurs externes soit conservée ;
- réalisation de régions de source et de drain par épitaxie de semiconducteur depuis au moins la partie restante de l'empilement ;
- suppression de la grille factice et de la deuxième portion ;
- oxydation de portions des régions de source et de drain depuis des parties d'une face de chacune des régions de source et drain révélées par la suppression de la deuxième portion, les portions oxydées formant des espaceurs internes ;
- réalisation d'une grille entre les espaceurs externes, recouvrant le canal et isolée électriquement des régions de source et de drain par les espaceurs externes et les espaceurs internes.
Ainsi, les surfaces à partir desquelles les espaceurs internes sont réalisés correspondent aux surfaces de l'empilement formées par la gravure mise en oeuvre en utilisant la grille factice et les espaceurs externes comme masque de gravure. Ainsi, ces surfaces sont alignées par rapport aux parois extérieures des espaceurs externes, ce qui permet d'obtenir un auto-alignement des espaceurs internes entre eux et par rapport aux espaceurs externes. Cet auto-alignement est obtenu quel que soit le nombre de premières portions de semi-conducteur utilisées pour réaliser le canal.
Avec un tel procédé de réalisation, les espaceurs internes peuvent avoir une surface s'arrêtant à l'aplomb des parois intérieures des espaceurs externes, c'est-àdire des parois des espaceurs externes en contact avec la grille factice, et la réalisation auto-alignée des espaceurs internes ne modifie alors pas la longueur de canal du dispositif et n'impacte pas les performances électriques du dispositif semi-conducteur.
Les espaceurs internes correspondent aux éléments destinés à isoler électriquement la grille vis-à-vis des régions de source et de drain au sein de l'empilement à partir duquel le dispositif semi-conducteur est réalisé. Les espaceurs internes sont disposés au moins en partie dans des régions d'extension de source et de drain, entre le canal et les régions de source et de drain.
Les espaceurs externes correspondent aux éléments destinés à isoler électriquement la grille vis-à-vis des régions de source et de drain autour de l'empilement à partir duquel le dispositif semi-conducteur est réalisé. Les espaceurs externes recouvrent au moins une partie des régions d'extension de source et de drain.
De plus, par rapport à des espaceurs internes qui seraient réalisés par dépôt, la mise en œuvre d'une oxydation a pour avantage de réduire les contraintes de mise en œuvre pour la réalisation des espaceurs internes, comme par exemple les dimensions ou le rapport de forme des espaceurs internes réalisables du fait que la réalisation d'espaceurs internes par dépôt imposerait des contraintes sur l'épaisseur de matériau déposé par rapport aux dimensions des emplacements des espaceurs internes. De plus, une telle réalisation d'espaceurs internes par dépôt d'un matériau diélectrique imposerait également la mise en œuvre d'une étape de gravure du matériau diélectrique déposé en dehors des emplacements prévus pour les espaceurs internes. Une telle étape de suppression n'est pas nécessairement mise en œuvre lorsque les espaceurs internes sont réalisés par oxydation du fait que de l'oxyde ne se forme pas sur tous les matériaux en présence.
Le semi-conducteur des régions de source et de drain peut être apte à s'oxyder plus rapidement que le semi-conducteur de la première portion.
Dans ce cas :
- lorsque le dispositif semi-conducteur est un transistor de type N, le semi-conducteur de la première portion, par exemple du silicium, peut être non dopé intentionnellement et la réalisation des régions de source et de drain comporte un dopage de type N (par exemple vis un dopage in-situ lors de l'épitaxie des régions de source et de drain) du semi-conducteur (par exemple du silicium) des régions de source et de drain, ou
- lorsque le dispositif semi-conducteur est un transistor de type P, le semi-conducteur de la première portion peut être du silicium ou du SiGe, et le semiconducteur des régions de source et de drain peut être du SiGe comportant une proportion de germanium supérieure à celle du semi-conducteur de la première portion.
Ainsi, lorsque le dispositif semi-conducteur correspond à un transistor de type N, la différence de vitesse d'oxydation entre le semi-conducteur de la première portion et celui des régions de source et de drain peut être obtenue avantageusement grâce à une différence de dopage des semi-conducteurs (le semi-conducteur dopé N s'oxydant plus rapidement que le semi-conducteur non dopé intentionnellement).
Lorsque le dispositif semi-conducteur correspond à un transistor de type P, la différence de vitesse d'oxydation entre le semi-conducteur de la première portion et celui des régions de source et de drain peut être obtenue avantageusement grâce à la différence de concentrations, ou de proportions, de germanium dans les semiconducteurs (celui ayant la plus forte concentration de germanium s'oxydant plus rapidement et/ou à plus faible température que l'autre semi-conducteur).
Lorsque le dispositif semi-conducteur est un transistor de type N, les dopants du semi-conducteur des régions de source et de drain peuvent être des atomes de phosphore ou d'arsenic.
Lorsque le dispositif semi-conducteur est un transistor de type P, le matériau de la deuxième portion peut être du SiGe, et une proportion de germanium dans le semi-conducteur des régions de source et drain peut être inférieure d'au moins 5 % par rapport à celle dans le SiGe de la deuxième portion.
L'oxydation des portions des régions de source et de drain peut être mise en œuvre à une température comprise entre environ 700°C et 900°C. A de telles températures, la diffusion de dopants dans le canal du dispositif est limitée. De plus, la mise en œuvre de l'oxydation à de telles températures est avantageuse car la sélectivité d'oxydation obtenue grâce aux dopages différents et/ou aux compositions différentes des matériaux est accrue.
Le procédé peut comporter en outre la mise en œuvre, entre les étapes d'oxydation des portions des régions de source et de drain et de réalisation de la grille, la mise en œuvre d'une étape de suppression d'une partie oxydée du matériau de la première portion. Lorsque le semi-conducteur des régions de source et de drain est apte à s'oxyder plus rapidement que le semi-conducteur de la première portion, cette partie oxydée du matériau de la première portion peut donc être minimisée afin de limiter l'impact de l'oxydation sur la première portion de matériau.
Le procédé peut comporter en outre, après la suppression de la partie oxydée du matériau de la première portion, une étape de dépôt d'un matériau semiconducteur contraint autour la première portion. Dans ce cas, l'oxydation de la première portion et la suppression de la partie oxydée de la première portion servent à réaliser un amincissement de la première portion. Après cet amincissement, il est possible de déposer autour de la partie restante de la première portion un matériau semi-conducteur contraint, par exemple du SiGe apportant une contrainte en compression au canal.
Le procédé peut comporter en outre, entre l'étape de gravure de l'empilement et l'étape de réalisation des régions de source et de drain, la mise en œuvre des étapes de :
- suppression de la deuxième portion,
- dépôt d'au moins un matériau, différent de celui de la deuxième portion et apte à être gravé sélectivement vis-à-vis du semi-conducteur de la première portion, dans au moins un espace formé par la suppression de la deuxième portion, et le matériau déposé dans l'espace formé par la suppression de la deuxième portion peut être supprimé après la suppression de la grille factice.
Ainsi, il est possible de réaliser l'épitaxie des régions de source et drain en présence d'un matériau ne pouvant être obtenu dans l'empilement initial, comme par exemple un matériau diélectrique tel que du S1O2.
La réalisation des régions de source et de drain peut comporter au moins la mise en œuvre d'une première épitaxie depuis la partie restante de l'empilement, formant une première partie des régions de source et de drain, puis une deuxième épitaxie depuis la première partie des régions de source et de drain, formant une deuxième partie des régions de source et de drain. En réalisant ainsi les régions de source et de drain sous la forme de deux parties épitaxiées distinctes, il est possible de mettre en œuvre ces épitaxies telles que les matériaux des deux épitaxies aient des propriétés différentes.
La première épitaxie peut être mise en œuvre telle que la première partie des régions de source et de drain comporte un semi-conducteur apte à s'oxyder plus rapidement que celui de la deuxième partie des régions de source et de drain.
Ainsi, la première épitaxie peut être mise en œuvre telle que la première partie des régions de source et de drain comporte du semi-conducteur, par exemple du silicium, incluant des atomes de carbone. Dans ce cas, cette première partie des régions de source et de drain peut avoir pour propriété de s'oxyder à plus basse température (comportement similaire au SiGe). De plus, cette première partie des régions de source et de drain permet de réduire la diffusion des dopants (ceux présents dans les régions de source et de drain) dans le canal lors de l'épitaxie de la deuxième partie des régions de source et de drain.
Il est également possible, lorsque les régions de source et de drain comportent du SiGe, que les première et deuxième épitaxies soient mises en œuvre telles que la proportion de germanium dans le semi-conducteur de la première partie des régions de source et de drain soit supérieure à celle dans le semi-conducteur de la deuxième partie des régions de source et de drain. Dans ce cas, le matériau de la première partie des régions de source et drain a la propriété de s'oxyder plus rapidement que celui de la deuxième partie des régions de source et de drain. La vitesse d'oxydation des régions de source et de drain est donc réduite après avoir atteint la deuxième partie des régions de source et de drain. Cette configuration permet donc de limiter automatiquement la profondeur (dimension parallèle à la plus grande dimension, ou longueur, des nanofils) des espaceurs internes au sein des régions de source et de drain.
La deuxième portion peut comporter un matériau cristallin, et l'épitaxie formant les régions de source et de drain peut être mise en œuvre depuis au moins les matériaux cristallins de la deuxième portion et de la première portion. Ainsi, l'épitaxie des source et drain peut être mise en œuvre à partir d'une surface entièrement formée de matériaux cristallins car la propriété cristalline du semi-conducteur des première portions n'est pas interrompue par la présence d'une ou plusieurs deuxièmes portions en matériau non cristallin. Les régions de source et drain sont ainsi formées par un matériau cristallin cohérent, sans défaut de cristallinité dus à la ou aux deuxièmes portions.
Lorsque le matériau du substrat sur lequel est disposé l'empilement est également un matériau cristallin, la surface de ce matériau sert également à la croissance du matériau cristallin des régions de source et de drain.
L'épitaxie des régions de source et de drain peut être mise en œuvre telle que les semi-conducteurs des régions de source et drain et de la première portion présentent une différence de paramètres de maille induisant une contrainte dans le canal. L'ajout d'une telle contrainte dans le canal contribue à l'amélioration des performances du transistor. Cette contrainte est de préférence uni-axiale et parallèle à la direction de déplacement des porteurs de charges dans le canal. Lorsque le dispositif semi-conducteur correspond à un transistor de type P, cette contrainte peut correspondre à une contrainte en compression appliquée sur le canal, qui permet d'améliorer la mobilité des porteurs de charges dans le transistor. Lorsque le dispositif semi-conducteur correspond à un transistor de type N, cette contrainte peut correspondre à une contrainte en tension.
L'ajout d'une contrainte dans le canal est réalisé de préférence lorsque l'épitaxie formant les régions de source et de drain est mise en œuvre depuis au moins les matériaux cristallins de la deuxième portion et de la première portion, c'est-à-dire lorsque la deuxième portion comporte un matériau cristallin et donc que les régions de source et de drain sont obtenues par croissance depuis une interface cristalline qui n'est pas interrompue par la présence d'un matériau non cristallin. En effet, une contrainte dans le canal basée sur une différence de paramètres de maille entre le semi-conducteur du canal et celui des régions de source et de drain dépend fortement de la qualité cristalline du semi-conducteur formant les régions de source et de drain. Des régions de source et de drain comportant un semi-conducteur cristallin cohérent, ou continu, sans défaut de cristallinité permet de maximiser cette contrainte.
L'empilement réalisé initialement peut comporter plusieurs premières portions de semi-conducteur formant chacune un nanofil disposé entre deux deuxièmes portions. Dans l'empilement initial, deux nanofils voisins sont espacés l'un de l'autre par l'une des deuxièmes portions.
Le dispositif semi-conducteur est avantageusement un transistor
GAA-FET.
BRÈVE DESCRIPTION DES DESSINS
La présente invention sera mieux comprise à la lecture de la description d'exemples de réalisation donnés à titre purement indicatif et nullement limitatif en faisant référence aux dessins annexés sur lesquels :
- les figures IA à 1H représentent les étapes d'un procédé de réalisation d'un dispositif semi-conducteur, objet de la présente invention, selon un premier mode de réalisation,
- les figures 2A et 2B représentent une partie des étapes d'un procédé de réalisation d'un dispositif semi-conducteur, objet de la présente invention, selon un deuxième mode de réalisation,
- les figures 3A et 3B représentent une partie des étapes d'un procédé de réalisation d'un dispositif semi-conducteur, objet de la présente invention, selon un troisième mode de réalisation.
Des parties identiques, similaires ou équivalentes des différentes figures décrites ci-après portent les mêmes références numériques de façon à faciliter le passage d'une figure à l'autre.
Les différentes parties représentées sur les figures ne le sont pas nécessairement selon une échelle uniforme, pour rendre les figures plus lisibles.
Les différentes possibilités (variantes et modes de réalisation) doivent être comprises comme n'étant pas exclusives les unes des autres et peuvent se combiner entre elles.
EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS
On se réfère tout d'abord aux figures IA à 1H qui représentent les étapes d'un procédé de réalisation d'un dispositif semi-conducteur 100, correspondant ici à un transistor GAA-FET de type P, selon un premier mode de réalisation.
ίο
Comme représenté sur la figure IA, le dispositif 100 est réalisé à partir d'un empilement 102 de couches de différents matériaux disposé sur un substrat 104. Dans le premier mode de réalisation décrit ici, le substrat 104 correspond à un substrat massif, ou « bulk », de semi-conducteur, par exemple de silicium ou de SiGe, sur lequel est disposé l'empilement 102 comprenant des couches 106, 108 de deux matériaux différents disposées de manière alternée les unes au-dessus des autres. Chacune des couches 108 est destinée à former un nanofil de semi-conducteur du canal du dispositif 100 et est disposée entre deux couches 106 comportant un matériau apte à être gravé sélectivement par rapport à celui des couches 108. Dans le premier mode de réalisation décrit ici, l'empilement 102 comporte trois couches 108 ainsi que quatre couches 106 disposées de manière alternée telles que chacune des couches 108 soit disposée entre deux couches 106.
En variante, le substrat utilisé peut également correspondre à un substrat SOI (silicium sur isolant), avec dans ce cas la référence 104 qui désigne la couche diélectrique enterrée, ou BOX (« Buried Oxide ») du substrat SOI et la première couche 106 (celle disposée contre la couche 104) qui désigne la couche superficielle, ou couche mince, du substrat SOI.
Le terme nanofil est utilisé ici pour désigner toute portion de matériau de dimensions nanométriques et de forme allongée, quelle que soit la forme de la section de cette portion. Ainsi, ce terme désigne autant des portions de matériau allongées de section circulaire ou sensiblement circulaire, mais également des portions de matériau en forme de nano-poutres ou de nano-barreaux comportant par exemple une section rectangulaire ou sensiblement rectangulaire.
Dans l'exemple décrit ici, le substrat 104 et les couches 108 comportent du silicium et les couches 106 comportent du SiGe avec une proportion de germanium par exemple comprise entre environ 30 % (Sio,7Geo,3) et 60 % (Sio,4Geo,6).
L'empilement 102 est gravé sous la forme d'une portion allongée telle que représentée sur la figure IA. La largeur de cette portion, qui correspond à la dimension selon l'axe Y, est égale à la largeur souhaitée des nanofils du canal du dispositif
100 qui seront formés par les portions des couches 108 obtenues à l'issue de cette gravure.
Une grille factice 110 est ensuite réalisée, par exemple par lithographie et gravure, sur l'empilement 102, à l'emplacement destiné à la future grille du dispositif 100. La grille factice 110 est disposée au-dessus des parties des couches 108 destinées à former les nanofils, c'est-à-dire le canal du dispositif 100, et des parties des couches 106 entre lesquelles se trouvent ces parties des couches 108, et recouvre également des flancs latéraux de ces parties des couches 108 et 106.
Des espaceurs externes 112 sont ensuite réalisés, par exemple par dépôt et gravure, sur l'empilement 102, et contre des flancs latéraux de la grille factice 110. Ces espaceurs externes 112 sont notamment disposés au-dessus de parties des couches 108 destinées à se trouver dans les régions d'extension de source et de drain, c'est-à-dire entre le canal et les régions de source et drain du dispositif 100. La longueur, ou profondeur, de ces espaceurs (dimensions parallèle à l'axe X représenté sur la figure IA) est par exemple comprise entre environ 3 et 8 nm.
Les parties de l'empilement 102 non recouvertes par la grille factice 110 et par les espaceurs externes 112 sont ensuite gravées (figure IB). Les portions restantes des couches 108 forment des nanofils 114 du canal du dispositif 100. Chacun des nanofils 114 est interposé entre deux portions restantes 116 des couches 106.
Comme représenté sur la figure IC, des régions de source et drain 118, 120 sont ensuite formées par épitaxie sur le substrat 104, depuis les extrémités des nanofils 114 et des portions 116 et du substrat bulk 104. Ces régions 118, 120 sont réalisées avec un dopage in-situ de manière à obtenir une bonne qualité de jonction. Par exemple, le dopage du matériau des régions 118, 120 peut être réalisé avec des atomes dopants de Bore dont la concentration est par exemple comprise entre environ 1018 et 1021 at/cm3. Le matériau des régions de source et de drain 118,120 est ici du SiGe:B.
Dans le premier mode de réalisation décrit ici, les régions de source et de drain 118, 120 comportent du SiGe. La concentration en germanium du SiGe des régions de source et de drain 118, 120 est par exemple comprise entre environ 20 % (Sio,8Geo,2) θΐ 80 %. (Sio,2Geo,s)
Dans ce premier mode de réalisation, des espaceurs internes du dispositif 100 sont destinés à être réalisés par oxydation de portions des régions de source et de drain 118, 120. Toutefois, cette oxydation va impacter également le semiconducteur des nanofils 114. Pour que la mise en oeuvre de cette oxydation ne transforme pas en oxyde la totalité du semi-conducteur des nanofils 114 du canal, le matériau des régions de source et de drain 118, 120 est choisi tel que sa vitesse d'oxydation soit supérieure à celle du matériau des nanofils 114. Ainsi, dans l'exemple de réalisation décrit ici, cette propriété est obtenue grâce à la réalisation de nanofils 114 en silicium et de régions de source et de drain en SiGe avec une concentration en germanium comprise entre environ 20 % et 80 %. De manière générale, dans un transistor de type P, la concentration en germanium dans le semi-conducteur des régions de source et de drain 118, 120 peut être supérieure à celle dans le semi-conducteur des nanofils 114.
Plus la concentration en germanium dans le SiGe des régions de source et de drain 118, 120 est importante, plus ce semi-conducteur des régions de source et de drain 118, 120 s'oxydera rapidement par rapport au semi-conducteur des nanofils 114, et/ou plus la température à laquelle l'oxydation est mise en oeuvre peut être basse.
De plus, le matériau des régions de source et de drain 118, 120 est également choisi tel qu'il soit plus résistant que celui des couches 106 vis-à-vis de la gravure mise en œuvre ultérieurement pour supprimer les portions restantes 116 des couches 106 et libérer les nanofils 114. Ainsi, lorsque les couches 106 et les régions de source et de drain 118, 120 comportent du SiGe, la concentration en germanium dans le SiGe des régions de source et de drain 118, 120 est avantageusement inférieure à celle dans le SiGe des couches 106, et de préférence inférieure d'au moins 5 % ou d'au moins 10 % par rapport à celle du SiGe des couches 106. Cette différence de concentration en germanium est respectée de préférence au moins dans une partie des régions de source et de drain 118, 120 se trouvant contre les extrémités des nano-fils 114 et des portions 116 servant à l'épitaxie des régions de source et drain 118, 120. Le matériau formant le reste des régions de source et de drain 118, 120 peut être différent, autant en termes de concentration de germanium que de dopage.
Dans ce premier mode de réalisation, du fait que l'épitaxie formant les régions de source et de drain 118, 120 est mise en œuvre depuis les extrémités des portions restantes 116 et des nano-fils 114 qui forment ensemble une surface cristalline continue, et éventuellement depuis le substrat 104 lorsque celui-ci comporte un semiconducteur cristallin, chacune des régions de source et de drain 118, 120 obtenue forme un cristal de semi-conducteur cohérent avec les portions restantes des couches 106, 108 et éventuellement avec le substrat 104 lorsque celui-ci comporte un semi-conducteur cristallin. Il est ainsi possible d'introduire dans les régions de source et de drain 118, 120 une différence de paramètres de maille, induisant ainsi une contrainte dans le canal du dispositif 100.
Un matériau d'encapsulation 122 est ensuite déposé sur les régions de source et drain 118, 120 (figure 1D) afin de ne pas altérer ces régions lors de la mise en œuvre des étapes ultérieures.
La grille factice 110 est ensuite gravée, révélant les nanofils 114 et formant également des accès aux portions 116. Une gravure sélective des portions restantes 116 vis-à-vis des nano-fils 114, des régions de source et de drain 118,120 et des espaceurs externes 112 est ensuite mise en œuvre afin de libérer les nanofils 114 formant le canal du transistor 100. De plus, la gravure des portions restantes 116 forme des cavités 124 aux emplacements précédemment occupés par les extrémités des portions restantes 116 des couches 106 recouvertes par les espaceurs externes 112, dans les régions d'extension de source et de drain (figure 1E). Cette gravure correspond par exemple à une gravure chimique HCI/H2.
Les parois de fond de ces cavités 124 sont formées par les régions de source et de drain 118,120. Ces parois sont auto-alignées les unes par rapport aux autres, et alignées les unes au-dessus des autres du fait qu'elles ont été définies par la mise en œuvre de la gravure de l'empilement 102 supprimant les portions de l'empilement 102 non recouvertes par la grille factice 110 et par les espaceurs externes 112.
Une oxydation de portions des régions de source et de drain 118, 120, depuis les surfaces formant les parois de fond des cavités 124, est ensuite mise en œuvre. Cette oxydation forme, au niveau de régions d'extension des source et de drain, des espaceurs internes 126 comprenant un matériau diélectrique à faible permittivité (low-k) et destinés à isoler ces régions vis-à-vis de la grille qui sera réalisée ultérieurement (Figure 1F).
Du fait que les espaceurs internes 126 sont formés par oxydation, une première partie de l'oxyde formant ces espaceurs 126 (environ 50 %) est formée au sein des régions de source et de drain 118,120, et une deuxième partie de l'oxyde formant les espaceurs 126 (environ 50 %) croit dans une direction opposée (direction allant des parois de fond des cavités 124 en direction de l'emplacement destiné à la grille), dans les régions d'extension des source et drain qui sont entourées par les espaceurs externes 112. La longueur, ou profondeur (dimension parallèle à l'axe X), de chaque espaceur interne 126 est par exemple égale à environ 6 nm.
Lors de cette oxydation, une partie des nanofils 114 s'oxyde. Toutefois, en raison des matériaux utilisés (nanofils 114 en silicium et régions de source et drain 118, 120 en SiGe), l'oxydation des nanofils 114 est plus lente que celle des portions des régions de source et de drain 118, 120 se trouvant au fond des cavités 124 et destinées à former les espaceurs internes 126. Dans le premier mode de réalisation décrit ici, cette différence de vitesse d'oxydation est due à la forte concentration en germanium dans les régions de source et de drain 118, 120 qui permet une oxydation du SiGe plus rapide que celle du silicium des nanofils 114. Par exemple, en considérant du SiGe dont la concentration en germanium est égale à environ 50% (Sio,5Geo,s) et une oxydation formant un oxyde d'épaisseur égale à environ 10 nm, l'épaisseur d'oxyde obtenue par la mise en œuvre de cette oxydation sur du silicium est comprise entre environ 1 nm et 6 nm (épaisseur variant notamment selon qu'un oxyde natif soit présent en surface du silicium des nanofils 114, ou que les nanofils 114 aient subis au préalable une désoxydation, par exemple avec une solution de HF, supprimant cet oxyde natif).
De préférence, cette oxydation est mise en œuvre à une température basse comprise entre environ 700°C et 900°C afin d'éviter une diffusion des dopants dans le canal du dispositif 100. En outre, plus la température à laquelle l'oxydation est mise en œuvre est basse, plus la sélectivité d'oxydation obtenue grâce aux dopages différents et/ou aux compositions différentes des matériaux oxydés est importante.
Dans certains cas, des températures plus importantes peuvent toutefois être envisagées car une augmentation de la température de mise en oeuvre de l'oxydation permet une oxydation plus rapide des matériaux. Par exemple, en mettant en oeuvre l'oxydation à une température d'environ 1100°C sur du Sio,sGeo,5, une épaisseur d'oxyde d'environ 8 nm est obtenue après 1 seconde d'oxydation, l'épaisseur d'oxyde formée sur du silicium étant de 4 nm pour une même durée d'oxydation.
Plus la concentration en germanium est importante dans les régions de source et de drain 118, 120, plus la sélectivité de l'oxydation par rapport au semiconducteur des nanofils 114 est importante. Une sélectivité importante confère notamment une plus grande latitude dans le choix de la durée et de la température de mise en oeuvre de l'oxydation.
Cette oxydation est par exemple une oxydation assistée par plasma ou une oxydation sèche en présence de dioxygène, ou bien un recuit sous atmosphère oxydante.
Ensuite, l'épaisseur d'oxyde formée autour, ou aux extrémités, des nanofils 114 est supprimée par gravure. Lorsque de l'oxyde de germanium est supprimé, il est possible de mettre en oeuvre un procédé tel que décrit dans le document « Sélective GeOx-Scavenging from Interfacial Layer on Sii-xGex Channel for High Mobility Si/Sii-xGex CMOS Application » de C.H. Lee et al., 2016 Symposium on VLSI Technology Digest of Technical Papers, pages 36-37.
Cette gravure impact également l'oxyde de semi-conducteur des espaceurs internes 126 et supprime donc également une épaisseur similaire d'oxyde des espaceurs internes 126. A l'issue de cette gravure, les espaceurs internes 126 ont une longueur, ou profondeur, correspondant à la différence entre la longueur initiale des espaceurs internes 126 et l'épaisseur d'oxyde supprimée par la mise en oeuvre de cette gravure, et par exemple comprise entre environ 1 nm et 2,5 nm.
Une grille 128, comprenant au moins un diélectrique de grille et un matériau conducteur de grille, est ensuite réalisée entre les espaceurs externes 112, à l'emplacement précédemment occupé par la grille factice 110 (figure IG). La grille 128 ainsi réalisée entoure les nanofils 114 et est isolée électriquement des régions de source et de drain 118,120 par les espaceurs internes 126 et les espaceurs externes 112.
Ainsi, les espaceurs internes 126 permettent de réduire les effets capacitifs entre la grille 128 et les régions de source et de drain 118,120.
Le dispositif 100 est achevé en supprimant le matériau d'encapsulation 122 et en formant des contacts électriques 130,132 et 134 sur les régions de source et de drain 118,120 et sur la grille 128 (figure 1H).
On décrit maintenant un procédé de réalisation d'un dispositif semiconducteur 100, correspondant ici à un transistor GAA-FET de type P, selon un deuxième mode de réalisation.
Les étapes précédemment décrites en lien avec les figures IA et IB sont tout d'abord mises en oeuvre.
Les portions 116 sont ensuite gravées sélectivement vis-à-vis des autres matériaux en présence (cette gravure sélective étant réalisable grâce au fait que la concentration en germanium dans le semi-conducteur des couches 106 est supérieure à celle dans le semi-conducteur des couches 108), formant des cavités 136 entre lesquelles se trouvent les nanofils 114 (figure 2A).
Un matériau apte à être gravé sélectivement par rapport aux nanofils 114, aux régions de source et de drain 118, 120 et aux espaceurs externes 112, est ensuite déposé dans les cavités 136, formant des portions 138 entre lesquelles les nanofils 114 sont disposés (figure 2B).
Le procédé est ensuite achevé de manière analogue au premier mode de réalisation, c'est-à-dire en mettant en œuvre les étapes précédemment décrites en lien avec les figures IC à 1H.
Dans ce deuxième mode de réalisation, le matériau de l'empilement initial se trouvant entre les nanofils du dispositif 110 est remplacé par un autre matériau. Ainsi, ce deuxième mode de réalisation peut être mis en œuvre lorsque le matériau souhaité entre les nanofils ne peut pas être obtenu lors de la réalisation de l'empilement de couches 106,108.
Le matériau des portions 138 correspond par exemple à un semiconducteur tel que du SiGe avec une forte concentration en germanium, ou bien du germanium. Par exemple, lorsque les régions de source et de drain 118, 120 sont destinées à être réalisées ultérieurement en SiGe, la concentration en germanium dans le SiGe des portions 138 peut être supérieure d'au moins 20 % par rapport à celle du SiGe des régions de source et drain 118, 120. Dans ce cas, les portions 138 peuvent être formées via un procédé de dépôt sélectif tel que le matériau des portions 138 soit déposé uniquement autour des nanofils 114.
En variante, le matériau des portions 138 peut être un matériau diélectrique tel que du S1O2, un tel matériau diélectrique ne pouvant se trouver initialement dans un empilement de couches cristallines formées par épitaxie. Dans ce cas, le matériau diélectrique déposé en dehors des cavités 136 (en raison du dépôt non sélectif qui est mis en œuvre pour former de telles portions) est supprimé avant la poursuite du procédé.
Pour les premier et deuxième modes de réalisation, il est possible que les régions de source et drain 118, 120 soient obtenues en mettant en œuvre plusieurs épitaxies permettant la croissance de matériaux de compositions différentes (par exemple en faisant varier la concentration de germanium entre les épitaxies) et/ou des concentrations de dopants différentes. Par exemple, la réalisation des régions de source et drain 118, 120 peut comporter la mise en œuvre d'une première épitaxie de SiGe comportant des atomes de carbone, puis d'une deuxième épitaxie de SiGe ne comportant pas d'atomes de carbone. Ainsi, du fait que l'épitaxie est mise en œuvre avec un dopage in-situ des régions de source et drain 118, 120 formées, la portion de SiGe comprenant des atomes de carbone formée initialement permet de réduire la diffusion des dopants dans la région de canal du dispositif 100.
Une autre variante avantageuse, pour la réalisation d'un transistor de type P, peut consister à réaliser les régions de source et de drain en mettant en œuvre une première épitaxie de SiGe avec une forte concentration en germanium (par exemple comprise entre environ 40 % et 60%), puis une deuxième épitaxie de SiGe avec une plus faible concentration en germanium (par exemple comprise entre environ 20 % et 30 %).
Ainsi, lors de la réalisation des espaceurs internes 126 par oxydation, l'épaisseur du SiGe à forte concentration en germanium va former une limite de profondeur d'oxydation pour les espaceurs internes 126 qui seront obtenus, permettant ainsi une autolimitation de la longueur, ou profondeur, des espaceurs internes 126 dans les régions de source et de drain 118,120.
Une telle autolimitation de la profondeur des espaceurs internes peut également être obtenue, pour la réalisation d'un transistor de type N, en mettant en œuvre une première épitaxie de Si avec une forte concentration en dopants P ou As, puis une deuxième épitaxie de Si avec une plus faible concentration de dopants. Ainsi, lors de la réalisation des espaceurs internes 126 par oxydation, l'épaisseur du silicium fortement dopé va former une limite de profondeur d'oxydation pour les espaceurs internes 126 qui seront obtenus.
Le procédé selon les différents modes de réalisation précédemment décrits peut être mis en œuvre pour former un dispositif 100 correspondant à un transistor de type N. Dans ce cas, le matériau des couches 108 (et donc également le matériau des nanofils 114) et celui des régions de source et drain 118, 120 obtenues par épitaxie peuvent correspondre à du silicium ou du SiGe. Lorsque les régions de source et de drain 118, 120 comportent du silicium, la différence requise entre la vitesse d'oxydation du matériau des régions de source et de drain 118, 120 et celle du matériau des nanofils 114 est obtenue par exemple en dopant fortement le silicium des régions de source et de drain 118,120 par des dopants de type phosphore ou arsenic qui donnent au silicium des régions de source et de drain 118, 120 les propriétés électriques souhaitées et une capacité à s'oxyder plus rapidement que du silicium non dopé intentionnellement.
A titre d'exemple, pour une oxydation de silicium dopé au phosphore (Si:P) avec une concentration de dopants d'environ 3.1020 at/cm3 mise en œuvre à environ 800°C, une couche d'oxyde d'épaisseur égale à environ 10 nm est formée après environ 10 minutes de mise en œuvre de l'oxydation. Pour du silicium non dopé intentionnellement (concentration de dopants égale à environ 1015 at/cm3), une durée de mise en œuvre de l'oxydation d'environ 60 minutes est nécessaire pour obtenir une épaisseur d'oxyde d'environ 10 nm.
En variante, un transistor de type N peut être réalisé en utilisant, à la place du silicium, du SiGe.
Les caractéristiques de l'oxydation mise en oeuvre en fonction de l'orientation cristalline des semi-conducteurs utilisés sont décrites par exemple dans le document « The Effect of Surface Orientation on Silicon Oxidation Kinetics » de E. A. Lewis et al., J. Electrochem. Soc. 1987, vol. 134, issue 9, pp. 2332-2339.
On décrit maintenant un procédé de réalisation d'un transistor de type P, selon un troisième mode de réalisation.
Les étapes précédemment décrites en lien avec les figures IA à 1F sont tout d'abord mises en oeuvre.
Ensuite, les nanofils 114 sont amincis d'au moins une épaisseur comprise entre environ 1 nm et 3 nm afin d'exposer des parties 140 issues des couches 108 se trouvant dans les régions d'extension des source et drain (parties de semiconducteur entourées par les espaceurs externes 112) et qui sont disposées entre les espaceurs internes 126 (figure 3A). Cet amincissement peut être obtenu en mettant en oeuvre une oxydation du semi-conducteur des nanofils 114 puis une gravure du semiconducteur oxydé. Ces étapes peuvent être mises en oeuvre simultanément, ou au cours d'un même ensemble d'étapes, aux étapes d'oxydation et gravure formant les espaceurs internes 126.
Une épitaxie de SiGe est ensuite mise en œuvre sur les nanofils 114 amincis (figure 3B). Les couches de SiGe 142 épitaxiées entourent la portion restante de silicium de chaque nanofil 114. De manière avantageuse, l'épaisseur de la couche de SiGe 142 épitaxiée est sensiblement égale à l'épaisseur de semi-conducteur gravé pour former les nanofils amincis. Ainsi, les bords extérieurs de la couche de SiGe sont alignés avec les interfaces initiales (avant amincissement) entre les espaceurs internes 126 et les nanofils 114.
Un recuit thermique peut ensuite être mis en œuvre de manière à diffuser le germanium des couches 142 dans le silicium des nanofils 114 afin d'obtenir un matériau plus homogène formant le canal du dispositif 100. Ce recuit peut également modifier le semi-conducteur se trouvant dans les régions d'extension de source et de drain (portions de semi-conducteur issues des couches 108 et se trouvant entre les espaceurs internes 126) en raison de la migration du germanium pouvant provenir des couches 142 ou bien des régions de source et de drain 118, 120, permettant l'obtention d'un matériau plus homogène également dans les régions d'extension de source et drain.
Le procédé est ensuite achevé comme précédemment décrit pour le premier mode de réalisation, c'est-à-dire en mettant en œuvre les étapes précédemment décrites en lien avec les figures IG et 1H.
Dans ce troisième mode de réalisation, la couche 142 de SiGe forme, autour du silicium du nanofil 114 aminci, un semi-conducteur contraint en compression.

Claims (15)

  1. REVENDICATIONS
    1. Procédé de réalisation d'un dispositif semi-conducteur (100), comportant au moins la mise en oeuvre des étapes suivantes :
    - réalisation, sur un substrat (104), d'un empilement (102) comprenant au moins une première portion (108,114) de semi-conducteur cristallin destinée à former un canal du dispositif semi-conducteur (100) et disposée sur au moins une deuxième portion (106, 116) d'au moins un matériau apte à être gravé sélectivement vis-à-vis du semi-conducteur de la première portion (108,114),
    - réalisation, sur une partie de l'empilement (102), d'une grille factice (110) et d'espaceurs externes (112) entre lesquels est disposée la grille factice (110),
    - gravure de l'empilement (102) telle que seule une partie restante de l'empilement (102) recouverte par la grille factice (110) et par les espaceurs externes (112) soit conservée,
    - réalisation de régions de source et de drain (118,120) par épitaxie de semi-conducteur depuis au moins la partie restante de l'empilement (102),
    - suppression de la grille factice (110) et de la deuxième portion (116),
    - oxydation de portions des régions de source et de drain (118, 120) depuis des parties d'une face de chacune des régions de source et drain (118, 120) révélées par la suppression de la deuxième portion (116), les portions oxydées formant des espaceurs internes (126),
    - réalisation d'une grille (128) entre les espaceurs externes (112), recouvrant le canal et isolée électriquement des régions de source et de drain (118, 120) par les espaceurs externes (112) et les espaceurs internes (126).
  2. 2. Procédé selon la revendication 1, dans lequel le semi-conducteur des régions de source et de drain (118, 120) est apte à s'oxyder plus rapidement que le semi-conducteur de la première portion (108,114).
  3. 3. Procédé selon la revendication 2, dans lequel :
    - lorsque le dispositif semi-conducteur (100) est un transistor de type N, le semi-conducteur de la première portion (108, 114) est non dopé intentionnellement et la réalisation des régions de source et de drain (118,120) comporte un dopage de type N du semi-conducteur des régions de source et de drain (118,120), ou
    - lorsque le dispositif semi-conducteur (100) est un transistor de type P, le semi-conducteur de la première portion (108, 114) est du silicium ou du SiGe, et le semi-conducteur des régions de source et de drain (118,120) est du SiGe comportant une proportion de germanium supérieure à celle du semi-conducteur de la première portion (108, 114).
  4. 4. Procédé selon l'une des revendications précédentes, dans lequel, lorsque le dispositif semi-conducteur (100) est un transistor de type P, le matériau de la deuxième portion (106, 116) est du SiGe, et une proportion de germanium dans le semiconducteur des régions de source et drain (118, 120) est inférieure d'au moins 5% par rapport à celle dans le SiGe de la deuxième portion (106,116).
  5. 5. Procédé selon l'une des revendications précédentes, dans lequel l'oxydation des portions des régions de source et de drain (118,120) est mise en œuvre à une température comprise entre environ 700°C et 900°C.
  6. 6. Procédé selon l'une des revendications précédentes, comportant en outre la mise en œuvre, entre les étapes d'oxydation des portions des régions de source et de drain (118, 120) et de réalisation de la grille (128), la mise en œuvre d'une étape de suppression d'une partie oxydée du matériau de la première portion (114).
  7. 7. Procédé selon la revendication 6, comportant en outre, après la suppression de la partie oxydée du matériau de la première portion (114), une étape de dépôt d'un matériau semi-conducteur contraint (142) autour la première portion (114).
  8. 8. Procédé selon l'une des revendications précédentes, comportant en outre, entre l'étape de gravure de l'empilement (102) et l'étape de réalisation des régions de source et de drain (118,120), la mise en œuvre des étapes de :
    - suppression de la deuxième portion (116),
    - dépôt d'au moins un matériau (138), différent de celui de la deuxième portion (116) et apte à être gravé sélectivement vis-à-vis du semiconducteur de la première portion (114), dans au moins un espace (136) formé par la suppression de la deuxième portion (116), et dans lequel le matériau (138) déposé dans l'espace (136) formé par la suppression de la deuxième portion (116) est supprimé après la suppression de la grille factice (110).
  9. 9. Procédé selon l'une des revendications précédentes, dans lequel la réalisation des régions de source et de drain (118, 120) comporte au moins la mise en œuvre d'une première épitaxie depuis la partie restante de l'empilement (102), formant une première partie des régions de source et de drain (118, 120), puis une deuxième épitaxie depuis la première partie des régions de source et de drain (118, 120), formant une deuxième partie des régions de source et de drain (118,120).
  10. 10. Procédé selon la revendication 9, dans lequel la première épitaxie est mise en œuvre telle que la première partie des régions de source et de drain (118, 120) comporte un semi-conducteur apte à s'oxyder plus rapidement que celui de la deuxième partie des régions de source et de drain (118,120).
  11. 11. Procédé selon la revendication 10, dans lequel la première épitaxie est mise en œuvre telle que la première partie des régions de source et de drain (118, 120) comporte du semi-conducteur incluant des atomes de carbone, et/ou dans lequel, lorsque les régions de source et de drain (118, 120) comportent du SiGe, les première et deuxième épitaxie sont mises en œuvre telles que la proportion de germanium dans le semi-conducteur de la première partie des régions de source et de drain (118,120) soit supérieure à celle dans le semi-conducteur de la deuxième partie des régions de source et de drain (118,120).
  12. 12. Procédé selon l'une des revendications précédentes, dans lequel 5 la deuxième portion (106, 116) comporte un matériau cristallin, et l'épitaxie formant les régions de source et de drain (118,120) est mise en œuvre depuis au moins les matériaux cristallins de la deuxième portion (116) et de la première portion (114).
  13. 13. Procédé selon l'une des revendications précédentes, dans lequel
    10 l'épitaxie des régions de source et de drain (118, 120) est mise en œuvre telle que les semi-conducteurs des régions de source et drain (118, 120) et de la première portion (114) présentent une différence de paramètres de maille induisant une contrainte dans le canal.
  14. 15 14. Procédé selon l'une des revendications précédentes, dans lequel l'empilement (102) réalisé initialement comporte plusieurs premières portions (108) de semi-conducteur formant chacune un nanofil (114) disposé entre deux deuxièmes portions (116).
  15. 2 0 15. Procédé selon l'une des revendications précédentes, dans lequel le dispositif semi-conducteur (100) est un transistor GAA-FET.
    S.60521
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