CN109103108A - 一种半导体器件的形成方法 - Google Patents
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Abstract
本申请提供一种半导体器件的形成方法中，通过在衬底上形成鳍，形成的鳍包括交替层叠的第一外延层和第二外延层，其中的第一外延层可以是锗基膜层，第二外延层可以是硅层。在形成的鳍上形成介电层，且暴露出鳍的沟道区域，对鳍的沟道区域进行氧化工艺，以使第一外延层完全氧化且第二外延层部分氧化，同时使得锗基膜层中的锗扩散至第二外延层中，去除氧化的第一外延层以及部分氧化的第二外延层，以未被去除的第二外延层作为纳米线，形成包围纳米线的栅极。由于在氧化过程中，第一外延层中的锗扩散至第二外延层中，形成新的第二外延层，即形成硅锗作为纳米线，相比于硅材料作为纳米线，硅锗具有更高的迁移率，从而提高半导体器件的性能。
Description
技术领域
本申请涉及半导体器件及其制造领域，特别涉及一种半导体器件的形成方法。
背景技术
随着集成电路集成度不断提高，器件的尺寸也不断减小，三维立体器件成为研究及应用中的热点。其中，纳米线器件是立体器件中的一种，它的典型特征在于栅极将纳米线的沟道区完全包围，因此具有很好的栅控和驱动能力，是面向10nm及以下技术节点CMOS器件最具有潜力的解决方案。
而随着纳米线器件进入到5nm及以下技术节点，为了达到降低工作电压以降低功耗的要求，加上小尺度量子效应造成迁移率退化以及器件不断微缩带来的应变工程出现饱和效应，必须引入高迁移率沟道取代现有硅基沟道来维持性能的持续提升，因此具有高迁移率沟道堆叠纳米线成为研究热点，锗硅沟道材料由于具有更高空穴迁移率，可调节的阈值，更好的NBTI特性以及与当前的硅工艺很好的兼容性等特性，成为了高迁移率沟道材料的有力候选者。目前，硅基堆叠纳米线一般都采用硅与锗硅的叠层结构，并在纳米线释放时高选择比去除锗硅材料来实现。
但对于锗硅作为高迁移率沟道的堆叠纳米线来说，采用湿法腐蚀或干法刻蚀工艺很难实现选择性去除硅/锗硅交替的叠层中的硅层，实现锗硅基高迁移率沟道的堆叠纳米线。
发明内容
有鉴于此，本申请的目的在于提供一种半导体器件的形成方法，形成具有更高迁移率的纳米线。
为实现上述目的，本申请提供一种半导体器件的形成方法，包括：
在衬底上形成鳍，所述鳍包括交替层叠的第一外延层和第二外延层，所述第一外延层包括锗基膜层，所述第二外延层为硅层；
在所述鳍上形成介电层，且暴露出所述鳍的沟道区域；
进行氧化工艺，以使得所述第一外延层完全氧化且所述第二外延层部分氧化，同时使得所述第一外延层中的锗扩散至所述第二外延层中；
去除氧化的所述第一外延层以及部分氧化的第二外延层，以未被去除的第二外延层作为纳米线；
形成包围纳米线的栅极。
可选的，所述锗基膜层为锗层，或锗层与硅锗层的叠层，或依次层叠的硅锗层、锗层和硅锗层。
可选的，在所述鳍上形成介电层，且暴露出所述鳍的沟道区域，包括：
形成覆盖所述鳍的沟道区域的伪栅极，以及所述伪栅极侧壁上的侧墙；
在所述伪栅极两侧的鳍中形成源漏区；
覆盖所述伪栅极两侧的鳍，以形成介电层；
去除所述伪栅极，以暴露出所述鳍的沟道区域。
可选的，所述鳍还包括：
在所述衬底与交替层叠的第一外延层和第二外延层之间的应变缓冲层。
可选的，所述应变缓冲层的材料为硅锗。
可选的，所述应变缓冲层中锗的浓度范围为20％-75％。
可选的，所述应变缓冲层的厚度范围为0.5-2.5um。
可选的，在进行氧化工艺之后，去除氧化的所述第一外延层以及部分氧化的第二外延层之前，还包括：
进行热退火工艺。
可选的，所述热退火工艺包括交替进行的第一热退火工艺和第二热退火工艺，所述第一热退火工艺和第二热退火工艺采用不同的工艺温度。
可选的，所述第一热退火工艺的工艺温度范围为850-950℃，所述第二热退火工艺的工艺温度范围为600-750℃，所述第一热退火工艺和所述第二热退火工艺的工艺时间范围为5-15分钟、交替次数为2-10次。
本申请实施例提供的一种半导体器件的形成方法中，通过在衬底上形成鳍，形成的鳍包括交替层叠的第一外延层和第二外延层，其中的第一外延层可以是锗基膜层，第二外延层可以是硅层。在形成的鳍上形成介电层，且暴露出鳍的沟道区域，对鳍的沟道区域进行氧化工艺，以使第一外延层完全氧化且第二外延层部分氧化，同时使得锗基膜层中的锗扩散至第二外延层中，在第二外延层中形成硅的氧化物和硅锗，去除氧化的第一外延层以及第二外延层中硅的氧化物后，以第二外延层中未被去除的硅锗作为纳米线，形成包围硅锗纳米线的栅极。由于硅锗具有更高的迁移率，在沟道区域形成硅锗纳米线，提高了沟道的迁移率，从而提高半导体器件的性能。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出了根据本申请实施例提供的一种半导体器件的形成方法流程图；
图2示出了根据本申请实施例的半导体器件的形成方法形成鳍之后的俯视示意图；
图3A-11B示出了根据本申请实施例的方法形成半导体器件的过程中的结构示意图，其中，示图A为图2中AA向剖视图，图B为图2中BB向剖视图。
具体实施方式
为使本申请的上述目的、特征和优点能够更加明显易懂，下面结合附图对本申请的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本申请，但是本申请还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本申请内涵的情况下做类似推广，因此本申请不受下面公开的具体实施例的限制。
其次，本申请结合示意图进行详细描述，在详述本申请实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本申请保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
现有技术中，主要是基于硅材料形成的硅的纳米线，具体的，可以在衬底上形成硅和锗硅的叠层结构，由于锗硅容易实现对硅的高选择比，从而进行纳米线的释放，具体的，可以通过湿法腐蚀或干法刻蚀选择性的除去叠层结构中的锗硅，将未被除去的硅作为纳米线。
然而，随着纳米线器件进入到5nm及以下技术节点，为了达到降低工作电压以降低功耗的要求，加上小尺度量子效应造成迁移率退化以及器件不断微缩带来的应变工程出现饱和效应，必须引入高迁移率沟道取代现有硅基沟道来维持性能的持续提升。锗硅沟道材料由于具有更高空穴迁移率，可调节的阈值，更好的NBTI特性以及与当前的硅工艺很好的兼容性等特性，成为了高迁移率沟道材料的有力候选者。但对于锗硅作为高迁移率沟道的堆叠纳米线来说，采用湿法腐蚀或干法刻蚀工艺很难实现选择性去除硅/锗硅叠层中的硅层，实现锗硅基高迁移率沟道的堆叠纳米线。
为了解决上述技术问题，本申请实施例提供了半导体器件的形成方法，参考图1所示，该方法包括：
S101，在衬底上形成鳍，形成的鳍包括交替层叠的第一外延层和第二外延层，其中的第一外延层可以是锗基膜层，第二外延层可以是硅层。
S102，在形成的鳍上形成介电层，且暴露出鳍的沟道区域。
S103，对鳍的沟道区域进行氧化工艺，以使第一外延层完全氧化且第二外延层部分氧化，同时使得锗基膜层中的锗扩散至第二外延层中。
S104，去除氧化的第一外延层以及部分氧化的第二外延层，以未被去除的第二外延层作为纳米线。
S105，形成包围纳米线的栅极。
在本申请实施例提供的一种半导体器件的形成方法中，在衬底上形成交替层叠的第一外延层和第二外延层，其中第一外延层可以是锗基膜层，第二外延层可以是硅层。在形成的鳍上形成介电层，且暴露出鳍的沟道区域，对鳍的沟道区域进行氧化工艺，以使第一外延层完全氧化且第二外延层部分氧化，同时使得锗基膜层中的锗扩散至第二外延层中，在第二外延层中形成硅的氧化物和硅锗，去除氧化的第一外延层以及第二外延层中硅的氧化物后，以第二外延层中未被去除的硅锗作为纳米线，形成包围硅锗纳米线的栅极。由于硅锗具有更高的迁移率，在沟道区域形成硅锗纳米线，提高了沟道的迁移率，从而提高半导体器件的性能。
为了更好的理解本申请的技术方案和技术效果，以下将结合流程图对具体的实施例进行详细的描述和说明。
在S101中，衬底100上形成鳍110，参考图2以及图3A、图3B所示。
在本申请实施例中，所述衬底100可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，Silicon On Insulator)或GOI(绝缘体上锗，Germanium On Insulator)、三五族化合物及二四族化合物半导体等。在其他实施例中，衬底100还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以其他外延结构，例如SGOI(绝缘体上锗硅)等。半导体衬底中可以具有n型或p型掺杂。在本实施例中，衬底100为体硅衬底。
在衬底100上形成鳍110，形成的鳍110可以包括依次层叠的第一外延层111和第二外延层112。需要说明的是，在该实施例的图示中，图2以及图3A、图3B为形成鳍110之后的示意图，其中。图2为俯视示意图，图3A为图2中沿AA向的剖视图，图3B为图2中沿BB向的剖视图，而在后续图4A-11B的图示中，省略了相应步骤的俯视图，仅示出了后续步骤不同方向的剖视图，剖面的方向如图2中所示，其中A标识的示图中的剖面方向为图2中的AA方向，B标识的示图中的剖面方向为图2中的BB方向。
具体的，可以在衬底100上外延生成第一外延层111，而后，在第一外延层111上外延生成第二外延层112，生长工艺可以是减压外延或分子束外延。其中，第一外延层111可以为锗基膜层，第二外延层112可以为硅层，具体的，锗基膜层可以为锗层，也可以为锗层与硅锗层的叠层，还可以为依次层叠的硅锗层、锗层和硅锗层，这是因为，硅锗层可以作为锗层和硅层之间过渡层，降低外延难度，提高外延质量。
若形成的纳米线为间隔的多层堆叠式结构，则多次交替堆叠第一外延层111和第二外延层112，形成外延层的堆叠式结构，参考图3A和图3B所示。具体的，对于n层纳米线，可以进行n次第一外延层111和第二外延层112的交替堆叠。
在衬底100上外延生成第一外延层111和第二外延层112后，第一外延层111和第二外延层112覆盖整个衬底100，根据硬掩膜图案进行刻蚀，去除鳍110所在区域之外的第一外延层111和第二外延层112，以形成鳍110，鳍110可以是多个，对应形成的多个器件，参考图2所示。其中，硬掩膜可以是氮化硅，也可以是氧化硅，还可以是氮化硅和氧化硅的叠层。可以理解的是，在多个鳍之间，可以形成隔离结构113，该隔离结构113可以为浅沟槽隔离，可以通过沉积隔离材料，例如氧化硅等，对隔离材料进行平坦化和回刻，形成隔离结构113。
在对第一外延层111和第二外延层112进行图案化时，可以对衬底100进行过刻蚀，使形成的鳍110中包括部分衬底材料。
在本申请实施例中，在衬底100上外延生成第一外延层111和第二外延层112之前，还可以在衬底100上形成应变缓冲层114，再在应变缓冲层上外延生成第一外延层111和第二外延层112。在对第一外延层111和第二外延层112进行图案化时，也可以同时对其下的应变缓冲层114进行刻蚀，因此形成的鳍中还包括应变缓冲层114。其中，应变缓冲层114的材料可以为硅锗，作为一种可能的实施方式，应变缓冲层114中锗的浓度范围为20％-75％。应变缓冲层114的厚度可以根据实际情况而定，例如其厚度范围可以是0.5-2.5um。
在S102中，在鳍110上形成介电层，且暴露出鳍110的沟道区域。
对于后栅工艺，可以在形成源漏区150后，在源漏区150上形成介电层120，该介电层120暴露出鳍110的沟道区域115，参考图8A和图8B所示。
具体的，可以先形成覆盖鳍110的沟道区域115的伪栅极130，以及伪栅极130侧壁上的侧墙140，参考图4A和图4B所示。再在伪栅极130两侧的鳍110中形成源漏区150，参考图5A和图5B所示。然后，覆盖伪栅极130两侧的鳍110，以形成介电层120，参考图7A和图7B所示。最后，去除伪栅极130，以暴露出鳍110的沟道区域115，参考图8A和图8B所示。
其中，伪栅极130所在区域为最终器件的栅极区，可以通过沉积和刻蚀形成覆盖鳍110的沟道区域115的伪栅极130，伪栅极130例如可以为多晶硅。所述侧墙140可以为单层或多层结构，可以由氮化硅、氧化硅、氮氧化硅、碳化硅、氟化物掺杂硅玻璃、低k电介质材料及其组合，和/或其他合适的材料形成。可以通过淀积侧墙材料，而后通过各向异性刻蚀工艺，形成侧墙140，参考图4A和图4B所示。
在形成伪栅极130和伪栅极130侧壁上的侧墙140后，可以在伪栅极130两侧的鳍110中形成源漏区150，参考图5A和图5B所示。具体的，可以采用离子注入、外延生长或其他合适的方式形成源漏区150，为了提高器件沟道区的载流子迁移率，在本实施例中，采用离子注入具有应力的源漏区150。
举例来说，对于NMOS器件，源漏区150生长的材料的晶格常数可以比沟道区的材料的晶格常数小，源漏区150为沟道提供张应力，从而提高沟道区载流子的迁移率，当鳍110最终为SiGe时，源漏区150可以为Si、更低Ge含量的SiGe或SiC等。对于PMOS器件，源漏区150生长的材料的晶格常数可以比沟道区的材料的晶格常数大，源漏区150为沟道提供压应力，从而提高沟道区载流子的迁移率，当鳍110最终为SiGe时，源漏区150可以为更高Ge含量的SiGe、Ge、GeSn或三五族材料。
在伪栅极130两侧的鳍110中形成源漏区150后，参考图7A和图7B所示，可以覆盖伪栅极130两侧的鳍110，以形成介电层120，介电层120可以对其下的鳍110起到保护作用。
具体的，介电层可以形成于鳍110的沟道区域之外的其他区域的顶部和侧壁，用于在之后的工艺中保护鳍110的沟道区域之外的其他区域。介电层可以通过合适的淀积方法淀积形成，淀积形成的介电层120覆盖各个鳍110以及隔离结构113，参考图6A和图6B所示。对淀积形成的介电层120进行平坦化，例如化学机械抛光(Chemical Mechanical Polish，CMP)以暴露伪栅极130，参考图7A和图7B所示。
介电层120的材料例如可以是未掺杂的氧化硅(SiO2)、掺杂的氧化硅(如硼硅玻璃、硼磷硅玻璃等)、氮化硅(Si3N4)或其他低k介质材料等。
在形成介电层120后，可以去除伪栅极130，以暴露出鳍110的沟道区域115，参考图8A和图8B所示。伪栅极130可以通过湿蚀刻和/或干蚀刻去除，从而暴露出鳍110的沟道区域115。
在S103中，进行氧化工艺，以使得第一外延层111完全氧化且第二外延层112部分氧化，同时使得第一外延层111中的锗扩散至所述第二外延层112中。
通过氧化工艺，可以对鳍110的沟道区域115的第一外延层111和第二外延层112进行氧化，参考图9A和图9B所示，第一外延层111可以被氧化形成锗基氧化物，第二外延层112可以被氧化形成氧化硅。在氧化工艺中，温度范围可以是600-850℃，时间范围为30-120分钟。
由于第一外延层111氧化速度大于第二外延层112的氧化速度，因此，在同样的氧化条件下，鳍110的沟道区域115中的第一外延层111被完全氧化时，第二外延层112可以只有部分被氧化。同时，在氧化过程中，鳍110的沟道区域115中的第一外延层111中的锗可以扩散至第二外延层112中，第二外延层112中被氧化的部分与扩散进入的锗形成硅锗的氧化物，第二外延层112中未被氧化的部分与扩散进入的锗形成硅锗。
可以理解的是，通过改变第一外延层111的厚度和第二外延层112的厚度，可以适度调整第二外延层112中未被氧化的部分的孔径，即调整第二外延层112中的硅锗的孔径。
为了进一步提高纳米线的迁移率，本申请实施例中，在进行氧化工艺后，可以进行热退火工艺，以便对第二外延层112进行缺陷修复处理。
其中，热退火工艺可以包括交替进行的第一热退火工艺和第二热退火工艺，第一热退火工艺和第二热退火工艺采用不同的工艺温度。具体的，第一热退火工艺的工艺温度范围可以为850-950℃，第二热退火工艺的工艺温度范围可以为600-750℃。第一热退火工艺和第二热退火工艺的时间可以根据实际情况而定，例如所述第一热退火工艺和所述第二热退火工艺的工艺时间范围为5-15分钟。第一热退火工艺和第二热退火工艺的交替次数也可以根据实际情况而定，例如可以是2-10次。
在S104中，去除氧化的第一外延层111以及部分氧化的第二外延层112，以未被去除的第二外延层112作为纳米线116，参考图10A和图10B所示。
在对鳍110的沟道区域115中的第一外延层111和第二外延层112进行氧化后，去除被氧化鳍110的沟道区域115中的第一外延层111，以及部分氧化的第二外延层112，形成空槽区，参考图10B所示，保留未被氧化的部分第二外延层112。由于保留的该部分第二外延层112未被氧化，且有锗扩散进入，因此，该部分第二外延层112的材料为硅锗，将该未被去除的硅锗作为纳米线116。
由于硅锗的孔径可以根据第一外延层111和第二外延层112的厚度确定，在形成纳米线116时，可以在不同的区域，采用不同的第一外延层111厚度和/或第二外延层112的厚度，从而形成不同孔径的纳米线116。
在S105中，形成包围纳米线的栅极160，参考图11A和图11B。
栅极160可以为金属栅极，可以为一层或多层结构，可以包括金属材料或多晶硅或他们的组合，金属材料例如Ti、TiAlx、TiN、TaNx、HfN、TiCx、TaCx等等。
当然，在形成栅极160之前，还可以形成包围纳米线的栅介质层，栅介质层可以为高k介质材料(例如，和氧化硅相比，具有高介电常数的材料)或其他合适的介质材料，高k介质材料例如铪基氧化物，HFO2、HfSiO、HfSiON、HfTaO、HfTiO等。
对于前栅工艺，可以在鳍110上形成包括鳍110的沟道区域的介电层，用于对沟道区域的第一外延层111和第二外延层112进行氧化工艺形成硅锗纳米线以及形成包围硅锗纳米线的栅极，在形成栅极后，去除该介电层，以便形成源漏区。硅锗纳米线、包围硅锗纳米线的栅极和源漏区的形成过程可以参考上述相应说明，在此不做赘述。
以上所述仅是本申请的优选实施方式，虽然本申请已以较佳实施例披露如上，然而并非用以限定本申请。任何熟悉本领域的技术人员，在不脱离本申请技术方案范围情况下，都可利用上述揭示的方法和技术内容对本申请技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本申请技术方案的内容，依据本申请的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰，均仍属于本申请技术方案保护的范围内。
Claims (10)
1.一种半导体器件的形成方法，其特征在于，包括：
在衬底上形成鳍，所述鳍包括交替层叠的第一外延层和第二外延层，所述第一外延层包括锗基膜层，所述第二外延层为硅层；
在所述鳍上形成介电层，且暴露出所述鳍的沟道区域；
进行氧化工艺，以使得所述第一外延层完全氧化且所述第二外延层部分氧化，同时使得所述第一外延层中的锗扩散至所述第二外延层中；
去除氧化的所述第一外延层以及部分氧化的所述第二外延层，以未被去除的所述第二外延层作为纳米线；
形成包围所述纳米线的栅极。
2.根据权利要求1所述的形成方法，其特征在于，所述锗基膜层为锗层，或锗层与硅锗层的叠层，或依次层叠的硅锗层、锗层和硅锗层。
3.根据权利要求1所述的形成方法，其特征在于，在所述鳍上形成介电层，且暴露出所述鳍的沟道区域，包括：
形成覆盖所述鳍的沟道区域的伪栅极，以及所述伪栅极侧壁上的侧墙；
在所述伪栅极两侧的鳍中形成源漏区；
覆盖所述伪栅极两侧的鳍，以形成介电层；
去除所述伪栅极，以暴露出所述鳍的沟道区域。
4.根据权利要求1所述的形成方法，其特征在于，所述鳍还包括：
在所述衬底与交替层叠的第一外延层和第二外延层之间的应变缓冲层。
5.根据权利要求4所述的形成方法，其特征在于，所述应变缓冲层的材料为硅锗。
6.根据权利要求5所述的形成方法，其特征在于，所述应变缓冲层中锗的浓度范围为20％-75％。
7.根据权利要求5所述的形成方法，其特征在于，所述应变缓冲层的厚度范围为0.5-2.5um。
8.根据权利要求1所述的形成方法，其特征在于，在进行氧化工艺之后，去除氧化的所述第一外延层以及部分氧化的所述第二外延层之前，还包括：
进行热退火工艺。
9.根据权利要求8所述的形成方法，其特征在于，所述热退火工艺包括交替进行的第一热退火工艺和第二热退火工艺，所述第一热退火工艺和第二热退火工艺采用不同的工艺温度。
10.根据权利要求9所述的形成方法，其特征在于，所述第一热退火工艺的工艺温度范围为850-950℃，所述第二热退火工艺的工艺温度范围为600-750℃，所述第一热退火工艺和所述第二热退火工艺的工艺时间范围为5-15分钟、交替次数为2-10次。
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