CN110729248A - 一种堆叠纳米线或片cmos器件制备方法 - Google Patents

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Abstract

本发明公开了一种堆叠纳米线或片CMOS器件制备方法，包括以下步骤：提供半导体衬底，其包括N阱区和P阱区；在半导体衬底上制备纳米线或片沟道；在纳米线或片沟道上形成栅极介质层，并在N阱区和P阱区的栅极介质层上依次形成第一金属层、第二金属层和第三金属层；高选择比去除P阱区形成的第一金属栅极，并去除N阱区的栅极介质层上形成的第三金属层；在N阱区的第二金属层上，以及P阱区的栅极介质层上依次形成第四金属层、第五金属层和第六金属层；在第六金属层的上沉积第七金属层；能够在较小的范围内完成栅极介质层和第一金属栅极或第二金属栅极的填充；并且，第一金属栅极和第二金属栅极的制备材料不同，能够满足NMOS、PMOS器件不同性能的需要。

Description

一种堆叠纳米线或片CMOS器件制备方法
技术领域
本发明涉及半导体制备技术领域，具体涉及一种堆叠纳米线或片CMOS（互补金属氧化物半导体）器件制备方法。
背景技术
随着半导体技术的发展，具有更高性能和更强功能的集成电路要求更大的元件密度，而且各个部件、元件之间或各个元件自身的尺寸、大小和空间也需要进一步缩小；当器件特征尺寸进入到5纳米及以下技术节点，堆叠纳米线或片器件成为了重要的候选者，并且由于高K栅介质在同样等效氧化物厚度(EOT)下有较厚的物理厚度，可以大幅度降低栅隧穿漏电流，以及金属栅具有不仅能消除多晶硅栅的耗尽效应，减小栅电阻，还能消除硼穿透，提高器件可靠性的优点。
但是堆叠纳米线或片之间的间距一般仅有10至20nm，如何在该较小的范围内完成不同高K /金属栅材料的填充，并获得合适的阈值成为了主要挑战之一。
发明内容
为了克服现有堆叠纳米线或片CMOS器件制备方法，难以在较小的范围内完成不同高K /金属栅材料的填充，并获得合适的阈值的技术问题，本发明提供一种堆叠纳米线或片CMOS器件制备方法。
本发明的堆叠纳米线或片CMOS器件制备方法，包括以下步骤：
提供半导体衬底，半导体衬底包括N阱区和P阱区；
在所述半导体衬底上制备纳米线或片沟道；
在纳米线或片沟道上形成栅极介质层，并在N阱区和P阱区的栅极介质层上形成第一金属栅极，其中，第一金属栅极包括第一金属层、第二金属层和第三金属层；
高选择比去除P阱区的栅极介质层上形成的第一金属栅极，并高选择比去除N阱区的栅极介质层上形成的第三金属层；
在N阱区的第二金属层上，以及P阱区的栅极介质层上形成第二金属栅极；其中，第二金属栅极包括第四金属层、第五金属层和第六金属层；
在第六金属层的上沉积第七金属层。
优选地，在半导体衬底上制备纳米线或片沟道的步骤包括：
在半导体衬底上形成交替堆叠的牺牲层和外延层；
刻蚀外延层、牺牲层和半导体衬底，沿第一方向，形成突出于N阱区的若干第一鳍片结构，以及突出于P阱区的若干第二鳍片结构；
沿第二方向，在若干第一鳍片结构和第二鳍片结构上形成牺牲栅，以及牺牲栅的侧墙；
在第一鳍片结构和第二鳍片结构上刻蚀并生长源漏区材料，形成源区和漏区；其中，源漏区材料分别位于沿第一方向上的牺牲栅的两侧；
在已形成的结构上沉积氧化介质层，并对氧化介质层进行平坦化处理；
去除牺牲栅；并去除栅极区域内的牺牲层，形成纳米线或片沟道。
优选地，在半导体衬底上制备纳米线或片沟道的步骤还可以为：
刻蚀半导体衬底，在N阱区沿第一方向形成若干带凹口结构的第一鳍片结构，在P阱区沿第一方向形成若干带凹口结构的第二鳍片结构；
沿第二方向，在若干第一鳍片结构和第二鳍片结构上形成牺牲栅，以及牺牲栅的侧墙；
在第一鳍片结构和第二鳍片结构上刻蚀并生长源漏区材料，形成源区和漏区；其中，源漏区材料分别位于沿第一方向上的牺牲栅的两侧；
去除牺牲栅；
氧化第一鳍片结构和第二鳍片结构，形成氧化物；并去除氧化物，形成纳米线或片沟道。
优选地，在形成若干第一鳍片结构和第二鳍片结构后，并在形成牺牲栅前；在若干第一鳍片结构之间，若干第二鳍片结构之间，以及第一鳍片结构与第二鳍片结构之间形成浅沟道隔离。
优选地，栅极介质层为高介电常数层，高介电常数层为HfO2（二氧化铪）、Al2O3（三氧化二铝）、HfLaO（N）（铪镧氧（氮））、HfSiON（铪硅氧氮） 、Al2O3/HfO2中的任意一种；高介电常数层的层厚为1至2.5nm。
优选地，第一金属层为TiN（氮化钛），第一金属层的层厚为：1至3nm；
第二金属层为TaN（氮化钽），第二金属层的层厚为：0.5至2nm；
第三金属层为TiN，第三金属层的层厚为：2至10nm。
优选地，采用原子层沉积工艺或金属有机物化学气相沉积工艺在P阱区和N阱区的栅极介质层的上依次沉积第一金属层、第二金属层和第三金属层。
优选地，第四金属层为TiN，第四金属层的层厚为：1至4nm；
第五金属层为TiAl（钛铝合金），第五金属层的层厚为：2至6nm；
第六金属层为TiN，第六金属层的层厚为：1至8nm。
优选地，采用原子层沉积工艺或物理气相沉积工艺在N阱区的第二金属层上，以及P阱区的栅极介质层的上依次沉积第四金属层、第五金属层和第六金属层。
优选地，高选择比去除P阱区的栅极介质层上的第一金属层、第二金属层和第三金属层的步骤包括：
在N阱区的第三金属层上形成光刻胶掩膜；
采用SF6（六氟化硫）基气体去除P阱区的栅极介质层上的第一金属层、第二金属层和第三金属层；
采用O3等离子去除N阱区的第三金属层上的光刻胶掩膜。
优选地，高选择比去除P阱区的栅极介质层上的第一金属层、第二金属层和第三金属层的步骤包括：
在P阱区和N阱区的第三金属层上沉积硬掩膜层；并采用光刻工艺在N阱区的硬掩膜层上形成光刻胶掩膜；
采用刻蚀工艺，去除P阱区的第三金属层上的硬掩膜层；
采用O3等离子去除N阱区的第三金属层上的光刻胶掩膜；
采用BCl3（三氯化硼）基气体去除P阱区的栅极介质层上的第一金属层、第二金属层和第三金属层；
去除N阱区的第三金属层上的硬掩膜层。
优选地，硬掩膜层为SiN（氮化硅）、SiO2（二氧化硅）、非晶硅或非晶碳中的任意一种。
优选地，在采用BCl3基气体去除P阱区的栅极介质层上的第三金属层、第二金属层，以及半层第一金属层后，并在去除N阱区的第三金属层上的硬掩膜层前，采用APM溶液去除P阱区的栅极介质层上的剩余半层第一金属层。
优选地，采用APM溶液去除N阱区的栅极介质层上的第三金属层。
优选地，第七金属层为W（钨）。
综上所述，本发明提供的堆叠纳米线或片CMOS器件制备方法，在纳米线或片沟道上形成栅极介质层后，先在N阱区和P阱区的栅极介质层上形成第一金属栅极，再高选择比去除P阱区的栅极介质层上形成的第一金属栅极，以及高选择比去除N阱区的栅极介质层上形成的第三金属层，将需要去除的材料完全去除，不会残留或造成其他结构损伤，且不会影响后续第二金属栅极的形成，以实现在较小的范围内完成栅极介质层和第一金属栅极或第二金属栅极的填充；并且，第一金属栅极和第二金属栅极的制备材料不同，能够满足NMOS（N型金属-氧化物-半导体）、PMOS（P型金属-氧化物-半导体）器件不同性能的需要。
附图说明
图1是本发明涉及的堆叠纳米线或片CMOS器件制备方法流程图；
图2是本发明涉及的半导体衬底结构示意图；
图3是形成鳍片结构和浅沟道隔离后结构示意图；
图4是形成牺牲栅和侧墙后结构示意图；
图5是形成堆叠纳米线或片和纳米线或片沟道后结构示意图；
图6是形成第一金属层、第二金属层和第三金属层后结构剖视图；
图7是去除掉P阱区栅极介质层上的第一金属层、第二金属层和第三金属层后结构剖视图；图8是形成第四金属层、第五金属层和第六金属层后结构剖视图；
图9是N阱区的纳米线或片沟道上结构放大图；
图10是P阱区的纳米线或片沟道上结构放大图。
其中，1为半导体衬底，100为N阱区，101为P阱区；2为牺牲栅，3为侧墙，4为第一堆叠纳米线或片，5为第二堆叠纳米线或片，6为纳米线或片沟道，7为栅极介质层，8为第一金属层，9为第二金属层，10为第三金属层，11为第四金属层，12为第五金属层，13为第六金属层，14为第一鳍片结构，15为第二鳍片结构，16为浅沟道隔离。
具体实施方式
下面结合附图说明根据本发明的具体实施方式。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是，本发明还可以采用其他不同于在此描述的其他方式来实施，因此，本发明并不限于下面公开的具体实施例的限制。
为了克服现有堆叠纳米线或片CMOS器件制备方法，难以在较小的范围内完成不同高K /金属栅材料的填充，并获得合适的阈值的技术问题，本发明提供一种堆叠纳米线或片CMOS器件制备方法。
具体地，本发明所述的堆叠纳米线或片CMOS器件制备方法，如图1所示，包括以下步骤：
S1、提供半导体衬底1，半导体衬底1包括N阱区100和P阱区101，具体结构如图2所示；
本步骤中，半导体衬底1可以为硅衬底、SOI衬底等满足要求的任意一种衬底。
S2、在半导体衬底1上制备纳米线或片沟道6；
其中，具体地，在半导体衬底1上制备纳米线或片沟道6的步骤包括：
S211、在半导体衬底1上形成交替堆叠的牺牲层和外延层；
本步骤中，可以采用减压外延或分子束外延工艺，先在半导体衬底1上外延生长一层牺牲层，然后在牺牲层上外延生长一层外延层，根据具体工况，还可在半导体衬底1上外延两层或多层，由牺牲层和外延层交替堆叠的叠层；其中，外延层的制备材料可为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟中的任意一种、其层厚为5至25nm；牺牲层的制备材料为不同于外延层的，且易于后续去除的材料；其层厚为5至25nm；为便于后续牺牲层的进一步去除，在牺牲层中，锗的质量百分比为5%至100%。
需要说明的是，叠层的数量影响后续纳米线或片沟道6的数量，举例而言，若在半导体衬底1上外延两层由牺牲层和外延层组成的叠层，且分别在N阱区100、P阱区101形成一个鳍片结构，则分别在N阱区100、P阱区101形成的纳米线或片沟道6数量为2根。
S212、刻蚀外延层、牺牲层和半导体衬底1，沿第一方向，形成突出于N阱区100的若干第一鳍片结构14，以及突出于P阱区101的若干第二鳍片结构15；
本步骤中，可以采用干法各向异性刻蚀外延层、牺牲层和半导体衬底1，以沿第一方向，形成突出于N阱区100的若干第一鳍片结构14，以及突出于P阱区101的若干第二鳍片结构15；其中，第一方向可以为定义的任一方向。
S213、沿第二方向，在若干第一鳍片结构14和第二鳍片结构15上形成牺牲栅2，以及牺牲栅2的侧墙3；
本步骤中，第二方向可与第一方向垂直，还可以根据实际工况设置第一方向与第二方向之间的夹角；具体地，先沿第二方向，在若干第一鳍片结构14和第二鳍片结构15上沉积牺牲栅2的栅极材料，其中，栅极材料可以为多晶硅；然后可以采用湿法刻蚀或干法刻蚀工艺，刻蚀栅极材料形成牺牲栅2；再沉积侧墙3的侧墙材料，之后可以采用湿法刻蚀或干法刻蚀工艺，刻蚀侧墙材料形成侧墙3。
S214、在第一鳍片结构14和第二鳍片结构15上刻蚀并生长源漏区材料，形成源区和漏区；其中，源漏区材料分别位于沿第一方向上的牺牲栅2的两侧；
本步骤中，先刻蚀牺牲栅2两侧的第一鳍片结构14和第二鳍片结构15，形成凹陷区；然后在第二鳍片结构15上沉积保护材料；再在牺牲栅2两侧的第一鳍片结构14的凹陷区生长源漏区材料，形成PMOS的源区和漏区；再去除第二鳍片结构15上的保护材料，并在第一鳍片结构14上沉积保护材料，之后在牺牲栅2两侧的第二鳍片结构15的凹陷区生长源漏区材料，形成NMOS的源区和漏区。
需要说明的是，也可以先生长NMOS的源区和漏区，再生长PMOS的源区和漏区。
S215、在已形成的结构上沉积氧化介质层，并对氧化介质层进行平坦化处理；
本步骤中，在已形成的结构上沉积一层氧化介质层，其中，氧化介质层可以为SiO2，其沉积的厚度应足以埋入突出的牺牲栅2；之后采用化学机械抛光等工艺对氧化介质层进行平坦化，以露出牺牲栅2的顶部。
S216、去除牺牲栅2；并去除栅极区域内的牺牲层，形成纳米线或片沟道6。
本步骤中，具体去除牺牲栅2的工艺可以采用干法或湿法刻蚀工艺，在此不作限制；去除牺牲栅2后，露出了栅极区域内由牺牲层和外延层交替构成的叠层，再选择性去除露出的牺牲层，即形成纳米线或片沟道6。
在其他可选实施例中，在半导体衬底1上制备纳米线或片沟道6的步骤还可以为：
S221、刻蚀半导体衬底1，在N阱区100沿第一方向形成若干带凹口结构的第一鳍片结构14，在P阱区101沿第一方向形成若干带凹口结构的第二鳍片结构15，具体结构参见图3；
本步骤中，可以采用各向异性刻蚀半导体衬底1，沿第一方向生成鳍片结构，其中，鳍片结构包括N阱区100的第一鳍片结构14和P阱区101的第二鳍片结构15；之后利用等离子体保护鳍片结构的表面，在采用各向同性等离子体刻蚀形成凹口结构。
需要说明的是，上述刻蚀步骤中在第一鳍片结构14和第二鳍片结构15上形成的凹口结构的数量与后续生成的堆叠纳米线或片的数量对应。
S222、沿第二方向，在若干第一鳍片结构14和第二鳍片结构15上形成牺牲栅2，以及牺牲栅2的侧墙3，具体结构参见图4；
S23、在第一鳍片结构14和第二鳍片结构15上刻蚀并生长源漏区材料，形成源区和漏区；其中，源漏区材料分别位于沿第一方向上的牺牲栅2的两侧；
S24、去除牺牲栅2；
需要说明的是，步骤S222至步骤S224，与步骤213至步骤215，以及步骤S216中去除牺牲栅2的操作，大致相同，在此不再赘述。
S25、氧化第一鳍片结构14和第二鳍片结构15，形成氧化物；并去除氧化物，形成纳米线或片沟道6，形成的具体结构参见图5。
本步骤中，通过氧化和去除氧化物后，鳍片结构上凹陷的部位被氧化去除掉，留下多根线状的堆叠纳米线或片和纳米线或片沟道6，其中，堆叠纳米线或片包括：在N阱区100形成的第一堆叠纳米线或片4，以及在P阱区101形成的第二堆叠纳米线或片5；对鳍片结构进行氧化和去除氧化物的工艺参数的设置与后续生成的堆叠纳米线或片的直径相关，具体地，氧化时间越长则生成的堆叠纳米线或片的直径越小，故可以通过设置氧化的工艺参数来控制需要生成的堆叠纳米线或片的直径。
进一步地，在形成若干第一鳍片结构14和第二鳍片结构15后，即在步骤S212后，且在步骤S213前；或，在步骤S221后，且在步骤S222前；在若干第一鳍片结构14之间，若干第二鳍片结构15之间，以及第一鳍片结构14与第二鳍片结构15之间形成浅沟道隔离16；其中，浅沟道隔离16的材料可为SiN、Si3N4、SiO2或SiCO，以在相应结构之间形成绝缘结构。
在此，需要指出的是，可以通过多种方式来形成上述结构。如何形成上述结构并非本发明的主要特征所在，因此在本说明书中，只对其进行简要地介绍，以便本领域普通技术人员能够容易地实施本发明。本领域普通技术人员完全可以设想别的方式来制作上述结构。
S3、在纳米线或片沟道6上形成栅极介质层7，并在N阱区100和P阱区101的栅极介质层7上形成第一金属栅极，其中，第一金属栅极包括第一金属层8、第二金属层9和第三金属层10；
本步骤中，先在纳米线或片沟道6上形成栅极介质层7，优选地，栅极介质层7为高介电常数层，具体地，高介电常数层可以为HfO2、Al2O3、HfLaO（N）、HfSiON 、Al2O3/HfO2中的任意一种；高介电常数层的层厚为1至2.5nm；之后采用原子层沉积工艺或金属有机物化学气相沉积工艺，在P阱区101和N阱区100的栅极介质层7的上依次沉积第一金属层8、第二金属层9和第三金属层10；其中，优选地，第一金属层8为TiN，第一金属层8的层厚为：1至3nm；第二金属层9为TaN，第二金属层9的层厚为：0.5至2nm；第三金属层10为TiN，第三金属层10的层厚为：2至10nm，具体结构参见图6。
S4、高选择比去除P阱区101的栅极介质层7上形成的第一金属栅极，并高选择比去除N阱区100的栅极介质层7上形成的第三金属层10；
其中，具体地，高选择比去除P阱区101的栅极介质层7上的第一金属层8、第二金属层9和第三金属层10的步骤包括：
S411、在N阱区100的第三金属层10上形成光刻胶掩膜；
S412、采用SF6基气体去除P阱区101的栅极介质层7上的第一金属层8、第二金属层9和第三金属层10；
本步骤中，采用SF6基气体可以实现直接高选择比的去除P阱区101的栅极介质层7上的第一金属栅极，避免第一金属层8残留，导致无法在较小的堆叠纳米线或片间距内实现不同栅极介质层7和金属栅极的形成。
S413、采用O3等离子去除N阱区100的第三金属层10上的光刻胶掩膜，形成的结构参见图7。
在其他可选实施例中，高选择比去除P阱区101的栅极介质层7上的第一金属层8、第二金属层9和第三金属层10的步骤还可以为：
S421、在P阱区101和N阱区100的第三金属层10上沉积硬掩膜层；并采用光刻工艺在N阱区100的硬掩膜层上形成光刻胶掩膜；
其中，优选地，硬掩膜层为SiN、SiO2、非晶硅或非晶碳中的任意一种；硬掩膜层的厚度可以根据具体工况设置。
S422、采用刻蚀工艺，去除P阱区101的第三金属层10上的硬掩膜层；
本步骤中，若硬掩膜层的材料为非晶硅，可以采用NH4OH溶液将硬掩膜层完全去除，并且不会损伤金属栅极和高介电常数层，以保证实现对其他金属栅极和高介电常数层的选择比。
S423、采用O3等离子去除N阱区100的第三金属层10上的光刻胶掩膜；
S424、采用BCl3基气体去除P阱区101的栅极介质层7上的第一金属层8、第二金属层9和第三金属层10；
采用上述技术方案，相比于上一实施例直接采用光刻胶工艺，本实施例在N阱区100的第三金属层10上沉积硬掩膜层，可防止采用O3等离子去除光刻胶掩膜时，造成N阱区100的第三金属层TiN表面氧化，从而影响后续采用湿法腐蚀去除N阱区100的第三金属层10的效果；进一步确保能够将N阱区100的第三金属层10去除完全，以更好地实现在有限范围内对NMOS、PMOS中不同金属栅极的制备。
S425、去除N阱区100的第三金属层10上的硬掩膜层。
在其他可选实施例中，在执行步骤S424，去除P阱区101的栅极介质层7上的第三金属层10、第二金属层9，以及半层第一金属层8后，并在进行步骤S425之前，采用APM溶液去除掉P阱区101栅极介质层7上的剩余半层第一金属层TiN，可进一步确保完全对P阱区101的栅极介质层7上的第一金属层8进行完全去除，并提高对栅极介质层7的高选择比。
需要说明的是，上述步骤是采用BCl3基气体去除P阱区101的栅极介质层7上的第三金属层10、第二金属层9，以及半层第一金属层8，再采用APM溶液去除掉P阱区101栅极介质层7上的剩余半层第一金属层TiN，以提高对栅极介质层7的高选择比；可以想到的是，还可以在采用BCl3基气体去除P阱区101的栅极介质层7上的三分之一、三分之二等部分第一金属层TiN，再采用APM溶液对剩余的部分第一金属层8进行完全去除，并不限于上述的半层。
进一步地，在去除掉N阱区100的第三金属层10上的光刻胶掩膜后，或者在，去除N阱区100的第三金属层10上的硬掩膜层后，即在步骤S413，或步骤S425后；N阱区100的栅极介质层7上形成的第三金属层10露出，可采用APM溶液高选择比地将其去除，并停止在第二金属层TaN上，不会对第二金属层9造成损伤。
S5、在N阱区100的第二金属层9上，以及P阱区101的栅极介质层7上形成第二金属栅极；其中，第二金属栅极包括第四金属层11、第五金属层12和第六金属层13，具体结构参见图8至图10；
本步骤中，采用原子层沉积工艺或物理气相沉积工艺在N阱区100的第二金属层9上，以及P阱区101的栅极介质层7的上依次沉积第四金属层11、第五金属层12和第六金属层13；其中，优选地，第四金属层11为TiN，第四金属层11的层厚为：1至4nm；第五金属层12为TiAl，第五金属层12的层厚为：2至6nm；第六金属层13为TiN，第六金属层13的层厚为：1至8nm；NMOS、PMOS器件具备不同的金属栅极，满足不同器件性能的需要。
S6、在第六金属层13的上沉积第七金属层。
本步骤中，在已形成的结构上沉积第七金属层；其中，优选地，第七金属层为W，并对其进行平坦化工艺，使第七金属层的顶部与侧墙3的顶部齐平。
下面给出本发明的一个具体实施例：
提供硅衬底，硅衬底包括N阱区100和P阱区101。
在硅衬底上，采用减压外延生长工艺，形成一层材料为锗化硅、层厚为20nm的牺牲层，并在牺牲层上外延生长一层材料为硅、层厚为20nm的外延层；然后再形成一层由上述的牺牲层和外延层形成的叠层；其中，牺牲层中锗的质量百分比为30%。
采用各向异性刻蚀外延层、牺牲层和半导体衬底1，沿第一方向生成N阱区100的第一鳍片结构14和P阱区101的第二鳍片结构15。
在第一鳍片结构14之间，第二鳍片结构15之间，以及第一鳍片结构14与第二鳍片结构15之间形成SiO2材料的浅沟道隔离16。
沿垂直于第一方向的第二方向上，在鳍片结构上沉积栅极材料多晶硅，然后采用湿法刻蚀，刻蚀栅极材料形成牺牲栅2；再沉积侧墙3的侧墙材料，之后可以采用湿法刻蚀，刻蚀侧墙材料形成侧墙3。
刻蚀牺牲栅2两侧的第一鳍片结构14和第二鳍片结构15，形成凹陷区；然后在第二鳍片结构15上沉积保护材料；再在位于牺牲栅2两侧的第一鳍片结构14的凹陷区生长源漏区材料，形成PMOS的源区和漏区；再去除第二鳍片结构15上的保护材料，并在第一鳍片结构14上沉积保护材料，之后在位于牺牲栅2两侧的第二鳍片结构15的凹陷区生长源漏区材料，形成NMOS的源区和漏区。
在已形成的结构上沉积材料为SiO2的氧化介质层，并对氧化介质层进行平坦化处理，直至露出牺牲栅2的顶部，并采用湿法刻蚀工艺去除牺牲栅2，露出栅极区域内的牺牲层和外延层；然后去除牺牲层，形成纳米线或片沟道6。
在纳米线或片沟道6上形成材料为HfO2、层厚为1.8nm的高介电常数层；之后采用原子层沉积工艺，在P阱区101和N阱区100的栅极介质层7的上依次沉积材料为TiN、层厚为2nm的第一金属层8，材料为TaN、层厚为1nm的第二金属层9，以及材料为TiN、层厚为3nm的第三金属层10。
在P阱区101和N阱区100的第三金属层10上沉积材料为非晶硅的硬掩膜层；并采用光刻工艺在N阱区100的硬掩膜层上形成光刻胶掩膜；
采用NH4OH溶液，去除P阱区101的第三金属层10上的硬掩膜层；之后采用O3等离子去除N阱区100的第三金属层10上的光刻胶掩膜；再采用BCl3基气体完全去除P阱区101的栅极介质层7上的第一金属层8、第二金属层9和第三金属层10；
然后采用NH4OH溶液去除N阱区100的第三金属层10上的硬掩膜层。
采用APM溶液高选择比的将N阱区100的第三金属层10去除，并停止在第二金属层TaN上；并采用原子层沉积工艺在N阱区100的第二金属层TaN上，以及P阱区101的栅极介质层7的上依次沉积材料为TiN、层厚为2nm的第四金属层11，材料为TiAl、层厚为3nm的第五金属层12，以及材料为TiN、层厚为3nm的第六金属层13。
在已形成的结构上沉积材料为W的第七金属层，并对其进行平坦化工艺，使第七金属层的顶部与侧墙3的顶部齐平。
综上所述，本发明提供的堆叠纳米线或片CMOS器件制备方法，在纳米线或片沟道6上形成栅极介质层7后，先在N阱区100和P阱区101的栅极介质层7上形成第一金属栅极，再高选择比去除P阱区101的栅极介质层7上形成的第一金属栅极，以及高选择比去除N阱区100的栅极介质层7上形成的第三金属层10，将需要去除的材料完全去除，不会残留或造成其他结构损伤，且不会影响后续第二金属栅极的形成，以实现在较小的范围内完成栅极介质层7和第一金属栅极或第二金属栅极的填充；并且，第一金属栅极和第二金属栅极的制备材料不同，能够满足NMOS、PMOS器件不同性能的需要。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (15)

1.一种堆叠纳米线或片CMOS器件制备方法，其特征在于，包括以下步骤：
提供半导体衬底，所述半导体衬底包括N阱区和P阱区；
在所述半导体衬底上制备纳米线或片沟道；
在所述纳米线或片沟道上形成栅极介质层，并在所述N阱区和P阱区的栅极介质层上形成第一金属栅极，其中，所述第一金属栅极包括第一金属层、第二金属层和第三金属层；
高选择比去除所述P阱区的栅极介质层上形成的所述第一金属栅极，并高选择比去除所述N阱区的栅极介质层上形成的第三金属层；
在所述N阱区的第二金属层上，以及所述P阱区的栅极介质层上形成第二金属栅极；其中，所述第二金属栅极包括第四金属层、第五金属层和第六金属层；
在所述第六金属层的上沉积第七金属层。
2.根据权利要求1所述的堆叠纳米线或片CMOS器件制备方法，其特征在于，在所述半导体衬底上制备所述纳米线或片沟道的步骤包括：
在所述半导体衬底上形成交替堆叠的牺牲层和外延层；
刻蚀所述外延层、牺牲层和半导体衬底，沿第一方向，形成突出于所述N阱区的若干第一鳍片结构，以及突出于所述P阱区的若干第二鳍片结构；
沿第二方向，在若干所述第一鳍片结构和第二鳍片结构上形成所述牺牲栅，以及所述牺牲栅的侧墙；
在所述第一鳍片结构和第二鳍片结构上刻蚀并生长源漏区材料，形成源区和漏区；其中，所述源漏区材料分别位于沿所述第一方向上的所述牺牲栅的两侧；
在已形成的结构上沉积氧化介质层，并对所述氧化介质层进行平坦化处理；
去除所述牺牲栅；并去除栅极区域内的所述牺牲层，形成所述纳米线或片沟道。
3.根据权利要求1所述的堆叠纳米线或片CMOS器件制备方法，其特征在于，在所述半导体衬底上制备所述纳米线或片沟道的步骤包括：
刻蚀所述半导体衬底，在所述N阱区沿第一方向形成若干带凹口结构的第一鳍片结构，在所述P阱区沿所述第一方向形成若干带凹口结构的第二鳍片结构；
沿第二方向，在若干所述第一鳍片结构和第二鳍片结构上形成所述牺牲栅，以及所述牺牲栅的侧墙；
在所述第一鳍片结构和第二鳍片结构上刻蚀并生长源漏区材料，形成源区和漏区；其中，所述源漏区材料分别位于沿所述第一方向上的所述牺牲栅的两侧；
去除所述牺牲栅；
氧化所述第一鳍片结构和第二鳍片结构，形成氧化物；并去除所述氧化物，形成所述纳米线或片沟道。
4.根据权利要求2或3所述的堆叠纳米线或片CMOS器件制备方法，其特征在于，在形成若干所述第一鳍片结构和第二鳍片结构后，并在形成所述牺牲栅前；在若干所述第一鳍片结构之间，若干所述第二鳍片结构之间，以及所述第一鳍片结构与第二鳍片结构之间形成浅沟道隔离。
5.根据权利要求4所述的堆叠纳米线或片CMOS器件制备方法，其特征在于，所述栅极介质层为高介电常数层，所述高介电常数层为HfO2、Al2O3、HfLaO（N）、HfSiON 、Al2O3/HfO2中的任意一种；所述高介电常数层的层厚为1至2.5nm。
6.根据权利要求4所述的堆叠纳米线或片CMOS器件制备方法，其特征在于，所述第一金属层为TiN，所述第一金属层的层厚为：1至3nm；
所述第二金属层为TaN，所述第二金属层的层厚为：0.5至2nm；
所述第三金属层为TiN，所述第三金属层的层厚为：2至10nm。
7.根据权利要求6所述的堆叠纳米线或片CMOS器件制备方法，其特征在于，采用原子层沉积工艺或金属有机物化学气相沉积工艺在所述P阱区和N阱区的栅极介质层的上依次沉积所述第一金属层、第二金属层和第三金属层。
8.根据权利要求6所述的堆叠纳米线或片CMOS器件制备方法，其特征在于，所述第四金属层为TiN，所述第四金属层的层厚为：1至4nm；
所述第五金属层为TiAl，所述第五金属层的层厚为：2至6nm；
所述第六金属层为TiN，所述第六金属层的层厚为：1至8nm。
9.根据权利要求8所述的堆叠纳米线或片CMOS器件制备方法，其特征在于，采用原子层沉积工艺或物理气相沉积工艺在所述N阱区的第二金属层上，以及所述P阱区的栅极介质层的上依次沉积所述第四金属层、第五金属层和第六金属层。
10.根据权利要求4所述的堆叠纳米线或片CMOS器件制备方法，其特征在于，高选择比去除所述P阱区的栅极介质层上的所述第一金属层、第二金属层和第三金属层的步骤包括：
在所述N阱区的第三金属层上形成光刻胶掩膜；
采用SF6基气体去除所述P阱区的栅极介质层上的所述第一金属层、第二金属层和第三金属层；
采用O3等离子去除所述N阱区的第三金属层上的所述光刻胶掩膜。
11.根据权利要求4所述的堆叠纳米线或片CMOS器件制备方法，其特征在于，高选择比去除所述P阱区的栅极介质层上的所述第一金属层、第二金属层和第三金属层的步骤包括：
在所述P阱区和N阱区的所述第三金属层上沉积硬掩膜层；并采用光刻工艺在所述N阱区的所述硬掩膜层上形成光刻胶掩膜；
采用刻蚀工艺，去除所述P阱区的第三金属层上的所述硬掩膜层；
采用O3等离子去除所述N阱区的第三金属层上的所述光刻胶掩膜；
采用BCl3基气体去除所述P阱区的栅极介质层上的所述第一金属层、第二金属层和第三金属层；
去除所述N阱区的第三金属层上的所述硬掩膜层。
12.根据权利要求11所述的堆叠纳米线或片CMOS器件制备方法，其特征在于，所述硬掩膜层为SiN、SiO2、非晶硅或非晶碳中的任意一种。
13.根据权利要求11所述的堆叠纳米线或片CMOS器件制备方法，其特征在于，在采用BCl3基气体去除所述P阱区的栅极介质层上的所述第三金属层、第二金属层，以及半层所述第一金属层后；并在去除所述N阱区的第三金属层上的所述硬掩膜层前，采用APM溶液去除所述P阱区的栅极介质层上的剩余半层所述第一金属层。
14.根据权利要求4所述的堆叠纳米线或片CMOS器件制备方法，其特征在于，采用APM溶液去除所述N阱区的栅极介质层上的所述第三金属层。
15.根据权利要求4所述的堆叠纳米线或片CMOS器件制备方法，其特征在于，所述第七金属层为W。
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