CN115841983A - 半导体结构及其形成方法 - Google Patents

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洪昕扬
戴玮萱
江宗育
陈隆
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Abstract

根据本申请的实施例，提供了半导体结构及其形成方法。根据本公开的半导体结构包括：衬底，包括第一区域和与第一区域相邻的第二区域；第一鳍，设置在第一区域上方；第二鳍，设置在第二区域上方；第一源极/漏极部件，设置在第一鳍上方；第二源极/漏极部件，设置在第二鳍上方；以及隔离结构，设置在第一鳍和第二鳍之间。隔离结构具有突出在隔离结构的其余部分之上的突起部件，并且突起部件设置在第一鳍和第二鳍之间。

Description

半导体结构及其形成方法
技术领域
本申请的实施例涉及半导体结构及其形成方法。
背景技术
半导体集成电路(IC)工业经历了快速增长。IC材料和设计的技术进步产生了多代IC，其中，每一代都具有比先前一代更小且更复杂的电路。在IC发展过程中，功能密度(即每芯片面积上互连器件的数量)通常增大了而几何尺寸(即，使用制造工艺可以做出的最小的元件(或线))减小了。这种规模缩小工艺通常通过增加产量效率和降低相关成本来提供很多益处。这种按比例缩小工艺也增大了加工和制造IC的复杂度。
例如，随着集成电路(IC)技术朝着更小的技术节点发展，已经引入了多栅极器件，以通过增加栅极-沟道耦合、减小截止状态电流和减小短沟道效应(SCE)来改善栅极控制。多栅极器件通常是指具有栅极结构或其部分设置在沟道区域的多于一侧上方的器件。鳍式场效应晶体管(FinFET)和全环栅(GAA)晶体管是多栅极器件的示例，这些器件已成为高性能和低泄漏应用的流行和有希望的候选者。FinFET的升高的沟道在多于一侧上被栅极围绕(例如，栅极围绕从衬底延伸的半导体材料“鳍”的顶部和侧壁)。与平面晶体管相比，这种配置提供了对沟道的更好控制，并大大降低了SCE(特别是通过减少亚阈值泄漏(即，处于“截止”状态的FinFET的源极和漏极之间的耦合))。GAA晶体管的栅极结构可以部分或全部围绕沟道区域延伸，以提供对两侧或更多侧沟道区域的访问。GAA晶体管的沟道区域可以由纳米线、纳米片、其他纳米结构和/或其他合适的结构形成。沟道区域的形状也给GAA晶体管命名，诸如纳米线晶体管或纳米片晶体管。在一些情况下，GAA晶体管也可以称为多桥沟道(MBC)晶体管。
不同导电类型的多栅极器件可以并排放置在半导体器件中。为了提高性能，不同导电类型的多栅极器件可以包括单独形成的不同源极/漏极部件。在一些情况下，最先形成的源极/漏极部件可能在最后形成的源极/漏极部件正在形成时被损坏。因此，尽管现有的形成多栅极晶体管的方法通常足以满足其预期目的，但它们并不是在各个方面都令人满意。
发明内容
根据本申请的一个实施例，提供了一种半导体结构，包括：衬底，包括第一区域和与第一区域相邻的第二区域；第一鳍，设置在第一区域上方；第二鳍，设置在第二区域上方；设置在第一鳍上方的第一源极/漏极部件和设置在第二鳍上方的第二源极/漏极部件；以及隔离结构，设置在第一鳍和第二鳍之间，其中，隔离结构具有突出在隔离结构的其余部分之上的突起部件，并且突起部件设置在第一鳍和第二鳍之间，其中，突起部件的宽度在第一鳍和第二鳍之间的间距的约10％和约30％之间。
根据本申请的另一个实施例，提供了一种半导体结构，包括：衬底，包括第一区域和与第一区域相邻的第二区域；第一鳍和第二鳍，设置在第一区域上方；第三鳍和第四鳍，设置在第二区域上方；隔离结构，设置在第一鳍和第二鳍之间、第一鳍和第三鳍之间以及第三鳍和第四鳍之间；第一源极/漏极部件，设置在第一鳍和第二鳍上方；以及第二源极/漏极部件，设置在第三鳍和第四鳍上方；其中，隔离结构包括突出在隔离结构的其余部分之上的突起部件，并且突起部件设置在第一鳍和第三鳍之间，其中，第一鳍靠近第三鳍，第二鳍远离第三鳍，其中，第三鳍靠近第一鳍，第四鳍远离第一鳍。
根据本申请的又一个实施例，提供了一种形成半导体结构的方法，包括：接收工件，工件包括：包括第一区域和第二区域的衬底；位于第一区域上方并且包括第一源极/漏极区域的第一鳍；位于第二区域上方并且包括第二源极/漏极区域的第二鳍；位于衬底上方的隔离部件，该隔离部件使得第一鳍的顶部和第二鳍的顶部突出在隔离部件之上。形成半导体结构的方法还包括：在隔离部件、第一源极/漏极区域和第二源极/漏极区域上方沉积栅极间隔件层；在第二鳍上方形成第一图案掩模，其中，第一图案掩模的边缘相比于第二鳍更靠近第一鳍；使用第一图案掩模作为蚀刻掩模来蚀刻第一区域和第一源极/漏极区域；在第一源极/漏极区域上方形成第一源极/漏极部件；在第一源极/漏极部件和第一鳍上方形成第二图案掩模，其中，第二图案掩模的边缘相比于第一鳍更靠近第二鳍；以及使用第二图案掩模作为蚀刻掩模来蚀刻第二区域，其中，第二区域的蚀刻从隔离部件形成突起部件，并且突起部件设置在第一鳍和第二鳍之间。
本申请的实施例涉及减少对源极/漏极部件的损伤。
附图说明
当结合附图进行阅读时，从以下详细描述可更好地理解本发明。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出根据本公开的一个或多个方面的用于在工件上方形成不同导电类型的源极/漏极部件的方法的流程图。
图2-图26示出根据本公开的一个或多个方面的在根据图1的方法的制造工艺期间的工件的截面图。
具体实施方式
以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同特征。以下将描述组件和布置的具体实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。而且，本发明在各个实例中可以重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。
为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。空间相对术语旨在包括除了附图中所示的方位之外，在使用中或操作中的器件的不同方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。
此外，当用“约”、“近似”等描述数值或数值的范围时，该词语旨在涵盖在合理范围内的数字，考虑到如本领域普通技术人员所理解的在制造期间固有地产生的变化。例如，基于与制造具有与数值相关联的特征的部件相关联的已知制造公差，数值或数值的范围涵盖包括所述数值的合理范围，诸如在所述数值的+/-10％以内。例如，厚度为“约5nm”的材料层可以涵盖4.25nm至5.75nm的尺寸范围，其中本领域普通技术人员已知与沉积材料层相关的制造公差为+/-15％。另外，本发明可以在各个实例中重复附图标号和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。
本公开总体涉及多栅极晶体管的形成，并且更具体地涉及多栅极晶体管中不同源极/漏极部件的形成。半导体器件的设计可以包括与p型多栅极晶体管相邻放置的n型多栅极晶体管。例如，静态随机存取存储器(SRAM)单元包括放置在p型晶体管旁边的n型晶体管。为了提高相应的器件性能，可以在n型多栅极晶体管和p型多栅极晶体管中实现不同的源极/漏极部件。由于它们在成分和掺杂剂类型方面的差异，n型源极/漏极部件和p型源极/漏极部件是分开形成的。例如，可以在覆盖p型源极/漏极区域的同时形成n型源极/漏极部件。在形成n型源极/漏极部件之后，在p型源极/漏极区域上方形成p型源极/漏极部件，同时n型源极/漏极区域由图案化硬掩模保护。在一些现有技术中，两个图案化掩模被设计为正好沿n型有源区域和相邻p型有源区域之间的中心线终止。当蚀刻工艺不是实质上各向异性时，图案化硬掩模可能具有倾向于损坏和暴露部分首先形成的n型源极/漏极部件的碗状轮廓。p型源极/漏极部件的部分可以沉积在n型源极/漏极部件的暴露部分上，导致短路或泄漏。
本公开提供了在形成n型源极/漏极部件和p型源极/漏极部件时改进硬掩模的图案化的方法。这些方法提供了具有更直轮廓的图案化硬掩模，其不太可能损坏或暴露已经形成的源极/漏极部件。根据光刻工艺，本发明的方法可以在隔离部件中形成脊或沟槽，该隔离部件设置在p型源极/漏极部件和相邻的n型源极/漏极部件之间的中心线处或附近。
现在将参考附图更详细地描述本公开的各个方面。在这方面，图1是示出根据本公开的实施例的用于从工件形成半导体结构的方法100的流程图。方法100仅是示例，并且不旨在将本公开限制为在本文中明确示出的内容。可在方法100之前、期间和之后提供附加步骤，并且对于方法的附加实施例，可将描述的一些步骤替换、消除或转移。为了简单起见，本文没有详细描述所有步骤。下面结合图2-图26描述方法100，其是根据图1的方法100的实施例的工件200在制造的不同阶段的局部截面图。因为工件200将被制造成半导体结构或半导体器件，根据上下文需要，工件200在本文中可以被称为半导体结构或半导体器件。尽管本文所示的半导体结构包括FinFET，但方法100可以用于形成其他多栅极器件，诸如GAA晶体管。为避免疑问，图2-图26中的X、Y和Z方向相互垂直。在整个本公开中，除非另有明确说明，相似的附图标记表示相似的部件。
参考图1和图2，方法100包括接收工件200的框102。工件200包括位于衬底202的第一区域10上方的第一鳍203和位于衬底202的第二区域20上方的第二鳍204。在一些实施例中，衬底202可以是半导体衬底，诸如硅(Si)衬底。取决于本领域已知的设计要求，衬底202可以包括各种掺杂配置。如图2所示，衬底202包括第一区域10和第二区域20。第一区域10和第二区域20是不同的器件区域。例如，第一区域10可以是p型器件区域，并且第二区域20可以是n型器件区域。可以在衬底202上形成不同的掺杂分布(例如，n阱或n型阱、p阱或p型阱)。例如，可以在第一区域10中形成n型阱，并且可以在第二区域20中形成p型阱。合适的掺杂可以包括掺杂剂的离子注入和/或扩散工艺。衬底202还可以包括其他半导体材料，诸如锗(Ge)、碳化硅(SiC)、硅锗(SiGe)或金刚石。此外，工件200可以可选地包括使用分子束外延(MBE)工艺、金属有机化学气相沉积(MOCVD)工艺和/或其他合适的外延生长工艺沉积在衬底202上的外延层。可以使外延层应变以提高性能。在一些实施方式中，衬底202还可以包括嵌入绝缘层以包括绝缘体上硅(SOI)结构、绝缘体上锗(GeOI)结构。
工件200包括位于第一区域10上方的第一鳍203和位于第二区域20上方的第二鳍204。第一鳍203和第二鳍204可以成对出现，与相邻鳍对间隔开。为了说明的目的，图2包括位于第一区域10上方的两个第一鳍203和位于第二区域20上方的两个第二鳍204。第一鳍203和第二鳍204可以使用合适的工艺(包括双图案或多图案工艺)从衬底202或形成在衬底202上的外延层图案化。通常，双图案化或多图案化工艺将光刻和自对准工艺组合，从而允许创建具有例如间距小于使用单一、直接光刻工艺可获得的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层，并使用光刻工艺对其进行图案化。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后可以使用剩余的间隔件或心轴通过蚀刻衬底202来图案化第一鳍203和第二鳍204。蚀刻工艺可以包括干蚀刻、湿蚀刻、反应离子蚀刻(RIE)和/或其他适合的工艺。
还参考图2。注意，根据本公开的方法，例如方法100，对工件200具有特定应用，其中第一区域10上方的第一鳍203和第二区域20上方的相邻第二鳍204之间的间距S在约20nm和约100nm之间。这个范围不是微不足道的。如将在下文进一步描述的，当间距S小于20nm时，通过对GDS(图形设计系统)布局文件进行OPC(光学邻近校正)校正，有很小的空间或没有空间来回退图案化光刻胶层的边缘。实际上，当间距S小于20nm时，GDS文件的修改可能仍然会损坏已经形成的源极/漏极部件。当间距S大于100nm时，几乎没有损坏源极/漏极部件的风险。之所以如此，是因为这样的间距可以适应在蚀刻工艺期间由底切或图案化光刻胶层的非预期边缘粗糙度引入的工艺变化。此外，当间距S小于20nm或大于100nm时，一些结构特征可能无法观察到，因为湿清洁工艺(将在下面描述)可能会消除它们或将它们混合在环境中。
仍然参考图1和图3，方法100包括框104，其中形成隔离部件206。在一些情况下，隔离部件206也可以称为浅沟槽隔离(STI)部件206。举例来说，在一些实施例中，首先在衬底202上方沉积介电层，用介电材料填充相邻鳍之间的沟槽。在一些实施例中，介电层可以包括氧化硅并且可以使用高密度等离子体化学气相沉积(HDPCVD)、CVD、可流动CVD(FCVD)或旋涂来沉积。然后，例如通过化学机械抛光(CMP)工艺来减薄和平坦化沉积的介电材料。通过干蚀刻工艺、湿蚀刻工艺和/或它们的组合对平坦化的介电层进一步凹进以形成隔离部件206。如图3所示，第一鳍203和第二鳍204的顶部可以突出在隔离部件206之上，而第一鳍203和第二鳍的底部可以保持埋在隔离部件206中。在一些未明确示出的实施例中，隔离部件206可以包括多层结构。例如，隔离部件206可以包括衬层和填充物，其中衬层与衬底202和鳍(包括第一鳍203和第二鳍204)直接接触并且填充物与衬底202和鳍以衬层间隔开。在一些情况下，衬层可以包括硅或氮化硅，而填充物可以包括氧化硅。
参考图1和图4，方法100包括框106，其中在第一鳍203和第二鳍204的沟道区域上方形成伪栅极堆叠件208。第一鳍203和第二鳍204中的每一个沿Y方向纵向延伸。沿Y方向，第一鳍203和第二鳍204分别包括沟道区域和源极/漏极区域。每个沟道区域设置在两个源极/漏极区域之间。在一些实施例中，采用栅极替换或后栅极工艺，并且伪栅极堆叠件208用作高k金属栅极堆叠件的占位件，该占位件将被去除并由高k金属栅极堆叠件替换。其他工艺和配置也是可能的。在图4所示的一些实施例中，伪栅极堆叠件208形成在衬底202上方。伪栅极堆叠件208沿X方向纵向延伸以与第一鳍203和第二鳍204相交。伪栅极堆叠件208形成在第一鳍203和第二鳍204的沟道区域的表面上方，而第一鳍203和第二鳍204的源极/漏极区域没有被伪栅极堆叠件208覆盖。图4示出第一鳍203和第二鳍204的源极/漏极区域的截面图。由于伪栅极堆叠件208设置在沟道区域上方且在平面外，因此伪栅极堆叠件208以虚线示出。
伪栅极堆叠件208可以包括伪介电层和伪电极层。框106处的操作可以包括在工件200上方形成伪介电层和伪电极层以及图案化伪介电层和伪电极层使得源极/漏极区域不被伪介电层或伪电极层覆盖。在一些实施例中，伪介电层可以包括氧化硅和/或其他合适的材料。在各种示例中，可以通过CVD工艺、低于大气压的CVD(SACVD)工艺、可流动CVD工艺、ALD工艺或其他合适的工艺来沉积伪介电层。伪电极层可以包括多晶硅并且可以使用低压CVD(LPCVD)、CVD或ALD来沉积。然后可以图案化沉积的伪介电层和伪电极层以形成伪栅极堆叠件208。例如，图案化工艺可以包括光刻工艺(例如，光刻或电子束光刻)，光刻工艺还可以包括光刻胶涂覆(例如，旋涂)、软烘、掩模对准、曝光、曝光后烘烤、光刻胶显影、冲洗、干燥(例如，旋转干燥和/或硬烘)、其他合适的光刻技术和/或它们的组合。在一些实施例中，蚀刻工艺可以包括干蚀刻(例如，RIE蚀刻)、湿蚀刻和/或其他的蚀刻方法。图案化之后，伪栅极堆叠件仅设置在第一鳍203和第二鳍204的沟道区域上方。
参考图1和图5，方法100包括框108，其中栅极间隔件层210沉积在工件200上方。在一些实施例中，栅极间隔件层210共形沉积在工件200上方，包括在伪栅极堆叠件208的顶面和侧壁上方，第一鳍203和第二鳍204的顶面和侧壁上方，以及隔离部件206的顶面上方。术语“共形”可以在本文中使用，以便于描述具有各个区域的厚度基本一致。栅极间隔件210可以包括与栅极堆叠件208中的伪介电层或伪电极不同的介电材料，使得伪栅极堆叠件208可以在稍后被选择性地移除而不会实质上损坏栅极间隔件层210。栅极间隔件层210的组成也不同于隔离部件206的组成。在一些实施例中，栅极间隔件层210可以包括氮化硅、氮氧化硅、碳氮化硅、碳氧化硅、碳氮氧化硅或它们的组合。在一实施例中，栅极间隔件层210包括碳氮化硅(SiOCN)，其比伪介电层更耐蚀刻，但介电常数小于氮化硅(SiN)。在图5中未明确示出的一些实施例中，栅极间隔件层210可以包括多个层。可以使用CVD、低于大气压的CVD(SACVD)工艺、FCVD、ALD工艺或其他合适的工艺来沉积栅极间隔件层210。因为设置在伪栅极堆叠件208的侧壁上方的栅极间隔件层210在沟道区域上方并且在平面外，所以以虚线示出设置在伪栅极堆叠件208的侧壁上方的栅极间隔件层210。
参考图1、图6和图7，方法100包括框110，其中在第二鳍204上方形成第一图案掩模2120。在框110处，为了形成第一图案掩模2120，首先在工件200上方形成第一硬掩模层212，如图6所示。在一些实施例中，第一硬掩模层212可以是底部抗反射涂(BARC)层，其包括旋涂碳(SOC)或含硅聚合物，诸如聚硅氮烷树脂。第一硬掩模层212可以使用旋涂或FCVD沉积在工件200上。如图6所示，然后在第一硬掩模层212上方沉积第一光刻胶层214并图案化以覆盖第二区域20上方的第二鳍204，而第一区域中的第一鳍203未被图案化的第一光刻胶层214覆盖。在第一光刻胶层214被图案化之后，使用图案化的第一光刻胶层214作为蚀刻掩模来蚀刻第一硬掩模层212以形成第一图案掩模2120。
在一些实施方式中，可以使用干蚀刻工艺来执行第一硬掩模层212的蚀刻，其使用含氧气体、含氟气体(例如，CF4、SF6、CH2F2、CHF3和/或C2F6)、含氯气体(例如，Cl2、CHCl3、CCl4和/或BCl3)、含溴气体(例如，HBr和/或CHBR3)、含碘气体、其他合适的气体和/或等离子体和/或其组合。可以在约150℃和约400℃之间的升高的温度下执行干蚀刻工艺以缩短工艺时间并偏置以改善各向异性蚀刻。观察到干蚀刻工艺在更高的工艺温度下可能变得更加各向同性。也就是说，干蚀刻工艺可以横向蚀刻第一硬掩模层212和隔离部件206，导致底切或碗状侧壁轮廓。为了补救这种情况，本公开的方法利用低约5℃至约20℃的工艺温度，诸如在约130℃和约380℃之间。或者，可以应用更强的偏压来增强定向蚀刻。在一些实施例中，用于干蚀刻的直流(DC)偏压可以在大约0eV和大约500eV之间。
如上所述，当第一鳍203和相邻的第二鳍204之间的间距S在约20nm和约100nm之间时，可以在OPC工艺期间校正或修改用于图案化第一光刻胶层214的GDS布局。在图6所示的实施例中，当间距S在约60nm和约100nm之间并且第一区域10的后续蚀刻不是完全各向异性时，修改GDS布局使得第一光刻胶层214的边缘在中心线C-C'上方以第一偏移量L1延伸到第一区域10中，如图6所示。这样，第一偏移量L1可以适应底切量并确保结构被图案掩模覆盖而没有损坏。如图7所示，沿X方向，第一图案掩模2120的顶面由于底切引起的碗状而比第一图案掩模2120的底面宽。
参考图1和图7，方法100包括框112，其中使用第一图案掩模2120作为蚀刻掩模来蚀刻第一鳍203的第一源极/漏极区域203SD。在框112处，第一图案掩模2120被应用为保护第二区域20的蚀刻掩模，同时第一鳍203的第一源极/漏极区域203SD被凹进并且第一源极/漏极区域203SD上方的栅极间隔件层210被蚀刻。框112的操作暴露第一源极/漏极区域203SD的部分，使得随后形成的源极/漏极部件可以形成在第一源极/漏极区域203SD的暴露表面上。在一些实施例中，栅极间隔件层210的部分和隔离部件206的部分可以保持沿第一源极/漏极区域203SD的下侧壁设置。因为第一源极/漏极部件220(将在下文描述)的沉积对半导体表面是选择性的，所以沿着第一源极/漏极区域203SD的侧壁设置的栅极间隔件层210和隔离部件206有助于控制第一源极/漏极部件220的生长。在框112处的蚀刻还使第一区域10上方的隔离部件206凹进。在图7所示的一些实施例中，与第二区域20上方的隔离部件206的顶面相比，第一区域10上方的隔离部件206可以被竖直凹进第一深度D1。在一些情况下，第一深度D1可以在约10nm和约25nm之间。在图7所示的实施例中，因为第一图案掩模2120延伸超过中心线C-C'进入第一区域10，未蚀刻的隔离部件206也延伸超过中心线C-C'。
也可以使用干蚀刻工艺来执行框112处的蚀刻。例如，干蚀刻工艺可以实施含氧气体、含氟气体(例如，CF4、SF6、CH2F2、CHF3和/或C2F6)、含氯气体(例如，Cl2、CHCl3、CCl4和/或BCl3)、含溴气体(例如，HBr和/或CHBR3)、含碘气体、其他合适的气体和/或等离子体和/或它们的组合。在蚀刻第一源极/漏极区域203SD之后，工件200可以经历湿清洁工艺以从半导体表面去除碎屑和氧化物。例如，湿清洁工艺可以包括使用标准清洁1(RCA SC-1，去离子(DI)水、氢氧化铵和过氧化氢的混合物)、标准清洁2(RCA SC-2，DI水、盐酸和过氧化氢的混合物)、SPM(过氧化硫酸混合物)和/或氢氟酸以去除氧化物。因为湿清洁工艺本质上是湿清洁工艺，所以它是各向同性的并且可以扩展碗状或底切轮廓。
参考图1和图8，方法100包括框114，其中形成第一源极/漏极部件220。在一些实施例中，框114处的操作被配置为使得第一源极/漏极部件220选择性地沉积在半导体表面上，诸如第一源极/漏极区203SD的暴露部分。也就是说，很少或没有第一源极/漏极部件220可以沉积或生长在电介质表面上，诸如隔离部件206、栅极间隔件层210或第一图案掩模2120的表面。第一源极/漏极部件220可以是n型源极/漏极部件或p型源极/漏极部件。例如，第一源极/漏极部件220可以包括Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、SiP或其他合适的材料，并且可以包括n型掺杂剂，诸如磷(P)或砷(As)，或p型掺杂剂，诸如硼(B)或二氟化硼(BF2)。在一个实施例中，第一源极/漏极部件220是p型并且包括硅锗(SiGe)和p型掺杂剂，诸如硼(B)。用于形成第一源极/漏极部件220的合适的外延工艺包括CVD沉积技术(例如，气相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延(MBE)和/或其他合适的工艺。外延生长工艺可以使用与第一源极/漏极区域203SD的成分相互作用的气体和/或液体前体。第一源极/漏极部件220中的掺杂剂可以在外延工艺期间通过引入掺杂物质进行原位掺杂。当第一源极/漏极部件220未被原位掺杂时，执行注入工艺(即，结注入工艺)以掺杂第一源极/漏极部件220。虽然图中未明确示出，但第一源极/漏极部件220可以是多层结构。在一个示例中，第一源极/漏极部件220可以包括过渡外延层、过渡外延层上方的重掺杂外延层、以及过渡外延层和重掺杂外延层上方的覆盖外延层。重掺杂外延层在三个子层中具有最高的掺杂浓度，以降低接触电阻。过渡外延层的掺杂浓度低于重掺杂外延层中的掺杂浓度，以降低晶格缺陷密度。覆盖外延层具有比重掺杂外延层中更低的掺杂浓度以获得更高的抗蚀刻性，用于减少重掺杂外延层中掺杂剂的外扩散。在第一源极/漏极部件220是多层结构的一个示例中，其过渡外延层、重掺杂外延层和覆盖外延层由硅锗(SiGe)形成并且掺杂有硼(B)。
在形成第一源极/漏极部件220之后，通过灰化或选择性蚀刻选择性地去除第一图案掩模2120。配置第一图案掩模2120的去除使得对第一源极/漏极部件220的损坏最小化。可以看出，图8所示的第一图案掩模2120在图9中不再存在。
参考图1、图9和图10，方法100包括框116，其中在第一源极/漏极部件220上方形成第二图案掩模2220。在框116处，为了形成第二图案掩模2220，首先在工件200上方形成第二硬掩模层222，如图9所示。在一些实施例中，第二硬掩模层222可以是底部抗反射涂(BARC)层，其包括旋涂碳(SOC)或含硅聚合物，诸如聚硅氮烷树脂。第二硬掩模层222可以使用旋涂或FCVD沉积在工件200上。如图9所示，然后沉积第二光刻胶层224并图案化以覆盖第一区域10上方的第一源极/漏极部件220，而第二区域20中的第二鳍204未被图案化的第二光刻胶层224覆盖。在第二光刻胶层224被图案化之后，使用图案化的第二光刻胶层224作为蚀刻掩模来蚀刻第二硬掩模层222以形成第二图案掩模2220。
在一些实施方式中，可以使用干蚀刻工艺来执行第二硬掩模层222的蚀刻，其使用含氧气体、含氟气体(例如，CF4、SF6、CH2F2、CHF3和/或C2F6)、含氯气体(例如，Cl2、CHCl3、CCl4和/或BCl3)、含溴气体(例如，HBr和/或CHBR3)、含碘气体、其他合适的气体和/或等离子体和/或其组合。可以在约150℃和约400℃之间的升高的温度下执行干蚀刻工艺以缩短工艺时间并偏置以改善各向异性蚀刻。观察到干蚀刻工艺在更高的工艺温度下可能变得更加各向同性。也就是说，干蚀刻工艺可以横向蚀刻第二硬掩模层222和隔离部件206，导致底切或碗状侧壁轮廓。为了补救这种情况，本公开的方法利用低约5℃至约20℃的工艺温度，诸如在约130℃和约380℃之间。或者，可以应用更强的偏压来增强定向蚀刻。在一些实施例中，用于干蚀刻的直流(DC)偏压可以在大约0eV和大约500eV之间。
如上所述，当第一鳍203和相邻的第二鳍204之间的间距S在约20nm和约100nm之间时，可以在OPC工艺期间校正或修改用于图案化第二光刻胶层224的GDS布局。在图9所示的实施例中，当间距S在约60nm和约100nm之间并且第二区域20的后续蚀刻不是完全各向异性时，修改GDS布局使得第二光刻胶层224的边缘在中心线C-C'上方以第一偏移量L1延伸到第二区域20中，如图9所示。这样，第一偏移量L1可以适应底切量并确保结构被图案掩模覆盖而没有损坏。如图10所示，沿X方向，第二图案掩模2220的顶面由于底切引起的碗状而比第二图案掩模2220的底面宽。
参考图1和图10，方法100包括框118，其中使用第二图案掩模2220作为蚀刻掩模来蚀刻第二鳍204的源极/漏极区域。在框118处，第二图案掩模2220被应用为保护第一区域10中的第一源极/漏极部件220的蚀刻掩模，同时蚀刻第二鳍204的第二源极/漏极区域204SD以去除栅极间隔件层210。框118的操作暴露第二源极/漏极区域204SD的部分，使得第二源极/漏极部件230(将在下文描述)可以形成在第二源极/漏极区域204SD的暴露表面上。在一些实施例中，栅极间隔件层210的部分和隔离部件206的部分可以保持沿第二源极/漏极区域204SD的下侧壁设置。因为第二源极/漏极部件230(将在下文描述)的沉积对半导体表面是选择性的，所以沿着第二源极/漏极区域204SD的侧壁设置的栅极间隔件层210和隔离部件206有助于控制第二源极/漏极部件230的生长。为了确保从第二源极/漏极区域204SD中令人满意地去除栅极间隔件层210，框118处的蚀刻也可以使第二区域20上方的隔离部件206凹进。如图10所示，第二区域20上方的隔离部件206可以被竖直凹进基本相同的第一深度D1。在图10所示的实施例中，因为第二图案掩模2220延伸超过中心线C-C'进入第二区域20，未蚀刻的隔离部件206也延伸超过中心线C-C'。在图10所示的一些实施例中，沿着中心线C-C'的隔离部件206的部分以及其顶部的栅极间隔件层210可以在框112和118处保持未蚀刻。结果，脊240可以形成在第一区域10和第二区域20的接合处。脊240是隔离部件206上靠近或围绕中心线C-C'的局部突起。脊240包括由隔离部件206形成的底部232和由栅极间隔件层210形成的顶部。
也可以使用干蚀刻工艺来执行框118处的蚀刻。例如，干蚀刻工艺可以实施含氧气体、含氟气体(例如，CF4、SF6、CH2F2、CHF3和/或C2F6)、含氯气体(例如，Cl2、CHCl3、CCl4和/或BCl3)、含溴气体(例如，HBr和/或CHBR3)、含碘气体、其他合适的气体和/或等离子体和/或它们的组合。在蚀刻第二源极/漏极区域204SD之后，工件200可以经历湿清洁工艺以从半导体表面去除碎屑和氧化物。例如，湿清洁工艺可以包括使用标准清洁1(RCA SC-1，去离子(DI)水、氢氧化铵和过氧化氢的混合物)、标准清洁2(RCA SC-2，DI水、盐酸和过氧化氢的混合物)、SPM(过氧化硫酸混合物)和/或氢氟酸以去除氧化物。因为湿清洁工艺本质上是湿清洁工艺，所以它是各向同性的并且可以扩展碗状或底切轮廓。湿清洁工艺可以减少脊240的顶部，但不能完全去除脊240的顶部，该顶部由栅极间隔件层210形成并且可以包括碳氮氧化硅。
参考图1和图11，方法100包括框120，其中形成第二源极/漏极部件230。在一些实施例中，框120处的操作被配置为使得第二源极/漏极部件230选择性地沉积在半导体表面上，诸如第二源极/漏极区204SD的暴露部分。也就是说，很少或没有第二源极/漏极部件230可以沉积或生长在电介质表面上，诸如隔离部件206、栅极间隔件层210或第二图案掩模2220的表面。第二源极/漏极部件230可以是n型源极/漏极部件或p型源极/漏极部件。例如，第二源极/漏极部件230可以包括Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、SiP或其他合适的材料，并且可以包括n型掺杂剂，诸如磷(P)或砷(As)，或p型掺杂剂，诸如硼(B)或二氟化硼(BF2)。在一个实施例中，第二源极/漏极部件230是n型并且包括硅(Si)和n型掺杂剂，诸如磷(P)。用于形成第二源极/漏极部件230的合适的外延工艺包括CVD沉积技术(例如，气相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延(MBE)和/或其他合适的工艺。外延生长工艺可以使用与第二源极/漏极区域204SD的成分相互作用的气体和/或液体前体。第二源极/漏极部件230中的掺杂剂可以在外延工艺期间通过引入掺杂物质进行原位掺杂。当第二源极/漏极部件230未被原位掺杂时，执行注入工艺(即，结注入工艺)以掺杂第二源极/漏极部件230。虽然图中未明确示出，但第二源极/漏极部件230可以是多层结构。在一个示例中，第二源极/漏极部件230可以包括过渡外延层、过渡外延层上方的重掺杂外延层、以及过渡外延层和重掺杂外延层上方的覆盖外延层。重掺杂外延层在三个子层中具有最高的掺杂浓度，以降低接触电阻。过渡外延层的掺杂浓度低于重掺杂外延层中的掺杂浓度，以降低晶格缺陷密度。覆盖外延层具有比重掺杂外延层中更低的掺杂浓度，用于减少重掺杂外延层中掺杂剂的外扩散。在第二源极/漏极部件230具有多层结构的一个示例中，其过渡外延层、重掺杂外延层和覆盖外延层由硅(Si)形成并且掺杂有磷(P)。
参考图1和图12，方法100包括框122，其中执行进一步处理。这种进一步处理可以包括在工件200上方沉积接触蚀刻停止层(CESL)234，在CESL 234上方沉积层间介电(ILD)层236，以及用金属栅极结构替换伪栅极堆叠件208。在一些示例中，CESL 234可以包括氮化硅或本领域已知的其他材料。CESL 234可以通过ALD、等离子体增强化学气相沉积(PECVD)工艺和/或其他合适的沉积或氧化工艺形成。在一些实施例中，ILD层236可以包括原硅酸四乙酯(TEOS)氧化物，未掺杂的硅酸盐玻璃，或掺杂的氧化硅(诸如硼磷硅硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂的硅玻璃(BSG))和/或其他合适的介电材料。ILD层236可以通过PECVD、FCVD、旋涂或合适的沉积技术来沉积。在一些实施例中，在形成ILD层236之后，可以对工件200进行退火以改善ILD层236的完整性。
在ILD层236的沉积之后，可以执行平坦化工艺以去除过多的介电材料。例如，平坦化工艺包括化学机械平坦化(CMP)工艺，该化学机械平坦化(CMP)工艺去除ILD层236的覆盖伪栅极堆叠件208的部分并且平坦化工件200的顶面。在伪栅极堆叠件208暴露的情况下，执行一个或多个蚀刻工艺以选择性地去除伪栅极堆叠件208，而基本上不蚀刻沿伪栅极堆叠件208的侧壁设置的栅极间隔件层210。去除伪栅极堆叠件208产生由栅极间隔件层210限定的栅极沟槽。随后可以在栅极沟槽中形成金属栅极结构。金属栅极结构可以包括界面层、界面层上方的栅极介电层、以及形成在栅极介电层上方的栅电极层。
金属栅极结构的界面层可以包括介电材料，诸如氧化硅、硅酸铪或氮氧化硅。可以通过化学氧化、热氧化、原子层沉积(ALD)、化学汽相沉积(CVD)和/或其他合适的方法来形成界面层。栅极介电层可以包括诸如氧化铪的高K介电层。替代地，栅极介电层可以包括其他高K电介质，诸如TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3(BST)、Al2O3、Si3N4、氧氮化物(SiON)、它们的组合或其他合适的材料。可以通过ALD、物理汽相沉积(PVD)、CVD、氧化和/或其他合适的方法来形成高K栅极介电层。这里，如本文中使用和描述的，高K栅极电介质包括具有高介电常数(例如，大于热氧化硅(～3.9)的介电常数)的介电材料。
栅电极层可以包括单层或替代的多层结构，诸如具有增强器件性能的所选功函数的金属层(功函数金属层)、衬层、湿润层、粘合层、金属合金或金属硅化物的各种组合。举例来说，栅电极层可以包括Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、WN、Cu、W、Re、Ir、Co、Ni、其他合适的金属材料或它们的组合。在各种实施例中，栅电极层可以通过ALD、PVD、CVD、电子束蒸发或其他适当的工艺来形成。
还参考图12。在形成脊240的实施例中，框122处形成的接触蚀刻停止层234与由隔离部件206形成的脊240的底部232的侧壁直接接触。脊240的底部232的顶面可以至少部分地被由栅极间隔件层210形成的顶部覆盖。在所描绘的实施例中，底部232的至少部分的顶面通过顶部与CESL234隔开，顶部由栅极间隔件层210形成。当CESL 234由氮化硅形成，隔离部件206由氧化硅形成，栅极间隔件层210由碳氧氮化硅形成时，脊240的顶部的存在可以通过检测碳(C)来识别，其在CESL 234或隔离部件206中没有发现。包括顶部和底部232的脊240具有沿Z方向的高度H和沿X方向的第一宽度W1。高度H可以在约10nm和约30nm之间，并且第一宽度W1可以在间距S的约10％和约30％之间。这个范围不是微不足道的。当第一宽度W1小于间距S的10％时，所得脊240将没有足够的材料来承受随后的湿清洁工艺。当第一宽度W1大于间距S的30％时，所得脊240将如此宽和圆化，以至于它简单地与隔离部件206融合。如图12所示，脊240向上延伸到ILD层236，并且设置在第一源极/漏极区域203SD和相邻的第二源极/漏极区域204SD之间。
第一图案掩模2120和第二图案掩模2220可以相对于中心线C-C'具有不同的覆盖范围，从而产生替代实施例。图13-图19示出第一替代实施例，图20-图25示出第二替代实施例。不同的覆盖范围可以通过GDS布局的不同OPC修改来实现。
当间距S在约20nm和约60nm之间时，可以实施第一替代实施例。当间距S落入此范围时，中心线C-C'附近或周围的隔离部件206将被蚀刻两次，即使使用OPC修改。参考图13，在第一替代实施例中，框110处形成的第一光刻胶层214可以延伸超过中心线C-C'第二偏移量L2，第二偏移量L2小于第一偏移量L1。结果，第一图案掩模2120的底部边缘没有在第一区域10上延伸，如图14所示，并且在方法100的框112处蚀刻靠近或围绕中心线C-C'的隔离部件206。在第一区域10被蚀刻以部分去除栅极间隔件层210之后，在第一源极/漏极区域203SD上方形成第一源极/漏极部件220，如图15所示。参见图16，框116处形成的第二光刻胶层224延伸超过中心线C-C'相同的第二偏移量L2。结果，第二图案掩模2220的底部边缘也没有在第二区域20上延伸，如图17所示，并且在方法100的框118处再次蚀刻靠近或围绕中心线C-C'的隔离部件206。由于在第一替代实施例中靠近或围绕中心线C-C'的隔离部件206被凹进两次，可以在隔离部件206中形成沟槽2320。在一些情况下，沟槽2320可以基本上是与中心线C-C'对准。如图18所示，在第二区域20上方形成第二源极/漏极部件230之后，CESL234和ILD层236沉积在第一源极/漏极部件220和第二源极/漏极部件230上方。如图19所示，CESL 234和ILD层236都可以沉积到沟槽2320中。在一些实施例中，CESL 234设置在沟槽230的表面上并且ILD层236填充在沟槽2320中的其余空间。换句话说，CESL 234的部分和ILD层236的部分延伸到沟槽2320中以形成插塞2360，如图19所示。
图19中的插塞2360可以具有第二深度D2和第二宽度W2。在一些实施例中，第二深度D2可以在约10nm和约30nm之间，并且第二宽度W2可以小于间距S的约30％。这个范围不是微不足道的。当第二宽度W2大于间距S的30％时，沟槽将如此宽且圆化，以致于它简单地与隔离部件206融合并且所得插塞2360将与环境模糊。参考图20，在第二替代实施例中，框110处形成的第一光刻胶层214延伸超过中心线C-C'第三偏移量L3，第三偏移量L3小于第一偏移量L1但大于第二偏移量L2。结果，第一图案掩模2120的底部边缘可以基本上与中心线C-C'对准，如图21所示。在第一区域10被蚀刻以部分去除栅极间隔件层210之后，在第一源极/漏极区域203SD上方形成第一源极/漏极部件220，如图22所示。参见图23，框116处形成的第二光刻胶层224延伸超过中心线C-C'相同的第三偏移量L3。结果，第二图案掩模2220的底部边缘也基本上与中心线C-C'对准，如图24中代表性所示。也就是说，在第二替代实施例中，两次凹进操作的边界基本对准。因为靠近或围绕中心线C-C'的隔离部件206既不是完整的(即，未蚀刻)也未被两次凹进，靠近或围绕中心线C-C'的隔离部件206可以是基本上平坦的，没有如图12所示的脊240或图19所示的插塞2360。如图25所示，在第二区域20上方形成第二源极/漏极部件230之后，CESL 234和ILD层236沉积在第一源极/漏极部件220和第二源极/漏极部件230上方。如图25所示，CESL 234和ILD层236都可以沉积在靠近或围绕中心线C-C'的平坦表面206T上。
在一个示例性方面中，本公开涉及一种半导体结构。半导体结构包括：衬底，包括第一区域和与第一区域相邻的第二区域；第一鳍，设置在第一区域上方；第二鳍，设置在第二区域上方；第一源极/漏极部件，设置在第一鳍上方；第二源极/漏极部件，设置在第二鳍上方；以及隔离结构，设置在第一鳍和第二鳍之间。隔离结构具有突出到隔离结构的其余部分之上的突起部件，并且突起部件设置在第一鳍和第二鳍之间，突起部件的宽度介于第一鳍和第二鳍之间的间距的约10％和约30％之间。
在一些实施例中，第一源极/漏极部件包括硅和n型掺杂剂，并且第二源极/漏极部件包括硅锗和p型掺杂剂。在一些实施方式中，半导体结构还包括设置在第一源极/漏极部件、第二源极/漏极部件、隔离结构和突起部件上方的介电层。在一些实施例中，半导体结构还包括设置在突起部件的顶面和介电层之间的栅极间隔件层。在一些实例中，半导体结构还包括设置在介电层和第一源极/漏极部件、介电层和第二源极/漏极部件、介电层和隔离结构以及介电层和突起部件的侧壁之间的接触蚀刻停止层。在一些实施例中，介电层包括氧化硅，接触蚀刻停止层包括氮化硅，栅极间隔件层包括碳氧氮化硅。在一些情况下，第一鳍和第二鳍之间的间距在约20nm和约100nm之间。在一些实施例中，突起部件包括在约10nm和约25nm之间的高度和在第一鳍和第二鳍之间的间距的约10％和约30％之间的宽度。
在另一示例性方面中，本公开涉及一种半导体结构。半导体结构包括：衬底，具有第一区域和与第一区域相邻的第二区域；第一鳍和第二鳍，设置在第一区域上方；第三鳍和第四鳍，设置在第二区域上方；隔离结构，设置在第一鳍和第二鳍之间、第一鳍和第三鳍之间以及第三鳍和第四鳍之间；第一源极/漏极部件，设置在第一鳍和第二鳍上方；以及第二源极/漏极部件，设置在第三鳍和第四鳍上方。隔离结构包括突出在隔离结构的其余部分之上的突起部件，并且突起部件设置在第一鳍和第三鳍之间。第一鳍靠近第三鳍，第二鳍远离第三鳍。第三鳍靠近第一鳍，第四鳍远离第一鳍。
在一些实施例中，半导体结构还包括设置在隔离结构、第一源极/漏极部件、第二源极/漏极部件和突起部件上方的介电层，并且突起部件延伸到介电层中。在一些实施方式中，半导体结构还包括设置在突起部件的顶面和介电层之间的栅极间隔件层。在一些实施例中，栅极间隔件层的组成不同于突起部件的组成。在一些实例中，半导体结构还包括设置在介电层和第一源极/漏极部件、介电层和第二源极/漏极部件、介电层和隔离结构以及介电层和突起部件的侧壁之间的接触蚀刻停止层。在一些实施例中，介电层包括氧化硅，接触蚀刻停止层包括氮化硅，栅极间隔件层包括碳氧氮化硅。在一些实施例中，第一源极/漏极部件包括硅和n型掺杂剂，并且第二源极/漏极部件包括硅锗和p型掺杂剂。
在又一示例性方面中，本公开涉及一种方法。该方法包括：接收工件，该工件包括具有第一区域和第二区域的衬底、位于第一区域上方并且包括第一源极/漏极区域的第一鳍、位于第二区域上方并且包括第二源极/漏极区域的第二鳍、位于衬底上方的隔离部件，使得第一鳍的顶部和第二鳍的顶部突出在隔离部件之上。该方法还包括：在隔离部件、第一源极/漏极区域和第二源极/漏极区域上方沉积栅极间隔件层；在第二鳍上方形成第一图案掩模，其中第一图案掩模的边缘相比于第二鳍更靠近第一鳍；使用第一图案掩模作为蚀刻掩模来蚀刻第一区域和第一源极/漏极区域；在第一源极/漏极区域上方形成第一源极/漏极部件；在第一源极/漏极部件和第一鳍上方形成第二图案掩模，其中第二图案掩模的边缘相比于第一鳍更靠近第二鳍；以及使用第二图案掩模作为蚀刻掩模来蚀刻第二区域，其中第二区域的蚀刻从隔离部件形成突起部件，并且突起部件设置在第一鳍和第二鳍之间。
在一些实施例中，在第二区域的蚀刻之后，栅极间隔件层的部分设置在突起部件上。在一些实施方式中，该方法还包括在第一鳍的第一沟道区域和第二鳍的第二沟道区域上方形成伪栅极堆叠件。栅极间隔件层的形成包括在伪栅极堆叠件上方沉积栅极间隔件层。在一些实施例中，第一区域的蚀刻将第一区域中的隔离部件的厚度减小了约10nm和约25nm之间。在一些情况下，第二区域的蚀刻将第二区域中的隔离部件的厚度减小了约10nm和约25nm之间。
上面论述了若干实施例的部件，使得本领域技术人员可以更好地理解本发明的各个实施例。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与本文所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种半导体结构，包括：
衬底，包括第一区域和与所述第一区域相邻的第二区域；
第一鳍，设置在所述第一区域上方；
第二鳍，设置在所述第二区域上方；
设置在所述第一鳍上方的第一源极/漏极部件和设置在所述第二鳍上方的第二源极/漏极部件；以及
隔离结构，设置在所述第一鳍和所述第二鳍之间，
其中，所述隔离结构具有突出在所述隔离结构的其余部分之上的突起部件，并且所述突起部件设置在所述第一鳍和所述第二鳍之间，
其中，所述突起部件的宽度在所述第一鳍和所述第二鳍之间的间距的约10％和约30％之间。
2.根据权利要求1所述的半导体结构，
其中，所述第一源极/漏极部件包括硅和n型掺杂剂，
其中，所述第二源极/漏极部件包括硅锗和p型掺杂剂。
3.根据权利要求1所述的半导体结构，还包括：
设置在所述第一源极/漏极部件、所述第二源极/漏极部件、所述隔离结构和所述突起部件上方的介电层。
4.根据权利要求3所述的半导体结构，还包括：
设置在所述突起部件的顶面和所述介电层之间的栅极间隔件层。
5.根据权利要求4所述的半导体结构，还包括：
设置在所述介电层和所述第一源极/漏极部件之间、所述介电层和所述第二源极/漏极部件之间、所述介电层和所述隔离结构之间以及所述介电层和所述突起部件的侧壁之间的接触蚀刻停止层。
6.根据权利要求5所述的半导体结构，
其中，所述介电层包括氧化硅，
其中，所述接触蚀刻停止层包括氮化硅，并且
其中，所述栅极间隔件层包括碳氮氧化硅。
7.根据权利要求1所述的半导体结构，其中，所述第一鳍和所述第二鳍之间的间距在约20nm和约100nm之间。
8.根据权利要求7所述的半导体结构，
其中，所述突起部件包括在约10nm和约25nm之间的高度，
其中，所述突起部件包括在所述第一鳍和所述第二鳍之间的所述间距的约10％和约30％之间的宽度。
9.一种半导体结构，包括：
衬底，包括第一区域和与所述第一区域相邻的第二区域；
第一鳍和第二鳍，设置在所述第一区域上方；
第三鳍和第四鳍，设置在所述第二区域上方；
隔离结构，设置在所述第一鳍和所述第二鳍之间、所述第一鳍和所述第三鳍之间以及所述第三鳍和所述第四鳍之间；
第一源极/漏极部件，设置在所述第一鳍和所述第二鳍上方；以及
第二源极/漏极部件，设置在所述第三鳍和所述第四鳍上方；
其中，所述隔离结构包括突出在所述隔离结构的其余部分之上的突起部件，并且所述突起部件设置在所述第一鳍和所述第三鳍之间，
其中，所述第一鳍靠近所述第三鳍，所述第二鳍远离所述第三鳍，
其中，所述第三鳍靠近所述第一鳍，所述第四鳍远离所述第一鳍。
10.一种形成半导体结构的方法，包括：
接收工件，所述工件包括：
衬底，包括第一区域和第二区域，和
第一鳍，位于所述第一区域上方并且包括第一源极/漏极区域，
第二鳍，位于所述第二区域上方并且包括第二源极/漏极区域，
隔离部件，位于所述衬底上方，使得所述第一鳍的顶部和所述第二鳍的顶部突出在所述隔离部件之上；
在所述隔离部件、所述第一源极/漏极区域和所述第二源极/漏极区域上方沉积栅极间隔件层；
在所述第二鳍上方形成第一图案掩模，其中，所述第一图案掩模的边缘相比于所述第二鳍更靠近所述第一鳍；
使用所述第一图案掩模作为蚀刻掩模来蚀刻所述第一区域和所述第一源极/漏极区域；
在所述第一源极/漏极区域上方形成第一源极/漏极部件；
在所述第一源极/漏极部件和所述第一鳍上方形成第二图案掩模，其中，所述第二图案掩模的边缘相比于所述第一鳍更靠近所述第二鳍；以及
使用所述第二图案掩模作为蚀刻掩模来蚀刻所述第二区域，其中，所述第二区域的蚀刻从所述隔离部件形成突起部件，并且所述突起部件设置在所述第一鳍和所述第二鳍之间。
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