DE102022122397A1 - Verringerung von beschädigungen bei source/drain-merkmalen - Google Patents

Verringerung von beschädigungen bei source/drain-merkmalen Download PDF

Info

Publication number
DE102022122397A1
DE102022122397A1 DE102022122397.3A DE102022122397A DE102022122397A1 DE 102022122397 A1 DE102022122397 A1 DE 102022122397A1 DE 102022122397 A DE102022122397 A DE 102022122397A DE 102022122397 A1 DE102022122397 A1 DE 102022122397A1
Authority
DE
Germany
Prior art keywords
fin
feature
source
region
drain
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102022122397.3A
Other languages
English (en)
Inventor
Hsin Yang Hung
Wei-Syuan Dai
Tsung-Yu CHIANG
Lung Chen
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102022122397A1 publication Critical patent/DE102022122397A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

Es werden eine Halbleiterstruktur und Verfahren zum Bilden derselbigen bereitgestellt. Eine Halbleiterstruktur gemäß der vorliegenden Offenbarung weist ein Substrat, das einen ersten Bereich und einen zweiten Bereich benachbart zu dem ersten Bereich aufweist, eine erste Finne, die über dem ersten Bereich angeordnet ist, eine zweite Finne, die über dem zweiten Bereich angeordnet ist, ein erstes Source/Drain-Merkmal, das über der ersten Finne angeordnet ist, und ein zweites Source/Drain-Merkmal, das über der zweiten Finne angeordnet ist, und eine Isolationsstruktur, die zwischen der ersten Finne und der zweiten Finne angeordnet ist, auf. Die Isolationsstruktur weist ein vorstehendes Merkmal auf, das sich über dem Rest der Isolationsstruktur erhebt, und das vorstehende Merkmal ist zwischen der ersten Finne und der zweiten Finne angeordnet.

Description

  • PRIORITÄTSDATEN
  • Die vorliegende Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung mit der Seriennr. 63/273,736, eingereicht am 29. Oktober 2021, die durch Bezugnahme in die vorliegende Anmeldung aufgenommen wird.
  • HINTERGRUND
  • Die integrierte Halbleiterschaltungsindustrie (Halbleiter-IC-Industrie) hat ein exponentielles Wachstum erfahren. Die technologischen Fortschritte bei IC-Materialien und der IC-Gestaltung haben Generationen von ICs produziert, bei denen jede Generation kleinere und komplexere Schaltungen als die vorhergehende Generation aufweist. Im Verlaufe der IC-Entwicklung hat die Funktionsdichte (d. h., die Anzahl an verschalteten Vorrichtungen pro Chipfläche) im Allgemeinen zugenommen, während die Geometriegröße (d. h., die kleinste Komponente (oder Leitung), die unter Verwendung eines Herstellungsprozesses erzeugt werden kann) abgenommen hat. Dieser Abwärtsskalierungsprozess bietet im Allgemeinen Vorteile durch Erhöhen der Produktionseffizienz und Senken der damit verbundenen Kosten. Solch eine Abwärtsskalierung hat auch die Komplexität der Verarbeitung und Herstellung von ICs erhöht.
  • Zum Beispiel sind mit dem Fortschritt der integrierten Schaltungstechnologien (IC-Technologien) hin zu kleineren Technologieknoten Mehrfach-Gate-Vorrichtungen eingeführt worden, um die Gate-Steuerung durch Erhöhen der Gate-Kanal-Kopplung, Verringern des Sperrstroms und Verringern von Kurzkanaleffekten (SCEs, Short-Channel Effects) zu verbessern. Eine Mehrfach-Gate-Vorrichtung bezieht sich im Allgemeinen auf eine Vorrichtung, die eine Gate-Struktur aufweist, oder einen Teil davon, die über mehr als einer Seite eines Kanalbereichs angeordnet ist. Finnenartige Feldeffekttransistoren (FinFETs) und Gate-all-around-Transistoren (GAA-Transistoren) sind Beispiele von Mehrfach-Gate-Vorrichtungen, die beliebt und vielversprechende Kandidaten für Hochleistungsanwendungen und Anwendungen mit geringer Leckage geworden sind. Ein FinFET weist einen erhöhten Kanal auf, der auf mehr als einer Seite von einem Gate umwickelt wird (zum Beispiel umwickelt das Gate eine Oberseite und Seitenwände einer „Finne“ aus Halbleitermaterial, die sich von einem Substrat erstreckt). Im Vergleich zu planaren Transistoren bietet solch eine Konfiguration eine bessere Steuerung des Kanals und verringert drastisch SCEs (insbesondere durch Verringern der Unterschwellenleckage (d. h., Kopplung zwischen einer Source und einem Drain des FinFET in dem „ausgeschalteten“ Zustand). Ein GAA-Transistor weist eine Gate-Struktur auf, die sich teilweise oder vollständig um einen Kanalbereich erstrecken kann, um auf zwei oder mehr Seiten Zugang zu dem Kanalbereich zu gewähren. Der Kanalbereich des GAA-Transistors kann aus Nanodrähten, Nanoschichten, sonstigen Nanostrukturen und/oder sonstigen geeigneten Strukturen gebildet sein. Die Form des Kanalbereichs gibt einem GAA-Transistor auch Namen, wie etwa ein Nanodrahttransistor oder ein Nanoschichttransistor. In einigen Fällen kann ein GAA-Transistor auch als Mehrfach-Brücken-Kanal-Transistor (MBC-Transistor, Multi-Bridge Channel transistor) bezeichnet werden.
  • Mehrfach-Gate-Vorrichtungen verschiedener Leitfähigkeitstypen können nebeneinander in einer Halbleitervorrichtung platziert werden. Um die Leistungsfähigkeit zu verbessern, können Mehrfach-Gate-Vorrichtungen verschiedener Leitfähigkeitstypen verschiedene Source/Drain-Merkmale aufweisen, die separat gebildet sind. In einigen Situationen können die Source/Drain-Merkmale, die als erstes zu bilden sind, beschädigt werden, wenn die Source/Drain-Merkmale, die als letztes zu bilden sind, gebildet werden. Wenngleich vorhandene Verfahren zum Bilden von Mehrfach-Gate-Transistoren im Allgemeinen für ihre vorgesehenen Zwecke geeignet sind, sind sie daher nicht in jedem Aspekt zufriedenstellend.
  • Figurenliste
  • Die vorliegende Offenbarung lässt sich am besten anhand der folgenden ausführlichen Beschreibung zusammen mit den beigefügten Figuren verstehen. Es sei darauf hingewiesen, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind und nur zu Veranschaulichungszwecken verwendet werden. In der Tat können die Abmessungen der verschiedenen Merkmale für eine deutliche Erörterung willkürlich vergrößert oder verkleinert sein.
    • 1. veranschaulicht ein Flussdiagramm eines Verfahrens zum Bilden über einem Werkstück von Source/Drain-Merkmalen verschiedener Leitfähigkeitstypen gemäß einem oder mehreren Aspekten der vorliegenden Offenbarung.
    • 2-26 veranschaulichen Querschnittsansichten eines Werkstücks während einem Herstellungsprozess gemäß dem Verfahren von 1 gemäß einem oder mehreren Aspekten der vorliegenden Offenbarung.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des bereitgestellten Gegenstands bereit. Spezifische Beispiele von Komponenten und Anordnungen werden nachstehend zum Vereinfachen der vorliegenden Offenbarung beschrieben. Diese sind natürlich nur Beispiele und sollen nicht einschränkend sein. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, in welchen das erste und das zweite Merkmal in direktem Kontakt gebildet sind, und auch Ausführungsformen umfassen, in welchen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal gebildet werden können, so dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt stehen. Zusätzlich kann die vorliegende Offenbarung Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und gibt an sich kein Verhältnis zwischen den verschiedenen Ausführungsformen und/oder Konfigurationen an, die erörtert sind.
  • Räumlich bezogene Begriffe, wie etwa „darunterliegend“, „unterhalb“, „unterer“, „darüberliegend“, „oberer“ und dergleichen können hierin für eine bequemere Beschreibung zum Beschreiben der Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en), wie in den Figuren veranschaulicht, verwendet werden. Die räumlich bezogenen Begriffe sollen verschiedene Ausrichtungen der Vorrichtung im Gebrauch oder Betrieb zusätzlich zu der in den Figuren dargestellten Ausrichtung umfassen. Die Vorrichtung kann anders (um 90 Grad gedreht oder mit anderen Ausrichtungen) ausgerichtet sein und die räumlich bezogenen Deskriptoren, die hierin verwendet werden, können dementsprechend gleichermaßen interpretiert werden.
  • Wenn eine Anzahl oder ein Bereich von Zahlen mit „etwa“, „ungefähr“ und dergleichen beschrieben wird, soll der Begriff ferner Zahlen umfassen, die innerhalb eines angemessenen Bereichs liegen, wobei Variationen berücksichtigt werden, die charakteristisch während der Herstellung auftreten, wie ein Fachmann versteht. Zum Beispiel umfasst die Anzahl oder der Bereich von Zahlen einen angemessenen Bereich einschließlich der beschriebenen Anzahl, wie etwa innerhalb von +/-10% der beschriebenen Anzahl, basierend auf bekannten Herstellungstoleranzen, die mit der Herstellung eines Merkmals verknüpft sind, das eine Eigenschaft aufweist, die mit der Anzahl verknüpft ist. Zum Beispiel kann eine Materialschicht mit einer Dicke von „etwa 5 nm“ einen Abmessungsbereich von 4,25 nm bis 5,75 nm umfassen, wobei ein Fachmann weiß, dass die Herstellungstoleranzen, die mit dem Abscheiden der Materialschicht verknüpft sind, +/-15% betragen. Ferner kann die vorliegende Offenbarung Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und gibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen an.
  • Die vorliegende Offenbarung bezieht sich im Allgemeinen auf das Bilden von Mehrfach-Gate-Transistoren, und genauer auf das Bilden von verschiedenen Source/Drain-Merkmalen in einem Mehrfach-Gate-Transistor. Ein Design der Halbleitervorrichtung kann einen n-Mehrfach-Gate-Transistor umfassen, der neben einem p-Mehrfach-Gate-Transistor platziert ist. Zum Beispiel kann eine statische Direktzugriffsspeicherzelle (SRAM-Zelle, Static Random Access Memory cell) n-Transistoren aufweisen, die neben p-Transistoren platziert sind. Um die jeweilige Vorrichtungsleistungsfähigkeit zu verbessern, können verschiedene Source/Drain-Merkmale in n-Mehrfach-Gate-Transistoren und p-Mehrfach-Gate-Transistoren implementiert werden. Aufgrund ihrer Unterschiede hinsichtlich der Zusammensetzung und des Dotiertyps sind die n-Source/Drain-Merkmale und die p-Source/Drain-Merkmale separat gebildet. Zum Beispiel können die n-Source/Drain-Merkmale gebildet sein, während die p-Source/Drain-Bereiche abgedeckt sind. Nachdem die n-Source/Drain-Merkmale gebildet sind, werden die p-Source/Drain-Merkmale über den p-Source/Drain-Bereichen gebildet, während die n-Source/Drain-Bereiche durch eine strukturierte Hartmaske geschützt sind. Bei einer vorhandenen Technologie sind die beiden strukturierten Masken so ausgestaltet, dass sie genau entlang einer Mittellinie zwischen einem aktiven n-Bereich und einem benachbarten aktiven p-Bereich enden. Wenn die Ätzprozesse nicht im Wesentlichen anisotrop sind, kann die strukturierte Hartmaske ein Ausbeulungsprofil aufweisen, das dazu neigt, einen Abschnitt der n-Source/Drain-Merkmale, die zuerst zu bilden sind, zu beschädigen und freizulegen. Ein Abschnitt des p-Source/Drain-Merkmals kann auf dem freigelegten Abschnitt der n-Source/Drain-Merkmale abgeschieden werden, was zu Kurzschlüssen oder Undichtigkeiten führen kann.
  • Die vorliegende Offenbarung stellt Verfahren zum Verbessern der Strukturierung der Hartmasken bereit, wenn n-Source/Drain-Merkmale und p-Source/Drain-Merkmale gebildet werden. Diese Verfahren stellen eine strukturierte Hartmaske mit einem geraderen Profil bereit, die mit einer geringeren Wahrscheinlichkeit bereits gebildete Source/Drain-Merkmale beschädigt oder freilegt. Je nach den Lithografieprozessen können die Verfahren der vorliegenden Offenbarung einen Grat oder einen Graben in einem Isolationsmerkmal bilden, das bei oder in der Nähe einer Mittellinie zwischen einem p-Source/Drain-Merkmal und einem benachbarten n-Source/Drain-Merkmal angeordnet ist.
  • Die verschiedenen Aspekte der vorliegenden Offenbarung werden nun ausführlicher unter Bezugnahme auf die Figuren beschrieben. Diesbezüglich ist 1 ein Flussdiagramm, das ein Verfahren 100 zum Bilden einer Halbleiterstruktur aus einem Werkstück gemäß Ausführungsformen der vorliegenden Offenbarung veranschaulicht. Das Verfahren 100 ist nur ein Beispiel und soll die vorliegende Offenbarung nicht auf das beschränken, was explizit hierin veranschaulicht ist. Zusätzliche Schritte können vor, während und nach dem Verfahren 100 bereitgestellt werden, und einige beschriebene Schritte können für zusätzliche Ausführungsformen des Verfahrens ersetzt, entfernt oder verschoben werden. Der Einfachheit wegen sind nicht alle Schritte hierin ausführlich beschrieben. Das Verfahren 100 wird nachstehend in Verbindung mit 2-26 beschrieben, welche bruchstückhafte Querschnittsansichten eines Werkstücks 200 in verschiedenen Herstellungsstufen gemäß Ausführungsformen des Verfahrens 100 in 1 sind. Da das Werkstück 200 zu einer Halbleiterstruktur oder einer Halbleitervorrichtung hergestellt werden wird, kann das Werkstück 200 hierin als eine Halbleiterstruktur oder eine Halbleitervorrichtung bezeichnet werden, wie es der Kontext erfordert. Wenngleich die hierin veranschaulichten Halbleiterstrukturen FinFETs aufweisen, kann das Verfahren 100 verwendet werden, um andere Mehrfach-Gate-Vorrichtungen, wie etwa GAA-Transistoren, zu bilden. Um Zweifel auszuräumen, sind die X-, die Y- und die Z-Richtung in 2-26 senkrecht zueinander. In der gesamten vorliegenden Offenbarung bezeichnen gleiche Bezugszeichen gleiche Merkmale, wenn nicht das Gegenteil angegeben ist.
  • Unter Bezugnahme auf 1 und 2 umfasst das Verfahren 100 den Block 102, wo ein Werkstück 200 aufgenommen wird. Das Werkstück 200 weist erste Finnen 203 über einem ersten Bereich 10 eines Substrats 202 und zweite Finnen 204 über einem zweiten Bereich 20 eines Substrats 202 auf. In einigen Ausführungsformen kann das Substrat 202 ein Halbleitersubstrat, wie etwa ein Siliziumsubstrat (Si-Substrat), sein. Das Substrat 202 kann verschiedene Dotierkonfigurationen aufweisen, je nach den Gestaltungsanforderungen, wie im Stand der Technik bekannt ist. Wie in 2 gezeigt, weist das Substrat 202 einen ersten Bereich 10 und einen zweiten Bereich 20 auf. Der erste Bereich 10 und der zweite Bereich 20 sind unterschiedliche Vorrichtungsbereiche. Zum Beispiel kann der erste Bereich 10 ein p-Vorrichtungsbereich sein und kann der zweite Bereich 20 ein n-Vorrichtungsbereich sein. Es können unterschiedliche Dotierprofile (z. B. n-Wannen oder n-Typ-Wannen, p-Wannen oder p-Typ-Wannen) auf dem Substrat 202 gebildet sein. Zum Beispiel kann eine n-Typ-Wanne in dem ersten Bereich 10 gebildet sein und kann eine p-Typ-Wanne in dem zweiten Bereich 20 gebildet sein. Die geeignete Dotierung kann eine Ionenimplantierung von Dotiermitteln und/oder Diffusionsprozessen umfassen. Das Substrat 202 kann auch andere Halbleitermaterialien, wie etwa Germanium (Ge), Siliziumcarbid (SiC), Silizium-Germanium (SiGe) oder Diamant, umfassen. Ferner kann das Werkstück 200 optional eine epitaxiale Schicht aufweisen, die auf dem Substrat 202 unter Verwendung eines Molekularstrahlepitaxieprozesses (MBE-Prozesses, Molecular Beam Epitaxy process), eines metallorganischen chemischen Dampfabscheidungsprozesses (MOCVD, Metalorganic Chemical Vapor Deposition process) und/oder anderer geeigneter epitaxialer Züchtungsprozesse abgeschieden wird. Die epitaxiale Schicht kann zur Verbesserung der Leistungsfähigkeit gespannt werden. Bei einigen Implementierungen kann das Substrat 202 ferner eine eingebettete Isolierschicht aufweisen, um eine Silizium-auf-Isolator-Struktur (SOI-Struktur, Silicon-on-Isolator structure), eine Germanium-auf-Isolator-Struktur (GeOI-Struktur, Germanium-on-Isolator structure) aufzuweisen.
  • Das Werkstück 200 weist die ersten Finnen 203 über dem ersten Bereich 10 und die zweiten Finnen 204 über dem zweiten Bereich 20 auf. Die ersten Finnen 203 und die zweiten Finnen 204 können in Paaren vorhanden sein, die von benachbarten Finnenpaaren beabstandet sind. Zu Veranschaulichungszwecken weist 2 zwei erste Finnen 203 über dem ersten Bereich 10 und zwei zweite Finnen 204 über dem zweiten Bereich 20 auf. Die ersten Finnen 203 und die zweiten Finnen 204 können aus dem Substrat 202 oder einer epitaxialen Schicht, die auf dem Substrat 202 gebildet ist, unter Verwendung geeigneter Prozesse einschließlich Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse strukturiert werden. Im Allgemeinen kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse Fotolithografie- und selbstausgerichtete Prozesse, was ermöglicht, dass Strukturen erzeugt werden, die zum Beispiel Abstände aufweisen, die geringer als das sind, was ansonsten unter Verwendung eines einzelnen direkten Fotolithografieprozesses erhalten werden kann. Zum Beispiel ist in einer Ausführungsform eine Opferschicht über einem Substrat gebildet und unter Verwendung eines Fotolithografieprozesses strukturiert. Abstandshalter werden entlang der strukturierten Opferschicht unter Verwendung eines selbstausgerichteten Prozesses gebildet. Die Opferschicht wird dann entfernt, und die verbleibenden Abstandshalter, oder Dorne, können dann verwendet werden, um die ersten Finnen 203 und die zweiten Finnen 204 durch Ätzen des Substrats 202 zu strukturieren. Der Ätzprozess kann Trockenätzen, Nassätzen, reaktives Ionenätzen (RIE, Reactive Ion Etching) und/oder sonstige geeignete Prozesse umfassen.
  • Es wird weiter auf 2 Bezug genommen. Es sei darauf hingewiesen, dass die Verfahren gemäß der vorliegenden Offenbarung, wie etwa das Verfahren 100, eine spezifische Anwendung bei dem Werkstück 200 haben, wo ein Abstand S zwischen einer ersten Finne 203 über dem ersten Bereich 10 und einer benachbarten zweiten Finne 204 über dem zweiten Bereich 20 zwischen ungefähr 20 nm und ungefähr 100 nm beträgt. Dieser Bereich ist nicht unbedeutend. Wie weiter unten beschrieben werden wird, wenn der Abstand S kleiner als 20 nm ist, ist wenig oder kein Raum vorhanden, um die Ränder der strukturierten Fotoresistschichten nachzubehandeln, indem OPC-Korrekturen (optical proximity correction corrections) bei den GDS-Layout-Dateien (Graphic Design System layoutfiles) vorgenommen werden. In der Tat kann, wenn der Abstand S kleiner als 20 nm ist, eine Abänderung der GDS-Dateien nichtsdestotrotz Beschädigungen an den Source/Drain-Merkmalen hervorrufen, die bereits gebildet sind. Wenn der Abstand S größer als 100 nm ist, besteht eine geringe oder keine Gefahr von Beschädigungen an den Source/Drain-Merkmalen. Dies liegt daran, dass solch ein Abstand Prozessvariationen aufnehmen kann, die durch eine Unterschneidung während dem Ätzprozess oder einer unbeabsichtigten Kantenrauigkeit der strukturierten Fotoresistschichten eingebracht werden. Wenn der Abstand S kleiner als 20 nm oder größer als 100 nm ist, sind möglicherweise einige der strukturellen Merkmale nicht zu beobachten, da Nassreinigungsprozesse (die nachstehend beschrieben werden) diese entfernen oder mit der Umgebung vermischen können.
  • Weiter unter Bezugnahme auf 1 und 3 umfasst das Verfahren 100 einen Block 104, wo ein Isolationsmerkmal 206 gebildet wird. In einigen Fällen kann das Isolationsmerkmal 206 auch als Flachgrabenisolationsmerkmal (STI-Merkmal, Shallow Trench Isolation feature) 206 bezeichnet werden. Beispielhaft wird in einigen Ausführungsformen eine dielektrische Schicht zunächst über dem Substrat 202 abgeschieden, wobei Gräben zwischen benachbarten Finnen mit dem dielektrischen Material gefüllt werden. In einigen Ausführungsformen kann die dielektrische Schicht Siliziumoxid enthalten und unter Verwendung von chemischer Dampfabscheidung mit Plasma mit hoher Dichte (HDPCVD, High-Density Plasma Chemical Vapor Deposition), CVD, fließfähiger CVD (FCVD, Flowable Chemical Vapor Deposition) oder Schleuderbeschichtung abgeschieden werden. Das abgeschiedene dielektrische Material wird dann verdünnt und planarisiert, zum Beispiel durch einen chemisch-mechanischen Polierprozess (CMP-Prozess). Die planarisierte dielektrische Schicht wird weiter durch einen Trockenätzprozess, einen Nassätzprozess und/oder eine Kombination davon ausgespart, um das Isolationsmerkmal 206 zu bilden. Wie in 3 gezeigt, können sich obere Abschnitte der ersten Finnen 203 und der zweiten Finnen 204 über dem Isolationsmerkmal 206 erheben, während untere Abschnitte der ersten Finnen 203 und der zweiten Finnen in dem Isolationsmerkmal 206 vergraben bleiben können. In einigen Ausführungsformen, die nicht explizit gezeigt sind, kann das Isolationsmerkmal 206 eine Mehrschichtstruktur aufweisen. Zum Beispiel kann das Isolationsmerkmal 206 eine Auskleidung und ein Füllmaterial aufweisen, wobei die Auskleidung in direktem Kontakt mit dem Substrat 202 und den Finnen (einschließlich der ersten Finnen 203 und der zweiten Finnen 204) steht und das Füllmaterial von dem Substrat 202 und den Finnen durch die Auskleidung beabstandet ist. In einigen Fällen kann die Auskleidung Silizium oder Siliziumnitrid enthalten und kann das Füllmaterial Siliziumoxid enthalten.
  • Unter Bezugnahme auf 1 und 4 umfasst das Verfahren 100 einen Block 106, wo ein Dummy-Gate-Stapel 208 über den Kanalbereichen der ersten Finnen 203 und der zweiten Finnen 204 gebildet wird. Jede der ersten Finnen 203 und der zweiten Finnen 204 erstreckt sich der Länge nach entlang der Y-Richtung. Entlang der Y-Richtung weist jede der ersten Finnen 203 und der zweiten Finnen 204 Kanalbereiche und Source/Drain-Bereiche auf. Jeder der Kanalbereiche ist zwischen zwei Source/Drain-Bereichen angeordnet. In einigen Ausführungsformen wird ein Gate-Austausch- oder Gate-Last-Prozess übernommen und dient der Dummy-Gate-Stapel 208 als Platzhalter für einen High-k-Metall-Gate-Stapel und ist zu entfernen und durch den High-k-Metall-Gate-Stapel zu ersetzen. Es sind andere Prozesse und Konfigurationen möglich. In einigen Ausführungsformen, die in 4 dargestellt sind, ist der Dummy-Gate-Stapel 208 über dem Substrat 202 gebildet. Der Dummy-Gate-Stapel 208 erstreckt sich der Länge nach entlang der X-Richtung, so dass er die ersten Finnen 203 und die zweiten Finnen 204 schneidet. Der Dummy-Gate-Stapel 208 ist über Flächen der Kanalbereiche der ersten Finnen 203 und der zweiten Finnen 204 gebildet, während die Source/Drain-Bereiche der ersten Finnen 203 und der zweiten Finnen 204 nicht von dem Dummy-Gate-Stapel 208 bedeckt werden. 4 veranschaulicht einen Querschnitt der Source/Drain-Bereiche der ersten Finnen 203 und der zweiten Finnen 204. Da der Dummy-Gate-Stapel 208 über den Kanalbereichen und außerhalb der Ebene angeordnet ist, ist der Dummy-Gate-Stapel 208 gestrichelt veranschaulicht.
  • Der Dummy-Gate-Stapel 208 kann eine Dummy-Dielektrikumsschicht und eine Dummy-Elektrodenschicht aufweisen. Die Operationen bei Block 106 können das Bilden der Dummy-Dielektrikumsschicht und der Dummy-Elektrodenschicht über dem Werkstück 200 und das Strukturieren der Dummy-Dielektrikumsschicht und der Dummy-Elektrodenschicht, so dass die Source/Drain-Bereiche nicht von der Dummy-Dielektrikumsschicht oder der Dummy-Elektrodenschicht bedeckt werden, umfassen. In einigen Ausführungsformen kann die Dummy-Dielektrikumsschicht Siliziumoxid und/oder ein sonstiges geeignetes Material enthalten. In verschiedenen Beispielen kann die Dummy-Dielektrikumsschicht durch einen CVD-Prozess, einen subatmosphärischen CVD-Prozess (SACVD-Prozess), einen fließfähigen CVD-Prozess, einen ALD-Prozess oder einen sonstigen geeigneten Prozess abgeschieden werden. Die Dummy-Elektrodenschicht kann Polysilizium enthalten und kann unter Verwendung von Niederdruck-CVD (LPCVD, Low-Pressure Chemical Vapor Deposition), CVD oder ALD abgeschieden werden. Die abgeschiedene Dummy-Dielektrikumsschicht und die Dummy-Elektrodenschicht können dann strukturiert werden, um den Dummy-Gate-Stapel 208 zu bilden. Zum Beispiel kann der Strukturierungsprozess einen Lithografieprozess (z. B. Fotolithografie oder Elektronenstrahllithografie) umfassen, welcher ferner Fotoresistbeschichtung (z. B. Schleuderbeschichtung), Weichbrennen, Maskenausrichtung, Belichtung, Nachbelichtungsbrennen, Fotoresistentwicklung, Spülen, Trocknen (z. B. Schleudertrocknen und/oder Hartbrennen), sonstige geeignete Lithografietechniken und/oder Kombinationen davon umfassen kann. In einigen Ausführungsformen kann der Ätzprozess Trockenätzen (z. B. RIE-Ätzen), Nassätzen und/oder sonstige Ätzverfahren umfassen. Nach dem Strukturieren ist der Dummy-Gate-Stapel nur über den Kanalbereichen der ersten Finnen 203 und der zweiten Finnen 204 angeordnet.
  • Unter Bezugnahme auf 1 und 5 umfasst das Verfahren 100 einen Block 108, wo eine Gate-Abstandshalterschicht 210 über dem Werkstück 200 abgeschieden wird. In einigen Ausführungsformen wird eine Gate-Abstandshalterschicht 210 konformal über dem Werkstück 200, einschließlich über einer oberen Fläche und Seitenwänden des Dummy-Gate-Stapels 208, und über oberen Flächen und Seitenwänden der ersten Finnen 203 und der zweiten Finnen 204, und über der oberen Fläche des Isolationsmerkmals 206 abgeschieden. Der Begriff „konformal“ kann hierin für eine einfache Beschreibung einer Schicht verwendet werden, die im Wesentlichen eine gleichmäßige Dicke über verschiedene Bereiche besitzt. Die Gate-Abstandshalterschicht 210 kann ein dielektrisches Material enthalten, das sich von der Dummy-Dielektrikumsschicht oder der Dummy-Elektrode in dem Dummy-Gate-Stapel 208 unterscheidet, so dass der Dummy-Gate-Stapel 208 selektiv zu einem späteren Punkt entfernt werden kann, ohne im Wesentlichen die Gate-Abstandshalterschicht 210 zu beschädigen. Die Zusammensetzung der Gate-Abstandshalterschicht 210 unterscheidet sich auch von jener des Isolationsmerkmals 206. In einigen Ausführungsformen kann die Gate-Abstandshalterschicht 210 Siliziumnitrid, Siliziumoxynitrid, Siliziumcarbonitrid, Siliziumoxycarbid, Siliziumoxycarbonitrid oder Kombinationen davon enthalten. In einer Ausführungsform enthält die Gate-Abstandshalterschicht 210 Siliziumoxycarbonitrid (SiOCN), welches ätzresistenter als die Dummy-Dielektrikumsschicht ist, jedoch eine dielektrische Konstante aufweist, die geringer als jene von Siliziumnitrid (SiN) ist. In einigen Ausführungsformen, die nicht explizit in 5 gezeigt sind, kann die Gate-Abstandshalterschicht 210 mehrere Schichten aufweisen. Die Gate-Abstandshalterschicht 210 kann unter Verwendung von CVD, eines subatmosphärischen CVD-Prozesses (SACVD-Prozesses), FCVD, eines ALD-Prozesses oder eines sonstigen geeigneten Prozesses abgeschieden werden. Da die Gate-Abstandshalterschicht 210, die über Seitenwänden des Dummy-Gate-Stapels 208 angeordnet ist, über den Kanalbereichen und außerhalb der Ebene liegt, ist die Gate-Abstandshalterschicht 210, die über Seitenwänden des Dummy-Gate-Stapels 208 angeordnet ist, gestrichelt veranschaulicht.
  • Unter Bezugnahme auf 1, 6 und 7 umfasst das Verfahren 100 einen Block 110, wo eine erste Strukturmaske 2120 über den zweiten Finnen 204 gebildet wird. Bei Block 110 wird, um die erste Strukturmaske 2120 zu bilden, zunächst eine erste Hartmaskenschicht 212 über dem Werkstück 200 gebildet, wie in 6 veranschaulicht. In einigen Ausführungsformen kann die erste Hartmaskenschicht 212 eine untere Antireflexbeschichtungsschicht (BARC-Schicht, Bottom Antireflective Coating layer) sein, die Spin-on-Kohlenstoff (SOC, Spin-On-Carbon) oder ein siliziumhaltiges Polymer, wie etwa Polysilazanharz, enthält. Die erste Hartmaskenschicht 212 kann über dem Werkstück 200 unter Verwendung von Schleuderbeschichtung oder FCVD abgeschieden werden. Wie in 6 veranschaulicht, wird dann eine erste Fotoresistschicht 214 über der ersten Hartmaskenschicht 212 abgeschieden und strukturiert, um die zweiten Finnen 204 über dem zweiten Bereich 20 abzudecken, während die ersten Finnen 203 in dem ersten Bereich nicht von der strukturierten ersten Fotoresistschicht 214 bedeckt werden. Nachdem die erste Fotoresistschicht 214 strukturiert ist, wird die erste Hartmaskenschicht 212 unter Verwendung der strukturierten ersten Fotoresistschicht 214 als eine Ätzmaske zum Bilden der ersten Strukturmaske 2120 geätzt.
  • In einigen Ausführungsformen kann das Ätzen der ersten Hartmaskenschicht 212 unter Verwendung eines Trockenätzprozesses durchgeführt werden, der ein sauerstoffhaltiges Gas, ein fluorhaltiges Gas (z. B. CF4, SF6, CH2F2, CHF3 und/oder C2F6), ein chlorhaltiges Gas (z. B. Cl2, CHCl3, CCl4 und/oder BCl3), ein bromhaltiges Gas (z. B. HBr und/oder CHBR3), ein jodhaltiges Gas, sonstige geeignete Gase und/oder Plasmen und/oder Kombinationen davon implementiert. Der Trockenätzprozess kann bei einer erhöhten Temperatur von zwischen etwa 150°C und etwa 400°C zum Verkürzen der Prozesszeit und mit einer Vorspannung zum Verbessern des anisotropen Ätzens durchgeführt werden. Es ist zu beobachten, dass der Trockenätzprozess bei einer höheren Prozesstemperatur isotroper werden kann. D. h., der Trockenätzprozess kann die erste Hartmaskenschicht 212 und das Isolationsmerkmal 206 seitlich ätzen, was zu einer Unterschneidung oder einem ausgebeulten Seitenwandprofil führt. Um in Bezug auf diese Situation Abhilfe zu schaffen, verwenden die Verfahren der vorliegenden Offenbarung eine Prozesstemperatur von ungefähr 5°C bis ungefähr 20°C weniger, wie etwa zwischen ungefähr 130°C und ungefähr 380°C. Alternativ kann eine stärkere Vorspannung angelegt werden, um das direktionale Ätzen zu verstärken. In einigen Ausführungsformen kann eine Gleichstromvorspannung (DC-Vorspannung) für das Trockenätzen zwischen ungefähr 0 eV und ungefähr 500 eV betragen.
  • Wie zuvor beschrieben wurde, kann, wenn der Abstand S zwischen einer ersten Finne 203 und einer benachbarten zweiten Finne 204 zwischen ungefähr 20 nm und ungefähr 100 nm beträgt, das GDS-Layout zum Strukturieren der ersten Fotoresistschicht 214 während dem OPC-Prozess korrigiert oder abgeändert werden. In den Ausführungsformen, die in 6 dargestellt sind, wird, wenn der Abstand S zwischen ungefähr 60 nm und ungefähr 100 nm beträgt und das darauffolgende Ätzen des ersten Bereichs 10 nicht perfekt anisotrop ist, das GDS-Layout derart abgeändert, dass sich ein Rand der ersten Fotoresistschicht 214 um einen ersten Versatz L1 über die Mittellinie C-C' in den ersten Bereich 10 hinein erstreckt, wie in 6 gezeigt. Dadurch kann der erste Versatz L1 das Ausmaß der Unterschneidung aufnehmen und sicherstellen, dass die Strukturen, die von der Strukturmaske bedeckt werden, nicht beschädigt werden. Wie in 7 gezeigt, ist entlang der X-Richtung eine obere Fläche der ersten Strukturmaske 2120 breiter als eine untere Fläche der ersten Strukturmaske 2120 aufgrund der Ausbeulung, die durch die Unterschneidung hervorgerufen wird.
  • Unter Bezugnahme auf 1 und 7 umfasst das Verfahren 100 einen Block 112, wo erste Source/Drain-Bereiche 203SD der ersten Finnen 203 unter Verwendung der ersten Strukturmaske 2120 als eine Ätzmaske geätzt werden. Bei Block 112 wird die erste Strukturmaske 2120 als eine Ätzmaske angewendet, die den zweiten Bereich 20 schützt, während die ersten Source/Drain-Bereiche 203SD der ersten Finnen 203 ausgespart werden und die Gate-Abstandshalterschicht 210 über den ersten Source/Drain-Bereichen 203SD geätzt wird. Die Operationen bei Block 112 legen einen Abschnitt der ersten Source/Drain-Bereiche 203SD frei, so dass das darauffolgende Bilden der Source/Drain-Merkmale auf den freigelegten Flächen der ersten Source/Drain-Bereiche 203SD gebildet werden kann. In einigen Ausführungsformen können ein Abschnitt der Gate-Abstandshalterschicht 210 und ein Abschnitt des Isolationsmerkmals 206 entlang der unteren Seitenwände der ersten Source/Drain-Bereiche 203SD angeordnet bleiben. Da das Abscheiden eines ersten Source/Drain-Merkmals 220 (das nachstehend beschrieben wird) in Bezug auf Halbleiterflächen selektiv ist, helfen die Gate-Abstandshalterschicht 210 und das Isolationsmerkmal 206, die entlang der Seitenwände der ersten Source/Drain-Bereiche 203SD angeordnet sind, dabei, das Züchten der ersten Source/Drain-Merkmale 220 zu steuern. Das Ätzen bei Block 112 spart auch das Isolationsmerkmal 206 über dem ersten Bereich 10 aus. In einigen Ausführungsformen, die in 7 dargestellt sind, kann das Isolationsmerkmal 206 über dem ersten Bereich 10 im Vergleich zu einer oberen Fläche des Isolationsmerkmals 206 über dem zweiten Bereich 20 vertikal um eine erste Tiefe D1 ausgespart werden. In einigen Fällen kann die erste Tiefe D1 zwischen ungefähr 10 nm und ungefähr 25 nm betragen. In der Ausführungsform, die in 7 dargestellt ist, weil sich die erste Strukturmaske 2120 über die Mittellinie C-C' hinaus in den ersten Bereich 10 erstreckt, erstreckt sich das ungeätzte Isolationsmerkmal 206 auch über die Mittellinie C-C' hinaus.
  • Das Ätzen bei Block 112 kann auch unter Verwenden eines Trockenätzprozesses durchgeführt werden. Zum Beispiel kann der Trockenätzprozess ein sauerstoffhaltiges Gas, ein fluorhaltiges Gas (z. B. CF4, SF6, CH2F2, CHF3 und/oder C2F6), ein chlorhaltiges Gas (z. B. Cl2, CHCl3, CCl4 und/oder BCl3), ein bromhaltiges Gas (z. B. HBr und/oder CHBR3), ein jodhaltiges Gas, andere geeignete Gase und/oder Plasmen und/oder Kombinationen davon implementieren. Nach dem Ätzen der ersten Source/Drain-Bereiche 203SD kann das Werkstück 200 einen Nassreinigungsprozess unterlaufen, um Schmutz und Oxid von den Halbleiterflächen zu entfernen. Zum Beispiel kann der Nassreinigungsprozess die Verwendung von Standard Clean 1 (RCA SC-1, ein Gemisch aus entionisiertem (DI) Wasser, Ammoniumhydroxid und Wasserstoffperoxid), Standard Clean 2 (RCA SC-2, ein Gemisch aus DI-Wasser, Chlorwasserstoffsäure und Wasserstoffperoxid), SPM (ein Schwefelperoxidgemisch) und/oder Fluorwasserstoffsäure zur Oxidentfernung umfassen. Da der Nassreinigungsprozess im Wesentlichen ein Nassreinigungsprozess ist, ist er isotropisch und kann das Ausbeulungs- oder Unterschneidungsprofil vergrößern.
  • Unter Bezugnahme auf 1 und 8 umfasst das Verfahren 100 einen Block 114, wo ein erstes Source/Drain-Merkmal 220 gebildet wird. In einigen Ausführungsformen sind die Operationen bei Block 114 derart eingerichtet, dass das erste Source/Drain-Merkmal 220 selektiv auf Halbleiterflächen, wie etwa dem freigelegten Abschnitt der ersten Source/Drain-Bereiche 203SD, abgeschieden wird. D h., es wird möglicherweise ein kleines oder kein erstes Source/Drain-Merkmal 220 auf den dielektrischen Flächen, wie etwa den Flächen des Isolationsmerkmals 206, der Gate-Abstandshalterschicht 210 oder der ersten Strukturmaske 2120, abgeschieden oder gezüchtet. Das erste Source/Drain-Merkmal 220 kann ein n-Source/Drain-Merkmal oder ein p-Source/Drain-Merkmal sein. Zum Beispiel kann das erste Source/Drain-Merkmal 220 Ge, Si, GaAs, AlGaAs, SiGe, GaAsP, SiP oder ein sonstiges geeignetes Material enthalten und ein n-Dotiermittel, wie etwa Phosphor (P) oder Arsen (As), oder ein p-Dotiermittel, wie etwa Bor (B) oder Bordifluorid (BF2), enthalten. In einer Ausführungsform ist das erste Source/Drain-Merkmal 220 vom p-Typ und enthält Silizium-Germanium (SiGe) und ein p-Dotiermittel, wie etwa Bor (B). Geeignete epitaxiale Prozesse zum Bilden des ersten Source/Drain-Merkmals 220 umfassen CVD-Abscheidungstechniken (z. B. Dampfphasenepitaxie (VPE, Vapor-Phase Epitaxy) und/oder CVD mit ultrahohem Vakuum (UHV-CVD, Ultra-High Vacuum CVD)), Molekularstrahlepitaxie (MBE, Molecular Beam Epitaxy) und/oder sonstige geeignete Prozesse. Der epitaxiale Züchtungsprozess kann gasförmige und/oder flüssige Vorläufer verwenden, welche mit der Zusammensetzung der ersten Source/Drain-Bereiche 203SD interagieren. Die Dotiermittel in dem ersten Source/Drain-Merkmal 220 können in-situ während dem epitaxialen Prozess durch Einbringen von Dotierarten dotiert werden. Wenn das erste Source/Drain-Merkmal 220 nicht in-situ dotiert wird, wird ein Implantationsprozess (d. h., ein Verbindungsimplantierprozess) durchgeführt, um das erste Source/Drain-Merkmal 220 zu dotieren. Wenngleich es nicht explizit in den Figuren gezeigt ist, kann das erste Source/Drain-Merkmal 220 eine Mehrschichtstruktur sein. In einem Beispiel kann das erste Source/Drain-Merkmal 220 eine epitaxiale Übergangsschicht, eine stark dotierte epitaxiale Schicht über der epitaxialen Übergangsschicht und eine epitaxiale Abdeckschicht über der epitaxialen Übergangsschicht und der stark dotierten epitaxialen Schicht aufweisen. Die stark dotierte epitaxiale Schicht weist die höchste Dotiermittelkonzentration unter den drei Unterschichten zum Verringern des Kontaktwiderstands auf. Die epitaxiale Übergangsschicht weist eine Dotiermittelkonzentration auf, die geringer als jene in der stark dotierten epitaxialen Schicht ist, um die Gitterdefektdichte zu verringern. Die epitaxiale Abdeckschicht, welche eine geringere Dotiermittelkonzentration als jene in der stark dotierten epitaxialen Schicht für einen höheren Ätzwiderstand aufweist, wirkt so, dass sie das Ausdiffundieren von Dotiermitteln in der stark dotierten epitaxialen Schicht verringert. In einem Beispiel, wo das erste Source/Drain-Merkmal 220 eine Mehrschichtstruktur ist, sind seine epitaxiale Übergangsschicht, seine stark dotierte epitaxiale Schicht und die epitaxiale Abdeckschicht aus Silizium-Germanium (SiGe) gebildet und mit Bor (B) dotiert.
  • Nach der Bildung des ersten Source/Drain-Merkmals 220 wird die erste Strukturmaske 2120 selektiv durch Veraschung oder selektives Ätzen entfernt. Das Entfernen der ersten Strukturmaske 2120 ist derart eingerichtet, dass die Schäden bezüglich des ersten Source/Drain-Merkmals 220 minimiert werden. Es ist zu sehen, dass die erste Strukturmaske 2120, die in 8 gezeigt ist, in 9 nicht mehr vorhanden ist.
  • Unter Bezugnahme auf 1, 9 und 10 umfasst das Verfahren 100 einen Block 116, wo eine zweite Strukturmaske 2220 über den ersten Source/Drain-Merkmalen 220 gebildet wird. Bei Block 116 wird zunächst eine zweite Hartmaskenschicht 222 über dem Werkstück 200 gebildet, wie in 9 veranschaulicht, um die zweite Strukturmaske 2220 zu bilden. In einigen Ausführungsformen kann die zweite Hartmaskenschicht 222 eine untere Antireflexbeschichtungsschicht (BARC-Schicht, Bottom Antireflective Coating layer) sein, die Spin-on-Kohlenstoff (SOC) oder ein siliziumhaltiges Polymer, wie etwa Polysilazanharz, enthält. Die zweite Hartmaskenschicht 222 kann über dem Werkstück 200 unter Verwendung von Schleuderbeschichtung oder FCVD abgeschieden werden. Wie in 9 veranschaulicht, wird dann eine zweite Fotoresistschicht 224 abgeschieden und strukturiert, um das erste Source/Drain-Merkmal 220 über dem ersten Bereich 10 zu bedecken, während die zweiten Finnen 204 in dem zweiten Bereich 20 nicht von der strukturierten zweiten Fotoresistschicht 224 bedeckt werden. Nachdem die zweite Fotoresistschicht 224 strukturiert ist, wird die zweite Hartmaskenschicht 222 unter Verwendung der strukturierten zweiten Fotoresistschicht 224 als eine Ätzmaske geätzt, um die zweite Strukturmaske 2220 zu bilden.
  • In einigen Ausführungsformen kann das Ätzen der zweiten Hartmaskenschicht 222 unter Verwendung eines Trockenätzprozesses durchgeführt werden, der ein sauerstoffhaltiges Gas, ein fluorhaltiges Gas (z. B. CF4, SF6, CH2F2, CHF3 und/oder C2F6), ein chlorhaltiges Gas (z. B. Cl2, CHCl3, CCl4 und/oder BCl3), ein bromhaltiges Gas (z. B. HBr und/oder CHBR3), ein jodhaltiges Gas, sonstige geeignete Gase und/oder Plasmen und/oder Kombinationen davon implementiert. Der Trockenätzprozess kann bei einer erhöhten Temperatur von zwischen etwa 150°C und etwa 400°C zum Verkürzen der Prozesszeit und mit einer Vorspannung zum Verbessern des anisotropen Ätzens durchgeführt werden. Es ist zu beobachten, dass der Trockenätzprozess bei einer höheren Prozesstemperatur isotroper werden kann. D. h., der Trockenätzprozess kann die erst Hartmaskenschicht 212 und das Isolationsmerkmal 206 seitlich ätzen, was zu einer Unterschneidung oder einem Ausbeulungsseitenwandprofil führt. Um in Bezug auf diese Situation Abhilfe zu schaffen, verwenden die Verfahren der vorliegenden Offenbarung eine Prozesstemperatur von etwa 5°C bis etwa 20°C weniger, wie etwa zwischen ungefähr 130°C und ungefähr 380°C. Alternativ kann eine stärkere Vorspannung angelegt werden, um das direktionale Ätzen zu verstärken. In einigen Ausführungsformen kann eine Gleichstromvorspannung (DC-Vorspannung) für das Trockenätzen zwischen ungefähr 0 eV und ungefähr 500 eV betragen.
  • Wie zuvor beschrieben, wenn der Abstand S zwischen einer ersten Finne 203 und einer benachbarten zweiten Finne 204 zwischen ungefähr 20 nm und ungefähr 100 nm beträgt, kann das GDS-Layout zum Strukturieren der ersten Fotoresistschicht 214 während dem OPC-Prozess korrigiert oder abgeändert werden. In den Ausführungsformen, die in 9 dargestellt sind, wenn der Abstand S zwischen ungefähr 60 nm und ungefähr 100 nm beträgt und das darauffolgende Ätzen des ersten Bereichs 10 nicht perfekt anisotrop ist, wird das GDS-Layout derart abgeändert, dass sich ein Rand des zweiten Fotoresists 224 um den ersten Versatz L1 über die Mittellinie C-C' in den zweiten Bereich 20 hinein erstreckt, wie in 9 gezeigt. Dadurch kann der erste Versatz L1 das Ausmaß der Unterschneidung aufnehmen und sicherstellen, dass die Strukturen, die von der Strukturmaske bedeckt werden, nicht beschädigt werden. Wie in 10 gezeigt, ist entlang der X-Richtung eine obere Fläche der zweiten Strukturmaske 2220 breiter als eine untere Fläche der zweiten Strukturmaske 2220 aufgrund der Ausbeulung, die durch die Unterschneidung hervorgerufen wird.
  • Unter Bezugnahme auf 1 und 10 umfasst das Verfahren 100 einen Block 118, wo Source/Drain-Bereiche der zweiten Finnen 204 unter Verwendung der zweiten Strukturmaske 2220 als eine Ätzmaske geätzt werden. Bei Block 118 wird die zweite Strukturmaske 2220 als eine Ätzmaske angewendet, die das erste Source/Drain-Merkmal 220 in dem ersten Bereich 10 schützt, während die zweiten Source/Drain-Bereiche 204SD der zweiten Finnen 204 geätzt werden, um die Gate-Abstandshalterschicht 210 zu entfernen. Die Operationen bei Block 118 legen derart einen Abschnitt der zweiten Source/Drain-Bereiche 204SD frei, dass ein zweites Source/Drain-Merkmal 230 (das nachstehend beschrieben wird) auf den freigelegten Flächen der zweiten Source/Drain-Bereiche 204SD gebildet werden kann. In einigen Ausführungsformen können ein Abschnitt der Gate-Abstandshalterschicht 210 und ein Abschnitt des Isolationsmerkmals 206 entlang der unteren Seitenwände der zweiten Source/Drain-Bereiche 204SD angeordnet bleiben. Da das Abscheiden des zweiten Source/Drain-Merkmals 230 (das nachstehend beschrieben wird) in Bezug auf Halbleiterflächen selektiv ist, helfen die Gate-Abstandshalterschicht 210 und das Isolationsmerkmal 206, die entlang der Seitenwände der ersten Source/Drain-Bereiche 203SD angeordnet sind, dabei, die Züchtung der ersten Source/Drain-Merkmale 220 zu steuern. Um eine zufriedenstellende Entfernung der Gate-Abstandshalterschicht 210 von den zweiten Source/Drain-Bereichen 204SD sicherzustellen, kann das Ätzen bei Block 118 auch das Isolationsmerkmal 206 über dem zweiten Bereich 20 aussparen. In einigen Ausführungsformen, die in 10 dargestellt sind, kann das Isolationsmerkmal 206 über dem zweiten Bereich 20 im Wesentlichen um dieselbe erste Tiefe D1 vertikal ausgespart werden. In der Ausführungsform, die in 10 dargestellt ist, erstreckt sich, weil sich die zweite Strukturmaske 2220 über die Mittellinie C-C' in den zweiten Bereich 20 hinein erstreckt, das ungeätzte Isolationsmerkmal 206 ebenfalls über die Mittellinie C-C' hinaus. In einer Ausführungsform, die in 10 dargestellt ist, kann ein Abschnitt des Isolationsmerkmals 206 entlang der Mittellinie C'C', zusammen mit der Gate-Abstandshalterschicht 210 auf diesem bei den Blöcken 112 und 118 ungeätzt bleiben. Folglich kann ein Grat 240 an der Verbindung des ersten Bereichs 10 und des zweiten Bereichs 20 gebildet werden. Der Grat 240 ist ein ortsgebundener Vorsprung auf dem Isolationsmerkmal 206 in der Nähe der Mittellinie C-C' oder um diese herum. Der Grat 240 weist einen unteren Abschnitt 232, der aus dem Isolationsmerkmal 206 gebildet ist, und einen oberen Abschnitt, der aus der Gate-Abstandshalterschicht 210 gebildet ist, auf.
  • Das Ätzen bei Block 118 kann auch unter Verwendung eines Trockenätzprozesses durchgeführt werden. Zum Beispiel kann der Trockenätzprozess ein sauerstoffhaltiges Gas, ein fluorhaltiges Gas (z. B. CF4, SF6, CH2F2, CHF3 und/oder C2F6), ein chlorhaltiges Gas (z. B. Cl2, CHCl3, CCl4 und/oder BCl3), ein bromhaltiges Gas (z. B. HBr und/oder CHBR3), ein jodhaltiges Gas, sonstige geeignete Gase und/oder Plasmen und/oder Kombinationen davon implementieren. Nach dem Ätzen der zweiten Source/Drain-Bereiche 204SD kann das Werkstück 200 einen Nassreinigungsprozess unterlaufen, um Schmutz und Oxid von den Halbleiterflächen zu entfernen. Zum Beispiel kann der Nassreinigungsprozess die Verwendung von Standard Clean 1 (RCA SC-1, ein Gemisch aus entionisiertem Wasser (DI-Wasser), Ammoniumhydroxid und Wasserstoffperoxid), Standard Clean 2 (RCA SC-2, ein Gemisch aus DI-Wasser, Chlorwasserstoffsäure und Wasserstoffperoxid), SPM (ein Schwefelperoxidgemisch) und/oder Fluorwasserstoffsäure zur Oxidentfernung verwenden. Da der Nassreinigungsprozess im Wesentlichen ein Nassreinigungsprozess ist, ist er isotrop und kann das Ausbeulungs- oder Unterschneidungsprofil vergrößern. Der Nassreinigungsprozess kann den oberen Abschnitt des Grats 240 verringern, entfernt jedoch möglicherweise nicht vollständig den oberen Abschnitt des Grats 240, welcher aus der Gate-Abstandshalterschicht 210 gebildet ist und Siliziumoxycarbonitrid enthalten kann.
  • Unter Bezugnahme auf 1 und 11 umfasst das Verfahren 100 einen Block 120, wo ein zweites Source/Drain-Merkmal 230 gebildet wird. In einigen Ausführungsformen sind die Operationen bei Block 120 derart eingerichtet, dass das zweite Source/Drain-Merkmal 230 selektiv auf Halbleiterflächen, wie etwa dem freigelegten Abschnitt der zweiten Source/Drain-Bereiche 204SD, abgeschieden wird. D. h., es wird möglicherweise ein kleines oder kein zweites Source/Drain-Merkmal 230 auf dielektrischen Flächen, wie etwa den Flächen des Isolationsmerkmals 206, der Gate-Abstandshalterschicht 210 oder der zweiten Strukturmaske 2220, abgeschieden oder gezüchtet. Das zweite Source/Drain-Merkmal 230 kann ein n-Source/Drain-Merkmal oder ein p-Source/Drain-Merkmal sein. Zum Beispiel kann das zweite Source/Drain-Merkmal 230 Ge, Si, GaAs, AlGaAs, SiGe, GaAsP, SiP oder ein sonstiges geeignetes Material enthalten und n-Dotiermittel, wie etwa Phosphor (P) oder Arsen (As), oder ein p-Dotiermittel, wie etwa Bor (B) oder Bordifluorid (BF2), enthalten. In einer Ausführungsform ist das zweite Source/Drain-Merkmal 230 vom n-Typ und enthält Silizium (Si) und ein n-Dotiermittel, wie etwa Phosphor (P). Geeignete epitaxiale Prozesse zum Bilden des zweiten Source/Drain-Merkmals 230 umfassen CVD-Abscheidungstechniken (z. B. Dampfphasenepitaxie (VPE) und/oder CVD mit ultrahohem Vakuum (UHV-CVD)), Molekularstrahlepitaxie (MBE) und/oder sonstige geeignete Prozesse. Der epitaxiale Züchtungsprozess kann gasförmige und/oder flüssige Vorläufer verwenden, welche mit der Zusammensetzung der zweiten Source/Drain-Bereiche 204SD interagieren. Die Dotiermittel in dem zweiten Source/Drain-Merkmal 230 können in-situ während dem epitaxialen Prozess durch Einbringen von Dotierarten dotiert werden. Wenn das zweite Source/Drain-Merkmal 230 nicht in-situ dotiert wird, wird ein Implantationsprozess (d. h., ein Verbindungsimplantierprozess) durchgeführt, um das zweite Source/Drain-Merkmal 230 zu dotieren. Wenngleich es nicht explizit in den Figuren gezeigt ist, kann das zweite Source/Drain-Merkmal 230 eine Mehrschichtstruktur sein. In einem Beispiel kann das zweite Source/Drain-Merkmal 230 eine epitaxiale Übergangsschicht, eine stark dotierte epitaxiale Schicht über der epitaxialen Übergangsschicht und eine epitaxiale Abdeckschicht über der epitaxialen Übergangsschicht und der stark dotierten epitaxialen Schicht umfassen. Die stark dotierte epitaxiale Schicht weist die höchste Dotiermittelkonzentration unter den drei Unterschichten auf, um den Kontaktwiderstand zu verringern. Die epitaxiale Übergangsschicht weist eine Dotiermittelkonzentration auf, die geringer ist als jene in der stark dotierten epitaxialen Schicht, um die Gitterdefektdichte zu verringern. Die epitaxiale Abdeckungsschicht, welche eine geringere Dotiermittelkonzentration als jene in der stark dotierten epitaxialen Schicht aufweist, funktioniert so, dass sie das Ausdiffundieren von Dotiermitteln in der stark dotierten epitaxialen Schicht verringert. In einem Beispiel, wo das zweite Source/Drain-Merkmal 230 eine Mehrschichtstruktur aufweist, sind seine epitaxiale Übergangsschicht, seine stark dotierte epitaxiale Schicht und die epitaxiale Abdeckschicht aus Silizium (Si) gebildet und mit Phosphor (P) dotiert.
  • Unter Bezugnahme auf 1 und 12 umfasst das Verfahren 100 einen Block 122, wo weitere Prozesse durchgeführt werden. Solche weiteren Prozesse können das Abscheiden einer Kontaktätzstoppschicht (CESL, Contact Etch Stop Layer) 234 über dem Werkstück 200, das Abscheiden einer Zwischenschichtdielektrikumsschicht (ILD-Schicht, Interlayer Dielectric Layer) 236 über der CESL 234 und das Ersetzen des Dummy-Gate-Stapels 208 durch eine Metall-Gate-Struktur umfassen. In einigen Beispielen kann die CESL 234 Siliziumnitrid oder sonstige im Stand der Technik bekannte Materialien enthalten. Die CESL 234 kann durch ALD, einen plasmaverstärkten chemischen Dampfabscheidungsprozess (PECVD-Prozess, Plasma-Enhanced Chemical Vapor Deposition) und/oder sonstige geeignete Abscheidungs- oder Oxidationsprozesse gebildet werden. In einigen Ausführungsformen kann die ILD-Schicht 236 Tetraethylorthosilikatoxid (TEOS-Oxid), undotiertes Silikatglas oder dotiertes Siliziumoxid, wie etwa Borphosphorsilikatglas (BPSG), geschmolzenes Kieselerdeglas (FSG), Phosphorsilikatglas (PSG), bordotiertes Siliziumglas (BSG) und/oder sonstige geeignete dielektrische Materialien umfassen. Die ILD-Schicht 236 kann durch PECVD, FCVD, Schleuderbeschichtung oder eine geeignete Abscheidungstechnik abgeschieden werden. In einigen Ausführungsformen kann nach dem Bilden der ILD-Schicht 236 das Werkstück 200 getempert werden, um die Integrität der ILD-Schicht 236 zu verbessern.
  • Nach dem Abscheiden der ILD-Schicht 236 kann ein Planarisierungsprozess durchgeführt werden, um überschüssige dielektrische Materialien zu entfernen. Zum Beispiel umfasst ein Planarisierungsprozess einen chemisch-mechanischen Planarisierungsprozess (CMP-Prozess), welcher Abschnitte der ILD-Schicht 236 entfernt, die über dem Dummy-Gate-Stapel 208 liegen, und eine obere Fläche des Werkstücks 200 planarisiert. Wenn der Dummy-Gate-Stapel 208 freigelegt ist, werden ein oder mehrere Ätzprozesse durchgeführt, um selektiv den Dummy-Gate-Stapel 208 zu entfernen, ohne im Wesentlichen die Gate-Abstandshalterschicht 210 zu ätzen, die entlang der Seitenwände des Dummy-Gate-Stapels 208 angeordnet ist. Das Entfernen des Dummy-Gate-Stapels 208 produziert einen Gate-Graben, der durch die Gate-Abstandshalterschicht 210 definiert wird. Eine Metall-Gate-Struktur kann anschließend in dem Gate-Graben gebildet werden. Die Metall-Gate-Struktur kann eine Grenzschicht, eine Gate-Dielektrikumsschicht über der Grenzschicht und eine Gate-Elektrodenschicht, die über der Gate-Dielektrikumsschicht gebildet ist, aufweisen.
  • Die Grenzschicht der Metall-Gate-Struktur kann ein dielektrisches Material, wie etwa Siliziumoxid, Hafniumsilikat oder Siliziumoxynitrid, enthalten. Die Grenzschicht kann durch chemische Oxidation, thermisches Oxidation, Atomschichtabscheidung (ALD, Atomic Layer Deposition), chemische Dampfabscheidung (CVD) und/oder ein sonstiges geeignetes Verfahren gebildet werden. Die Gate-Dielektrikumsschicht kann eine High-K-Dielektrikumsschicht, wie etwa Hafniumoxid, aufweisen. Alternativ kann die Gate-Dielektrikumsschicht andere High-K-Dielektrika, wie etwa TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2, LaO, A10, ZrO, TiO, Ta2O5, Y2O3, SrTiO3 (STO), BaTiO3 (BTO), BaZrO, HfZrO, HfLaO, HfSiO, LaSiO, AlSiO, HfTaO, HfTiO, (Ba,Sr)TiO3 (BST), Al2O3, Si3N4, Oxynitride (SiON), Kombinationen davon oder ein sonstiges geeignetes Material enthalten. Die High-K-Gate-Dielektrikumsschicht kann durch ALD, physische Dampfabscheidung (PVD), CVD, Oxidation und/oder sonstige geeignete Verfahren gebildet werden. Hier umfassen High-K-Gate-Dielektrika, wie sie hierin verwendet und beschrieben werden, dielektrische Materialien, die eine hohe dielektrische Konstante aufweisen, die zum Beispiel höher als jene von thermischem Siliziumoxid (~3,9) ist.
  • Die Gate-Elektrodenschicht kann eine einzelne Schicht oder alternative eine Mehrfachschichtstruktur, wie etwa verschiedene Kombinationen einer Metallschicht mit einer ausgewählten Austrittsarbeit zum Verbessern der Vorrichtungsleistung (Austrittsarbeitsmetallschicht), einer Verkleidungsschicht, einer Benetzungsschicht, einer Haftschicht, einer Metalllegierung oder eines Metallsilizids, aufweisen. Beispielhaft kann die Gate-Elektrodenschicht Ti, Ag, Al, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, Al, WN, Cu, W, Re, Ir, Co, Ni, sonstige geeignete Metallmaterialien oder eine Kombination davon enthalten. In verschiedenen Ausführungsformen kann die Gate-Elektrodenschicht durch ALD, PVD, CVD, Elektronenstrahlverdampfung oder einen sonstigen geeigneten Prozess gebildet werden.
  • Es wird weiter Bezug auf 12 genommen. In Ausführungsformen, wo der Grat 240 gebildet ist, steht die Kontaktätzstoppschicht 234, die bei Block 122 gebildet wird, in direktem Kontakt mit Seitenwänden des unteren Abschnitts 232 des Grats 240, welcher aus dem Isolationsmerkmal 206 gebildet ist. Die obere Fläche des unteren Abschnitts 232 des Grats 240 kann mindestens teilweise von dem oberen Abschnitt bedeckt sein, welcher aus der Gate-Abstandshalterschicht 210 gebildet ist. In den dargestellten Ausführungsformen ist mindestens ein Abschnitt der oberen Fläche des unteren Abschnitts 232 um den oberen Abschnitt, welcher aus der Gate-Abstandshalterschicht 210 gebildet ist, von der CESL 234 beabstandet. Wenn die CESL 234 aus Siliziumnitrid gebildet ist, das Isolationsmerkmal 206 aus Siliziumoxid gebildet ist und die Gate-Abstandshalterschicht 210 aus Siliziumoxycarbonitrid gebildet ist, kann das Vorhandensein des oberen Abschnitts des Grats 240 durch das Erfassen von Kohlenstoff (C) identifiziert werden, welcher nicht in der CESL 234 oder dem Isolationsmerkmal 206 zu finden ist. Der Grat 240 einschließlich des oberen Abschnitts und des unteren Abschnitts 232 weist eine Höhe H entlang der Z-Richtung und eine erste Breite W1 entlang der X-Richtung auf. Die Höhe H kann zwischen ungefähr 10 nm und ungefähr 30 nm betragen und die erste Breite W1 kann zwischen ungefähr 10% und ungefähr 30% des Abstands S betragen. Dieser Bereich ist nicht unbedeutend. Wenn die erste Breite W1 kleiner als 10% des Abstands S ist, würde der resultierende Grat 240 nicht ausreichend Material enthalten, um dem anschließenden Nassreinigungsprozess standzuhalten. Wenn die erste Breite W1 größer als 30% des Abstands S ist, würde der resultierende Grat 240 so breit und abgerundet sein, dass er sich einfach mit dem Isolationsmerkmal 206 vermischt. Wie in 12 gezeigt, erstreckt sich der Grat 240 nach oben in die ILD-Schicht 236 hinein und ist zwischen einem ersten Source/Drain-Bereich 203SD und einem benachbarten zweiten Source/Drain-Bereich 204SD angeordnet.
  • Die erste Strukturmaske 2120 und die zweite Strukturmaske 2220 können eine unterschiedliche Abdeckung bezüglich der Mittellinie C-C' aufweisen, was zu alternativen Ausführungsformen führt. 13-19 veranschaulichen eine erste alternative Ausführungsform und 20-25 veranschaulichen eine zweite alternative Ausführungsform. Die unterschiedliche Abdeckung kann durch eine unterschiedliche OPC-Abänderung des GDS-Layouts implementiert werden.
  • Die erste alternative Ausführungsform kann implementiert werden, wenn der Abstand S zwischen ungefähr 20 nm und ungefähr 60 nm beträgt. Wenn der Abstand S in diesen Bereich fällt, wird das Isolationsmerkmal 206 in der Nähe der Mittellinie C-C' oder um diese herum zwei Mal geätzt werden, selbst mit der OPC-Abänderung. Unter Bezugnahme auf 13 kann sich in der ersten alternativen Ausführungsform die erste Fotoresistschicht 214, die bei Block 110 gebildet wird, um einen zweiten Versatz L2, der kleiner als der erste Versatz L1 ist, über die Mittellinie C-C' hinaus erstrecken. Folglich erstreckt sich ein unterer Rand der ersten Strukturmaske 2120 nicht über den ersten Bereich 10, wie in 14 gezeigt, und wird das Isolationsmerkmal 206 in der Nähe der Mittellinie C-C' oder um diese herum bei Block 112 des Verfahrens 100 geätzt. Nachdem der erste Bereich 10 geätzt wird, um teilweise die Gate-Abstandshalterschicht 210 zu entfernen, wird das erste Source/Drain-Merkmal 220 über den ersten Source/Drain-Bereichen 203SD gebildet, wie in 15 gezeigt. Unter Bezugnahme auf 16 erstreckt sich die zweite Fotoresistschicht 224, die bei Block 116 gebildet wird, um denselben zweiten Versatz L2 über die Mittellinie C-C' hinaus. Folglich erstreckt sich ein unterer Rand der zweiten Strukturmaske 2220 auch nicht über den zweiten Bereich 20, wie in 17 gezeigt, und wird das Isolationsmerkmal 206 in der Nähe der Mittellinie C-C' oder um diese herum erneut bei Block 118 des Verfahrens 100 geätzt. Da das Isolationsmerkmal 206 in der Nähe der Mittellinie C-C' oder um diese herum in der ersten alternativen Ausführungsform zwei Mal ausgespart wird, kann ein Graben 2320 in dem Isolationsmerkmal 206 gebildet werden. In einigen Fällen kann der Graben 2320 im Wesentlichen mit der Mittellinie C-C' fluchten. Nachdem das zweite Source/Drain-Merkmal 230 über dem zweiten Bereich 20 gebildet ist, wie in 18 gezeigt, werden die CESL 234 und die ILD-Schicht 236 über dem ersten Source/Drain-Merkmal 220 und dem zweiten Source/Drain-Merkmal 230 abgeschieden. Wie in 19 veranschaulicht, können sowohl die CESL 234 als auch die ILD-Schicht 236 in den Graben 2320 hinein abgeschieden werden. In einigen Ausführungsformen ist die CESL 234 auf Flächen des Grabens 230 angeordnet und füllt die ILD-Schicht 236 den Rest des Raums in dem Graben 2320. Anders ausgedrückt, erstrecken sich ein Abschnitt der CESL 234 und ein Abschnitt der ILD-Schicht 236 in den Graben 2320 hinein, so dass sie einen Stopfen 2360 bilden, der in 19 gezeigt ist.
  • Der Stopfen 2360 in 19 kann eine zweite Tiefe D2 und eine zweite Breite W2 aufweisen. In einigen Ausführungsformen kann die zweite Tiefe D2 zwischen ungefähr 10 nm und ungefähr 30 nm betragen und kann die zweite Breite W2 kleiner als ungefähr 30% des Abstands S sein. Dieser Bereich ist nicht unbedeutend. Wenn die zweite Breite W2 größer als 30% des Abstands S ist, würde der Graben so breit und abgerundet sein, dass er sich einfach mit dem Isolationsmerkmal 206 vermischt, und würde der resultierende Stopfen 2360 mit der Umgebung verschwimmen. Unter Bezugnahme auf 20 erstreckt sich in der zweiten alternativen Ausführungsform die erste Fotoresistschicht 214, die bei Block 110 gebildet wird, um einen dritten Versatz L3, der kleiner als der erste Versatz L1, jedoch größer als der zweite Versatz L2 ist, über die Mittellinie C-C' hinaus. Folglich kann ein unterer Rand der ersten Strukturmaske 2120 im Wesentlichen mit der Mittellinie C-C' fluchten, wie in 21 veranschaulicht. Nachdem der erste Bereich 10 geätzt wird, um teilweise die Gate-Abstandshalterschicht 210 zu entfernen, wird das erste Source/Drain-Merkmal 220 über den ersten Source/Drain-Bereichen 203SD gebildet, wie in 22 gezeigt. Unter Bezugnahme auf 23 erstreckt sich die zweite Fotoresistschicht 224, die bei Block 116 gebildet wird, um denselben dritten Versatz L3 über die Mittellinie C-C' hinaus. Folglich fluchtet ein unterer Rand der zweiten Strukturmaske 2220 auch im Wesentlichen mit der Mittellinie C-C', wie repräsentativ in 24 gezeigt ist. D. h., in der zweiten alternativen Ausführungsform fluchten die Grenzen der beiden Aussparungsoperationen im Wesentlichen. Da das Isolationsmerkmal 206 in der Nähe der Mittellinie C-C' oder um diese herum nicht intakt (d. h., ungeätzt) oder doppelt ausgespart ist, kann das Isolationsmerkmal 206 in der Nähe der Mittellinie C-C' oder um diese herum im Wesentlichen planar sein, ohne den Grat 240, der in 12 gezeigt ist, oder den Stopfen 2360, der in 19 gezeigt ist. Nachdem das zweite Source/Drain-Merkmal 230 über dem zweiten Bereich 20 gebildet ist, wie in 25 gezeigt, werden die CESL 234 und die ILD-Schicht 236 über dem ersten Source/Drain-Merkmal 220 und dem zweiten Source/Drain-Merkmal 230 abgeschieden. Wie in 25 veranschaulicht, können sowohl die CESL 234 als auch die ILD-Schicht 236 auf einer flachen Fläche 206T in der Nähe der Mittellinie C-C' oder um diese herum abgeschieden werden.
  • In einem beispielhaften Aspekt ist die vorliegende Offenbarung auf eine Halbleiterstruktur gerichtet. Die Halbleiterstruktur weist ein Substrat, das einen ersten Bereich und einen zweiten Bereich benachbart zu dem ersten Bereich aufweist, eine erste Finne, die über dem ersten Bereich angeordnet ist, eine zweite Finne, die über dem zweiten Bereich angeordnet ist, ein erstes Source/Drain-Merkmal, das über der ersten Finne angeordnet ist, und ein zweites Source/Drain-Merkmal, das über der zweiten Finne angeordnet ist, und eine Isolationsstruktur, die zwischen der ersten Finne und der zweiten Finne angeordnet ist, auf. Die Isolationsstruktur weist ein vorstehendes Merkmal auf, das sich über dem Rest der Isolationsstruktur erhebt, und das vorstehende Merkmal ist zwischen der ersten Finne und der zweiten Finne angeordnet, und eine Breite des vorstehenden Merkmals beträgt zwischen ungefähr 10% und ungefähr 30% eines Abstands zwischen der ersten Finne und der zweiten Finne.
  • In einigen Ausführungsformen enthält das erste Source/Drain-Merkmal Silizium und ein n-Dotiermittel und enthält das zweite Source/Drain-Merkmal Silizium-Germanium und ein p-Dotiermittel. Bei einigen Implementierungen weist die Halbleiterstruktur ferner eine dielektrische Schicht auf, die über dem ersten Source/Drain-Merkmal, dem zweiten Source/Drain-Merkmal, der Isolationsstruktur und dem vorstehenden Merkmal angeordnet ist. In einigen Ausführungsformen weist die Halbleiterstruktur ferner eine Gate-Abstandshalterschicht auf, die zwischen einer oberen Fläche des vorstehenden Merkmals und der dielektrischen Schicht angeordnet ist. In einigen Fällen weist die Halbleiterstruktur ferner eine Kontaktätzstoppschicht auf, die zwischen der dielektrischen Schicht und dem ersten Source/Drain-Merkmal, der dielektrischen Schicht und dem zweiten Source/Drain-Merkmal, der dielektrischen Schicht und der Isolationsstruktur und der dielektrischen Schicht und Seitenwänden des vorstehenden Merkmals angeordnet ist. In einigen Ausführungsformen enthält die dielektrische Schicht Siliziumoxid, enthält die Kontaktätzstoppschicht Siliziumnitrid und enthält die Gate-Abstandshalterschicht Siliziumoxycarbonitrid. In einigen Fällen beträgt ein Abstand zwischen der ersten Finne und der zweiten Finne zwischen ungefähr 20 nm und ungefähr 100 nm. In einigen Ausführungsformen weist das vorstehende Merkmal eine Höhe von zwischen ungefähr 10 nm und ungefähr 25 nm und eine Breite von zwischen ungefähr 10% und ungefähr 30% des Abstands zwischen der ersten Finne und der zweiten Finne auf.
  • In einem anderen beispielhaften Aspekt ist die vorliegende Offenbarung auf eine Halbleiterstruktur gerichtet. Die Halbleiterstruktur weist ein Substrat, das einen ersten Bereich und einen zweiten Bereich benachbart zu dem ersten Bereich aufweist, eine erste Finne und eine zweite Finne, die über dem ersten Bereich angeordnet sind, eine dritte Finne und eine vierte Finne, die über dem zweiten Bereich angeordnet sind, eine Isolationsstruktur, die zwischen der ersten Finne und der zweiten Finne, zwischen der ersten Finne und der dritten Finne und zwischen der dritten Finne und der vierten Finne angeordnet ist, ein erstes Source/Drain-Merkmal, das über der ersten Finne und der zweiten Finne angeordnet ist, und ein zweites Source/Drain-Merkmal, das über der dritten Finne und der vierten Finne angeordnet ist, auf. Die Isolationsstruktur weist ein vorstehendes Merkmal auf, das sich über dem Rest der Isolationsstruktur erhebt, und das vorstehende Merkmal ist zwischen der ersten Finne und der dritten Finne angeordnet. Die erste Finne liegt näher bei der dritten Finne und die zweite Finne ist weiter von der dritten Finne entfernt. Die dritte Finne liegt näher bei der ersten Finne und die vierte Finne ist weiter von der ersten Finne entfernt.
  • In einigen Ausführungsformen weist die Halbleiterstruktur ferner eine dielektrische Schicht auf, die über der Isolationsstruktur, dem ersten Source/Drain-Merkmal, dem zweiten Source/Drain-Merkmal und dem vorstehenden Merkmal angeordnet ist, und erstreckt sich das vorstehende Merkmal in die dielektrische Schicht. Bei einigen Implementierungen weist die Halbleiterstruktur ferner eine Gate-Abstandshalterschicht auf, die zwischen einer oberen Fläche des vorstehenden Merkmals und der dielektrischen Schicht angeordnet ist. In einigen Ausführungsformen unterscheidet sich eine Zusammensetzung der Gate-Abstandshalterschicht von einer Zusammensetzung des vorstehenden Merkmals. In einigen Fällen weist die Halbleiterstruktur ferner eine Kontaktätzstoppschicht auf, die zwischen der dielektrischen Schicht und dem ersten Source/Drain-Merkmal, der dielektrischen Schicht und dem zweiten Source/Drain-Merkmal, der dielektrischen Schicht und der Isolationsstruktur und der dielektrischen Schicht und Seitenwänden des vorstehenden Merkmals angeordnet ist. In einigen Ausführungsformen enthält die dielektrische Schicht Siliziumoxid, enthält die Kontaktätzstoppschicht Siliziumnitrid und enthält die Gate-Abstandshalterschicht Siliziumoxycarbonitrid. In einigen Ausführungsformen enthält das erste Source/Drain-Merkmal Silizium und ein n-Dotiermittel und enthält das zweite Source/Drain-Merkmal Silizium-Germanium und ein p-Dotiermittel.
  • In noch einem anderen beispielhaften Aspekt ist die vorliegende Offenbarung auf ein Verfahren gerichtet. Das Verfahren umfasst das Aufnehmen eines Werkstücks, das ein Substrat, das einen ersten Bereich und einen zweiten Bereich aufweist, eine erste Finne über dem ersten Bereich und einschließlich eines ersten Source/Drain-Bereichs, eine zweite Finne über dem zweiten Bereich und einschließlich eines zweiten Source/Drain-Bereichs, ein Isolationsmerkmal über dem Substrat, so dass sich ein oberer Abschnitt der ersten Finne und ein oberer Abschnitt der zweiten Finne über dem Isolationsmerkmal erheben, auf. Das Verfahren umfasst ferner das Abscheiden einer Gate-Abstandshalterschicht über dem Isolationsmerkmal, dem ersten Source/Drain-Bereich und dem zweiten Source/Drain-Bereich, wobei eine erste Strukturmaske über der zweiten Finne gebildet wird, wobei ein Rand der ersten Strukturmaske näher bei der ersten Finne als bei der zweiten Finne liegt, das Ätzen des ersten Bereichs und des ersten Source/Drain-Bereichs unter Verwendung der ersten Strukturmaske als eine Ätzmaske, das Bilden eines ersten Source/Drain-Merkmals über dem ersten Source/Drain-Bereich, das Bilden einer zweiten Strukturmaske über dem ersten Source/Drain-Merkmal und der ersten Finne, wobei ein Rand der zweiten Strukturmaske näher bei der zweiten Finne als bei der ersten Finne liegt, und das Ätzen des zweiten Bereichs unter Verwendung der zweiten Strukturmaske als eine Ätzmaske, wobei das Ätzen des zweiten Bereichs ein vorstehendes Merkmal aus dem Isolationsmerkmal bildet und das vorstehende Merkmal zwischen der ersten Finne und der zweiten Finne angeordnet ist.
  • In einigen Ausführungsformen ist ein Abschnitt der Gate-Abstandshalterschicht auf dem vorstehenden Merkmal nach dem Ätzen des zweiten Bereichs angeordnet. Bei einigen Implementierungen umfasst das Verfahren ferner das Bilden eines Dummy-Gate-Stapels über einem ersten Kanalbereich der ersten Finne und einem zweiten Kanalbereich der zweiten Finne. Das Bilden der Gate-Abstandshalterschicht umfasst das Abscheiden der Gate-Abstandshalterschicht über dem Dummy-Gate-Stapel. In einigen Ausführungsformen verringert das Ätzen des ersten Bereichs eine Dicke des Isolationsmerkmals in dem ersten Bereich um zwischen ungefähr 10 nm und ungefähr 25 nm. In einigen Fällen verringert das Ätzen des zweiten Bereichs eine Dicke des Isolationsmerkmals in dem zweiten Bereich um zwischen ungefähr 10 nm und ungefähr 25 nm.
  • Das Vorherige erläutert Merkmale verschiedener Ausführungsformen, so dass ein Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Ein Fachmann sollte erkennen, dass er die vorliegende Offenbarung leicht als Grundlage zum Gestalten oder Abändern anderer Prozesse und Strukturen zum Erreichen derselben Zwecke und/oder Erzielen derselben Vorteile der hierin vorgestellten Ausführungsformen verwenden kann. Ein Fachmann sollte auch realisieren, dass sich solche äquivalenten Konstruktionen nicht von dem Wesen und Umfang der vorliegenden Offenbarung entfernen und er verschiedene Änderungen, Ersetzungen und Abänderungen hierin vornehmen kann, ohne sich von dem Wesen und Umfang der vorliegenden Offenbarung zu entfernen.

Claims (20)

  1. Halbleiterstruktur, die Folgendes aufweist: ein Substrat, das einen ersten Bereich und einen zweiten Bereich benachbart zu dem ersten Bereich aufweist; eine erste Finne, die über dem ersten Bereich angeordnet ist; eine zweite Finne, die über dem zweiten Bereich angeordnet ist; ein erstes Source/Drain-Merkmal, das über der ersten Finne angeordnet ist, und ein zweites Source/Drain-Merkmal, das über der zweiten Finne angeordnet ist; und eine Isolationsstruktur, die zwischen der ersten Struktur und der zweiten Struktur angeordnet ist, wobei die Isolationsstruktur ein vorstehendes Merkmal aufweist, das sich über dem Rest der Isolationsstruktur erhebt, und das vorstehende Merkmal zwischen der ersten Finne und der zweiten Finne angeordnet ist, wobei eine Breite des vorstehenden Merkmals zwischen ungefähr 10% und ungefähr 30% eines Abstands zwischen der ersten Finne und der zweiten Finne beträgt.
  2. Halbleiterstruktur nach Anspruch 1, wobei das erste Source/Drain-Merkmal Silizium und ein n-Dotiermittel enthält, wobei das zweite Source/Drain-Merkmal Silizium-Germanium und ein p-Dotiermittel enthält.
  3. Halbleiterstruktur nach Anspruch 1 oder 2, die ferner Folgendes aufweist: eine dielektrische Schicht, die über dem ersten Source/Drain-Merkmal, dem zweiten Source/Drain-Merkmal, der Isolationsstruktur und dem vorstehenden Merkmal angeordnet ist.
  4. Halbleiterstruktur nach Anspruch 3, die ferner Folgendes aufweist: eine Gate-Abstandshalterschicht, die zwischen einer oberen Fläche des vorstehenden Merkmals und der dielektrischen Schicht angeordnet ist.
  5. Halbleiterstruktur nach Anspruch 4, die ferner Folgendes aufweist: eine Kontaktätzstoppschicht, die zwischen der dielektrischen Schicht und dem ersten Source/Drain-Merkmal, der dielektrischen Schicht und dem zweiten Source/Drain-Merkmal, der dielektrischen Schicht und der Isolationsstruktur und der dielektrischen Schicht und Seitenwänden des vorstehenden Merkmals angeordnet ist.
  6. Halbleiterstruktur nach Anspruch 5, wobei die dielektrische Schicht Siliziumoxid enthält, wobei die Kontaktätzstoppschicht Siliziumnitrid enthält, und wobei die Gate-Abstandshalterschicht Siliziumoxycarbonitrid enthält.
  7. Halbleiterstruktur nach einem der vorherigen Ansprüche 1 bis 6, wobei ein Abstand zwischen der ersten Finne und der zweiten Finne zwischen ungefähr 20 nm und ungefähr 100 nm beträgt.
  8. Halbleiterstruktur nach Anspruch 7, wobei das vorstehende Merkmal eine Höhe von zwischen ungefähr 10 nm und ungefähr 25 nm aufweist, wobei das vorstehende Merkmal eine Breite von zwischen ungefähr 10% und ungefähr 30% des Abstands zwischen der ersten Finne und der zweiten Finne aufweist.
  9. Halbleiterstruktur, die Folgendes aufweist: ein Substrat, das einen ersten Bereich und einen zweiten Bereich benachbart zu dem ersten Bereich aufweist; eine erste Finne und eine zweite Finne, die über dem ersten Bereich angeordnet sind; eine dritte Finne und eine vierte Finne, die über dem zweiten Bereich angeordnet sind; eine Isolationsstruktur, die zwischen der ersten Finne und der zweiten Finne, zwischen der ersten Finne und der dritten Finne und zwischen der dritten Finne und der vierten Finne angeordnet ist; ein erstes Source/Drain-Merkmal, das über der ersten Finne und der zweiten Finne angeordnet ist; und ein zweites Source/Drain-Merkmal, das über der dritten Finne und der vierten Finne angeordnet ist; wobei die Isolationsstruktur ein vorstehendes Merkmal aufweist, das sich über dem Rest der Isolationsstruktur erhebt, und das vorstehende Merkmal zwischen der ersten Finne und der dritten Finne angeordnet ist, wobei die erste Finne näher bei der dritten Finne liegt und die zweite Finne weiter von der dritten Finne entfernt ist, wobei die dritte Finne näher bei der ersten Finne liegt und die vierte Finne weiter von der ersten Finne entfernt ist.
  10. Halbleiterstruktur nach Anspruch 9, die ferner Folgendes aufweist: eine dielektrische Schicht, die über der Isolationsstruktur, dem ersten Source/Drain-Merkmal, dem zweiten Source/Drain-Merkmal und dem vorstehenden Merkmal angeordnet ist, wobei sich das vorstehende Merkmal in die dielektrische Schicht hinein erstreckt.
  11. Halbleiterstruktur nach Anspruch 10, die ferner Folgendes aufweist: eine Gate-Abstandshalterschicht, die zwischen einer oberen Fläche des vorstehenden Merkmals und der dielektrischen Schicht angeordnet ist.
  12. Halbleiterstruktur nach Anspruch 11, wobei sich eine Zusammensetzung der Gate-Abstandshalterschicht von einer Zusammensetzung des vorstehenden Merkmals unterscheidet.
  13. Halbleiterstruktur nach Anspruch 11 oder 12, die ferner Folgendes aufweist: eine Kontaktätzstoppschicht, die zwischen der dielektrischen Schicht und dem ersten Source/Drain-Merkmal, der dielektrischen Schicht und dem zweiten Source/Drain-Merkmal, der dielektrischen Schicht und der Isolationsstruktur und der dielektrischen Schicht und Seitenwänden des vorstehenden Merkmals angeordnet ist.
  14. Halbleiterstruktur nach Anspruch 13, wobei die dielektrische Schicht Siliziumoxid enthält, wobei die Kontaktätzstoppschicht Siliziumnitrid enthält und wobei die Gate-Abstandshalterschicht Siliziumoxycarbonitrid enthält.
  15. Halbleiterstruktur nach einem der vorherigen Ansprüche 10 bis 14, wobei das erste Source/Drain-Merkmal Silizium und ein n-Dotiermittel enthält, wobei das zweite Source/Drain-Merkmal Silizium-Germanium und ein p-Dotiermittel enthält.
  16. Verfahren, umfassend: Aufnehmen eines Werkstücks, das Folgendes aufweist: ein Substrat, das einen ersten Bereich und einen zweiten Bereich aufweist, und eine erste Finne über dem ersten Bereich, die einen ersten Source/Drain-Bereich aufweist, eine zweite Finne über dem zweiten Bereich, die einen zweiten Source/Drain-Bereich aufweist, ein Isolationsmerkmal über dem Substrat, so dass sich ein oberer Abschnitt der ersten Finne und ein oberer Abschnitt der zweiten Finne über dem Isolationsmerkmal erheben; Abscheiden einer Gate-Abstandshalterschicht über dem Isolationsmerkmal, dem ersten Source/Drain-Bereich und dem zweiten Source/Drain-Bereich; Bilden einer ersten Strukturmaske über der zweiten Finne, wobei ein Rand der ersten Strukturmaske näher bei der ersten Finne als bei der zweiten Finne liegt; Ätzen des ersten Bereichs und des ersten Source/Drain-Bereichs unter Verwendung der ersten Strukturmaske als eine Ätzmaske; Bilden eines ersten Source/Drain-Merkmals über dem ersten Source/Drain-Bereich; Bilden einer zweiten Strukturmaske über dem ersten Source/Drain-Merkmal und der ersten Finne, wobei ein Rand der zweiten Strukturmaske näher bei der zweiten Finne als bei der ersten Finne liegt; und Ätzen des zweiten Bereichs unter Verwendung der zweiten Strukturmaske als eine Ätzmaske, wobei das Ätzen des zweiten Bereichs ein vorstehendes Merkmal aus dem Isolationsmerkmal bildet und das vorstehende Merkmal zwischen der ersten Finne und der zweiten Finne angeordnet ist.
  17. Verfahren nach Anspruch 16, wobei ein Abschnitt der Gate-Abstandshalterschicht auf dem vorstehenden Merkmal nach dem Ätzen des zweiten Bereichs angeordnet ist.
  18. Verfahren nach Anspruch 16 oder 17, ferner umfassend: Bilden eines Dummy-Gate-Stapels über einem ersten Kanalbereich der ersten Finne und einem zweiten Kanalbereich der zweiten Finne, wobei das Bilden der Gate-Abstandshalterschicht das Abscheiden der Gate-Abstandshalterschicht über dem Dummy-Gate-Stapel umfasst.
  19. Verfahren nach einem der Ansprüche 16 bis 18, wobei das Ätzen des ersten Bereichs eine Dicke des Isolationsmerkmals in dem ersten Bereich um zwischen ungefähr 10 nm und ungefähr 25 nm verringert.
  20. Verfahren nach einem der Ansprüche 16 bis 19, wobei das Ätzen des zweiten Bereichs eine Dicke des Isolationsmerkmals in dem zweiten Bereich um zwischen ungefähr 10 nm und ungefähr 25 nm verringert.
DE102022122397.3A 2021-10-29 2022-09-05 Verringerung von beschädigungen bei source/drain-merkmalen Pending DE102022122397A1 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163273736P 2021-10-29 2021-10-29
US63/273,736 2021-10-29
US17/745,996 2022-05-17
US17/745,996 US20230135084A1 (en) 2021-10-29 2022-05-17 Reduction of damages to source/drain features

Publications (1)

Publication Number Publication Date
DE102022122397A1 true DE102022122397A1 (de) 2023-05-04

Family

ID=85574862

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102022122397.3A Pending DE102022122397A1 (de) 2021-10-29 2022-09-05 Verringerung von beschädigungen bei source/drain-merkmalen

Country Status (4)

Country Link
US (1) US20230135084A1 (de)
KR (1) KR20230062349A (de)
CN (1) CN115841983A (de)
DE (1) DE102022122397A1 (de)

Also Published As

Publication number Publication date
CN115841983A (zh) 2023-03-24
KR20230062349A (ko) 2023-05-09
TW202322398A (zh) 2023-06-01
US20230135084A1 (en) 2023-05-04

Similar Documents

Publication Publication Date Title
DE102018115909B4 (de) Struktur und Verfahren für Finfet-Vorrichtung mit Kontakt über dielektrischem Gate
DE102017103419A1 (de) Verfahren zum herstellen einer halbleitervorrichtung mit getrennter fusionierter struktur
DE102019126565B4 (de) Mehrfachgatevorrichtung und zugehörige verfahren
DE102020134644B4 (de) Rückseitenkontakt und verfahren zu seiner herstellung
DE102020130964A1 (de) Vertikal ausgerichteter komplementärer transistor
DE102020124625A1 (de) Transistoren mit nanostrukturen
DE102020106231A1 (de) Vorrichtung mit niedrigem leckstrom
DE112020005848T5 (de) Halbleiterbauelement, verfahren zum herstellen eines halbleiterbauelements und elektronische einrichtung mit diesem halbleiterbauelement
DE102017124226A1 (de) Halbleitervorrichtung und ihr herstellungsverfahren
DE102020110870A1 (de) Metall-source-/drainmerkmale
DE102020121265A1 (de) Struktur und Verfahren zur Leckage-Verhinderung
DE102021113387A1 (de) Epitaktische merkmale
DE102020130986A1 (de) Reparaturen von dielektrischen strukturelementen nach der herstellung
DE102021100333A1 (de) Halbleitervorrichtungsstruktur
DE102020131030A1 (de) Siliziumkanal-anlassen
DE102020131140A1 (de) Gateisolierungsstruktur
DE102021109770B4 (de) Hybrid-halbleitervorrichtung
DE102021116191A1 (de) Bilden von source- und drain-merkmalen in halbleiterbauelementen
DE102021102235A1 (de) Integrierter schaltkreis mit rückseitiger durchkontaktierung
DE102020119940A1 (de) Mehrfachgatetransistorstruktur
DE102020131432A1 (de) Source/drain-kontaktstruktur
DE102020112763A1 (de) Gateprofilsteuerung durch seitenwandschutz während der ätzung
DE102017122702B4 (de) Struktur und Verfahren für FinFET-Vorrichtung mit asymmetrischem Kontakt
DE102020124124B4 (de) Selbstjustierende rückseitige source-kontakt-struktur und verfahren zu ihrer herstellung
DE102021110375A1 (de) Vergrösserung von abscheidungsfenster

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0029780000

Ipc: H01L0027092000