DE102017124226A1 - Halbleitervorrichtung und ihr herstellungsverfahren - Google Patents

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    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
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    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
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Abstract

Eine Halbleitervorrichtung und ein Herstellungsverfahren werden bereitgestellt, wobei die physischen Merkmale eines dielektrischen Materials modifiziert werden, um zusätzliche Vorteile für umgebende Strukturen während weiterer Verarbeitung bereitzustellen. Die Modifikation kann durch Implantieren von Ionen in das dielektrische Material zum Bilden eines modifizierten Bereichs ausgeführt werden. Sobald die Ionen implantiert wurden, beruht weitere Verarbeitung auf der modifizierten Struktur des modifizierten Bereichs statt der ursprünglichen Struktur.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Anmeldung Nr. 62/427 560 , eingereicht am 29. November 2016, deren Offenbarung hiermit zur Gänze ausgenommen wird.
  • STAND DER TECHNIK
  • Halbleitervorrichtungen werden in einer Vielfalt elektronischer Anwendungen eingesetzt, wie zum Beispiel in Personal Computern, Mobiltelefonen, digitalen Kameras und anderen elektronischen Einrichtungen. Halbleitervorrichtungen werden typischerweise durch sequenzielles Aufbringen isolierender oder dielektrischer Schichten, leitfähiger Schichten und Halbleiterschichten auf Material über einem Halbleitersubstrat und Strukturieren der diversen Materialschichten unter Verwenden von Lithographie zum Bilden von Schaltungsbauteilen und Elementen darauf hergestellt.
  • Die Halbleiterindustrie verbessert laufend die Integrationsdichte der diversen elektronischen Bauteile (zum Beispiel Transistoren, Dioden, Widerstände, Kondensatoren usw.) durch immer weitere Verringerungen der Merkmalmindestgröße, die es erlauben, mehr Bauteile in eine gegebene Fläche zu integrieren. Mit der Reduzierung der Merkmalmindestgröße, ergeben sich jedoch zusätzliche Probleme, welchen begegnet werden muss.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung versteht man am besten aus der folgenden ausführlichen Beschreibung unter Heranziehung der begleitenden Figuren. Es wird betont, dass in Übereinstimmung mit der Standardpraxis der Industrie diverse Elemente nicht maßstabgerecht gezeichnet sind. Die Maße der diversen Elemente können nämlich zur Klarheit der Besprechung willkürlich vergrößert oder verkleinert werden.
    • 1 veranschaulicht ein Bilden von Gate-Stapeln über Finnen in Übereinstimmung mit einigen Ausführungsformen.
    • 2 veranschaulicht ein Entfernen von Gate-Stapeln in Übereinstimmung mit einigen Ausführungsformen.
    • Die 3A-3B veranschaulichen ein Aufbringen dielektrischen Materials in Übereinstimmung mit einigen Ausführungsformen.
    • Die 4A-4B veranschaulichen einen Implantationsprozess in Übereinstimmung mit einigen Ausführungsformen.
    • 5 veranschaulicht ein Entfernen von Gate-Stapeln in Übereinstimmung mit einigen Ausführungsformen.
    • 6 veranschaulicht ein Aufbringen leitfähigen Materials in Übereinstimmung mit einigen Ausführungsformen.
    • 7 veranschaulicht ein Vertiefen des leitfähigen Materials in Übereinstimmung mit einigen Ausführungsformen.
    • 8 veranschaulicht ein Aufbringen eines Deckmaterials in Übereinstimmung mit einigen Ausführungsformen.
    • 9 veranschaulicht ein Planarisieren des Deckmaterials in Übereinstimmung mit einigen Ausführungsformen.
    • 10 veranschaulicht die dielektrische Grenzfläche in einem Bereich mit niedriger Gerätedichte in Übereinstimmung mit einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele unterschiedliche Ausführungsformen oder Beispiele zum Umsetzen unterschiedlicher Elemente der Erfindung bereit. Spezifische Beispiele von Bauteilen und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Es sind dies natürlich nur Beispiele, die nicht bezwecken, einschränkend zu sein. Das Ausbilden eines ersten Elements über oder auf einem zweiten Element in der folgenden Beschreibung kann zum Beispiel Ausführungsformen aufweisen, bei welchen das erste und das zweite Element in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen aufweisen, bei welchen zusätzliche Elemente zwischen dem ersten und dem zweiten Element ausgebildet werden können, so dass das erste und das zweite Element eventuell nicht in direktem Kontakt sind. Zusätzlich kann die vorliegende Offenbarung Bezugszeichen und/oder Bezugsbuchstaben in diversen Beispielen wiederholen. Diese Wiederholung soll der Einfachheit und der Klarheit dienen und schreibt selbst keine Beziehung zwischen den diversen besprochenen Ausführungsformen und/oder Konfigurationen vor.
  • Ferner können räumliche Bezugsbegriffe, wie zum Beispiel „unterhalb“, „unter“, „niedriger“, „oberhalb“, „ober“ und dergleichen hier zur Erleichterung der Beschreibung verwendet werden, um die Beziehung eines Merkmals oder Merkmals zu einem oder mehreren anderen Merkmalen oder Merkmalen, wie sie in den FIG. veranschaulicht sind, zu beschreiben. Die räumlichen Bezugsbegriffe können bezwecken, unterschiedliche Ausrichtungen der Vorrichtung beim Gebrauch oder Betrieb zusätzlich zu der Ausrichtung, die in den FIG. abgebildet ist, einzuschließen. Das Gerät kann anders ausgerichtet sein (um 90 Grad gedreht oder an andere Ausrichtungen), und die räumlichen Bezugsdeskriptoren, die hier verwendet werden, werden entsprechend ausgelegt.
  • Unter Bezugnahme auf 1, ist eine perspektivische Ansicht einer Halbleitervorrichtung 100, wie zum Beispiel einer FinFET-Vorrichtung, veranschaulicht. Bei einer Ausführungsform umfasst die Halbleitervorrichtung 100 EIN Substrat 101 mit ersten Gräben 103, die darin gebildet sind. Das Substrat 101 kann ein Siliziumsubstrat sein, obwohl andere Substrate, wie Halbleiter-auf-Isolator (Semiconductor-On-Isolator - SOI), verspannter SOI und Silizium-Germanium auf Isolator verwendet werden könnten. Das Substrat 101 kann ein p-Typ- Halbleiter sein, obwohl es bei anderen Ausführungsformen ein n-Typ-Halbleiter sein könnte.
  • Die ersten Gräben 103 können als ein anfänglicher Schritt bei der letztendlichen Bildung der ersten Isolationsbereiche 105 gebildet werden. Die ersten Gräben 103 können unter Verwenden einer Maskenschicht (in 1 nicht separat veranschaulicht) gemeinsam mit einem zweckdienlichen Ätzprozess gebildet werden. Die Maskenschicht kann eine Hartmaske sein, die Siliziumnitrid umfasst, das anhand eines Prozesses wie zum Beispiel chemische Gasphasenabscheidung (Chemical Vapor Deposition (CVD) gebildet wird, obwohl andere Materialien, wie Oxide, Oxinitride, Siliziumkarbid, Kombinationen dieser oder dergleichen, und andere Prozesse, wie plasmaverstärkte chemische Gasphasenabscheidung (LPCVD) oder sogar Siliziumoxidbildung gefolgt von Nitrierung eingesetzt werden können. Sobald die Maskenschicht gebildet ist, kann sie anhand eines zweckdienlichen fotolitografischen Prozesses strukturiert werden, um diejenigen Abschnitte des Substrats 101 freizulegen, die entfernt werden, um die ersten Gräben 103 zu bilden.
  • Wie der Fachmann weiß, sind die oben beschriebenen Prozesse und Materialien zum Bilden der Maskenschicht nicht das einzige Verfahren, das verwendet werden kann, um Abschnitte des Substrats 101 zu schützen, während andere Abschnitte des Substrats 101 zum Bilden der ersten Gräben 103 freigelegt werden. Jeder zweckdienliche Prozess, wie zum Beispiel ein strukturierter und entwickelter Fotolack, kann eingesetzt werden, um Abschnitte des Substrats 101, die zu entfernen sind, um die ersten Gräben 103 zu bilden, freizulegen. Alle solchen Verfahren gelten als in dem Schutzbereich der vorliegenden Ausführungsformen enthalten.
  • Sobald eine Maskenschicht gebildet und strukturiert wurde, werden die ersten Gräben 103 in dem Substrat 101 gebildet. Das freigelegte Substrat 101 kann anhand eines zweckdienlichen Prozesses entfernt werden, wie zum Beispiel reaktives Ionenätzen (Reactive Ion Etching - RIE), um die ersten Gräben 103 in dem Substrat zu bilden, obwohl irgendein zweckdienlicher Prozess verwendet werden kann. Bei einer Ausführungsform können die ersten Gräben 103 mit einer Tiefe von weniger als etwa 5000 Å von der Oberfläche des Substrats 101, wie zum Beispiel etwa 2500 Å, gebildet werden.
  • Wie der Fachmann jedoch erkennen wird, ist der oben beschriebene Prozess zum Bilden der ersten Gräben 103 nur ein potentieller Prozess und soll nicht die einzige Ausführungsform sein. Stattdessen kann jeder zweckdienliche Prozess anhand dessen die ersten Gräben 103 gebildet werden können, eingesetzt werden, und jeder zweckdienliche Prozess, darunter eine beliebige Anzahl von Maskierungs- und Entfernungsschritten, kann verwendet werden.
  • Zusätzlich bildet zum Bilden der ersten Gräben 103, der Maskierungs- und Ätzprozess zusätzlich Finnen 107 aus diesen Abschnitten des Substrats 101, die nicht entfernt werden. Aus praktischen Gründen wurden die Finnen 107 in den Figuren als von dem Substrat 101 durch eine gestrichelte Linie getrennt veranschaulicht, obwohl eine physische Angabe der Trennung gegenwärtig sein kann oder nicht. Diese Finnen 107 können, wie unten besprochen, verwendet werden, um den Kanalbereich von Mehrfach-Gate-FinFET-Transistoren zu bilden. Obwohl 1 nur drei Finnen 107, die aus dem Substrat 101 gebildet sind, veranschaulicht, kann eine beliebige Anzahl von Finnen 107 verwendet werden.
  • Die Finnen 107 können derart geformt werden, dass sie eine Breite an der Oberfläche des Substrats 101 von zwischen etwa 5 nm und etwa 80 nm, wie zum Beispiel etwa 30 nm haben. Außerdem können die Finnen 107 voneinander um einen Abstand von zwischen etwa 10 nm und etwa 100 nm, wie zum Beispiel 50 nm beabstandet sein. Durch Beabstanden der Finnen 107 auf eine solche Art, können die Finnen 107 jeweils einen separaten Kanalbereich bilden, während sie immer noch nahe genug sind, um ein gemeinsames Gate (wie unten besprochen) zu haben.
  • Sobald die ersten Gräben 103 und die Finnen 107 gebildet wurden, können die ersten Gräben 103 mit einem dielektrischen Material gefüllt werden, und das dielektrische Material kann innerhalb der ersten Gräben 103 vertieft werden, um die ersten Isolationsbereiche 105 zu bilden. Das dielektrische Material kann ein Oxidmaterial, ein hochdichtes Plasma (High Density Plasma - HDP)-Oxid oder dergleichen sein. Das dielektrische Material kann gebildet werden, nachdem ein optionales Reinigen und Lining der ersten Gräben 103 unter Verwenden entweder eines chemischen Gasphasenabscheidungs- (CVD)-Verfahrens (zum Beispiel des HARP-Prozesses), eines CVD-Verfahrens mit hochdichtem Plasma, oder eines anderen zweckdienlichen Verfahrens gemäß dem Stand der Technik zum Bilden gebildet werden.
  • Die ersten Gräben 103 können durch Überfüllen der ersten Gräben 103 und des Substrats 101 mit dem dielektrischen Metall und dann Entfernen des überschüssigen Materials außerhalb der ersten Gräben 103 und der Finnen 107 durch einen zweckdienlichen Prozess gefüllt werden, wie zum Beispiel chemisch-mechanisches Polieren (Chemical Mechanical Polishing - CMP), ein Ätzen, eine Kombination dieser oder dergleichen. Bei einer Ausführungsform entfernt der Entfernungsprozess das dielektrische Material, das sich über den Finnen 107 befindet, ebenfalls, so dass das Entfernen des dielektrischen Materials die Oberfläche der Finnen 107 zu weiteren Verarbeitungsschritten freilegt.
  • Sobald die ersten Gräben 103 mit dem dielektrischen Material gefüllt wurden, kann das dielektrische Material dann von der Oberfläche der Finnen 107 weg vertieft werden. Das Vertiefen kann ausgeführt werden, um mindestens einen Abschnitt der Seitenwände der Finnen 107 benachbart zu der oberen Oberfläche der Finnen 107 freizulegen. Das dielektrische Material kann unter Verwenden einer Nassätztechnik durch Eintauchen der oberen Oberfläche der Finnen 107 in ein Ätzmittel wie HF vertieft werden, obwohl andere Ätzmittel, wie H2, und andere Verfahren, wie ein reaktives Ionenätzen und ein Trockenätzen mit Ätzmitteln wie NH3/NF3, chemisches Oxidentfernen oder trockenes chemisches Reinigen verwendet werden können. Das dielektrische Material kann zu einem Abstand von der Oberfläche der Finnen 107 von zwischen etwa 50 Å und etwa 500 Å, wie etwa 400 Å vertieft werden. Außerdem kann das Vertiefen auch übrig gebliebenes dielektrisches Material, das über den Finnen 107 liegt, entfernen, um sicherzustellen, dass die Finnen 107 für weitere Verarbeitung freigelegt sind.
  • Wie der Fachmann erkennt, können die oben beschriebenen Schritte jedoch nur Teil des Gesamtprozessablaufs sein, der verwendet wird, um das dielektrische Material zu füllen und zu vertiefen. Liningschritte, Reinigungsschritte, Härtschritte und Lückenfüllschritte, Kombinationen dieser und dergleichen können zum Beispiel auch eingesetzt werden, um die ersten Gräben 103 zu bilden und mit dielektrischem Material zu füllen. Alle potentiellen Prozessschritte gelten als innerhalb des Schutzbereichs der vorliegenden Ausführungsform enthalten.
  • Nachdem die ersten Isolationsbereiche 105 gebildet wurden, können ein Dummy-Gate-Dielektrikum 109, eine Dummy-Gate-Elektrode 111 über dem Dummy-Gate-Dielektrikum 109 und erste Abstandhalter 113 über jeder der Finnen 107 gebildet werden. Bei einer Ausführungsform kann das Dummy-Gate-Dielektrikum 109 durch Wärmeoxidation, chemische Gasphasenabscheidung, Sputtering oder ein beliebiges andere Verfahren, die im Stand der Technik bekannt sind, zum Bilden eines Gate-Dielektrikums verwendet werden. In Abhängigkeit von der Technik des Bildens des Gate-Dielektrikums, kann die Stärke des Dummy-Gate-Dielektrikums 109 auf der Oberseite der Finnen 107 von der Stärke des Gate-Dielektrikums auf der Seitenwand der Finnen 107 unterschiedlich sein.
  • Das Dummy-Gate-Dielektrikum 109 kann ein Material wie Siliziumdioxid oder Siliziumoxinitrid mit einer Stärke von etwa 3 Ängström bis etwa 100 Ångström, wie etwa 10 Ångström umfassen. Das Dummy-Gate-Dielektrikum 109 kann aus einem Material mit hoher Dielektrizitätskonstante (High-k-Material) (zum Beispiel mit einer relativen Dielektrizitätskonstante größer als etwa 5), wie Lanthanumoxid (La2O3), Aluminiumoxid (Al2O3), Hafniumoxid (HfO2), Hafniumoxinitrid (HfON) oder Zirkonoxid (ZrO2) oder Kombinationen dieser mit einer äquivalenten Oxidstärke von etwa 0,5 Ångström bis etwa 100 Ångström, wie etwa 10 Ångström oder weniger gebildet werden. Außerdem kann eine beliebige Kombination aus Siliziumdioxid, Siliziumoxinitrid und/oder High-k-Materialien ebenfalls für das Dummy-Gate-Dielektrikum 109 verwendet werden.
  • Die Dummy-Gate-Elektrode 111 kann ein leitfähiges Material umfassen und kann aus einer Gruppe ausgewählt werden, die aus Polysilizium W, Al, Cu, AlCu, W, Ti, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, Ta, TaN, Co, Ni, Kombinationen dieser oder dergleichen besteht. Die Dummy-Gate-Elektrode 111 kann durch chemische Gasphasenabscheidung (CVD), Sputterabscheidung oder andere Techniken aufgebracht werden, die bekannt und im Stand der Technik zum Abscheiden leitfähiger Materialien verwendet werden. Die Stärke der Dummy-Gate-Elektrode 111 kann in dem Bereich von etwa 5 Å bis etwa 200 Å liegen. Die obere Oberfläche der Dummy-Gate-Elektrode 111 kann eine nicht planare obere Oberfläche haben, und kann vor dem Strukturieren der Dummy-Gate-Elektrode 111 planarisiert werden.
  • Sobald sie gebildet wurden, können das Dummy-Gate-Dielektrikum 109 und die Dummy-Gate-Elektrode 111 strukturiert werden, um einen oder mehrere Dummy-Stapel 116, einen Short-Channel-Dummy-Gate-Stapel 115 und einen Long-Channel-Dummy-Gate-Stapel 117 zu bilden. Bei einer Ausführungsform können der eine oder mehrere Dummy-Stapel 116 verwendet werden, um dabei zu helfen, eine unerwünschte Variation in einem Bereich zwischen aktiven Vorrichtungen zu verhindern, wie zum Beispiel durch Verhindern von Dishing oder anderer Probleme, die sich während der Herstellung ergeben. Bei einer Ausführungsform können ein oder mehrere Dummy-Stapel 116 gebildet werden, um eine erste Breite W1 von zwischen etwa 10 nm und etwa 50 nm, wie etwa 35 nm zu haben. Jede geeignete Breite kann jedoch eingesetzt werden.
  • Außerdem wird der Short-Channel-Dummy-Gate-Stapel 115 eingesetzt, um zu helfen, einen Gate-Stapel für einen Short-Channel-Transistor 607 (in 1 nicht veranschaulicht aber unten unter Bezugnahme auf 6 veranschaulicht und beschrieben) zu bilden. Bei einigen Ausführungsformen kann gewünscht werden, dass der Short-Channel-Transistor 607 eine Kanallänge zwischen etwa 10 nm und etwa 50 nm, wie zum Beispiel weniger als oder gleich etwa 40 nm hat. Bei dieser Ausführungsform kann der Short-Channel-Dummy-Gate-Stapel 115 daher eine zweite Breite W2 von zwischen etwa 10 nm und etwa 50 nm, wie zum Beispiel weniger als oder gleich etwa 10 nm haben, obwohl eine beliebige Breite verwendet werden kann.
  • Schließlich wird der Long-Channel-Dummy-Gate-Stapel 117 eingesetzt, um zu helfen, einen Gate-Stapel für einen Long-Channel-Transistor 609 (in 1 nicht veranschaulicht aber unten unter Bezugnahme auf 6 veranschaulicht und beschrieben) zu bilden. Bei einigen Ausführungsformen kann zum Beispiel gewünscht werden, dass der Long-Channel-Transistor eine Kanallänge zwischen etwa 10 nm und etwa 50 nm, wie zum Beispiel größer oder gleich etwa 10 nm hat. Bei dieser Ausführungsform kann der Long-Channel-Dummy-Gate-Stapel 117 daher eine dritte Breite W3 von zwischen etwa 50 nm und etwa 150 nm, wie zum Beispiel größer als etwa 100 nm haben, obwohl eine beliebige Breite verwendet werden kann.
  • Die Short-Channel-Dummy-Gate-Stapel 115 und die Long-Channel-Dummy-Gate-Stapel 117 definieren mehrere Kanalbereiche, die auf jeder Seite der Finnen 107 unter ihren einzelnen Dummy-Gate-Dielektrika 109 liegen, ausübt. Die Short-Channel-Dummy-Gate-Stapel 115 und die Long-Channel-Dummy-Gate-Stapel 117 können durch Aufbringen und Strukturieren einer Gate-Maske (in 1 nicht separat veranschaulicht) auf der Dummy-Gate-Elektrode 111 zu bilden, indem zum Beispiel Aufbringungs- und Fotolithographietechniken gemäß dem Stand der Technik verwendet werden. Die Gate-Maske kann gewöhnlich verwendete Masken- und Opfermaterialien enthalten, wie (ohne darauf beschränkt zu sein) Siliziumoxid, Siliziumoxinitrid, SiCON, SiC, SiOC und/oder Siliziumnitrid, und kann bis zu einer Stärke von zwischen etwa 5 Å und etwa 200 Å aufgebracht werden. Die Dummy-Gate-Elektrode 111 und das Dummy-Gate-Dielektrikum 109 können unter Verwenden eines Trockenätzprozesses geätzt werden, um die strukturierten Short-Channel-Dummy-Gate-Stapel 115 und die strukturierten Long-Channel-Dummy-Gate-Stapel 117 zu bilden.
  • Sobald die Short-Channel-Dummy-Gate-Stapel 115 und die Long-Channel-Dummy-Gate-Stapel 117 (gemeinsam mit den Dummy-Stapeln 116) strukturiert wurden, können die ersten Abstandhalter 113 gebildet werden. Die ersten Abstandhalter 113 können auf entgegengesetzten Seiten der Short-Channel-Dummy-Gate-Stapel 115, der Dummy-Stapel 116 und der Long-Channel-Dummy-Gate-Stapel 117 gebildet werden. Die ersten Abstandhalter 113 werden typischerweise durch ganzflächiges Aufbringen einer Abstandhalterschicht (in 1 nicht separat veranschaulicht) auf der zuvor gebildeten Struktur gebildet werden. Die Abstandhalterschicht kann SiN, Oxinitrid, SiC, SiON, SiOCN, SiOC, Oxid und dergleichen umfassen, und kann durch Verfahren gebildet werden, die zum Bilden einer solchen Schicht eingesetzt werden, wie zum Beispiel chemische Gasphasenabscheidung (CVD), plasmaverstärkte CVD, Sputtern und andere Verfahren gemäß dem Stand der Technik. Die Abstandhalterschicht kann ein unterschiedliches Material mit unterschiedlichen Ätzmerkmalen oder dasselbe Material wie das dielektrische Material innerhalb der ersten Isolationsbereiche 105 umfassen. Die ersten Abstandhalter 113 können dann strukturiert werden, wie durch einmaliges oder mehrfaches Ätzen, um die Abstandhalterschicht von den horizontalen Oberflächen der Struktur zu entfernen, um die ersten Abstandhalter 113 zu bilden.
  • Bei einer Ausführungsform können die ersten Abstandhalter 113 gebildet werden, um eine Stärke von zwischen etwa 5 Å und etwa 500 Å zu haben. Außerdem, sobald die ersten Abstandhalter 113 gebildet wurden, kann ein erster Abstandhalter 113 benachbart zu einem der Short-Channel-Dummy-Gate-Stapel 115, den Dummy-Stapeln 116 und den Long-Channel-Dummy-Gate-Stapeln 117 von einem ersten Abstandhalter 113 benachbart zu einem anderen der Short-Channel-Dummy-Gate-Stapel 115, den Dummy-Stapeln 116 und den Long-Channel-Dummy-Gate-Stapeln 117 mit einem ersten Abstand D1 von zwischen etwa 10 nm und etwa 50 nm, wie etwa 35 nm, getrennt sein. Jede geeignete Stärke und alle geeigneten Entfernungen können jedoch eingesetzt werden.
  • 1 veranschaulicht auch ein Entfernen der Finnen 107 aus diesen Bereichen, die nicht durch die Short-Channel-Dummy-Gate-Stapel 115, die Dummy-Stapel 116, die Long-Channel-Dummy-Gate-Stapel 117 und die ersten Abstandhalter 113 und ein Neuwachsen von Source/Drain-Bereichen 121 geschützt werden. Das Entfernen der Finnen 107 aus diesen ungeschützten Bereichen kann durch ein reaktives Ionenätzen (RIE), das die Short-Channel-Dummy-Gate-Stapel 115, die Dummy-Stapel 116, die Long-Channel-Dummy-Gate-Stapel 117 und die ersten Abstandhalter 113 als Hartmasken verwendet, oder durch einen beliebigen anderen Entfernungsprozess ausgeführt werden. Das Entfernen kann fortgesetzt werden, bis die Finnen 107 entweder planar (wie veranschaulicht) mit oder unter der Oberfläche der ersten Isolationsbereiche 105 sind.
  • Bei einer anderen Ausführungsform kann der Prozess des Entfernens der Finnen 107 fortgesetzt werden, um auch diejenigen Abschnitte der ersten Isolationsbereiche 105, die zwischen den Finnen 107 liegen, zu entfernen. Beim Entfernen dieser Abschnitte der ersten Isolationsbereiche 105, die zwischen den Finnen 107 liegen, wird das Substrat 101 unter den Finnen 107 freigelegt, was ein vollständiges Neuwachsen der Source/Drain-Bereiche 121, wie unten beschrieben, erlaubt.
  • Sobald diese Abschnitte der Finnen 107 entfernt wurden, wird eine Hartmaske (nicht separat veranschaulicht) platziert und strukturiert, um die Dummy-Gate-Elektrode 111 abzudecken, um Wachsen zu verhindern, und die Source/Drain-Bereiche 121 können in Kontakt mit jeder der Finnen 107 neu gewachsen werden. Bei einer Ausführungsform können die Source/Drain-Bereiche 121 neu gewachsen werden, und bei einigen Ausführungsformen können die Source/Drain-Bereiche 121 neu gewachsen werden, um einen Stressor zu bilden, der eine Belastung auf die Kanalbereiche der Finnen 107, die unter den Short-Channel-Dummy-Gate-Stapeln 115, den Dummy-Stapeln 116 und den Long-Channel-Dummy-Gate-Stapeln 117 liegen. Bei einer Ausführungsform, bei der die Finnen 107 Silizium umfassen, und der FinFET eine p-Typ-Vorrichtung ist, können die Source/Drain-Bereiche 121 durch einen selektiven epitaktischen Prozess mit einem Material, wie Silizium, oder einem Material wie Silizium-Germanium, das eine unterschiedliche Gitterkonstante von den Kanalbereichen hat, neu gewachsen werden. Bei anderen Ausführungsformen können die Source/Drain-Bereiche 121 Materialien wie GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP, Kombinationen dieser oder dergleichen umfassen. Der epitaktische Wachstumsprozess kann Vorläufer wie Silan, Dichlorsilan, German und dergleichen verwenden, und kann für zwischen etwa 5 Minuten und etwa 120 Minuten, wie etwa 30 Minuten fortsetzen.
  • Bei einer Ausführungsform können die Source/Drain-Bereiche 121 gebildet werden, um eine Stärke zwischen etwa 5 Å und etwa 1000 Å zu haben, und können eine Höhe über der oberen Oberfläche der ersten Isolationsbereiche 105 von zwischen etwa 5 nm und etwa 250 nm, wie etwa 100 nm haben. Jede geeignete Höhe kann jedoch eingesetzt werden.
  • Sobald die Source/Drain-Bereiche 121 gebildet wurden, können Dotierstoffe in die Source/Drain-Bereiche 121 implantiert werden, indem geeignete Dotierstoffe implantiert werden, um die Dotierstoffe in den Finnen 107 zu ergänzen. p-Typ-Dotierstoffe, wie Bor, Gallium, Indium oder dergleichen, können implantiert werden, um eine PMOS-Vorrichtung zu bilden. Alternativ können n-Typ-Dotierstoffe, wie Phosphor, Arsen, Asbest oder dergleichen implantiert werden, um eine NMOS-Vorrichtung zu bilden. Diese Dotierstoffe können unter Verwenden der Short-Channel-Dummy-Gate-Stapel 115, der Dummy-Stapel 116, der Long-Channel-Dummy-Gate-Stapel 117 und der ersten Abstandhalter 113 als Masken implantiert werden. Zu bemerken ist, dass ein Durchschnittsfachmann erkennt, dass viele andere Prozesse, Schritte oder dergleichen zum Implantieren der Dotierstoffe verwendet werden können. Ein Durchschnittsfachmann erkennt zum Beispiel, dass eine Vielzahl von Implantaten unter Verwenden diverser Kombinationen von Abstandhaltern oder Linern ausgeführt werden kann, um Source/Drain-Bereiche zu bilden, die eine spezifische Form oder ein spezifisches Merkmal, die/das für einen speziellen Zweck geeignet sind, haben. Jeder dieser Prozesse kann verwendet werden, um die Dotierstoffe zu implantieren, und die oben stehende Beschreibung soll die vorliegenden Ausführungsformen nicht auf die oben präsentierten Schritte einschränken.
  • Außerdem wird in diesem Zeitpunkt die Hartmaske, die die Dummy-Gate-Elektrode 111 während des Bildens der Source/Drain-Bereiche 121 abdeckte, entfernt. Bei einer Ausführungsform kann die Hartmaske unter Verwenden zum Beispiel eines Nass- oder Trockenätzprozesses, der für das Material auf der Hartmaske selektiv ist, entfernt werden. Jeder geeignete Entfernungsprozess kann jedoch eingesetzt werden.
  • 1 veranschaulicht auch ein Bilden einer dielektrischen Zwischenschicht (Inter-Layer Dielectric - ILD) 122 (in 1 in gestrichelten Linien veranschaulicht, um die darunterliegenden Strukturen klarer zu veranschaulichen) über den Short-Channel-Dummy-Gate-Stapeln 115, den Dummy-Stapeln 116, den Long-Channel-Dummy-Gate-Stapeln 117, den ersten Abstandhaltern 113 und den Source/Drain-Bereichen 121. Bei einer Ausführungsform kann das Bilden der ILD-Schicht 122 durch anfängliches Bilden einer Linerschicht 123 (in 1 zur Klarheit nicht separat veranschaulicht, aber in 2 veranschaulicht) über der darunterliegenden Struktur begonnen werden. Die Linerschicht 123 kann ein dielektrisches Material wie TiN oder TiAlC sein, und kann unter Verwenden eines Abscheidungsprozesses, wie chemische Gasphasenabscheidung (CVD), physikalische Gasphasenabscheidung (PVD), Atomschichtabscheidung (ALD) oder dergleichen aufgebracht werden. Die Linerschicht 123 kann zu einer Stärke von zwischen etwa 5 nm und etwa 10 nm, wie etwa 5 nm aufgebracht werden, obwohl jede geeignete Stärke eingesetzt werden kann.
  • Die ILD-Schicht 122 kann ein Material wie Siliziumdioxid, Bor-Phosphor-Silikatglas (Boron Phosphorous Silicate Glass - BPSG) umfassen, obwohl beliebige geeignete Dielektrika verwendet werden können. Die ILD-Schicht 122 kann unter Verwenden eines Prozesses wie PECVD gebildet werden, obwohl andere Prozesse, wie LPCVD, alternativ verwendet werden können. Die ILD-Schicht 122 kann zu einer Stärke zwischen etwa 100 Å und etwa 3000 Å gebildet werden. Sobald sie gebildet ist, kann die ILD-Schicht 122 mit den ersten Abstandhaltern 113 planarisiert werden, zum Beispiel unter Verwenden eines Planarisierungsprozesses, wie ein chemischmechanischer Polierprozess, obwohl ein beliebiger geeigneter Prozess eingesetzt werden kann.
  • 2 veranschaulicht eine Platzierung und Strukturierung einer ersten Hartmaske 201 sowie ein Entfernen der Dummy-Gate-Elektrode 111 und des Dummy-Gate-Dielektrikums 109 von den Dummy-Stapeln 116, wobei 2 eine Querschnittansicht der Struktur der 1 entlang der Linie 2-2' ist. Bei einer Ausführungsform kann die erste Hartmaske 201 ein dielektrisches Material wie Siliziumnitrid sein, das unter Verwenden eines Abscheidungsprozesses wie CVD, PVD oder ALD zu einer Stärke von zwischen etwa 5 nm und etwa 10 nm, wie etwa 10 nm, aufgebracht werden kann. Jedes geeignete Material, jeder geeignete Prozess und jede geeignete Stärke kann jedoch eingesetzt werden.
  • Sobald die erste Hartmaske 201 aufgebracht wurde, kann die erste Hartmaske 201 zum Beispiel unter Verwenden eines fotolitografischen Maskier- und Ätzprozesses strukturiert werden. Bei einer Ausführungsform wird ein lichtempfindliches Material, wie ein Fotolack, über der ersten Hartmaske 201 platziert und dann mit einer strukturierten Energiequelle (zum Beispiel Licht) exponiert werden, um eine chemische Reaktion in diesem Abschnitt des lichtempfindlichen Materials, auf das die Energie einwirkt, einzuleiten. Nachdem die chemische Reaktion die physikalischen Eigenschaften des exponierten Abschnitts des lichtempfindlichen Materials modifiziert hat, kann ein Entwickler aufgetragen werden, um den exponierten Abschnitt des lichtempfindlichen Materials von dem nicht exponierten Abschnitt des lichtempfindlichen Materials zu trennen.
  • Sobald das lichtempfindliche Material strukturiert wurde, können die Strukturierungen auf die erste Hartmaske 201 zum Beispiel unter Verwenden eines anisotropen Ätzprozesses übertragen werden. Bei einer Ausführungsform kann der anisotrope Ätzprozess zum Beispiel ein reaktives Ionenätzen sein, das die Abschnitte der ersten Hartmaske 201, die von dem lichtempfindlichen Material freigelegt wurden, ätzt.
  • Bei einer Ausführungsform wird die erste Hartmaske 201 strukturiert, um die Dummy-Stapel 116 freizulegen, während der Short-Channel-Dummy-Gate-Stapel 115 geschützt wird, und auch der Long-Channel-Dummy-Gate-Stapel 117 geschützt wird. Sobald die Dummy-Stapel 116 freigelegt wurden, kann das Material der Dummy-Stapel 116 (zum Beispiel die Dummy-Gate-Elektrode 111) zum Beispiel unter Verwenden eines isotropen oder anisotropen Ätzprozesses zum Bilden erster Öffnungen 203 entfernt werden. Ein reaktives Ionenätzen oder Nassätzen mit Ätzmitteln, die für das Material der Dummy-Gate-Elektrode 111 selektiv sind, kann zum Beispiel verwendet werden, um das Material der Dummy-Gate-Elektrode 111 zu entfernen.
  • Zusätzlich zu dem einfachen Entfernen des Materials der Dummy-Gate-Elektrode 111, entfernt bei einigen Ausführungsformen das Entfernen der Dummy-Gate-Elektrode 111 auch das Material von den ersten Abstandhaltern 113, der Linerschicht 123 und der ILD-Schicht 122 in denjenigen Abschnitten, die von der ersten Hartmaske 201 freigelegt werden. Da die Ätzmittel, die verwendet werden, jedoch für die Dummy-Gate-Elektrode 111 selektiver sind, werden die Materialien der ersten Abstandhalter 113, der Linerschicht 123 und der ILD-Schicht 122 nicht vollständig entfernt, sondern werden stattdessen in diesen Abschnitten, die von der ersten Hartmaske 201 freigelegt werden, vertieft.
  • Bei einer besonderen Ausführungsform, bei der die ILD-Schicht 122 eine erste Höhe H1 von zwischen etwa 80 nm und etwa 100 nm, wie etwa 90 nm hat, werden in diesem Zeitpunkt in dem Herstellungsprozess die Materialien der ersten Abstandhalter 113, der Linerschicht 123 und der ILD-Schicht 122 derart vertieft, dass die Vertiefung eine zweite Höhe H2 von zwischen etwa 50 nm und etwa 70 nm, wie etwa 60 nm, hat. Außerdem kann die erste Öffnung 203 gebildet werden, um eine vierte Breite W4 von zwischen etwa 150 nm und etwa 170 nm, wie etwa 160 nm zu haben. Alle geeigneten Maße können jedoch eingesetzt werden.
  • Die 3A-3B veranschaulichen ein Nachfüllen der ersten Öffnung 203, die von dem Entfernen der Dummy-Gate-Elektrode 111 von den Dummy-Stapeln 116 hinterlassen werden, mit einem dielektrischen Material 301. Bei einer Ausführungsform kann das dielektrische Material 301 aufgebracht werden, um die erste Öffnung 203 zu füllen und zu überfüllen und sich auch über die erste Hartmaske 201 (in 3A nicht veranschaulicht) zu erstrecken. Das dielektrische Material 301 kann ein Material, wie zum Beispiel Siliziumnitrid sein, und kann unter Verwenden eines Abscheidungsprozesses, wie CVD, PVD, ALD, Kombinationen dieser oder dergleichen aufgebracht werden. Jedes geeignete Material und jeder geeignete Platzierungsprozess können jedoch eingesetzt werden.
  • Sobald das dielektrische Material 301 zum Füllen und/oder Überfüllen der ersten Öffnung 203 platziert wurde, wird das dielektrische Material 301 dann planarisiert, um etwaiges überflüssiges Material, das außerhalb der ersten Öffnung 203 liegt, zu entfernen. Bei einer Ausführungsform kann ein Planarisierungsprozess, wie ein chemisch-mechanisches Polieren, ein oder mehrere Planarisierungs-Ätzprozesse, Kombinationen dieser oder dergleichen verwendet werden, um das dielektrische Material 301 zu planarisieren und das dielektrische Material 301 von außerhalb der ersten Öffnung 203, die durch das Entfernen der Dummy-Gate-Elektrode 111 von den Dummy-Stapeln 116 gebildet wird, zu entfernen.
  • Außerdem kann der Planarisierungsprozess verwendet werden, um die erste Hartmaske 201 zu entfernen. Bei einer Ausführungsform kann die erste Hartmaske 201 unter Verwenden des Planarisierungsprozesses (zum Beispiel ein CMP) durch einfaches Fortsetzen des Planarisierungsprozesses, sobald die erste Hartmaske 201 freigelegt wurde, und dann Fortsetzen des Planarisierungsprozesses, bis die erste Hartmaske 201 freigelegt wurde, entfernt werden. Außerdem kann jeder geeignete Prozess verwendet werden, um die erste Hartmaske 201 zu entfernen.
  • Ferner kann der Planarisierungsprozess auch verwendet werden, um die Dummy-Gate-Elektrode 111 sowohl in dem Short-Channel-Dummy-Gate-Stapel 115 als auch in dem Long-Channel-Dummy-Gate-Stapel 117 freizulegen. Bei einer Ausführungsform wird die Dummy-Gate-Elektrode 111 sowohl in dem Short-Channel-Dummy-Gate-Stapel 115 als auch in dem Long-Channel-Dummy-Gate-Stapel 117 durch Fortsetzen des Planarisierungsprozesses, um nicht nur die erste Hartmaske 201 von über der Dummy-Gate-Elektrode 111 sowohl in dem Short-Channel-Dummy-Gate-Stapel 115 als auch in dem Long-Channel-Dummy-Gate-Stapel 117 zu entfernen, freizulegen, sondern auch die Linerschicht 123 von über der Dummy-Gate-Elektrode 111 sowohl in dem Short-Channel-Dummy-Gate-Stapel 115 als auch dem 117 zu entfernen. Die Linerschicht 123, die ersten Abstandhalter 113 und mindestens ein Abschnitt der ILD-Schicht 122 sind daher zueinander planar.
  • An dem Ende des Planarisierungsprozesses, können daher die Dummy-Gate-Elektrode 111 (gemeinsam mit dem Dummy-Gate-Dielektrikum 109), die ersten Abstandhalter 113 und das dielektrische Material 301 zueinander planar sein. Außerdem kann jede von ihnen eine dritte Höhe H3 von zwischen etwa 80 nm und etwa 100 nm, wie etwa 90 nm, haben. Jede geeignete Höhe kann jedoch eingesetzt werden.
  • Durch Verwenden des Planarisierungsprozesses zum Planarisieren aller dieser Schichten, erfährt die ILD-Schicht 122 in einigen Bereichen, in welchen Merkmale nicht knapp voneinander beabstandet sind, Dishen (in 3A von dem gestrichelten Kreis mit der Bezeichnung 303 hervorgehoben). Dieses Dishen geht aus einer Kombination von Faktoren während des Planarisierungsprozesses (zum Beispiel einem CMP), darunter die Strukturstärke der umgebenden Merkmale, der Selektivität der Ätzmittel, die innerhalb der CMP-Masse verwendet werden, dem Material der ILD-Schicht 122 und dergleichen hervor. Dieses Dishen kann zusätzliche Probleme während anschließender Verarbeitung verursachen, wie das Bilden von Gate-Elektroden (unten unter Bezugnahme auf 6 besprochen). Bei einer Ausführungsform kann das Material der ILD-Schicht 122 eine erste Dishing-Tiefe Dd1 von weniger als etwa 25 % der Höhe der ILD-Schicht 122, wie zwischen etwa 50 Å und etwa 70 Å, wie etwa 63 Å, erfahren.
  • Außerdem veranschaulicht 3B eine Nahaufnahmedarstellung, obwohl nicht maßstabgerecht, des Materials der ILD-Schicht 122 in einem gestrichelten Kasten 305 benachbart zu der oberen Oberfläche der ILD-Schicht 122, die Dishing erfahren hat. Bei einer Ausführungsform, bei der die ILD-Schicht 122 aus Siliziumoxid besteht, umfasst das Material der ILD-Schicht 122 ein Gitter aus Siliziumatomen, die mit Sauerstoffatomen gebondet sind. Bei anderen Ausführungsformen hat die ILD-Schicht 122 jedoch ein Gitter aus unterschiedlichen Atomen in Abhängigkeit von dem Material, das für die ILD-Schicht 122 ausgewählt wird.
  • Die 4A-4B veranschaulichen einen ersten Implantationsprozess (dargestellt in 4A von den Pfeilen mit dem Bezugszeichen 401), der verwendet werden kann, um zu helfen, das Erscheinen zusätzlicher Probleme während darauffolgender Verarbeitung zu verhindern. Bei einer Ausführungsform wird der erste Implantationsprozess 401 ausgeführt, um erste Dotierstoffe in die ILD-Schicht 122 zu implantieren. Bei einer Ausführungsform können die ersten Dotierstoffe in die ILD-Schicht 122 implantiert werden, um die chemische Struktur der ILD-Schicht 122 zu modifizieren und die Strukturstärke und/oder Ätzselektivität mindestens der oberen Oberfläche der ILD-Schicht 122 zu stärken. Bei einer Ausführungsform können die ersten Dotierstoffe beliebige geeignete Dotierstoffe sein, die helfen können, die Strukturstützung und Ätzselektivität des Materials der ILD-Schicht 122 zu modifizieren und zu stärken. Die ersten Dotierstoffe können zum Beispiel einen oder mehrere der vierzahnigen Liganden in Gruppe IV, wie Kohlenstoff, Silizium, Germanium, Zinn und Blei umfassen, die verwendet werden können, um planare Vier-Koordinationskomplexe innerhalb der ILD-Schicht 122 zu bilden. Alle geeigneten Dotierstoffe oder eine Kombination von Dotierstoffen kann jedoch eingesetzt werden.
  • Bei einer Ausführungsform können die ersten Dotierstoffe in die ILD-Schicht 122 unter Verwenden des ersten Implantationsprozesses 401 implantiert werden, wodurch Ionen der gewünschten ersten Dotierstoffe beschleunigt und zu der ILD-Schicht 122 gerichtet werden, um einen ersten Implantationsbereich 403 zu bilden. Der erste Implantationsprozess 401 kann ein Beschleunigersystem einsetzen, um Ionen des gewünschten ersten Dotierstoffs mit einer ersten Dosierungskonzentration zu beschleunigen. Während die eingesetzte genaue Dosierungskonzentration daher mindestens teilweise von der ILD-Schicht 122 und der verwendeten Spezies abhängt, kann das Beschleunigersystem eine Dosierungskonzentration von etwa 1,0×1016 Atomen/cm2 bis etwa 2,0×1016 Atomen/cm2 einsetzen. Außerdem können die ersten Dotierstoffe senkrecht zu der ILD-Schicht 122 oder zum Beispiel mit einem Winkel von zwischen etwa 20° und etwa 30°, wie etwa 25° von der Senkrechten zu der ILD-Schicht 122 implantiert werden.
  • Durch Implantieren der ersten Dotierstoffe in die ILD-Schicht 122, kann das Material der ILD-Schicht 122 modifiziert werden, um die Strukturintegrität und/oder die Ätzselektivität mindestens eines Abschnitts der ILD-Schicht 122 zu modifizieren oder zu erhöhen. Bei einer Ausführungsform können die ersten Dotierstoffe innerhalb der ILD-Schicht 122 zu einer Konzentration von zwischen etwa 1,0×1016 Atomen/cm2 und etwa 2,0×1016 Atomen/cm2, wie etwa 1,5×1016 Atomen/cm2, implantiert werden. Jede geeignete Konzentration kann jedoch eingesetzt werden. Der erste Implantationsbereich 403 innerhalb der ILD-Schicht 122 kann eine Implantationstiefe Di von zwischen etwa 3 Ǻ und etwa 5 Ǻ haben, obwohl jede beliebige geeignete Tiefe eingesetzt werden kann.
  • Außerdem implantiert der erste Implantationsprozess 401, statt einfach in die ILD-Schicht 122 zu implantieren, die ersten Dotierstoffe direkt in den Rest der Materialien, die nicht abgedeckt sind. Der erste Implantationsprozess 401 implantiert zum Beispiel auch die ersten Dotierstoffe in die Dummy-Gate-Elektrode 111 des Short-Channel-Dummy-Gate-Stapels 115 sowie des Long-Channel-Dummy-Gate-Stapels 117, und implantiert die ersten Dotierstoffe auch in die Linerschicht 123, die ersten Abstandhalter 113 und das dielektrische Material 301, und bildet den ersten Implantationsbereich 403 mit der Implantationstiefe Di.
  • 4B veranschaulicht dieselbe Nahaufnahme des Abschnitts des Materials der ILD-Schicht 122, die in 3B veranschaulicht ist, in der aber die ersten Dotierstoffe unter Verwenden des ersten Implantationsprozesses 401 implantiert wurden. Bei der Ausführungsform, bei der das Material der ILD-Schicht 122 Siliziumdioxid ist und die ersten Dotierstoffe Silizium sind, ersetzen die ersten Dotierstoffe einige, wenn nicht die meisten Sauerstoffatome, innerhalb des Siliziumdioxids und wirken, um das Gitter des Siliziumdioxids mit einem Gitter aus Silizium zu ersetzen, wodurch eine Si-X-reiche Schicht gebildet wird, wobei „X“ der erste Dotierstoff ist. Durch Ersetzen des Siliziumdioxids mit Silizium, können die Strukturintegrität und/oder die Ätzselektivität des Materials entlang einer oberen Oberfläche der ILD-Schicht 122 erhöht werden, um, benachbarten Strukturen während weiterer Verarbeitung zu helfen.
  • 5 veranschaulicht, dass nach dem Bilden des ersten Implantationsbereichs 403 die Dummy-Gate-Elektrode 111 und das Dummy-Gate-Dielektrikum 109 in dem Short-Channel-Dummy-Gate-Stapel 115 und dem Long-Channel-Dummy-Gate-Stapel 117 entfernt und ersetzt werden können, um einen Short-Channel-Transistor 607 und einen Long-Channel-Transistor 609 (in 5 nicht veranschaulicht, aber unten unter Bezugnahme auf 6 veranschaulicht und beschrieben) zu bilden. Bei einer Ausführungsform können die Dummy-Gate-Elektrode 111 und das Dummy-Gate-Dielektrikum 109 zum Beispiel unter Verwenden eines oder mehrerer Nass- oder Trockenätzprozesse (in 5 durch die Pfeile mit Bezugszeichen 501 dargestellt), die Ätzmittel verwenden, die für das Material der Dummy-Gate-Elektrode 111 selektiv sind, entfernt werden. Jeder geeignete Entfernungsprozess kann jedoch eingesetzt werden.
  • Da die Dummy-Gate-Elektrode 111 und das Dummy-Gate-Dielektrikum 109 entfernt werden, kann auch Material der ILD-Schicht 122 entfernt werden, was die Strukturintegrität der ILD-Schicht 122 verringert. Bei der Gegenwart des ersten Implantationsbereichs 403 an dem Beginn des einen oder der mehreren Nass- oder Trockenätzprozesse 501, ist der erste Implantationsbereich 403 aber gegenüber dem Ätzprozess widerstandsfähiger als er es ohne die Implantation der ersten Dotierstoffe wäre.
  • Bei einer Ausführungsform, bei der die ILD-Schicht 122 anfänglich ein Material wie Siliziumdioxid ist und ein Ätzmittel wie HF eingesetzt wird, modifiziert zum Beispiel die Modifikation, die durch den ersten Implantationsprozess 401 eingeleitet wird, um den „Si-X“-reichen ersten Implantationsbereich 403 zu bilden, die Ätzselektivität des ersten Implantationsbereichs 403 derart, dass er mit einer langsameren Rate geätzt wird als das ursprüngliche Siliziumdioxidmaterial der ILD-Schicht 122. Daher wird während des einen oder der mehreren Nass- oder Trockenätzprozesse 501 weniger Material der ILD-Schicht als anderenfalls möglich wäre entfernt. Bei einer Ausführungsform kann zum Beispiel das Material der ILD-Schicht 122 derart entfernt werden, dass die ILD-Schicht eine vierte Höhe H4 von zwischen etwa 4 nm und etwa 50 nm, wie etwa 45 nm aufrecht erhält.
  • Außerdem, was das Dishing der ILD-Schicht 122 betrifft, das ursprünglich während der Planarisierung des dielektrischen Materials 301 auftrat (siehe zum Beispiel 3A), kann dieses Dishing während des einen oder der mehreren Nass- oder Trockenätzprozesse 501 gemindert werden. Da zum Beispiel die Gesamthöhe des Materials der ILD-Schicht 122 verringert wird, wird auch die erste Dishingtiefe Dd1 verringert. Nach dem einen oder den mehreren Nass- oder Trockenätzprozessen 501, kann zum Beispiel das Material der ILD-Schicht 122 eine zweite Dishingtiefe Dd2 von zwischen etwa 50 Å und etwa 60 Å, wie etwa 55 Å haben.
  • 6 veranschaulicht, dass, sobald die Dummy-Gate-Elektrode 111 und die Dummy-Gate-Dielektrikum 109 in dem Short-Channel-Dummy-Gate-Stapel 115 und dem Long-Channel-Dummy-Gate-Stapel 117 entfernt wurden, die Öffnungen, die zurückbleiben, gefüllt werden können, um den Short-Channel-Gate-Stapel 601 und den Long-Channel-Gate-Stapel 603 zu bilden. Bei einer Ausführungsform können sowohl der Short-Channel-Gate-Stapel 601 als auch der Long-Channel-Gate-Stapel 603 eine Gate-Elektrode 605 umfassen, die die Gate-Elektrode für die Transistoren bildet, und die Gate-Elektrode 605 kann ein leitfähiges Material wie Wolfram sein, obwohl jedes geeignete Material verwendet werden kann.
  • Bei einer Ausführungsform, bei der Wolfram als das Material für die Gate-Elektrode 605 verwendet wird, kann das Material der Gate-Elektrode 605 nach dem Bilden eines Gate-Dielektrikums unter Verwenden eines Abscheidungsprozesses wie CVD, PVD, ALD, Kombinationen dieser oder dergleichen aufgebracht werden. Das Material der Gate-Elektrode 605 kann aufgebracht werden, um die Öffnungen, die von dem Entfernen der Dummy-Gate-Elektrode 111 und des Dummy-Gate-Dielektrikums 109 in dem Short-Channel-Dummy-Gate-Stapel 115 und dem Long-Channel-Dummy-Gate-Stapel 117 hinterlassen wurden, zu füllen und/oder zu überfüllen. Sobald das Material der Gate-Elektrode 605 aufgebracht wurde, um die Öffnungen, die von dem Entfernen der Dummy-Gate-Elektrode 111 und der Dummy-Gate-Dielektrikum 109 in dem Short-Channel-Dummy-Gate-Stapel 115 und dem Long-Channel-Dummy-Gate-Stapel 117 hinterlassen wurden, zu füllen und überfüllen, kann überschüssiges Material der Gate-Elektrode 605, das außerhalb der Öffnungen liegt, zum Beispiel durch einen Planarisierungsprozess, wie ein chemisch-mechanisches Polieren (CMP), entfernt werden, obwohl jedes geeignete Planarisierungsverfahren eingesetzt werden kann.
  • Bei einer anderen Ausführungsform können der Short-Channel-Gate-Stapel 601 und der Long-Channel-Gate-Stapel 603 gebildet werden, indem ein erstes dielektrisches Material, ein erstes Metallmaterial, ein zweites Metallmaterial und ein drittes Metallmaterial (die in 6 nicht separat veranschaulicht sind) verwendet werden. Bei einer Ausführungsform ist das erste dielektrische Material ein High-k-Material, wie HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, LaO, ZrO, Ta2O5, Kombinationen dieser oder dergleichen, das durch einen Prozess wie Atomschichtabscheidung, chemische Gasphasenabscheidung oder dergleichen aufgebracht wird. Das erste dielektrische Material kann zu einer Stärke von zwischen etwa 5 Å und etwa 200 Å aufgebracht werden, obwohl jedes geeignete Material und jede geeignete Stärke eingesetzt werden kann.
  • Das erste Material kann benachbart zu dem ersten dielektrischen Material gebildet werden, und kann aus einem metallischen Material gebildet werden, wie aus Ti, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, WN, anderen Metalloxiden, Metallnitriden, Metallsilikaten, Übergangsmetalloxiden, Übergangsmetallnitriden, Übergangsmetallsilicaten, Oxinitriden von Metallen, Metallaluminaten, Zirkonsilicat, Zirkonaluminat, Kombinationen dieser oder dergleichen. Das erste Metallmaterial kann unter Verwenden eines Abscheidungsprozesses wie Atomschichtabscheidung, chemische Gasphasenabscheidung, Sputtering oder dergleichen, bis zu einer Stärke zwischen etwa 5 Å und etwa 200 Å aufgebracht werden, obwohl jeder geeignete Abscheidungsprozess oder jede geeignete Stärke verwendet werden kann.
  • Das zweite Metallmaterial kann benachbart zu dem ersten Metallmaterial gebildet werden, und, bei einer besonderen Ausführungsform, kann es dem ersten Metallmaterial ähnlich sein. Das zweite Material kann aus einem metallischen Material gebildet werden, wie aus Ti, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, WN, anderen Metalloxiden, Metallnitriden, Metallsilikaten, Übergangsmetalloxiden, Übergangsmetallnitriden, Übergangsmetallsilicaten, Oxinitriden von Metallen, Metallaluminaten, Zirkonsilicat, Zirkonaluminat, Kombinationen dieser oder dergleichen. Außerdem kann das zweite Metallmaterial unter Verwenden eines Abscheidungsprozesses wie Atomschichtabscheidung, chemische Gasphasenabscheidung, Sputtering oder dergleichen bis zu einer Stärke zwischen etwa 5 Å und etwa 200 Å aufgebracht werden, obwohl jeder geeignete Abscheidungsprozess oder jede geeignete Stärke verwendet werden kann.
  • Das dritte Metallmaterial füllt einen Rest der Öffnung, die von dem Entfernen der Dummy-Gate-Elektrode 111 und der Dummy-Gate-Dielektrikum 109 in dem Short-Channel-Dummy-Gate-Stapel 115 und dem Long-Channel-Dummy-Gate-Stapel 117 zurückgelassen wurde. Bei einer Ausführungsform ist das dritte Metallmaterial ein metallisches Material, wie W, Al, Cu, AlCu, W, Ti, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, Ta, TaN, Co, Ni, Kombinationen dieser oder dergleichen und kann unter Verwenden eines Abscheidungsprozesses wie Atomschichtabscheidung, chemische Gasphasenabscheidung, Sputtering oder dergleichen aufgebracht werden, um die Öffnung, die von dem Entfernen der Dummy-Gate-Elektrode 111 und der Dummy-Gate-Dielektrikum 109 in dem Short-Channel-Dummy-Gate-Stapel 115 und dem Long-Channel-Dummy-Gate-Stapel 117 hinterlassen wurde, zu füllen oder zu überfüllen. Bei einer besonderen Ausführungsform kann das dritte Metallmaterial zu einer Stärke von zwischen etwa 5 Å und etwa 500 Å aufgebracht werden, obwohl jedes geeignete Material, jeder geeignete Abscheidungsprozess und jede geeignete Stärke eingesetzt werden kann. Sobald sie aufgebracht sind, können die Materialien miteinander unter Verwenden zum Beispiel eines chemisch-mechanischen Planarisierungsprozesses planarisiert werden.
  • Der Planarisierungsprozess planarisiert jedoch jeden Abschnitt des Materials der Gate-Elektrode 605 nicht vollständig. Stattdessen kann das Material der Gate-Elektrode 605 in dem Short-Channel-Gate-Stapel 601 mit dem Material der ersten Abstandhalter 113 planarisiert werden, aber das Material der Gate-Elektrode 605, das sich innerhalb der Öffnung des Long-Channel-Gate-Stapels 603 befindet, erfährt zusätzliches Entfernen aufgrund des auftretenden Dishings. Bei einer Ausführungsform erfährt zum Beispiel das Material der Gate-Elektrode 605 in dem Long-Channel-Gate-Stapel 603 eine dritte Dishingtiefe Dd3 von zwischen etwa 50 Å und etwa 60 Å, wie etwa 55 Å, obwohl jedes geeignete Maß eingesetzt werden kann.
  • Da das Entfernen des Materials der ILD-Schicht 122 jedoch aufgrund der Gegenwart des ersten Implantationsbereichs 403 reduziert ist, ist zusätzliches Material der ILD-Schicht 122 gegenwärtig, um zusätzliche Strukturstützung für das Material der Gate-Elektrode 605 bereitzustellen. Das Dishing, das das Material der Gate-Elektrode 605 erfährt, wird daher im Vergleich zu einem Prozess, der den ersten Implantationsbereich 403 nicht bildet, auf einem Minimum gehalten.
  • 7 veranschaulicht, dass, nachdem die Materialien der Gate-Elektrode 605 gebildet und planarisiert worden, die Materialien der Gate-Elektroden 605 in dem Short-Channel-Dummy-Gate-Stapel 115 und dem Long-Channel-Dummy-Gate-Stapel 117 unter die Oberfläche der ILD-Schicht 122 vertieft werden können, um auf ein Platzieren einer Deckschicht 801 (in 7 nicht veranschaulicht, aber unten unter Bezugnahme auf 8 veranschaulicht und beschrieben) vorzubereiten. Bei einer Ausführungsform können die Materialien der Gate-Elektrode 605 unter Verwenden zum Beispiel eines Nass- oder Trockenätzprozesses, der Ätzmittel einsetzt, die für die Materialien der Gate-Elektrode 605 selektiv sind, vertieft werden. Bei einer Ausführungsform können die Materialien der Gate-Elektrode 605 derart vertieft werden, dass die Gate-Elektroden 605 eine dritte Höhe H3 von zwischen etwa 10 nm und etwa 20 nm, wie etwa 15 nm haben. Jeder geeignete Prozess und jeder geeignete Abstand können jedoch eingesetzt werden.
  • Da das Dishing der Gate-Elektrode 605 in dem Long-Channel-Gate-Stapel 603 jedoch auf einem Minimum gehalten wurde, besteht weniger Potenzial, dass das Vertiefen der Gate-Elektrode 605 die darunterliegende Finne 107 aufgrund des Dishings freilegt. Insbesondere, falls das Dishing der Gate-Elektrode 605 in dem Long-Channel-Gate-Stapel 603 groß genug ist, kann das Vertiefen, das erforderlich ist, um die Gate-Elektrode 605 in dem Short-Channel-Gate-Stapel 601 zu bilden, auch die Gate-Elektrode in dem Long-Channel-Gate-Stapel 603 veranlassen, die darunterliegende Finne 107 freizulegen und zu beschädigen. Durch Halten des Dishings der Gate-Elektrode 605 auf einem Minimum durch das Verwenden des ersten Implantationsbereichs 403, kann jedoch eine solche Beschädigung der darunterliegenden Finne verringert oder eliminiert werden, und die Gesamthöhe der Gate-Stapel kann ohne Beschädigung, die anderenfalls auftreten würde, verringert werden.
  • 8 veranschaulicht, dass, sobald die Materialien der Gate-Elektrode 605 vertieft wurden, die Deckschicht 801 über der Gate-Elektrode 605 aufgebracht werden kann. Bei einer Ausführungsform ist die Deckschicht 801 ein Material, wie SiN, SiON, SiCON, SiC, SiOC, Kombinationen dieser oder dergleichen, das unter Verwenden eines Abscheidungsprozesses wie Atomschichtabscheidung, chemische Gasphasenabscheidung, Sputtering oder dergleichen aufgebracht wird. Die Deckschicht 801 kann aufgebracht werden, um einen Rest der Öffnung, die von dem Entfernen der Dummy-Gate-Elektrode 111 von dem Short-Channel-Dummy-Gate-Stapel 115 und dem Long-Channel-Dummy-Gate-Stapel 117 gebildet wird, zu füllen und/oder zu überfüllen.
  • 9 veranschaulicht dass, sobald das Material der Deckschicht 801 gebildet wurde, überschüssiges Material der Deckschicht 801, das sich außerhalb der Öffnung, die von dem Entfernen der Dummy-Gate-Elektrode 111 von dem Short-Channel-Dummy-Gate-Stapel 115 und dem Long-Channel-Dummy-Gate-Stapel 117 gebildet wird, befindet, zum Beispiel unter Verwenden eines Planarisierungsprozesses entfernt werden kann. Bei einer Ausführungsform kann der Planarisierungsprozess ein chemisch-mechanisches Polieren (CMP) sein, obwohl ein beliebiger geeigneter Planarisierungsprozess, wie ein Schleifprozess oder eine Reihe aus einer oder mehreren Ätzungen eingesetzt werden kann, um das Material der Deckschicht 801 von außerhalb der Öffnungen, die von dem Entfernen der Dummy-Gate-Elektrode 111 von dem Short-Channel-Dummy-Gate-Stapel 115 und dem Long-Channel-Dummy-Gate-Stapel 117 gebildet werden, zu entfernen.
  • Außerdem kann der Planarisierungsprozess, der verwendet wird, um überschüssiges Material der Deckschicht 801 zu entfernen, auch verwendet werden, um die Gesamt-Gate-Höhe der Vorrichtungen zu verringern. Bei einer Ausführungsform kann der Planarisierungsprozess verwendet werden, um die Gate-Höhe auf eine vierte Gate-Höhe H4 von zwischen etwa 40 nm und etwa 50 nm, wie etwa 45 nm zu verringern. Jede geeignete Gate-Höhe kann jedoch eingesetzt werden.
  • 10 veranschaulicht eine andere Ansicht der ILD-Schicht 122, allerdings zur Klarheit in einem unterschiedlichen Maßstab. Bei der Ausführungsform, die in 10 veranschaulicht ist, ist die ILD-Schicht 122 sowohl in einem Bereich 1003 mit hoher Vorrichtungsdichte als auch in einem Bereich 1001 mit niedriger Vorrichtungsdichte gegenwärtig. In dem Bereich 1003 mit hoher Vorrichtungsdichte kann es zum Beispiel eine erste Vorrichtungsdichte von zwischen etwa 5 Einheiten/200 nm und etwa 7 Einheiten/200 nm, wie etwa 6 Einheiten/200 nm geben, während es in dem Bereich 1001 mit niedriger Vorrichtungsdichte eine zweite Vorrichtungsdichte geben kann, die geringer ist als die erste Vorrichtungsdichte, wie zum Beispiel zwischen etwa 1 Einheit/200 nm und etwa 3 Einheiten/200 nm, wie etwa 2 Einheiten/200 nm. Jede geeignete Dichte kann jedoch eingesetzt werden.
  • Bei dieser Ausführungsform hat die ILD-Schicht 122 innerhalb des Bereichs 1001 mit niedriger Vorrichtungsdichte eine größere Fläche, und die Prozesse, die oben besprochen wurden, resultieren darin, dass sich die Außenkanten bestimmter der ILD-Schicht 122 nach außen biegen. Bei einer bestimmten Ausführungsform und unter Betrachtung der ILD-Schicht 121 innerhalb des Bereichs 1001 mit niedriger Vorrichtungsdichte und des benachbarten dielektrischen Materials 301 innerhalb des Bereichs 1003 mit hoher Vorrichtungsdichte, erzeugen die hier beschriebenen Prozesse eine Biegung innerhalb der ILD-Schicht 122 mit einem ersten Winkel α1 von zwischen etwa 130° und etwa 140°, wie zum Beispiel größer als etwa 135°, wobei der erste Winkel α1 in einem Abstand von zwischen etwa 50 % und etwa 70 % der Höhe der ILD-Schicht 122 von dem Boden der ILD-Schicht 122 ausgehend gemessen wird.
  • Außerdem veranschaulicht 10 auch, dass bei einigen Ausführungsformen das Entfernen der Dummy-Gate-Elektrode 111 von den Dummy-Stapeln 116 in die ersten Isolationsbereiche 105 ätzen kann. Sobald das dielektrische Material 301 in den Öffnungen aufgebracht wurde, erstreckt sich eine Erweiterung des dielektrischen Materials 301 in den ersten Isolationsbereich 105. Angesichts der Prozesse, die hier besprochen werden, hat die Erweiterung jedoch eine ziemlich konsistente Breite bei ihrer Ausdehnung in den ersten Isolationsbereich 105. Bei einer Ausführungsform kann die Erweiterung zum Beispiel eine fünfte Breite W5 in einem Abstand von 10 % der Tiefe der Erweiterung haben, und eine sechste Breite W6 in einem Abstand von 90 % der Tiefe der Erweiterung, wobei die sechste Breite W6 zwischen etwa 80 % bis etwa 100 % der fünften Breite W5 liegt.
  • In Übereinstimmung mit einer Ausführungsform, wird ein Verfahren zum Herstellen einer Halbleitervorrichtung bereitgestellt, das das Aufbringen eines ersten Dummy-Gate-Stapels und eines zweiten Dummy-Gate-Stapels umfasst, wobei der erste Dummy-Gate-Stapel eine erste Kanallänge hat und der zweite Dummy-Gate-Stapel eine zweite Kanallänge, die von der ersten Kanallänge unterschiedlich ist, hat. Ein Zwischenschichtdielektrikum (interlayer dielectric; ILD) wird um den ersten Dummy-Gate-Stapel und den zweiten Dummy-Gate-Stapel aufgebracht, und der erste Dummy-Gate-Stapel, der zweite Dummy-Gate-Stapel und das Zwischenschichtdielektrikum werden planarisiert. Ionen werden in das Zwischenschichtdielektrikum implantiert, um einen implantierten Bereich zu bilden, und der erste Dummy-Gate-Stapel und der zweite Dummy-Gate-Stapel werden entfernt, um eine erste Öffnung und eine zweite Öffnung zu bilden, wobei das Entfernen des ersten Dummy-Gate-Stapels und des zweiten Dummy-Gate-Stapels eine Höhe des Zwischenschichtdielektrikums verringert. Die erste Öffnung und die zweite Öffnung werden mit einem leitfähigen Material gefüllt.
  • In Übereinstimmung mit einer anderen Ausführungsform wird ein Verfahren zum Herstellen einer Halbleitervorrichtung, die das Bilden erster Abstandhalter benachbart zu einem Short-Channel-Dummy-Gate, das Bilden zweiter Abstandhalter benachbart zu einem Long-Channel-Dummy-Gate, sowie das Bilden dritter Abstandhalter benachbart zu einem ersten Dummy-Gate bereitgestellt. Ein erstes dielektrisches Material wird benachbart sowohl zu den ersten Abstandhaltern als auch den zweiten Abstandhaltern aufgebracht, und das erste Dummy-Gate wird entfernt, um eine erste Öffnung zu bilden, ohne das Short-Channel-Dummy-Gate zu entfernen, und ohne das Long-Channel-Dummy-Gate zu entfernen. Die erste Öffnung wird mit einem zweiten dielektrischen Material gefüllt, und das zweite dielektrische Material wird planarisiert, wobei die Planarisierung des zweiten dielektrischen Materials das Short-Channel-Dummy-Gate und das Long-Channel-Dummy-Gate freilegt. Ionen werden in das erste dielektrische Material, das Short-Channel-Dummy-Gate, das Long-Channel-Dummy-Gate, die ersten Abstandhalter und die zweiten Abstandhalter implantiert. Das Short-Channel-Dummy-Gate und das Long-Channel-Dummy-Gate werden entfernt, um zweite Öffnungen zu bilden, die zweiten Öffnungen werden mit einem leitfähigen Material gefüllt, und das leitfähige Material wird rückgeätzt.
  • In Übereinstimmung mit noch einer anderen Ausführungsform, wird ein Verfahren zum Herstellen einer Halbleitervorrichtung, das das Bilden einer Vielzahl von Dummy-Gate-Stapeln umfasst, bereitgestellt, wobei ein erster der Vielzahl von Dummy-Gate-Stapeln eine Länge hat, die größer ist als ein Rest der Vielzahl von Dummy-Gate-Stapeln. Ein Zwischenschichtdielektrikum wird um die Vielzahl von Dummy-Gate-Stapeln aufgebracht, und einer der Vielzahl von Dummy-Gate-Stapeln wird mit einem dielektrischen Material ersetzt, ohne den ersten aus der Vielzahl von Dummy-Gate-Stapeln zu ersetzen. Das dielektrische Material wird mit dem Zwischenschichtdielektrikum und dem ersten aus der Vielzahl von Dummy-Gate-Stapeln planarisiert. Eine Konzentration von Bauteilen wird in einem Implantationsbereich entlang einer oberen Oberfläche des Zwischenschichtdielektrikums und der Vielzahl von Dummy-Gate-Stapeln modifiziert. Der erste der Vielzahl von Dummy-Gate-Stapeln wird entfernt, um eine erste Öffnung zu bilden, wobei das Entfernen des ersten aus der Vielzahl von Dummy-Gate-Stapeln ferner eine Höhe des Zwischenschichtdielektrikums verringert, und die erste Öffnung wird mit einem Gate-Elektrodenmaterial gefüllt. Das Gate-Elektrodenmaterial wird innerhalb der ersten Öffnung vertieft, um eine Gate-Elektrode zu bilden, und ein Rest der ersten Öffnung wird mit einem Deckmaterial gefüllt.
  • Oben Stehendes umreißt die Merkmale mehrerer Ausführungsformen derart, dass der Fachmann die Aspekte der vorliegenden Offenbarung besser versteht. Der Fachmann sollte zu schätzen wissen, dass er die vorliegende Offenbarung leicht als eine Grundlage zum Konzipieren oder Ändern anderer Prozesse und Strukturen zum Ausführen derselben Zwecke und/oder Erzielen derselben Vorteile der Ausführungsformen, die hier eingeführt werden, verwenden kann. Der Fachmann sollte auch erkennen, dass solche äquivalenten Konstruktionen nicht vom Geist und Schutzbereich der vorliegenden Offenbarung abweichen, und dass er diverse Änderungen, Ersetzungen und Abänderungen hier ohne Abweichen vom Geist und Schutzbereich der vorliegenden Offenbarung ausführen kann.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62/427560 [0001]

Claims (20)

  1. Verfahren zum Herstellen einer Halbleitervorrichtung, wobei das Verfahren Folgendes umfasst: Aufbringen eines ersten Dummy-Gate-Stapels und eines zweiten Dummy-Gate-Stapels, wobei der erste Dummy-Gate-Stapel eine erste Kanallänge hat, und der zweite Dummy-Gate-Stapel eine zweite Kanallänge hat, die von der ersten Kanallänge verschieden ist; Aufbringen eines Zwischenschichtdielektrikums um den ersten Dummy-Gate-Stapel und den zweiten Dummy-Gate-Stapel herum; Planarisieren des ersten Dummy-Gate-Stapels, des zweiten Dummy-Gate-Stapels und des Zwischenschichtdielektrikums; Implantieren von Ionen in das Zwischenschichtdielektrikum, um einen implantierten Bereich zu bilden; Entfernen des ersten Dummy-Gate-Stapels und des zweiten Dummy-Gate-Stapels, um eine erste Öffnung und eine zweite Öffnung zu bilden, wobei das Entfernen des ersten Dummy-Gate-Stapels und des zweiten Dummy-Gate-Stapels eine Höhe des Zwischenschichtdielektrikums verringert, und Füllen der ersten Öffnung und der zweiten Öffnung mit einem leitfähigen Material.
  2. Verfahren nach Anspruch 1, das ferner das Vertiefen des leitfähigen Materials innerhalb der ersten Öffnung umfasst.
  3. Verfahren nach Anspruch 2, das ferner das Füllen eines Rests der ersten Öffnung mit einem Deckmaterial umfasst.
  4. Verfahren nach Anspruch 3, das ferner das Planarisieren des Deckmaterials und des Zwischenschichtdielektrikums umfasst.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Implantieren der Ionen vierzahnige Liganden in dem Zwischenschichtdielektrikum bildet.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Zwischenschichtdielektrikum eine Seitenwand mit einem Biegewinkel größer als etwa 135° hat.
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei die zweite Kanallänge mindestens 10 nm beträgt.
  8. Verfahren zum Herstellen einer Halbleitervorrichtung, wobei das Verfahren Folgendes umfasst: Bilden erster Abstandhalter benachbart zu einem Short-Channel-Dummy-Gate, Bilden zweiter Abstandhalter benachbart zu einem Long-Channel-Dummy-Gate, und Bilden dritter Abstandhalter benachbart zu einem ersten Dummy-Gate; Aufbringen eines ersten dielektrischen Materials benachbart sowohl zu den ersten Abstandhaltern als auch zu den zweiten Abstandhaltern; Entfernen des ersten Dummy-Gates, um eine erste Öffnung zu bilden, ohne das Short-Channel-Dummy-Gate zu entfernen und ohne das Long-Channel-Dummy-Gate zu entfernen; Füllen der ersten Öffnung mit einem zweiten dielektrischen Material; Planarisieren des zweiten dielektrischen Materials, wobei das Planarisieren des zweiten dielektrischen Materials das Short-Channel-Dummy-Gate und das Long-Channel-Dummy-Gate freilegt; Implantieren von Ionen in dem ersten dielektrischen Material, dem Short-Channel-Dummy-Gate, dem Long-Channel-Dummy-Gate, dem ersten Abstandhalter und dem zweiten Abstandhalter; Entfernen des Short-Channel-Dummy-Gates und des Long-Channel-Dummy-Gates, um zweite Öffnungen zu bilden; Füllen der zweiten Öffnungen mit einem leitfähigen Material, und Rückätzen des leitfähigen Materials.
  9. Verfahren nach Anspruch 8, wobei die Ionen ein Element der Gruppe IV sind.
  10. Verfahren nach Anspruch 8 oder 9, wobei eine Konzentration der Ionen nach dem Implantieren der Ionen zwischen etwa 1,0×1016 Atomen/cm2 und etwa 2,0×1016 Atomen/cm2 liegt.
  11. Verfahren nach einem der vorhergehenden Ansprüche 8 bis 10, wobei das Long-Channel-Dummy-Gate eine Länge größer als etwa 10 nm hat.
  12. Verfahren nach einem der vorhergehenden Ansprüche 8 bis 11, wobei das Short-Channel-Dummy-Gate eine Länge kleiner als etwa 10 nm hat.
  13. Verfahren nach einem der Ansprüche 8 bis 12, das ferner das Aufbringen einer Deckschicht über dem leitfähigen Material nach dem Rückätzen des leitfähigen Materials umfasst.
  14. Verfahren nach Anspruch 13, das ferner das Planarisieren der Deckschicht mit dem ersten dielektrischen Material umfasst.
  15. Verfahren zum Herstellen einer Halbleitervorrichtung, wobei das Verfahren Folgendes umfasst: Bilden einer Vielzahl von Dummy-Gate-Stapeln, wobei ein erster der Vielzahl von Dummy-Gate-Stapeln eine Länge größer als ein Rest der Vielzahl von Dummy-Gate-Stapeln hat; Aufbringen eines Zwischenschichtdielektrikums um die Vielzahl von Dummy-Gate-Stapeln; Ersetzen eines aus der Vielzahl von Dummy-Gate-Stapeln mit einem dielektrischen Material, ohne den ersten aus der Vielzahl von Dummy-Gate-Stapeln zu ersetzen; Planarisieren des dielektrischen Materials mit dem Zwischenschichtdielektrikum und dem ersten aus der Vielzahl von Dummy-Gate-Stapeln; Modifizieren einer Konzentration von Bauteilen in einem Implantationsbereich entlang einer oberen Oberfläche des Zwischenschichtdielektrikums und der Vielzahl von Dummy-Gate-Stapeln; Entfernen des ersten aus der Vielzahl von Dummy-Gate-Stapeln, um eine erste Öffnung zu bilden, wobei das Entfernen des ersten aus der Vielzahl von Dummy-Gate-Stapeln eine Höhe des Zwischenschichtdielektrikums weiter verringert; Füllen der ersten Öffnung mit einem Gate-Elektrodenmaterial; Vertiefen des Gate-Elektrodenmaterials innerhalb der ersten Öffnung, um eine Gate-Elektrode zu bilden, und Füllen eines Rests der ersten Öffnung mit einem Deckmaterial.
  16. Verfahren nach Anspruch 15, ferner umfassend das Planarisieren des Deckmaterials mit dem Zwischenschichtdielektrikum, wobei das Planarisieren des Deckmaterials mit dem Zwischenschichtdielektrikum die Höhe des Zwischenschichtdielektrikums auf weniger als etwa 50 nm verringert.
  17. Verfahren nach Anspruch 15 oder 16, wobei das Modifizieren der Konzentration von Bauteilen eine Konzentration von Elementen der Gruppe IV erhöht.
  18. Verfahren nach einem der vorhergehenden Ansprüche 15 bis 17, wobei das Ersetzen des einen der Vielzahl von Dummy-Gate-Stapeln eine Höhe eines ersten Abstandhalters benachbart zu dem einen der Vielzahl von Dummy-Gate-Stapeln weiter verringert.
  19. Verfahren nach einem der vorhergehenden Ansprüche 15 bis 18, wobei das Ersetzen des einen der Vielzahl von Dummy-Gate-Stapeln eine Höhe eines zweiten Abstandhalters benachbart zu dem ersten Abstandhalter nicht verringert.
  20. Verfahren nach einem der vorhergehenden Ansprüche 15 bis 19, wobei nach dem Planarisieren des dielektrischen Materials mit dem Zwischenschichtdielektrikum das Zwischenschichtdielektrikum eine erste Dishingtiefe hat, und wobei nach dem Entfernen des ersten aus der Vielzahl von Dummy-Gate-Stapeln das Zwischenschichtdielektrikum eine zweite Dishingtiefe kleiner als die erste Dishingtiefe hat.
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