DE102020132645A1 - Halbleitervorrichtungen mit ferroelektrischem speicher und deren herstellungsverfahren - Google Patents

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Sai-Hooi Yeong
Chi On Chui
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Abstract

Eine Halbleitervorrichtung, die einen Kondensator aufweist, der einen Speicherfilm aufweist, welcher eine erste Elektrode von einem Kontakt isoliert, der über einem Transistor gebildet ist, und deren Herstellungsverfahren werden offenbart. In einer Ausführungsform weist eine Halbleitervorrichtung auf: einen Gatestapel über einem Halbleitersubstrat; einen Kondensator über dem Gatestapel, wobei der Kondensator eine erste Elektrode aufweist, die sich entlang einer oberen Oberfläche des Gatestapels erstreckt, wobei die erste Elektrode U-förmig ist; eine erste ferroelektrische Schicht über der ersten Elektrode; und eine zweite Elektrode über der ersten ferroelektrischen Schicht, wobei eine obere Oberfläche der zweiten Elektrode eben mit einer oberen Oberfläche der ersten ferroelektrischen Schicht ist und die obere Oberfläche der ersten ferroelektrischen Schicht und die obere Oberfläche der zweiten Elektrode weiter von dem Halbleitersubstrat entfernt angeordnet sind als eine oberste Oberfläche der ersten Elektrode.

Description

  • PRIORITÄTSANSPRUCH UND BEZUGNAHME
  • Diese Anmeldung beansprucht die Priorität der am 31. Juli 2020 eingereichten vorläufigen US-Patentanmeldung 63/059,214 mit dem Titel „Optimized Metal-Ferroelectric-Metal Design for SAC Integrated FERAM Memory‟, welche hiermit durch Bezugnahme hierin aufgenommen wird.
  • HINTERGRUND
  • Halbleiterspeicher werden in integrierten Schaltungen für elektronische Anwendungen verwendet, z.B. in Radios, Fernsehgeräten, Mobiltelefonen und PCs. Halbleiterspeicher umfassen zwei Hauptkategorien. Zum einen sind es flüchtige Speicher, und zum anderen sind es nichtflüchtige Speicher. Flüchtigen Speicher umfasst den Direktzugriffsspeicher (RAM), der sich weiter in zwei Unterkategorien unterteilen lässt: in den statischen Direktzugriffsspeicher (SRAM) und den dynamischen Direktzugriffsspeicher (DRAM). Sowohl der SRAM als auch der DRAM sind flüchtig, da sie die gespeicherten Informationen verlieren, wenn sie nicht mit Strom versorgt werden.
  • Auf der anderen Seite können nichtflüchtige Speicher die darauf gespeicherten Daten aufrechterhalten. Eine Art von nichtflüchtigem Halbleiterspeicher ist der ferroelektrische Direktzugriffsspeicher (FERAM oder FRAM). Die Vorteile des FERAM umfassen eine schnelle Schreib-/Lesegeschwindigkeit und eine geringe Größe.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden ausführlichen Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung beliebig vergrößert oder verkleinert sein.
    • 1 zeigt ein Beispiel eines FinFET in einer dreidimensionalen Ansicht gemäß einigen Ausführungsformen.
    • 2 bis 32B sind Querschnittsansichten von Zwischenstadien bei der Herstellung von FinFETs gemäß einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung bietet viele verschiedene Ausführungsformen und Beispiele für die Umsetzung verschiedener Merkmale der Erfindung. Zur Vereinfachung der vorliegenden Offenbarung werden im Folgenden spezifische Beispiele für Komponenten und Anordnungen beschrieben. Diese sind natürlich nur Beispiele und sollen nicht einschränkend sein. Beispielsweise kann die Ausbildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, in welchen das erste und das zweite Merkmal in direktem Kontakt gebildet werden, kann aber auch Ausführungsformen umfassen, in welchen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal gebildet sein können, so dass das erste und das zweite Merkmal gegebenenfalls nicht in direktem Kontakt stehen. Ferner können Bezugszeichen in den verschiedenen Beispielen der vorliegenden Offenbarung wiederholt werden. Diese Wiederholung dient der Einfachheit und Klarheit und schreibt grundsätzlich keine Beziehung zwischen den verschiedenen Ausführungsformen und/oder Konfigurationen vor, die hierin diskutiert werden.
  • Ferner können hier zur Vereinfachung der Beschreibung räumlich relative Begriffe wie „unter“, „unten“, „abwärts“, „über“, „oben“, „aufwärts“ und dergleichen verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal wie in den Zeichnungen dargestellt zu beschreiben. Die räumlich relativen Begriffe sollen neben der in den Zeichnungen dargestellten Ausrichtung auch andere Ausrichtungen der Vorrichtung während Benutzung oder Betrieb umfassen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen) und die hierin verwendeten räumlich relativen Bezeichnungen können ebenfalls entsprechend interpretiert werden.
  • Verschiedene Ausführungsformen stellen eine Ein-Transistor-ein-Kondensator-Speicherzelle (1T-1C-Speicherzelle) bereit, die einen Kondensator aufweist, welcher über einem Gate eines Transistors gebildet ist, und ein Verfahren zu dessen Herstellung. In einigen Ausführungsformen kann der Kondensator ein ferroelektrisches Material (FE-Material) enthalten und die Speicherzelle kann eine ferroelektrische Direktzugriffsspeicherzelle (FERAM-Zelle) sein. Der Kondensator kann gebildet werden, indem ein Graben über dem Gate gebildet wird, Abstandhalter in dem Graben gebildet werden, eine untere Elektrodenschicht in dem Graben abgeschieden wird, die untere Elektrodenschicht strukturiert wird, so dass obere Oberflächen der unteren Elektrodenschicht unter oberen Oberflächen der Abstandhalter liegen, ein Speicherfilm (z.B. ein ferroelektrisches Material) über der unteren Elektrodenschicht abgeschieden wird und eine obere Elektrodenschicht über dem Speicherfilm abgeschieden wird. Anschließend wird ein Kontakt gebildet, der sich bis zu der oberen Elektrodenschicht erstreckt, wobei der Speicherfilm zwischen der unteren Elektrodenschicht und dem Kontakt liegt. Das Strukturieren der unteren Elektrodenschicht vor dem Abscheiden des Speicherfilms und der oberen Elektrodenschicht über der unteren Elektrodenschicht isoliert die untere Elektrode von dem Kontakt, wodurch ein Shunt (Nebenschluss) zwischen dem Kontakt und der unteren Elektrodenschicht verhindert wird. Dadurch werden Fehler reduziert und die Leistung der Vorrichtung verbessert.
  • 1 zeigt eine dreidimensionale Ansicht eines Beispiels von Finnen-Feldeffekttransistoren (FinFETs) gemäß einigen Ausführungsformen. Die FinFETs umfassen Finnen 55 auf einem Substrat 50 (z.B. einem Halbleitersubstrat). STI-Bereiche (shallow trench isolation regions) 58 sind in dem Substrat 50 angeordnet und die Finnen 55 stehen über und zwischen benachbarten STI-Bereichen 58 hervor. Obwohl die STI-Bereiche 58 so beschrieben und dargestellt sind, dass sie von dem Substrat 50 getrennt sind, bezieht sich der hierin verwendete Begriff „Substrat“ gegebenenfalls nur auf das Halbleitersubstrat oder auf ein Halbleitersubstrat einschließlich der STI-Bereiche. Zudem können, obwohl die Finnen 55 so dargestellt sind, dass sie einzelne, mit dem Substrat 50 kontinuierliche Materialien sind, die Finnen 55 und/oder das Substrat 50 ein einziges Material oder mehrere Materialien enthalten. In diesem Zusammenhang beziehen sich die Finnen 55 auf den Abschnitt, der sich zwischen den benachbarten STI-Bereichen 58 erstreckt.
  • Die Gatedielektrikumschichten 100 liegen entlang Seitenwände und über oberen Oberflächen der Finnen 55 und die Gate-Elektroden 102 liegen über den Gatedielektrikumschichten 100. Epitaktische Source/Drain-Bereiche 92 sind auf gegenüberliegenden Seiten der Finnen 55 bezüglich der Gatedielektrikumschichten 100 und der Gate-Elektroden 102 angeordnet. 1 zeigt ferner Referenzquerschnitte, die in späteren Zeichnungen verwendet werden. Der Querschnitt A-A' verläuft entlang einer Längsachse einer Gate-Elektrode 102 und z.B. in einer Richtung senkrecht zu der Richtung von Stromfluss zwischen den Source/Drain-Bereichen 92 der FinFETs. Der Querschnitt B-B' verläuft senkrecht zu dem Querschnitt A-A' und verläuft entlang einer Längsachse einer Finne 55 und z.B. in einer Richtung senkrecht zu einem Stromfluss zwischen den epitaktischen Source/Drain-Bereichen 92 der FinFETs. Der Querschnitt C-C' ist parallel zu dem Querschnitt A-A' und erstreckt sich durch die Source/Drain-Bereiche 92 der FinFETs. Nachfolgende Zeichnungen beziehen sich auf diese Referenzquerschnitte zwecks der Klarheit.
  • Einige der hierin erläuterten Ausführungsformen werden in Zusammenhang mit FinFETs erläutert, die durch einen Gate-Last-Prozess hergestellt werden. In anderen Ausführungsformen kann ein Gate-First-Prozess verwendet werden. Außerdem ziehen einige Ausführungsformen Aspekte in Betracht, die in planaren Vorrichtungen wie planaren FETs, Nanostruktur-Feldeffekttransistoren (z.B. Nanoblättchen, Nanodraht, Gate-All-Around oder dergleichen) oder dergleichen verwendet werden.
  • 2 bis 32B sind Querschnittsansichten von Zwischenstadien bei der Herstellung von Speichervorrichtungen gemäß einigen Ausführungsformen. 2 bis 5 sind entlang des Referenzquerschnitts A-A' wie in 1 dargestellt in einem N-Typ-Bereich 50N und einem P-Typ-Bereich 50P dargestellt. 6A, 7A, 8A, 9A, 10A, 11A, 12A, 13A, 14A, 15A, 16A, 17A, 18A, 19A, 20A, 21A, 22A, 23A, 24A, 25A, 26A, 27A, 28A, 29A, 30A, 31A und 32A sind entlang des Referenzquerschnitts A-A' aus 1 entweder in dem N-Typ-Bereich 50N oder dem P-Typ-Bereich 50P dargestellt. 6B, 7B, 8B, 9B, 10B, 11B, 12B, 13B, 14B, 14C, 15B, 16B, 17B, 18B, 19B, 20B, 21B, 22B, 23B, 24B, 25B, 26B, 27B, 28B, 29B, 30B, 31B und 32B sind entlang des Referenzquerschnitts B-B' wie in 1 dargestellt. 7C, 8C, 9C, 10C und 10D sind entlang des Referenzquerschnitts C-C' wie in 1 dargestellt.
  • In 2 wird ein Substrat 50 bereitgestellt. Das Substrat 50 kann ein Halbleitersubstrat wie z.B. ein Bulk-Halbleiter, ein SOI-Substrat (silicon on insulator substrate) oder dergleichen sein, das dotiert (z.B. mit einem P-Typ- oder einem N-Typ-Dotierstoff) oder undotiert sein kann. Das Substrat 50 kann ein Wafer sein, wie z.B. ein Silizium-Wafer. Generell ist ein SOI-Substrat eine Schicht aus einem Halbleitermaterial, die auf einer Isolatorschicht gebildet ist. Die Isolatorschicht kann z.B. eine vergrabene Oxidschicht (BOX), eine Siliziumoxidschicht oder dergleichen sein. Die Isolatorschicht wird auf einem Substrat, typischerweise einem Silizium- oder Glassubstrat, bereitgestellt. Andere Substrate wie z.B. ein mehrschichtiges Substrat oder ein Gradientensubstrat können ebenfalls verwendet werden. In einigen Ausführungsformen kann das Halbleitermaterial des Substrats 50 Silizium, Germanium, einen Verbindungshalbleiter einschließlich Siliziumcarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid, einen Legierungshalbleiter einschließlich Silizium-Germanium, Galliumarsenidphosphid, Aluminiumindiumarsenid, Aluminiumgalliumarsenid, Galliumindiumarsenid, Galliumindiumphosphid und/oder Galliumindiumarsenidphosphid oder Kombinationen hiervon umfassen.
  • Das Substrat 50 weist einen N-Typ-Bereich 50N und einen P-Typ-Bereich 50P auf. Der N-Typ-Bereich 50N kann zur Bildung von N-Typ-Vorrichtungen wie NMOS-Transistoren verwendet werden, z.B. N-Typ-FinFETs. Der P-Typ-Bereich 50P kann für die Bildung von P-Typ-Vorrichtungen wie PMOS-Transistoren sein, z.B. P-Typ-FinFETs. Der N-Typ-Bereich 50N kann physisch von dem P-Typ-Bereich 50P getrennt sein (wie durch Trennlinie 51 dargestellt) und eine beliebige Anzahl von Vorrichtungen (z.B. andere aktive Vorrichtungen, dotierte Bereiche, Isolationsstrukturen usw.) kann zwischen dem N-Typ-Bereich 50N und dem P-Typ-Bereich 50P angeordnet sein.
  • In 3 werden Finnen 55 in dem Substrat 50 gebildet. Die Finnen 55 sind Halbleiterstreifen. In einigen Ausführungsformen können die Finnen 55 in dem Substrat 50 gebildet werden, indem Gräben in das Substrat 50 geätzt werden. Das Ätzen kann ein beliebiger akzeptabler Ätzprozess sein, wie z.B. ein reaktives Ionenätzen (RIE), ein Neutralstrahlätzen (NBE) oder eine Kombination hiervon. Das Ätzen kann anisotrop sein.
  • Die Finnen 55 können durch jedes geeignete Verfahren strukturiert werden. Beispielsweise können die Finnen 55 durch einen oder mehrere Photolithographie-Prozesse strukturiert werden, einschließlich Doppelstrukturierungs- oder Mehrfachstrukturierungsprozess. Im Allgemeinen kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse die Photolithographie mit selbstausgerichteten Prozessen, wodurch Strukturen erzeugt werden können, die z.B. kleinere Abstände aufweisen als solche, die durch einen einzelnen direkten Photolithographieprozess erzielt werden können. In einer Ausführungsform wird beispielsweise eine Opferschicht über einem Substrat gebildet und durch einen Photolithographieprozess strukturiert. Abstandhalter werden durch einen selbstausgerichteten Prozess entlang der strukturierten Opferschicht gebildet. Die Opferschicht wird dann entfernt und die verbleibenden Abstandhalter können dann zur Strukturierung der Finnen 55 verwendet werden. In einigen Ausführungsformen kann die Maske (oder eine andere Schicht) auf den Finnen 55 verbleiben.
  • In 4 werden STI-Bereiche 58 (shallow trench isolation regions, Flachgrabenisolationsbereiche) neben den Finnen 55 gebildet. Die STI-Bereiche 58 können gebildet werden, indem ein Isolationsmaterial (nicht gesondert dargestellt) über dem Substrat 50 und zwischen benachbarten Finnen 55 gebildet wird. Das Isolationsmaterial kann ein Oxid wie z.B. Siliziumoxid, ein Nitrid oder dergleichen, oder eine Kombination hiervon sein und kann durch eine HDP-CVD (high density plasma chemical vapor deposition), eine FCVD (flowable chemical vapor deposition) (z.B. eine CVD-basierte Materialabscheidung in einem Fernplasmasystem mit nachfolgender Aushärtung, um das abgeschiedene Material in ein anderes Materialumzuwandeln, wie z.B. in ein Oxid) oder dergleichen oder eine Kombination hiervon gebildet werden. Es können auch andere Isolationsmaterialien, hergestellt durch ein beliebiges akzeptables Verfahren, verwendet werden. In der dargestellten Ausführungsform ist das Isolationsmaterial Siliziumoxid, das durch einen FCVD-Prozess gebildet wird. Sobald das Isolationsmaterial gebildet ist, kann ein Temperprozess durchgeführt werden. In einigen Ausführungsformen wird das Isolationsmaterial so gebildet, dass überschüssiges Isolationsmaterial die Finnen 55 bedeckt. Das Isolationsmaterial kann eine einzige Schicht aufweisen oder mehrere Schichten verwenden. In einigen Ausführungsformen kann beispielsweise zunächst eine Auskleidung (nicht gesondert dargestellt) entlang Oberflächen des Substrats 50 und der Finnen 55 gebildet werden. Danach kann ein Füllmaterial wie vorstehend beschrieben über der Auskleidung gebildet werden.
  • Anschließend wird ein Entfernungsprozess an dem Isolationsmaterial angewendet, um überschüssiges Isolationsmaterial über den Finnen 55 zu entfernen. In einigen Ausführungsformen kann ein Planarisierungsprozess wie z.B. ein chemisch-mechanischer Polierprozess (CMP-Prozess), ein Rückätzprozess, Kombinationen hiervon oder dergleichen, verwendet werden. Der Planarisierungsprozess kann das Isolationsmaterial und die Finnen 55 planarisieren. Der Planarisierungsprozess legt die Finnen 55 frei, so dass obere Oberflächen der Finnen 55 und des Isolationsmaterials nach Abschluss des Planarisierungsprozesses eben sind.
  • Das Isoliermaterial wird dann ausgespart, um die STI-Bereiche 58 wie in 4 dargestellt zu bilden. Das Isoliermaterial wird ausgespart, so dass obere Abschnitte der Finnen 55 und des Substrats 50 zwischen benachbarten STI-Bereichen 58 hervorstehen. Ferner können die oberen Oberflächen der STI-Bereiche 58 flache Oberflächen wie dargestellt, konvexe Oberflächen, konkave Oberflächen (z.B. Schrägen) oder eine Kombination hiervon aufweisen. Die oberen Oberflächen der STI-Bereiche 58 können durch ein geeignetes Ätzen flach, konvex und/oder konkav geformt sein. Die STI-Bereiche 58 können durch einen geeigneten Ätzprozess ausgespart werden, beispielsweise durch einen solchen, der selektiv auf das Material des Isolationsmaterials wirkt (z.B. das Material des Isolationsmaterials schneller ätzt als das Material der Finnen 55 und des Substrats 50). Beispielsweise kann eine Oxidentfernung mit z.B. verdünnter Fluorwasserstoffsäure (dHF) verwendet werden.
  • Der Prozess wie mit Bezug auf 2 bis 4 beschrieben ist lediglich beispielhaft dafür, wie die Finnen 55 gebildet werden können. In einigen Ausführungsformen können die Finnen 55 durch einen epitaktischen Züchtungsprozess gebildet werden. Beispielsweise kann eine dielektrische Schicht über einer oberen Oberfläche des Substrats 50 gebildet werden und Gräben können durch die dielektrische Schicht geätzt werden, um das darunter liegende Substrat 50 freizulegen. In den Gräben können homoepitaktische Strukturen epitaktisch gezüchtet werden und die dielektrische Schicht kann ausgespart werden, so dass die homoepitaktischen Strukturen von der dielektrischen Schicht hervorstehen und Finnen bilden. Zudem können in einigen Ausführungsformen heteroepitaktische Strukturen für die Finnen 55 verwendet werden. Beispielsweise können die Finnen 55 in 4 ausgespart werden und ein anderes Material als die Finnen 55 kann epitaktisch über den ausgesparten Finnen 55 gezüchtet werden. In solchen Ausführungsformen umfassen die Finnen 55 sowohl das ausgesparte Material als auch das epitaktisch gezüchtete Material, das über dem ausgesparten Material angeordnet ist. In einigen Ausführungsformen kann eine dielektrische Schicht über einer oberen Oberfläche des Substrats 50 gebildet werden und Gräben können durch die dielektrische Schicht geätzt werden. Heteroepitaktische Strukturen können dann in den Gräben epitaktisch gezüchtet werden, wobei ein anderes Material als das Substrat 50 verwendet wird, und die dielektrische Schicht kann ausgespart werden, so dass die heteroepitaktischen Strukturen von der dielektrischen Schicht hervorstehen und die Finnen 55 bilden. In einigen Ausführungsformen, in denen homoepitaktische oder heteroepitaktische Strukturen epitaktisch gezüchtet werden, können die epitaktisch gezüchteten Materialien während der Züchtung in-situ dotiert werden, wodurch vorherige und nachfolgende Implantierungen sich erübrigen können, obwohl in-situ- und Implantierungsdotierung in Kombination verwendet werden können.
  • Ferner kann es vorteilhaft sein, ein Material in dem N-Typ-Bereich 50N (z.B. einem NMOS-Bereich) epitaktisch zu züchten, das verschieden von dem Material in dem P-Typ-Bereich 50P (z.B. einem PMOS-Bereich) ist. In einigen Ausführungsformen können obere Abschnitte der Finnen 55 aus Silizium-Germanium (SixGei-x, wobei x im Bereich von 0 bis 1 liegen kann), Siliziumcarbid, reinem oder im Wesentlichen reinem Germanium, einem III-V-Verbindungshalbleiter, einem II-VI-Verbindungshalbleiter oder dergleichen gebildet werden. Die verfügbaren Materialien zur Bildung von III-V-Verbindungshalbleitern umfassen beispielsweise Indiumarsenid, Aluminiumarsenid, Galliumarsenid, Indiumphosphid, Galliumnitrid, Indiumgalliumarsenid, Indiumaluminiumarsenid, Galliumantimonid, Aluminiumantimonid, Aluminiumphosphid, Galliumphosphid und dergleichen, ohne jedoch hierauf beschränkt zu sein.
  • Ferner können in 4 geeignete Wannen (nicht gesondert dargestellt) in den Finnen 55 und/oder dem Substrat 50 gebildet werden. In einigen Ausführungsformen kann eine P-Wanne in dem N-Typ-Bereich 50N und eine N-Wanne in dem P-Typ-Bereich 50P gebildet werden. In einigen Ausführungsformen werden eine P-Wanne oder eine N-Wanne in sowohl dem N-Typ-Bereich 50N als auch dem P-Typ-Bereich 50P gebildet.
  • In den Ausführungsformen mit unterschiedlichen Wannentypen können die verschiedenen Implantierungsschritte für den N-Typ-Bereich 50N und den P-Typ-Bereich 50P unter Verwendung eines Photoresists oder anderer Masken (nicht gesondert dargestellt) erreicht werden. Beispielsweise kann ein Photoresist über den Finnen 55 und den STI-Bereichen 58 in dem N-Typ-Bereich 50N gebildet werden. Das Photoresist wird strukturiert, so dass der P-Typ-Bereich 50P des Substrats 50, z.B. ein PMOS-Bereich, freigelegt wird. Das Photoresist kann durch eine Aufschleudertechnik gebildet werden und durch akzeptable Photolithographietechniken strukturiert werden. Nachdem das Photoresist strukturiert wird, wird eine N-Typ-Verunreinigung in den P-Typ-Bereich 50P implantiert und das Photoresist kann als eine Maske dienen, um im Wesentlichen zu verhindern, dass N-Typ-Verunreinigungen in den N-Typ-Bereich 50N, wie z.B. einen NMOS-Bereich, implantiert werden. Die N-Typ-Verunreinigungen können Phosphor, Arsen, Antimon oder dergleichen sein, die in den Bereich zu einer Konzentration von gleich oder weniger als 1·1018 Atome/cm3 implantiert werden, wie beispielsweise zwischen etwa 1·1016 Atome/cm3 und etwa 1.1018 Atome/cm3. Nach der Implantierung wird das Photoresist z.B. durch einen akzeptablen Veraschungsprozess entfernt.
  • Nach der Implantierung des P-Typ-Bereichs 50P wird ein Photoresist über den Finnen 55 und den STI-Bereichen 58 in dem P-Typ-Bereich 50P gebildet. Das Photoresist wird strukturiert, um den N-Typ-Bereich 50N des Substrats 50, z.B. den NMOS-Bereich, freizulegen. Das Photoresist kann durch eine Aufschleudertechnik gebildet und durch akzeptable Photolithographietechniken strukturiert werden. Nachdem das Photoresist strukturiert wird, kann eine Implantierung von P-Typ-Verunreinigungen in den N-Typ-Bereich 50N durchgeführt werden und das Photoresist kann als eine Maske dienen, um im Wesentlichen zu verhindern, dass P-Typ-Verunreinigungen in den P-Typ-Bereich 50P, wie den PMOS-Bereich, implantiert werden. Die P-Typ-Verunreinigungen können Bor, Borfluorid, Indium oder dergleichen sein, die in den Bereich zu einer Konzentration von gleich oder weniger als 1·1018 Atome/cm3 implantiert werden, wie beispielsweise zwischen etwa 1·1016 Atome/cm3 und etwa 1·1018 Atome/cm3. Nach der Implantierung kann das Photoresist entfernt werden, z.B. durch einen akzeptablen Veraschungsprozess.
  • Nach den Implantierungen des N-Typ-Bereichs 50N und des P-Typ-Bereichs 50P kann ein Tempervorgang durchgeführt werden, um Implantierungsschäden zu reparieren und die implantierten P-Typ-Verunreinigungen und/oder N-Typ-Verunreinigungen zu aktivieren. In einigen Ausführungsformen können die gezüchteten Materialien der epitaktischen Finnen während der Züchtung in-situ dotiert werden, was die Implantierungen überflüssig machen kann, obwohl In-situ- und Implantierungsdotierung in Kombination verwendet werden können.
  • In 5 werden Dummy-Dielektrikumschichten 60 auf den Finnen 55 gebildet. Die Dummy-Dielektrikumschichten 60 können z.B. Siliziumoxid, Siliziumnitrid, eine Kombination hiervon oder dergleichen sein und können durch akzeptable Techniken abgeschieden oder thermisch gezüchtet werden. Eine Dummy-Gateschicht 62 wird über den Dummy-Dielektrikumschichten 60 gebildet und eine Maskenschicht 64 wird über der Dummy-Gateschicht 62 gebildet. Die Dummy-Gateschicht 62 kann über den Dummy-Dielektrikumschichten 60 abgeschieden und dann planarisiert werden, z.B. durch ein CMP. Die Maskenschicht 64 kann über der Dummy-Gateschicht 62 abgeschieden werden. Die Dummy-Gateschicht 62 kann ein leitendes oder nicht-leitendes Material sein und kann aus einer Gruppe ausgewählt werden, umfassend: amorphes Silizium, polykristallines Silizium (Polysilizium), polykristallines Silizium-Germanium (Poly-SiGe), metallische Nitride, metallische Silizide, metallische Oxide und Metalle. Die Dummy-Gateschicht 62 kann durch physikalische Gasphasenabscheidung (PVD), CVD, Sputterabscheidung oder andere Techniken zur Abscheidung des ausgewählten Materials abgeschieden werden. Die Dummy-Gateschicht 62 kann aus anderen Materialien gebildet werden, die eine hohe Ätzselektivität gegenüber dem Ätzen von Isolationsbereichen aufweisen, z.B. gegenüber den STI-Bereichen 58 und/oder den Dummy-Dielektrikumschichten 60. Die Maskenschicht 64 kann eine oder mehrere Schichten aus z.B. Siliziumnitrid, Siliziumoxynitrid oder dergleichen enthalten. In diesem Beispiel werden eine einzige Dummy-Gateschicht 62 und eine einzige Maskenschicht 64 über dem N-Typ-Bereich 50N und dem P-Typ-Bereich 50P gebildet. Es ist zu beachten, dass die Dummy-Dielektrikumschichten 60 nur zur Veranschaulichung so dargestellt sind, dass sie lediglich die Finnen 55 bedecken. In einigen Ausführungsformen können die Dummy-Dielektrikumschichten 60 so abgeschieden werden, dass die Dummy-Dielektrikumschichten 60 die STI-Bereiche 58 bedecken und sich über den STI-Bereichen 58 sowie zwischen der Dummy-Gateschicht 62 und den STI-Bereichen 58 erstrecken.
  • 6A bis 32B zeigen verschiedene zusätzliche Schritte bei der Herstellung von Vorrichtungen gemäß Ausführungsformen. 6A bis 32B zeigen Merkmale in dem N-Typ-Bereich 50N oder in dem P-Typ-Bereich 50P. Beispielsweise können die in 6A bis 32B dargestellten Strukturen sowohl auf den N-Typ-Bereich 50N als auch auf den P-Typ-Bereich 50P anwendbar sein. Unterschiede (falls vorhanden) in den Strukturen des N-Typ-Bereichs 50N und des P-Typ-Bereichs 50P werden in der Beschreibung mit Bezug auf jeweilige Zeichnung beschrieben.
  • In 6A und 6B kann die Maskenschicht 64 (siehe 5) durch akzeptable Photolithographie- und Ätztechniken strukturiert werden, um Masken 74 zu bilden. Ein akzeptabler Ätzprozess kann verwendet werden, um die Struktur der Masken 74 auf die Dummy-Gateschicht 62 zu übertragen, um Dummy-Gates 72 zu bilden. In einigen Ausführungsformen kann die Struktur der Masken 74 auch auf die Dummy-Dielektrikumschichten 60 übertragen werden. Die Dummy-Gates 72 bedecken die jeweiligen Kanalbereiche 68 der Finnen 55. Die Struktur der Masken 74 kann verwendet werden, um jedes der Dummy-Gates 72 von benachbarten Dummy-Gates 72 physisch zu trennen. Die Dummy-Gates 72 können ferner eine Längsrichtung aufweisen, die im Wesentlichen senkrecht zu der Längsrichtung der jeweiligen Finnen 55 verläuft. Die Dummy-Dielektrikumschichten 60, die Dummy-Gates 72 und die Masken 74 können gemeinsam als Dummy-Gatestapel bezeichnet werden.
  • In 7A bis 7C werden eine erste Abstandhalterschicht 80 und eine zweite Abstandhalterschicht 82 über den in 6A und 6B dargestellten Strukturen gebildet. In 7A bis 7C wird die erste Abstandhalterschicht 80 auf oberen Oberflächen der STI-Bereiche 58, oberen Oberflächen und Seitenwänden der Finnen 55 und der Masken 74 und Seitenwänden der Dummy-Gates 72 und der Dummy-Dielektrikumschichten 60 gebildet. Die zweite Abstandhalterschicht 82 wird über der ersten Abstandhalterschicht 80 abgeschieden. Die erste Abstandhalterschicht 80 kann durch thermische Oxidation gebildet werden oder durch CVD, ALD oder dergleichen abgeschieden werden. Die erste Abstandhalterschicht 80 kann aus Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder dergleichen gebildet werden. Die zweite Abstandhalterschicht 82 kann durch CVD, ALD oder dergleichen abgeschieden werden. Die zweite Abstandhalterschicht 82 kann aus Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder dergleichen gebildet werden.
  • In 8A bis 8C werden die erste Abstandhalterschicht 80 und die zweite Abstandhalterschicht 82 geätzt, um erste Abstandhalter 81 und zweite Abstandhalter 83 zu bilden. Die erste Abstandhalterschicht 80 und die zweite Abstandhalterschicht 82 können durch einen geeigneten Ätzprozess geätzt werden, wie z.B. einen anisotropen Ätzprozess (z.B. einen Trockenätzprozess) oder dergleichen. Die ersten Abstandhalter 81 und die zweiten Abstandhalter 83 können auf Seitenwänden der Finnen 55, der Dummy-Dielektrikumschichten 60, der Dummy-Gates 72 und der Masken 74 angeordnet werden. Aufgrund der Ätzprozesse zum Ätzen der ersten Abstandhalterschicht 80 und der zweiten Abstandhalterschicht 82 und aufgrund der unterschiedlichen Höhen zwischen den Finnen 55 und den Dummy-Gatestapeln können die ersten Abstandhalter 81 und die zweiten Abstandhalter 83 unterschiedliche Höhen neben den Finnen 55 und den Dummy-Gatestapeln aufweisen. Insbesondere können, wie in 8A bis 8C dargestellt, die ersten Abstandhalter 81 und die zweiten Abstandhalter 83 in einigen Ausführungsformen teilweise zu den Seitenwänden der Finnen 55 und der Dummy-Gatestapel erstrecken. In einigen Ausführungsformen können die ersten Abstandhalter 81 und die zweiten Abstandhalter 83 sich zu oberen Oberflächen der Dummy-Gatestapel erstrecken.
  • Nachdem die ersten Abstandhalter 81 und die zweiten Abstandhalter 83 gebildet sind, können Implantierungen für leicht dotierte Source/Drain-Bereiche (nicht gesondert dargestellt) durchgeführt werden. In Ausführungsformen mit verschiedenen Vorrichtungstypen kann, ähnlich wie bei den Implantierungen wie vorstehend mit Bezug auf 4 erläutert, eine Maske, wie z.B. ein Photoresist, über dem N-Typ-Bereich 50N gebildet werden, während der P-Typ-Bereich 50P freigelegt wird, und Verunreinigungen des geeigneten Typs (z.B. des P-Typs) können in die freigelegten Finnen 55 und in das Substrat 50 in dem P-Typ-Bereich 50P implantiert werden. Die Maske kann dann entfernt werden. Anschließend kann eine Maske, wie z.B. ein Photoresist, über dem P-Typ-Bereich 50P gebildet werden, während der N-Typ-Bereich 50N freigelegt wird, und Verunreinigungen des geeigneten Typs (z.B. des N-Typs) können in die freigelegten Finnen 55 und in das Substrat 50 in dem N-Typ-Bereich 50N implantiert werden. Die Maske kann dann entfernt werden. Die N-Typ-Verunreinigungen können beliebige der vorgenannten N-Typ-Verunreinigungen sein und die P-Typ-Verunreinigungen können beliebige der vorgenannten P-Typ-Verunreinigungen sein. Die leicht dotierten Source/Drain-Bereiche können eine Konzentration von Verunreinigungen von etwa 1·1015 Atomen/cm3 bis etwa 1·1019 Atomen/cm3 aufweisen. Ein Tempervorgang kann zur Reparatur von Implantierungsschäden und zur Aktivierung der implantierten Verunreinigungen verwendet werden.
  • Es ist zu beachten, dass die obige Offenbarung allgemein einen Prozess zur Bildung von Abstandhaltern und LDD-Bereichen beschreibt. Allerdings können auch andere Prozesse und Abläufe verwendet werden. Beispielsweise können weniger oder zusätzliche Abstandhalter verwendet werden, eine andere Abfolge von Schritten kann verwendet werden (z.B. die ersten Abstandhalter 81 können vor der Bildung der zweiten Abstandhalter 83 gebildet werden, zusätzliche Abstandhalter können gebildet und entfernt werden und/oder dergleichen). Ferner können die N-Typ- und P-Typ-Vorrichtungen mit anderen Strukturen und durch andere Schritte gebildet werden.
  • In 9A bis 9C werden erste Aussparungen 86 in den Finnen 55 und dem Substrat 50 gebildet. Wie in 9C dargestellt, können obere Oberflächen der STI-Bereiche 58 eben mit oberen Oberflächen des Substrats 50 sein. Das Substrat 50 kann geätzt werden, so dass untere Oberflächen der ersten Aussparungen 86 über oder unter den oberen Oberflächen der STI-Bereiche 58 angeordnet werden. Die ersten Aussparungen 86 können gebildet werden, indem die Finnen 55 und das Substrats 50 durch anisotropen Ätzprozess wie RIE, NBE oder dergleichen geätzt werden. Die ersten Abstandhalter 81, die zweiten Abstandhalter 83 und die Masken 74 maskieren Abschnitte der Finnen 55 und des Substrats 50 während der Ätzprozesse, die zur Bildung der ersten Aussparungen 86 verwendet werden. Ein einzelner Ätzprozess oder mehrere Ätzprozesse können zur Bildung der ersten Aussparungen 86 verwendet werden. Zeitgesteuerte Ätzprozesse können verwendet werden, um das Ätzen der ersten Aussparungen 86 zu stoppen, nachdem die ersten Aussparungen 86 eine gewünschte Tiefe erreicht haben.
  • In 10A-10D werden epitaktische Source/Drain-Bereiche 92 in den ersten Aussparungen 86 gebildet, um Spannung auf die Kanalbereiche 68 der Finnen 55 auszuüben, wodurch die Leistung verbessert wird. Wie in 10B dargestellt werden die epitaktischen Source/Drain-Bereiche 92 in den ersten Aussparungen 86 gebildet, so dass jedes Dummy-Gate 72 zwischen jeweils benachbarten Paaren der epitaktischen Source/Drain-Bereiche 92 angeordnet wird. In einigen Ausführungsformen werden die ersten Abstandhalter 81 verwendet, um die epitaktischen Source/Drain-Bereiche 92 um einen geeigneten seitlichen Abstand von den Dummy-Gates 72 zu trennen, so dass die epitaktischen Source/Drain-Bereiche 92 nicht mit den nachfolgend gebildeten Gates der resultierenden FinFETs kurzschließen.
  • Die epitaktischen Source/Drain-Bereiche 92 in dem N-Typ-Bereich 50N, z.B. dem NMOS-Bereich, können gebildet werden, indem der P-Typ-Bereich 50P, z.B. der PMOS-Bereich, maskiert wird. Dann werden die epitaktischen Source/Drain-Bereiche 92 in den ersten Aussparungen 86 epitaktisch gezüchtet. Die epitaktischen Source/Drain-Bereiche 92 können beliebiges akzeptables Material enthalten, das für N-Typ-FinFETs geeignet ist. Wenn die Finnen 55 beispielsweise Silizium enthalten, können die epitaktischen Source/Drain-Bereiche 92 Materialien enthalten, die eine Zugspannung auf die Finnen 55 ausüben, wie z.B. Silizium, Siliziumcarbid, phosphordotiertes Siliziumcarbid, Siliziumphosphid oder dergleichen. Die epitaktischen Source/Drain-Bereiche 92 können Oberflächen, die von entsprechenden Oberflächen der Finnen 55 erhaben sind, und Facetten aufweisen.
  • Die epitaktischen Source/Drain-Bereiche 92 in dem P-Typ-Bereich 50P, z.B. dem PMOS-Bereich, können gebildet werden, indem der N-Typ-Bereich 50N, z.B. der NMOS-Bereich, maskiert wird. Dann werden die epitaktischen Source/Drain-Bereiche 92 in den ersten Aussparungen 86 epitaktisch gezüchtet. Die epitaktischen Source/Drain-Bereiche 92 können beliebiges akzeptables Material enthalten, das für P-Typ NSFETs geeignet ist. Wenn die Finnen 55 beispielsweise Silizium enthalten, können die epitaktischen Source/Drain-Bereiche 92 Materialien enthalten, die eine Druckspannung auf die Finnen 55 ausüben, wie z.B. Silizium-Germanium, bordotiertes Silizium-Germanium, Germanium, Germanium-Zinn oder dergleichen. Die epitaktischen Source/Drain-Bereiche 92 können auch Oberflächen, die von entsprechenden Oberflächen der Finnen 55 erhaben sind, und Facetten aufweisen.
  • Die epitaktischen Source/Drain-Bereiche 92, die Finnen 55 und/oder das Substrat 50 können mit Dotierstoffen implantiert werden, um Source/Drain-Bereiche zu bilden, ähnlich dem vorstehend erläuterten Verfahren zur Herstellung leicht dotierter Source/Drain-Bereiche, gefolgt von einem Tempervorgang. Die Source/Drain-Bereiche können eine Störstellenkonzentration von etwa 1·1019 Atomen/cm3 bis etwa 1·1021 Atomen/cm3 aufweisen. Die N-Typ- und/oder P-Typ-Verunreinigungen für die Source/Drain-Bereiche können jede der vorgenannten Verunreinigungen sein. In einigen Ausführungsformen können die epitaktischen Source/Drain-Bereiche 92 während der Züchtung in-situ dotiert werden.
  • Als ein Ergebnis der Epitaxieprozesse, die zur Herstellung der epitaktischen Source/Drain-Bereiche 92 in dem N-Typ-Bereich 50N und in dem P-Typ-Bereich 50P verwendet werden, weisen obere Oberflächen der epitaktischen Source/Drain-Bereiche 92 Facetten auf, die sich seitlich nach außen über die Seitenwände der Finnen 55 hinaus erstrecken. In einigen Ausführungsformen bewirken diese Facetten, dass benachbarte epitaktische Source/Drain-Bereiche 92 desselben FinFETs sich zusammenfügen, wie in 10C dargestellt. In einigen Ausführungsformen bleiben benachbarte epitaktische Source/Drain-Bereiche 92 voneinander getrennt, nachdem der Epitaxieprozess abgeschlossen ist, wie in 10D dargestellt. In den Ausführungsformen wie in 10C und 10D dargestellt können die ersten Abstandhalter 81 so gebildet werden, dass sie Abschnitte der Seitenwände der Finnen 55 bedecken, die sich über den STI-Bereichen 58 erstrecken, wodurch die epitaktische Züchtung blockiert wird. In einigen Ausführungsformen kann das Abstandhalter-Ätzen, das zur Bildung der ersten Abstandhalter 81 verwendet wird, so eingerichtet werden, das Abstandsmaterial zu entfernen, damit sich der epitaktisch gezüchtete Bereich zu der Oberfläche des STI-Bereichs 58 erstrecken kann.
  • Die epitaktischen Source/Drain-Bereiche 92 können eine oder mehrere Halbleitermaterialschichten umfassen. Beispielsweise können die epitaktischen Source/Drain-Bereiche 92 eine erste Halbleitermaterialschicht 92A, eine zweite Halbleitermaterialschicht 92B und eine dritte Halbleitermaterialschicht 92C umfassen. Für die epitaktischen Source/Drain-Bereiche 92 kann eine beliebige Anzahl von Halbleitermaterialschichten verwendet werden. Jede der ersten Halbleitermaterialschicht 92A, der zweiten Halbleitermaterialschicht 92B und der dritten Halbleitermaterialschicht 92C kann aus unterschiedlichen Halbleitermaterialien gebildet und/oder mit unterschiedlichen Dotierstoffkonzentrationen dotiert sein. In einigen Ausführungsformen kann die erste Halbleitermaterialschicht 92A eine geringere Dotierstoffkonzentration aufweisen als die zweite Halbleitermaterialschicht 92B und eine höhere Dotierstoffkonzentration aufweisen als die dritte Halbleitermaterialschicht 92C. In Ausführungsformen, in denen die epitaktischen Source/Drain-Bereiche 92 drei Halbleitermaterialschichten umfassen, kann die erste Halbleitermaterialschicht 92A abgeschieden werden, die zweite Halbleitermaterialschicht 92B kann über der ersten Halbleitermaterialschicht 92A abgeschieden werden und die dritte Halbleitermaterialschicht 92C kann über der zweiten Halbleitermaterialschicht 92B abgeschieden werden.
  • In 11A und 11B wird ein erstes Zwischenschichtdielektrikum (ILD) 96 über der in 10A und 10B dargestellten Struktur abgeschieden. Das erste ILD 96 kann aus einem dielektrischen Material gebildet werden und durch ein beliebiges geeignetes Verfahren abgeschieden werden, wie z.B. CVD, plasmaunterstützte CVD (PECVD) oder FCVD. Dielektrische Materialien können Phosphorsilikatglas (PSG), Borosilikatglas (BSG), Bor-dotiertes Phosphorsilikatglas (BPSG), undotiertes Silikatglas (USG) oder dergleichen sein. Andere Isoliermaterialien, hergestellt durch ein beliebiges akzeptables Verfahren, können verwendet werden. In einigen Ausführungsformen wird eine Kontaktätzstoppschicht (CESL) 94 zwischen dem ersten ILD 96 und den epitaktischen Source/Drain-Bereichen 92, den Masken 74 und den ersten Abstandhaltern 81 angeordnet. Die CESL 94 kann ein dielektrisches Material umfassen, wie z.B. Siliziumnitrid, Siliziumoxid, Siliziumoxynitrid oder dergleichen, das eine andere Ätzrate aufweist als das Material des darüberliegenden ersten ILD 96.
  • In 12A und 12B kann ein Planarisierungsprozess, wie z.B. ein CMP, durchgeführt werden, um die obere Oberfläche des ersten ILD 96 mit den oberen Oberflächen der Dummy-Gates 72 oder der Masken 74 zu ebnen. Der Planarisierungsprozess kann auch die Masken 74 auf den Dummy-Gates 72 und Abschnitte der ersten Abstandhalter 81 entlang der Seitenwände der Masken 74 entfernen. Nach dem Planarisierungsprozess sind die oberen Oberflächen der Dummy-Gates 72, der ersten Abstandhalter 81 und des ersten ILD 96 eben. Somit sind die oberen Oberflächen der Dummy-Gates 72 durch das erste ILD 96 freigelegt. In einigen Ausführungsformen können die Masken 74 verbleiben. In diesem Fall ebnet der Planarisierungsprozess die obere Oberfläche des ersten ILD 96 mit der oberen Oberfläche der Masken 74 und der ersten Abstandhalter 81.
  • In 13A und 13B werden die Dummy-Gates 72 und die Masken 74, falls vorhanden, durch einen oder mehrere Ätzschritte entfernt, so dass zweite Aussparungen 98 gebildet werden. Abschnitte der Dummy-Dielektrikumschichten 60 in den zweiten Aussparungen 98 können ebenfalls entfernt werden. In einigen Ausführungsformen werden nur die Dummy-Gates 72 entfernt und die Dummy-Dielektrikumschichten 60 verbleiben und werden durch die zweiten Aussparungen 98 freigelegt. In einigen Ausführungsformen werden die Dummy-Dielektrikumschichten 60 aus den zweiten Aussparungen 98 in einem ersten Bereich eines Dies (z.B. einem Kernlogikbereich) entfernt und verbleiben in den zweiten Aussparungen 98 in einem zweiten Bereich des Dies (z.B. einem I/O-Bereich). In einigen Ausführungsformen werden die Dummy-Gates 72 durch einen anisotropen Trockenätzprozess entfernt. Beispielsweise kann der Ätzprozess einen Trockenätzprozess umfassen, bei dem Reaktionsgas(e) verwendet werden, die die Dummy-Gates 72 selektiv mit einer schnelleren Rate ätzen als das erste ILD 96 oder die ersten Abstandhalter 81. Jede zweite Aussparung 98 legt einen Kanalbereich 68 einer jeweiligen Finne 55 frei und/oder liegt über diesem. Jeder Kanalbereich 68 ist zwischen jeweils benachbarten Paaren der epitaktischen Source/Drain-Bereiche 92 angeordnet. Während des Entfernens kann die Dummy-Dielektrikumschicht 60 als eine Ätzstoppschicht verwendet werden, wenn die Dummy-Gates 72 geätzt werden. Optional kann die Dummy-Dielektrikumschicht 60 dann nach dem Entfernen der Dummy-Gates 72 entfernt werden.
  • In 14A bis 14C werden Gatedielektrikumschichten 100 und Gate-Elektroden 102 für Ersatzgates gebildet. 14C zeigt eine ausführliche Ansicht des Bereichs 101 von 14B. Die Gatedielektrikumschichten 100 können eine oder mehrere Schichten umfassen, die in den zweiten Aussparungen 98 abgeschieden werden, z.B. auf oberen Oberflächen und Seitenwänden der Finnen 55, auf oberen Oberflächen und Seitenwänden der ersten Abstandhalter 81 und auf oberen Oberflächen der zweiten Abstandhalter 83. Die Gatedielektrikumschichten 100 können auch auf oberen Oberflächen des ersten ILD 96, der CESL 94 und der STI-Bereiche 58 gebildet werden. In einigen Ausführungsformen umfassen die Gatedielektrikumschichten 100 eine oder mehrere dielektrische Schichten, wie eine oder mehrere Schichten aus Siliziumoxid, Siliziumnitrid, Metalloxid, Metallsilikat oder dergleichen. In einigen Ausführungsformen umfassen die Gatedielektrikumschichten 100 eine Grenzflächenschicht aus Siliziumoxid, die durch thermische oder chemische Oxidation gebildet wird, und ein darüber liegendes high-k-dielektrisches Material, wie z.B. ein Metalloxid oder ein Silikat von Hafnium, Aluminium, Zirkonium, Lanthan, Mangan, Barium, Titan, Blei und Kombinationen hiervon. Die Gatedielektrikumschichten 100 können eine dielektrische Schicht mit einem k-Wert größer als etwa 7,0 enthalten. Die Herstellungsprozesse der Gatedielektrikumschichten 100 können Molekularstrahlabscheidung (MBD), ALD, PECVD und dergleichen umfassen. In Ausführungsformen, in welchen Abschnitte der Dummy-Dielektrikumschichten 60 in den zweiten Aussparungen 98 verbleiben, können die Gatedielektrikumschichten 100 ein Material der Dummy-Dielektrikumschichten 60 (z.B. Siliziumoxid) enthalten.
  • Die Gate-Elektroden 102 werden über den Gatedielektrikumschichten 100 abgeschieden und füllen die verbleibenden Abschnitte der zweiten Aussparungen 98. Die Gate-Elektroden 102 können ein metallhaltiges Material wie Titannitrid, Titanoxid, Tantalnitrid, Tantalcarbid, Kobalt, Ruthenium, Aluminium, Wolfram, Kombinationen hiervon oder mehrere Schichten davon enthalten. Obwohl in 14B eine einzelschichtige Gate-Elektrode 102 dargestellt ist, kann die Gate-Elektrode 102 eine beliebige Anzahl von Auskleidungsschichten 102A, eine beliebige Anzahl von Austrittsarbeits-Anpassungsschichten 102B und ein Füllmaterial 102C umfassen, wie in 14C dargestellt.
  • Nach dem Füllen der zweiten Aussparungen 98 kann ein Planarisierungsprozess, wie z.B. ein CMP, durchgeführt werden, um die überschüssigen Abschnitte der Gatedielektrikumschichten 100 und der Gate-Elektroden 102 zu entfernen, wobei die überschüssigen Abschnitte über oberen Oberflächen des ersten ILD 96 liegen. Die verbleibenden Abschnitte der Gate-Elektroden 102 und der Gatedielektrikumschichten 100 bilden Ersatzgates der resultierenden FinFETs. Die Gate-Elektroden 102 und die Gatedielektrikumschichten 100 können gemeinsam als Gatestapel bezeichnet werden. Die Gatestapel können sich entlang der Seitenwände der Kanalbereiche 68 der Finnen 55 erstrecken.
  • Die Bildung der Gatedielektrikumschichten 100 in dem N-Typ-Bereich 50N und in dem P-Typ-Bereich 50P kann gleichzeitig erfolgen, so dass die Gatedielektrikumschichten 100 in jedem Bereich aus jeweils gleichen Materialien gebildet werden. Die Bildung der Gate-Elektroden 102 kann gleichzeitig erfolgen, so dass die Gate-Elektroden 102 in jedem Bereich aus jeweils gleichen Materialien gebildet werden. In einigen Ausführungsformen können die Gatedielektrikumschichten 100 in jedem Bereich durch unterschiedliche Prozesse gebildet werden, so dass die Gatedielektrikumschichten 100 in dem N-Typ-Bereich 50N und in dem P-Typ-Bereich 50P aus unterschiedlichen Materialien sein können. In einigen Ausführungsformen können die Gate-Elektroden 102 in jedem Bereich durch unterschiedliche Prozesse gebildet werden, so dass die Gate-Elektroden 102 in dem N-Typ-Bereich 50N und in dem P-Typ-Bereich 50P aus unterschiedlichen Materialien sein können. Verschiedene Maskierungsschritte können verwendet werden, um geeignete Bereiche zu maskieren und freizulegen, wenn die unterschiedlichen Prozesse verwendet werden.
  • Die epitaktischen Source/Drain-Bereiche 92, die Kanalbereiche 68 der Finnen 55 und die Gatestapel (einschließlich der Gatedielektrikumschichten 100 und der Gate-Elektroden 102) können gemeinsam als Transistorstrukturen 109 bezeichnet werden. Wie nachstehend mit Bezug auf 15A bis 32B erläutert, können Abschnitte der Gatestapel durch Kondensatoren ersetzt werden, um 1T-1C-Speicherzellen (z.B. FERAM-Speicherzellen) zu bilden. Obwohl die Transistorstrukturen 109 so beschrieben sind, dass sie FinFETs enthalten, können andere Ausführungsformen Transistorstrukturen 109 umfassen, die andere Arten von Transistoren umfassen (z.B. planare FETs, Nano-FETs, Dünnfilmtransistoren (TFTs) oder dergleichen).
  • In 15A und 15B werden die Gatestapel (einschließlich der Gatedielektrikumschichten 100 und der Gate-Elektroden 102) ausgespart, so dass dritte Aussparungen 103 direkt über dem Gatestapel und zwischen gegenüberliegenden Abschnitten der ersten Abstandhalter 81 gebildet werden. Die Gatestapel können durch einen Ätzprozess ausgespart werden, wie z.B. einen isotropen Ätzprozess (z.B. einen Nassätzprozess), einen anisotropen Ätzprozess (z.B. einen Trockenätzprozess), mehrere Prozesse oder Kombinationen hiervon oder dergleichen. Der Ätzprozess kann ein Ätzprozess sein, der selektiv für das Material der Gatedielektrikumschichten 100 und der Gate-Elektroden 102 ist (z.B. die Materialien der Gatedielektrikumschichten 100 und der Gate-Elektroden 102 werden mit einer schnelleren Rate geätzt als die Materialien des ersten ILD 96, der CESL 94, der ersten Abstandhalter 81 und der zweiten Abstandhalter 83). Somit können die Gatedielektrikumschichten 100 und die Gate-Elektroden 102 geätzt werden, um die dritten Aussparungen 103 zu bilden, während das erste ILD 96, die CESL 94, die ersten Abstandhalter 81 und die zweiten Abstandhalter 83 relativ ungeätzt bleiben. Die dritten Aussparungen 103 können Höhen H1 von etwa 5 nm bis etwa 50 nm aufweisen.
  • In 16A und 16B wird eine erste dielektrische Schicht 104 in den dritten Aussparungen 103 über den Gatestapeln gebildet. Die erste dielektrische Schicht 104 kann durch ein beliebiges geeignetes Verfahren abgeschieden werden, wie CVD, ALD oder dergleichen. Die erste dielektrische Schicht 104 kann Siliziumoxid, Siliziumnitrid oder dergleichen enthalten. Nach dem Füllen der dritten Aussparungen 103 kann ein Planarisierungsprozess, wie z.B. ein CMP, durchgeführt werden, um überschüssige Abschnitte der ersten dielektrischen Schicht 104 zu entfernen, wobei diese überschüssigen Abschnitte über oberen Oberflächen des ersten ILD 96 liegen. Somit können die oberen Oberflächen der ersten dielektrischen Schicht 104, der ersten Abstandhalter 81, der zweiten Abstandhalter 83, der CESL 94 und des ersten ILD 96 miteinander eben sein. Die erste dielektrische Schicht 104 kann Höhen H1 von etwa 5 nm bis etwa 50 nm aufweisen.
  • In 17A und 17B werden vierte Aussparungen 105 durch die erste dielektrische Schicht 104 strukturiert. Die vierten Aussparungen 105 können in der ersten dielektrischen Schicht 104 durch eine Kombination von Photolithographie und Ätzen strukturiert werden. Das Ätzen kann jeder akzeptable Ätzprozess sein, wie z.B. Nass- oder Trockenätzen, RIE, NBE, oder eine Kombination hiervon. Das Ätzen kann anisotrop sein. Die vierten Aussparungen 105 können zwischen gegenüberliegenden Seitenwänden der ersten dielektrischen Schicht 104 angeordnet sein. Die vierten Aussparungen 105 können obere Oberflächen der Gate-Elektroden 102 freilegen. In einigen Ausführungsformen können die vierten Aussparungen 105 auch obere Oberflächen der Gatedielektrikumschichten 100 freilegen.
  • In 18A und 18B werden eine erste Elektrodenschicht 106 und eine erste Hartmaskenschicht 108 in den vierten Aussparungen 105 gebildet und erstrecken sich über der ersten dielektrischen Schicht 104, dem ersten ILD 96, der CESL 94, den ersten Abstandhaltern 81 und den zweiten Abstandhaltern 83. Die erste Elektrodenschicht 106 kann durch einen konformen Abscheideprozess abgeschieden werden, wie CVD, ALD oder dergleichen. Die erste Elektrodenschicht 106 kann ein leitfähiges Material sein, wie z.B. Titannitrid (TiN), Ruthenium (Ru), Tantal (Ta), Titan (Ti), Aluminium (Al), Wolfram (W), Kombinationen hiervon oder dergleichen. Die erste Elektrodenschicht 106 kann eine Dicke von etwa 1 nm bis etwa 15 nm aufweisen. Die erste Hartmaskenschicht 108 kann durch Aufschleuderbeschichtung oder dergleichen abgeschieden werden. Die erste Hartmaskenschicht 108 kann ein Polymermaterial enthalten, wie z.B. Poly(methyl)acrylat, Poly(maleimid), Novolake, Poly(ether), Kombinationen hiervon oder dergleichen. In einigen Ausführungsformen kann die erste Hartmaskenschicht 108 ein BARC-Material (bottom anti-reflective coating material) sein.
  • In 19A und 19B werden die erste Hartmaskenschicht 108 und die erste Elektrodenschicht 106 geätzt. Die erste Hartmaskenschicht 108 und die erste Elektrodenschicht 106 können durch einen oder mehrere Ätzprozesse geätzt werden, wie z.B. isotrope Ätzprozesse (z.B. Nassätzprozesse), anisotrope Ätzprozesse (z.B. Trockenätzprozesse), Kombinationen hiervon oder dergleichen. In einigen Ausführungsformen kann die erste Hartmaskenschicht 108 durch einen ersten Ätzprozess geätzt werden, um obere Abschnitte und Seitenwandabschnitte der ersten Elektrodenschicht 106 freizulegen. Die erste Elektrodenschicht 106 kann dann durch einen zweiten Ätzprozess unter Verwendung der ersten Hartmaskenschicht 108 als eine Maske geätzt werden. In einigen Ausführungsformen können der erste Ätzprozess und der zweite Ätzprozess isotrope Ätzprozesse sein. In einigen Ausführungsformen können die erste Elektrodenschicht 106 und die erste Hartmaskenschicht 108 gleichzeitig geätzt werden.
  • Nach dem Ätzen der ersten Hartmaskenschicht 108 und der ersten Elektrodenschicht 106 werden obere Oberflächen der ersten Hartmaskenschicht 108 und der ersten Elektrodenschicht 106 unterhalb der oberen Oberflächen der ersten dielektrischen Schicht 104, der ersten ILD 96, der CESL 94, der ersten Abstandhalter 81 und der zweiten Abstandhalter 83 angeordnet, wie in 19A und 19B dargestellt. Ferner können die oberen Oberflächen der ersten Elektrodenschicht 106 unter den oberen Oberflächen der ersten Hartmaskenschicht 108 angeordnet sein. Die oberen Oberflächen der ersten Elektrodenschicht 106 können gerade und geneigt sein, wie in 19A und 19B dargestellt; in einigen Ausführungsformen können die oberen Oberflächen der ersten Elektrodenschicht 106 auch horizontal, gekrümmt oder dergleichen sein. Das Ätzen der ersten Elektrodenschicht 106 derart, dass die oberen Oberflächen der ersten Elektrodenschicht 106 unter den oberen Oberflächen des ersten ILD 96, der CESL 94, der ersten Abstandhalter 81 und der zweiten Abstandhalter 83 liegen, trägt dazu bei, die erste Elektrodenschicht 106 von nachfolgend gebildeten Kontakten (wie den Kontakten 116 wie nachstehend mit Bezug auf 23A und 23B erläutert) zu isolieren, was den Shunt (Nebenschluss) verhindert, Vorrichtungsfehler reduziert und die Vorrichtungsleistung verbessert. Ferner schützt die erste Hartmaskenschicht 108 Seitenwandabschnitte und untere Abschnitte der ersten Elektrodenschicht 106 vor dem Ätzen, so dass die erste Elektrodenschicht 106 als eine untere Elektrode in einem später fertiggestellten FE-Kondensator verwendet werden kann. Wie in 19A und 19B dargestellt, kann die erste Elektrodenschicht 106 U-förmig sein, was die Kapazität (z.B. die Kondensatorfläche) eines nachfolgend gebildeten Kondensators erhöhen kann.
  • In 20A und 20B wird die erste Hartmaskenschicht 108 entfernt und ein Speicherfilm 110 und eine zweite Elektrodenschicht 112 werden über der ersten Elektrodenschicht 106, der ersten dielektrischen Schicht 104, dem ersten ILD 96, der CESL 94, den ersten Abstandhaltern 81 und den zweiten Abstandhaltern 83 gebildet. Die erste Hartmaskenschicht 108 kann durch Plasmaveraschung, einen Ätzprozess, wie z.B. einen isotropen oder einen anisotropen Ätzprozess, oder dergleichen entfernt werden.
  • Der Speicherfilm 110 kann durch CVD, ALD oder dergleichen abgeschieden werden. Der Speicherfilm 110 kann ein Material enthalten, das zwischen zwei verschiedenen Polarisationsrichtungen umschalten kann, indem eine geeignete Spannungsdifferenz an den Speicherfilm 110 angelegt wird. Der Speicherfilm 110 kann ein high-k-dielektrisches Material sein. In einigen Ausführungsformen enthält der Speicherfilm 110 ein ferroelektrisches Material (FE-Material), wie z.B. ein Metalloxid (z.B. Hafniumoxid (HfxOy) oder dergleichen), ein Komponenten-Metalloxid (z.B. Hafnium-Silizium-Oxid (HfxSiyOz), Hafnium-AluminiumOxid (HfxAlyOz), Hafnium-Gadolinium-Oxid (HfxGdyOz), Hafnium-Zirkonium-Oxid (HfxZryOz), Hafnium-Lanthan-Oxid (HfxLayOz), Hafnium-Strontium-Oxid (HfxSryOz), Hafnium-Yttrium-Oxid (HfxYyOz), Strontiumtitanat (SrTiO3) oder dergleichen), ein Metall-Oxynitrid (z.B. Hafnium-Oxynitrid (HfxOyNz) oder dergleichen), mehrere Schichten oder Kombinationen hiervon oder dergleichen. In einigen Ausführungsformen kann der Speicherfilm 110 verschiedene ferroelektrische Materialien oder verschiedene Arten von Speichermaterialien enthalten. In einigen Ausführungsformen kann der Speicherfilm 110 eine mehrschichtige Speicherstruktur sein, die eine Schicht aus SiNx zwischen zwei SiOx-Schichten umfasst (z.B. eine ONO-Struktur). Der Speicherfilm 110 kann eine Dicke von etwa 1 nm bis etwa 20 nm aufweisen.
  • Die zweite Elektrodenschicht 112 kann durch CVD, ALD oder dergleichen abgeschieden werden. Die zweite Elektrodenschicht 112 kann ein leitfähiges Material sein, z.B. Titannitrid (TiN), Ruthenium (Ru), Tantal (Ta), Titan (Ti), Aluminium (Al), Wolfram (W), Kombinationen hiervon oder dergleichen. Die zweite Elektrodenschicht 112 kann eine Dicke von etwa 1 nm bis etwa 15 nm aufweisen.
  • Der Speicherfilm 110 kann in einer von zwei verschiedenen Richtungen polarisiert werden. Die Polarisationsrichtung kann geändert werden, indem eine geeignete Spannungsdifferenz über den Speicherfilm 110 angelegt wird und ein geeignetes elektrisches Feld erzeugt wird. Abhängig von einer Polarisationsrichtung des Speicherfilms 110 variiert eine Schwellspannung eines entsprechenden FinFET und ein digitaler Wert (z.B. eine 0 oder eine 1) kann gespeichert werden. Wenn der Speicherfilm 110 beispielsweise eine erste elektrische Polarisationsrichtung aufweist, kann der zugehörige Transistor eine relativ niedrige Schwellspannung aufweisen, und wenn der Speicherfilm 110 eine zweite elektrische Polarisationsrichtung aufweist, kann der zugehörige Transistor eine relativ hohe Schwellspannung aufweisen. Die Differenz zwischen den beiden Schwellspannungen kann als Schwellspannungsverschiebung bezeichnet werden. Eine größere Schwellspannungsverschiebung macht es einfacher (z.B. weniger fehleranfällig), den digitalen Wert abzulesen, der in der jeweiligen Speicherzelle gespeichert ist.
  • Wie in 20A und 20B dargestellt, kann der Speicherfilm 110 in Kontakt mit obersten Oberflächen und Seitenwänden der ersten Elektrodenschicht 106, oberen Oberflächen und Seitenwänden der ersten dielektrischen Schicht 104 und oberen Oberflächen des ersten ILD 96, der CESL 94, der ersten Abstandhalter 81 und der zweiten Abstandhalter 83 abgeschieden werden. Das Bilden des Speicherfilms 110 entlang oberster Oberflächen der Seitenwandabschnitte der ersten Elektrodenschicht 106 trennt und isoliert die erste Elektrodenschicht 106 von nachfolgend gebildeten Kontakten (wie z.B. den Kontakten 116 wie nachstehend mit Bezug auf 23A und 23B erläutert), so dass ein Shunt (Nebenschluss) verhindert wird, Vorrichtungsfehler reduziert werden und die Vorrichtungsleistung verbessert wird.
  • In 21A und 21B wird ein Planarisierungsprozess, wie z.B. ein CMP, durchgeführt, um obere Oberflächen des Speicherfilms 110 und der zweiten Elektrodenschicht 112 mit oberen Oberflächen der ersten dielektrischen Schicht 104, des ersten ILD 96, der CESL 94, der ersten Abstandhalter 81 und der zweiten Abstandhalter 83 zu ebnen. Der Planarisierungsprozess kann Kondensatoren 113 bilden, die die erste Elektrodenschicht 106, den Speicherfilm 110 und die zweite Elektrodenschicht 112 umfassen. Nach dem Planarisierungsprozess werden obere Oberflächen des Speicherfilms 110, der zweiten Elektrodenschicht 112, der ersten dielektrischen Schicht 104, des ersten ILD 96, der CESL 94, der ersten Abstandhalter 81 und der zweiten Abstandhalter 83 miteinander eben. Die Kombination der ersten Elektrodenschicht 106, des Speicherfilms 110 und der zweiten Elektrodenschicht 112 kann als die Kondensatoren 113 (z.B. FE-Kondensatoren) in der fertigen Vorrichtung wirken. Jeder der Kondensatoren 113, einschließlich der ersten Elektrodenschicht 106, des Speicherfilms 110 und der zweiten Elektrodenschicht 112, kann elektrisch mit der Metall-Gatestruktur (z.B. der Gate-Elektrode 102) eines darunter liegenden FinFET gekoppelt sein, um eine 1T-1C-Speicherzelle (z.B. eine FERAM-Speicherzelle) zu bilden.
  • In 22A und 22B wird ein zweites ILD 114 über dem ersten ILD 96 abgeschieden und Kontakte 116 und Kontakte 118 werden in dem zweiten ILD 114 gebildet. In einigen Ausführungsformen ist das zweite ILD 114 ein fließfähiger Film, der durch FCVD gebildet wird. In einigen Ausführungsformen wird das zweite ILD 114 aus einem dielektrischen Material wie PSG, BSG, BPSG, USG oder dergleichen gebildet und kann durch ein beliebiges geeignetes Verfahren wie CVD, PECVD oder dergleichen abgeschieden werden.
  • Ferner werden in 22A und 22B Kontakte 116 und Kontakte 118 durch das zweite ILD 114 und das erste ILD 96 gebildet. Öffnungen für die Kontakte 118 werden durch das erste ILD 96 und das zweite ILD 114 gebildet und Öffnungen für die Kontakte 116 werden durch das zweite ILD 114 gebildet. Die Öffnungen können durch akzeptable Photolithographie- und Ätztechniken gebildet werden. In den Öffnungen werden eine Auskleidung, wie z.B. eine Diffusionssperrschicht, eine Haftschicht oder dergleichen, und ein leitfähiges Material gebildet. Die Auskleidung kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen enthalten. Das leitende Material kann Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Kobalt, Aluminium, Nickel oder dergleichen sein. Ein Planarisierungsprozess, wie z.B. ein CMP, kann durchgeführt werden, um überschüssiges Material von einer Oberfläche des zweiten ILD 114 zu entfernen. Die verbleibende Auskleidung und das leitende Material bilden die Kontakte 116 und die Kontakte 118 in den Öffnungen. Ein Tempervorgang kann durchgeführt werden, um ein Silizid an der Grenzfläche zwischen den epitaktischen Source/Drain-Bereichen 92 und den Kontakten 118 zu bilden. Die Kontakte 118 sind physisch und elektrisch mit den epitaktischen Source/Drain-Bereichen 92 gekoppelt und können als Source/Drain-Kontakte bezeichnet werden. Die Kontakte 116 sind physikalisch und elektrisch mit der zweiten Elektrodenschicht 112 gekoppelt und können als Kondensatorkontakte bezeichnet werden. Die Kontakte 116 und die Kontakte 118 können in verschiedenen Prozessen gebildet werden oder in dem gleichen Prozess gebildet werden. Obwohl die Kontakte 116 und die Kontakte 118 in den gleichen Querschnitten dargestellt sind, ist es denkbar, dass sie in unterschiedlichen Querschnitten gebildet werden, wodurch ein Kurzschluss der Kontakte vermieden werden kann.
  • Wie in 22A und 22B dargestellt, kann der Speicherfilm 110, der über der ersten Elektrodenschicht 106 gebildet ist, die Kontakte 116 von der ersten Elektrodenschicht 106 trennen, selbst in Fällen, in denen die Kontakte 116 falsch ausgerichtet sind (wie in 22A und 22B durch die gestrichelten Umrisse der Kontakte 116 dargestellt). Beispielsweise bedeckt die Speicherfilm 110 die erste Elektrodenschicht 106 und trennt sie physisch von den Kontakten 116. Dadurch wird ein Shunt (Nebenschluss) von den Kontakten 116 durch die erste Elektrodenschicht 106 verhindert, was Vorrichtungsfehler verhindert und die Vorrichtungsleistung verbessert.
  • 23A bis 27B zeigen eine Ausführungsform, in der eine erste Elektrodenschicht 106a durch PVD, und nicht etwa durch CVD oder ALD, gebildet wird, wie bei der Ausführungsform in 18A bis 22B. Die Schritte wie in 2 bis 17B durchgeführt und diskutiert können vor den Schritten durchgeführt werden, die in 23A und 23B dargestellt sind. In 23A und 23B werden die erste Elektrodenschicht 106a und eine erste Hartmaskenschicht 108a in den vierten Aussparungen 105 (siehe 17A und 17B) gebildet und erstrecken sich über der ersten dielektrischen Schicht 104, dem ersten ILD 96, der CESL 94, den ersten Abstandhaltern 81 und den zweiten Abstandhaltern 83. Die erste Elektrodenschicht 106a kann durch ein weniger konformes Verfahren als das in der Ausführungsform von 18A bis 22B verwendete Verfahren, wie z.B. PVD oder dergleichen, abgeschieden werden. Die erste Elektrodenschicht 106a kann ein leitfähiges Material sein, wie Titannitrid (TiN), Ruthenium (Ru), Tantal (Ta), Titan (Ti), Aluminium (Al), Wolfram (W), Kombinationen hiervon oder dergleichen. Die erste Elektrodenschicht 106a kann eine Dicke von etwa 1 nm bis etwa 15 nm aufweisen. Die erste Hartmaskenschicht 108a kann durch Aufschleuderbeschichtung oder dergleichen abgeschieden werden. Die erste Hartmaskenschicht 108a kann ein Polymermaterial enthalten, wie z.B. Poly(methyl)acrylat, Poly(maleimid), Novolake, Poly(ether), Kombinationen hiervon oder dergleichen. In einigen Ausführungsformen kann die erste Hartmaskenschicht 108a ein BARC-Material (bottom anti-reflective coating material) sein.
  • Wie in 23A und 23B dargestellt, kann die erste Elektrodenschicht 106a gegebenenfalls nicht konform sein. Beispielsweise kann ein unterer Abschnitt der ersten Elektrodenschicht 106a eine gekrümmte Oberfläche aufweisen, Seitenwandabschnitte der ersten Elektrodenschicht 106a können geneigte Oberflächen aufweisen und eine Dicke der ersten Elektrodenschicht 106a kann variieren. In einigen Ausführungsformen können der untere Abschnitt und die Seitenwandabschnitte der ersten Elektrodenschicht 106a allerdings auch gekrümmte oder geneigte Oberflächen aufweisen. Das Abscheiden der ersten Elektrodenschicht 106a durch PVD kann bewirken, dass innere Seitenwände der ersten Elektrodenschicht 106a Dicken aufweisen, die sich zu dem Substrat 50 hin verjüngen, und dass ein unterer Abschnitt der ersten Elektrodenschicht 106a, der sich entlang der Gate-Elektrode 102 erstreckt, eine größere Dicke in der Mitte aufweist, welche zu den Rändern der ersten Elektrodenschicht 106a hin abnimmt. In einigen Ausführungsformen können Abschnitte der ersten Elektrodenschicht 106a, die auf Seitenwänden der ersten dielektrischen Schicht 104 angeordnet sind, kontinuierlich mit Abschnitten der ersten Elektrodenschicht 106a sein, die auf oberen Oberflächen des Gatestapels angeordnet sind. In einigen Ausführungsformen können die Abschnitte der ersten Elektrodenschicht 106a, die auf Seitenwänden der ersten dielektrischen Schicht 104 angeordnet sind, diskontinuierlich mit den Abschnitten der ersten Elektrodenschicht 106a sein, die auf den oberen Oberflächen des Gatestapels angeordnet sind. Die Bildung der ersten Elektrodenschicht 106a als eine kontinuierliche oder eine diskontinuierliche Schicht kann verwendet werden, um die Kapazität (z.B. die Kondensatorfläche) eines anschließend gebildeten Kondensators einzustellen, der die erste Elektrodenschicht 106a umfasst. Dies bietet eine größere Flexibilität für fertiggestellte Vorrichtungen.
  • In 24A und 24B werden die erste Hartmaskenschicht 108a und die erste Elektrodenschicht 106a geätzt. Die erste Hartmaskenschicht 108a und die erste Elektrodenschicht 106a können durch einen oder mehrere Ätzprozesse geätzt werden, wie z.B. isotrope Ätzprozesse (z.B. Nassätzprozesse), anisotrope Ätzprozesse (z.B. Trockenätzprozesse), Kombinationen hiervon oder dergleichen. In einigen Ausführungsformen kann die erste Hartmaskenschicht 108a durch einen ersten Ätzprozess geätzt werden, um obere Abschnitte und Seitenwandabschnitte der ersten Elektrodenschicht 106a freizulegen. Die erste Elektrodenschicht 106a kann dann durch einen zweiten Ätzprozess unter Verwendung der ersten Hartmaskenschicht 108a als eine Maske geätzt werden. In einigen Ausführungsformen können der erste Ätzprozess und der zweite Ätzprozess isotrope Ätzprozesse sein. In einigen Ausführungsformen können die erste Elektrodenschicht 106a und die erste Hartmaskenschicht 108a gleichzeitig geätzt werden.
  • Nach dem Ätzen der ersten Hartmaskenschicht 108a und der ersten Elektrodenschicht 106a werden obere Oberflächen der ersten Hartmaskenschicht 108a und der ersten Elektrodenschicht 106a unter oberen Oberflächen der ersten dielektrischen Schicht 104, des ersten ILD 96, der CESL 94, der ersten Abstandhalter 81 und der zweiten Abstandhalter 83 angeordnet, wie in 24A und 24B dargestellt. Ferner können die oberen Oberflächen der ersten Elektrodenschicht 106a unter den oberen Oberflächen der ersten Hartmaskenschicht 108a angeordnet sein. Die oberen Oberflächen der ersten Elektrodenschicht 106a können gerade und geneigt sein, wie in 24A und 24B dargestellt; allerdings können die oberen Oberflächen der ersten Elektrodenschicht 106a in einigen Ausführungsformen horizontal oder gekrümmt sein oder dergleichen. Das Ätzen der ersten Elektrodenschicht 106a derart, dass die oberen Oberflächen der ersten Elektrodenschicht 106a unter den oberen Oberflächen des ersten ILD 96, der CESL 94, der ersten Abstandhalter 81 und der zweiten Abstandhalter 83 liegen, trägt dazu bei, die erste Elektrodenschicht 106a von nachfolgend gebildeten Kontakten (wie den Kontakten 116a wie nachstehend mit Bezug auf 27A und 27B erläutert) zu isolieren, was einen Shunt (Nebenschluss) verhindert, Vorrichtungsfehler reduziert und die Vorrichtungsleistung verbessert. Ferner schützt die erste Hartmaskenschicht 108a Seitenwandabschnitte und untere Abschnitte der ersten Elektrodenschicht 106a, so dass die erste Elektrodenschicht 106a als eine untere Elektrode in einem später fertiggestellten FE-Kondensator verwendet werden kann.
  • In 25A und 25B wird die erste Hartmaskenschicht 108a entfernt und ein Speicherfilm 110a und eine zweite Elektrodenschicht 112a werden über der ersten Elektrodenschicht 106a, der ersten dielektrischen Schicht 104, dem ersten ILD 96, der CESL 94, den ersten Abstandhaltern 81 und den zweiten Abstandhaltern 83 gebildet. Die erste Hartmaskenschicht 108a kann durch Plasmaveraschung, einen Ätzprozess wie z.B. einen isotropen oder einen anisotropen Ätzprozess oder dergleichen entfernt werden.
  • Der Speicherfilm 110a kann durch CVD, ALD oder dergleichen abgeschieden werden. Der Speicherfilm 110a kann ein Material enthalten, das zwischen zwei verschiedenen Polarisationsrichtungen umschalten kann, indem eine geeignete Spannungsdifferenz an den Speicherfilm 110a angelegt wird. Die Speicherfilm 110a kann ein high-k-dielektrisches Material sein. In einigen Ausführungsformen enthält der Speicherfilm 110a ein ferroelektrisches (FE) Material, wie z.B. ein Metalloxid (z.B. Hafniumoxid (HfxOy) oder dergleichen), ein Komponenten-Metalloxid (z.B. Hafnium-Silizium-Oxid (HfxSiyOz), Hafnium-AluminiumOxid (HfxAlyOz), Hafnium-Gadolinium-Oxid (HfxGdyOz), Hafnium-Zirkonium-Oxid (HfxZryOz), Hafnium-Lanthan-Oxid (HfxLayOz), Hafnium-Strontium-Oxid (HfxSryOz), Hafnium-Yttrium-Oxid (HfxYyOz), Strontiumtitanat (SrTiO3) oder dergleichen), ein Metall-Oxynitrid (z.B. Hafnium-Oxynitrid (HfxOyNz) oder dergleichen), mehrere Schichten oder Kombinationen hiervon oder dergleichen. In einigen Ausführungsformen kann der Speicherfilm 110a verschiedene ferroelektrische Materialien oder verschiedene Arten von Speichermaterialien enthalten. In einigen Ausführungsformen kann der Speicherfilm 110a eine mehrschichtige Speicherstruktur sein, die eine Schicht aus SiNx zwischen zwei SiOx-Schichten aufweist (z.B. eine ONO-Struktur). Der Speicherfilm 110a kann eine Dicke von etwa 1 nm bis etwa 20 nm aufweisen.
  • Die zweite Elektrodenschicht 112a kann durch CVD, ALD oder dergleichen abgeschieden werden. Die zweite Elektrodenschicht 112a kann ein leitfähiges Material sein, z.B. Titannitrid (TiN), Ruthenium (Ru), Tantal (Ta), Titan (Ti), Aluminium (Al), Wolfram (W), Kombinationen hiervon oder dergleichen. Die zweite Elektrodenschicht 112a kann eine Dicke von etwa 1 nm bis etwa 15 nm aufweisen.
  • Wie in 25A und 25B dargestellt, kann der Speicherfilm 110a in Kontakt mit obersten Oberflächen und Seitenwänden der ersten Elektrodenschicht 106a, oberen Oberflächen und Seitenwänden der ersten dielektrischen Schicht 104 und oberen Oberflächen des ersten ILD 96, der CESL 94, der ersten Abstandhalter 81 und der zweiten Abstandhalter 83 abgeschieden werden. Die Bildung des Speicherfilms 110a entlang der obersten Oberflächen der Seitenwandabschnitte der ersten Elektrodenschicht 106a trennt und isoliert die erste Elektrodenschicht 106a von den nachfolgend gebildeten Kontakten (wie den Kontakten 116 wie nachstehend mit Bezug auf 27A und 27B erläutert), so dass ein Shunt (Nebenschluss) verhindert wird, Vorrichtungsfehler reduziert werden und die Vorrichtungsleistung verbessert wird. Ferner kann in Ausführungsformen, in denen die erste Elektrodenschicht 106a diskontinuierlich ist, der Speicherfilm 110a in Kontakt mit der ersten dielektrischen Schicht 104 zwischen den diskontinuierlichen Seitenabschnitten und dem unteren Abschnitt der ersten Elektrodenschicht 106a gebildet werden. Die Bildung des Speicherfilms 110a zwischen den diskontinuierlichen Abschnitten der ersten Elektrodenschicht 106a kann die Seitenabschnitte der ersten Elektrodenschicht 106a von den unteren Abschnitten der ersten Elektrodenschicht 106a isolieren, was einen Kurzschluss zwischen den Abschnitten der ersten Elektrodenschicht 106a verhindert.
  • In 26A und 26B wird ein Planarisierungsprozess, wie z.B. ein CMP, durchgeführt, um obere Oberflächen des Speicherfilms 110a und der zweiten Elektrodenschicht 112a mit oberen Oberflächen der ersten dielektrischen Schicht 104, des ersten ILD 96, der CESL 94, der ersten Abstandhaltern 81 und der zweiten Abstandhaltern 83 zu ebnen. Der Planarisierungsprozess kann Kondensatoren 113a bilden, die die erste Elektrodenschicht 106a, den Speicherfilm 110a und die zweite Elektrodenschicht 112a aufweisen. Nach dem Planarisierungsprozess sind obere Oberflächen des Speicherfilms 110a, der zweiten Elektrodenschicht 112a, der ersten dielektrischen Schicht 104, des ersten ILD 96, der CESL 94, der ersten Abstandhalter 81 und der zweiten Abstandhalter 83 miteinander eben. Die Kombination der ersten Elektrodenschicht 106a, des Speicherfilms 110a und der zweiten Elektrodenschicht 112a kann als die Kondensatoren 113a (z.B. FE-Kondensatoren) in der fertiggestellten Vorrichtung wirken. Jeder der Kondensatoren 113a einschließlich der ersten Elektrodenschicht 106a, des Speicherfilms 110a und der zweiten Elektrodenschicht 112a kann elektrisch mit der Metall-Gatestruktur (z.B. der Gate-Elektrode 102) eines darunter liegenden FinFET gekoppelt sein, um eine 1T-1C-Speicherzelle (z.B. eine FERAM-Speicherzelle) zu bilden.
  • In 27A und 27B wird ein zweites ILD 114 über dem ersten ILD 96 abgeschieden und Kontakte 116 und Kontakte 118 werden in dem zweiten ILD 114 gebildet. In einigen Ausführungsformen ist das zweite ILD 114 ein fließfähiger Film, der durch FCVD gebildet wird. In einigen Ausführungsformen wird das zweite ILD 114 aus einem dielektrischen Material wie PSG, BSG, BPSG, USG oder dergleichen gebildet und kann durch ein beliebiges geeignetes Verfahren, wie CVD, PECVD oder dergleichen, abgeschieden werden.
  • In 27A und 27B werden ferner Kontakte 116 und Kontakte 118 durch das zweite ILD 114 und das erste ILD 96 gebildet. Öffnungen für die Kontakte 118 werden durch das erste ILD 96 und das zweite ILD 114 gebildet und Öffnungen für die Kontakte 116 werden durch das zweite ILD 114 gebildet. Die Öffnungen können durch akzeptable Photolithographie- und Ätztechniken gebildet werden. In den Öffnungen werden eine Auskleidung, wie z.B. eine Diffusionssperrschicht, eine Adhäsionsschicht oder dergleichen, und ein leitfähiges Material gebildet. Die Auskleidung kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen enthalten. Das leitende Material kann Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Kobalt, Aluminium, Nickel oder dergleichen sein. Ein Planarisierungsprozess, wie z.B. ein CMP, kann durchgeführt werden, um überschüssiges Material von einer Oberfläche des zweiten ILD 114 zu entfernen. Die verbleibende Auskleidung und das leitende Material bilden die Kontakte 116 und die Kontakte 118 in den Öffnungen. Ein Tempervorgang kann durchgeführt werden, um ein Silizid an der Grenzfläche zwischen den epitaktischen Source/Drain-Bereichen 92 und den Kontakten 118 zu bilden. Die Kontakte 118 sind physikalisch und elektrisch mit den epitaktischen Source/Drain-Bereichen 92 gekoppelt und können als Source/Drain-Kontakte bezeichnet werden. Die Kontakte 116 sind physikalisch und elektrisch mit der zweiten Elektrodenschicht 112a gekoppelt und können als Kondensatorkontakte bezeichnet werden. Die Kontakte 116 und die Kontakte 118 können in verschiedenen Prozessen oder in demselben Prozess gebildet werden. Obwohl wie in denselben Querschnitten gebildet dargestellt, kann jeder der Kontakte 116 und der Kontakte 118 in unterschiedlichen Querschnitten gebildet werden, was ein Kurzschluss der Kontakte verhindern kann.
  • Wie in 27A und 27B dargestellt, kann der Speicherfilm 110a, der über der ersten Elektrodenschicht 106a gebildet wird, die Kontakte 116 von der ersten Elektrodenschicht 106a trennen. Dadurch wird ein (Shunt) Nebenschluss von den Kontakten 116 durch die erste Elektrodenschicht 106a verhindert, wodurch Vorrichtungsfehler verhindert werden und die Vorrichtungsleistung verbessert wird. Ferner können Seitenwandabschnitte und untere Abschnitte der ersten Elektrodenschicht 106a kontinuierlich oder diskontinuierlich sein, was eine zusätzliche Kontrolle über die Kapazität und die Kondensatorgröße der Kondensatoren einschließlich der ersten Elektrodenschicht 106a, des Speicherfilms 110a und der zweiten Elektrodenschicht 112a erlaubt.
  • 28A bis 32B zeigen eine Ausführungsform, in der eine erste Elektrodenschicht 106b und eine erste Hartmaskenschicht 108b vor dem Ätzen der ersten Elektrodenschicht 106b planarisiert werden. Die Schritte wie mit Bezug auf 2 bis 18B durchgeführt und diskutiert können vor den Schritten wie mit Bezug auf 28A und 28B dargestellt durchgeführt werden. In 28A und 28B wird ein Planarisierungsprozess, wie z.B. ein CMP, durchgeführt, um die oberen Oberflächen der ersten Elektrodenschicht 106b und der ersten Hartmaskenschicht 108b mit den oberen Oberflächen der ersten dielektrischen Schicht 104, des ersten ILD 96, der CESL 94, der ersten Abstandhalter 81 und der zweiten Abstandhalter 83 zu ebnen. Nach dem Planarisierungsprozess sind die oberen Oberflächen der ersten Elektrodenschicht 106b, der ersten Hartmaskenschicht 108b, der ersten dielektrischen Schicht 104, des ersten ILD 96, der CESL 94, der ersten Abstandhalter 81 und der zweiten Abstandhalter 83 miteinander eben.
  • In 29A und 29B wird die erste Elektrodenschicht 106b geätzt. Die erste Elektrodenschicht 106b kann durch einen oder mehrere Ätzprozesse geätzt werden, wie z.B. einen isotropen Ätzprozess (z.B. einen Nassätzprozess), einen anisotropen Ätzprozess (z.B. einen Trockenätzprozess), eine Kombination hiervon oder dergleichen. Die erste Elektrodenschicht 106b kann durch einen akzeptablen Ätzprozess geätzt werden, der z.B. selektiv für das Material der ersten Elektrodenschicht 106b ist (z.B. der das Material der ersten Elektrodenschicht 106b mit einer schnelleren Rate ätzt als das Material der ersten dielektrischen Schicht 104, des ersten ILD 96, der CESL 94, der ersten Abstandhalter 81, der zweiten Abstandhalter 83 und der ersten Hartmaskenschicht 108b). Wie in 29A und 29B dargestellt, kann ein Abschnitt des Materials der ersten Hartmaskenschicht 108b durch das Ätzen der ersten Elektrodenschicht 106b entfernt werden. In einigen Ausführungsformen kann die erste Elektrodenschicht durch einen isotropen Ätzprozess geätzt werden.
  • Wie in 29A und 29B dargestellt, können obere Oberflächen der ersten Hartmaskenschicht 108b und der ersten Elektrodenschicht 106b nach dem Ätzen der ersten Elektrodenschicht unter den oberen Oberflächen der ersten dielektrischen Schicht 104, der ersten ILD 96, der CESL 94, der ersten Abstandhalter 81 und der zweiten Abstandhalter 83 angeordnet sein. In einigen Ausführungsformen können die oberen Oberflächen der ersten Hartmaskenschicht 108b eben mit den oberen Oberflächen der ersten dielektrischen Schicht 104, des ersten ILD 96, der CESL 94, der ersten Abstandhalter 81 und der zweiten Abstandhalter 83 sein. Die oberen Oberflächen der ersten Elektrodenschicht 106b können unter den oberen Oberflächen der ersten Hartmaskenschicht 108b angeordnet sein. Die oberen Oberflächen der ersten Elektrodenschicht 106b können gerade und horizontal sein, wie in 29A und 29B dargestellt; allerdings können die oberen Oberflächen der ersten Elektrodenschicht 106a in einigen Ausführungsformen geneigt, gekrümmt oder dergleichen sein. Das Ätzen der ersten Elektrodenschicht 106b derart, dass die oberen Oberflächen der ersten Elektrodenschicht 106b unter den oberen Oberflächen des ersten ILD 96, der CESL 94, der ersten Abstandhalter 81 und der zweiten Abstandhalter 83 liegen, trägt dazu bei, die erste Elektrodenschicht 106b von nachfolgend gebildeten Kontakten (wie z.B. den Kontakten 116 wie nachstehend mit Bezug auf 32A und 32B erläutert) zu isolieren, was einen Shunt (Nebenschluss) verhindert, Vorrichtungsfehler reduziert und die Vorrichtungsleistung verbessert. Ferner schützt die erste Hartmaskenschicht 108b Seitenwandabschnitte und untere Abschnitte der ersten Elektrodenschicht 106b, so dass die erste Elektrodenschicht 106b als eine untere Elektrode in einem nachfolgend fertiggestellten FE-Kondensator verwendet werden kann.
  • In 30A und 30B wird die erste Hartmaskenschicht 108b entfernt und ein Speicherfilm 110b und eine zweite Elektrodenschicht 112b werden über der ersten Elektrodenschicht 106b, der ersten dielektrischen Schicht 104, dem ersten ILD 96, der CESL 94, den ersten Abstandhaltern 81 und den zweiten Abstandhaltern 83 gebildet. Die erste Hartmaskenschicht 108b kann durch Plasmaveraschung, einen Ätzprozess wie z.B. einen isotropen oder anisotropen Ätzprozess oder dergleichen entfernt werden. Wie in 30A und 30B dargestellt, kann der zum Entfernen der ersten Hartmaskenschicht 108b verwendete Prozess die erste Elektrodenschicht 106b ätzen, so dass die oberen Oberflächen der ersten Elektrodenschicht 106b gerade und geneigt sind. In einigen Ausführungsformen kann die erste Hartmaskenschicht 108b allerdings auch entfernt werden, ohne die erste Elektrodenschicht 106b zu ätzen, so dass die oberen Flächen der ersten Elektrodenschicht 106b gerade und horizontal verbleiben.
  • Der Speicherfilm 110b kann durch CVD, ALD oder dergleichen abgeschieden werden. Der Speicherfilm 110b kann ein Material enthalten, das zwischen zwei verschiedenen Polarisationsrichtungen umschalten kann, indem eine geeignete Spannungsdifferenz über den Speicherfilm 110b angelegt wird. Der Speicherfilm 110b kann ein high-k dielektrisches Material sein. In einigen Ausführungsformen enthält der Speicherfilm 110b ein ferroelektrisches Material (FE-Material) wie ein Metalloxid (z.B. Hafniumoxid (HfxOy) oder dergleichen), ein Komponenten-Metalloxid (z.B. Hafnium-Silizium-Oxid (HfxSiyOz), Hafnium-Aluminium-Oxid (HfxAlyOz), Hafnium-Gadolinium-Oxid (HfxGdyOz), Hafnium-Zirkonium-Oxid (HfxZryOz), Hafnium-Lanthan-Oxid (HfxLayOz), Hafnium-Strontium-Oxid (HfxSryOz), Hafnium-Yttrium-Oxid (HfxYyOz), Strontiumtitanat (SrTiO3) oder dergleichen), ein Metall-Oxynitrid (z.B. Hafnium-Oxynitrid (HfxOyNz) oder dergleichen), mehrere Schichten oder Kombinationen hiervon oder dergleichen. In einigen Ausführungsformen kann der Speicherfilm 110b verschiedene ferroelektrische Materialien oder verschiedene Arten von Speichermaterialien enthalten. In einigen Ausführungsformen kann der Speicherfilm nob eine mehrschichtige Speicherstruktur sein, die eine Schicht aus SiNx zwischen zwei SiOx-Schichten aufweist (z.B. eine ONO-Struktur). Der Speicherfilm 110b kann eine Dicke von etwa 1 nm bis etwa 20 nm aufweisen.
  • Die zweite Elektrodenschicht 112b kann durch CVD, ALD oder dergleichen abgeschieden werden. Die zweite Elektrodenschicht 112b kann ein leitfähiges Material sein, z.B. Titannitrid (TiN), Ruthenium (Ru), Tantal (Ta), Titan (Ti), Aluminium (Al), Wolfram (W), Kombinationen hiervon oder dergleichen. Die zweite Elektrodenschicht 112b kann eine Dicke von etwa 1 nm bis etwa 15 nm aufweisen.
  • Wie in 30A und 30B dargestellt, kann der Speicherfilm 110b in Kontakt mit obersten Oberflächen und Seitenwänden der ersten Elektrodenschicht 106b, oberen Oberflächen und Seitenwänden der ersten dielektrischen Schicht 104 und oberen Oberflächen des ersten ILD 96, der CESL 94, der ersten Abstandhalter 81 und der zweiten Abstandhalter 83 abgeschieden werden. Die Bildung des Speicherfilms 110b entlang der obersten Oberflächen der Seitenwandabschnitte der ersten Elektrodenschicht 106b trennt und isoliert die erste Elektrodenschicht 106b von nachfolgend gebildeten Kontakten (wie den Kontakten 116 wie nachstehend mit Bezug auf 32A und 32B erläutert), so dass ein Shunt (Nebenschluss) verhindert wird, Vorrichtungsfehler reduziert werden und die Vorrichtungsleistung verbessert wird.
  • In 31A und 31B wird ein Planarisierungsprozess, wie z.B. ein CMP, durchgeführt, um obere Oberflächen des Speicherfilms 110b und der zweiten Elektrodenschicht 112b mit oberen Oberflächen der ersten dielektrischen Schicht 104, des ersten ILD 96, der CESL 94, der ersten Abstandhaltern 81 und der zweiten Abstandhaltern 83 zu ebnen. Der Planarisierungsprozess kann Kondensatoren 113b bilden, die die erste Elektrodenschicht 106b, den Speicherfilm 110b und die zweite Elektrodenschicht 112b enthalten. Nach dem Planarisierungsprozess sind die oberen Oberflächen des Speicherfilms 110b, der zweiten Elektrodenschicht 112b, der ersten dielektrischen Schicht 104, des ersten ILD 96, der CESL 94, der ersten Abstandhalter 81 und der zweiten Abstandhalter 83 miteinander eben. Die Kombination der ersten Elektrodenschicht 106b, des Speicherfilms 110b und der zweiten Elektrodenschicht 112b kann als die Kondensatoren 113b (z.B. FE-Kondensatoren) in der fertiggestellten Vorrichtung wirken. Jeder der Kondensatoren 113b, einschließlich der ersten Elektrodenschicht 106b, des Speicherfilms 110b und der zweiten Elektrodenschicht 112b, kann elektrisch mit der Metall-Gatestruktur (z.B. der Gate-Elektrode 102) eines darunter liegenden FinFET gekoppelt sein, um eine 1T-1C-Speicherzelle (z.B. eine FERAM-Speicherzelle) zu bilden.
  • In 32A und 32B wird ein zweites ILD 114 über dem ersten ILD 96 abgeschieden und Kontakte 116 und Kontakte 118 werden in dem zweiten ILD 114 gebildet. In einigen Ausführungsformen ist das zweite ILD 114 ein fließfähiger Film, der durch FCVD gebildet wird. In einigen Ausführungsformen wird das zweite ILD 114 aus einem dielektrischen Material wie PSG, BSG, BPSG, USG oder dergleichen gebildet und kann durch ein beliebiges geeignetes Verfahren wie CVD, PECVD oder dergleichen abgeschieden werden.
  • In 32A und 32B werden ferner Kontakte 116 und Kontakte 118 durch das zweite ILD 114 und das erste ILD 96 gebildet. Öffnungen für die Kontakte 118 werden durch das erste ILD 96 und das zweite ILD 114 gebildet und Öffnungen für die Kontakte 116 werden durch das zweite ILD 114 gebildet. Die Öffnungen können durch akzeptable Photolithographie- und Ätztechniken gebildet werden. In den Öffnungen werden eine Auskleidung, wie z.B. eine Diffusionssperrschicht, eine Haftschicht oder dergleichen, und ein leitfähiges Material gebildet. Die Auskleidung kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen enthalten. Das leitende Material kann Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Kobalt, Aluminium, Nickel oder dergleichen sein. Ein Planarisierungsprozess, wie z.B. ein CMP, kann durchgeführt werden, um überschüssiges Material von einer Oberfläche des zweiten ILD 114 zu entfernen. Die verbleibende Auskleidung und das leitende Material bilden die Kontakte 116 und die Kontakte 118 in den Öffnungen. Ein Tempervorgang kann durchgeführt werden, um ein Silizid an der Grenzfläche zwischen den epitaktischen Source/Drain-Bereichen 92 und den Kontakten 118 zu bilden. Die Kontakte 118 sind physisch und elektrisch mit den epitaktischen Source/Drain-Bereichen 92 gekoppelt und können als Source/Drain-Kontakte bezeichnet werden. Die Kontakte 116 sind physisch und elektrisch mit der zweiten Elektrodenschicht 112b gekoppelt und können als Kondensatorkontakte bezeichnet werden. Die Kontakte 116 und die Kontakte 118 können in verschiedenen Prozessen oder im selben Prozess gebildet werden. Obwohl dargestellt ist, dass sie in denselben Querschnitten gebildet sind, ist es denkbar, dass jeder der Kontakte 116 und Kontakte 118 in verschiedenen Querschnitten gebildet sein kann, was ein Kurzschluss der Kontakte verhindern kann. Wie in 32A und 32B dargestellt, kann der Speicherfilm 110b, der über der ersten Elektrodenschicht 106b gebildet wird, die Kontakte 116 von der ersten Elektrodenschicht 106b trennen. Dies verhindert einen Shunt (Nebenschluss) der Kontakte 116 durch die erste Elektrodenschicht 106b, was Vorrichtungsfehler verhindert und die Vorrichtungsleistung verbessert.
  • Ausführungsformen können verschiedene Vorteile erzielen. Beispielsweise wird die erste Elektrodenschicht von den nachfolgend gebildeten Kontakten isoliert, indem eine erste Elektrodenschicht in einer ersten dielektrischen Schicht über einem Gatestapel gebildet wird, die erste Elektrodenschicht derart zurückgeätzt wird, dass obere Oberflächen der ersten Elektrodenschicht unter oberen Oberflächen der ersten dielektrischen Schicht liegen, und ein Speicherfilm über den oberen Oberflächen der ersten Elektrodenschicht gebildet wird. Dies verhindert einen Shunt (Nebenschluss) zwischen den Kontakten und der ersten Elektrodenschicht, reduziert Fehler und verbessert die Vorrichtungsleistung.
  • Die offenbarten Ausführungsformen eines FinFET könnten auch auf Nanostruktur-Vorrichtungen wie Nanostruktur-Feldeffekttransistoren (NSFET, z.B. Nanoblättchen, Nanodraht, Gate-All-Around oder dergleichen) angewendet werden. In einer Ausführungsform mit NSFET werden die Finnen durch Nanostrukturen ersetzt, die durch Strukturierung eines Stapels von abwechselnden Schichten von Kanalschichten und Opferschichten gebildet werden. Dummy-Gatestapel und Source/Drain-Bereiche werden auf ähnliche Weise wie bei den Ausführungsformen wie vorstehend beschrieben gebildet. Nachdem die Dummy-Gatestapel entfernt werden, können die Opferschichten in den Kanalbereichen teilweise oder vollständig entfernt werden. Die Ersatz-Gatestrukturen werden in ähnlicher Weise wie bei den Ausführungsformen wie vorstehend beschrieben gebildet, die Ersatz-Gatestrukturen können Öffnungen, die durch das Entfernen der Opferschichten entstanden sind, teilweise oder vollständig füllen, und die Ersatz-Gatestrukturen können die Kanalschichten in den Kanalbereichen der NSFET-Vorrichtungen teilweise oder vollständig umgeben. ILDs und Kontakte zu den Ersatz-Gatestrukturen und den Source/Drain-Bereichen können in ähnlicher Weise wie bei den Ausführungsformen wie vorstehend beschrieben gebildet werden. Eine Nanostruktur-Vorrichtung kann wie in der Veröffentlichung US-Patentanmeldung 2016/0365414 offenbart gebildet werden, die durch Bezugnahme vollumfänglich hierin enthalten ist.
  • Gemäß einer Ausführungsform umfasst eine Halbleitervorrichtung: einen Gatestapel über einem Halbleitersubstrat; einen Kondensator über dem Gatestapel, wobei der Kondensator eine erste Elektrode aufweist, die sich entlang einer oberen Oberfläche des Gatestapels erstreckt, wobei die erste Elektrode U-förmig ist; eine erste ferroelektrische Schicht über der ersten Elektrode; und eine zweite Elektrode über der ersten ferroelektrischen Schicht, wobei eine obere Oberfläche der zweiten Elektrode eben mit einer oberen Oberfläche der ersten ferroelektrischen Schicht liegt und die obere Oberfläche der ersten ferroelektrischen Schicht und die obere Oberfläche der zweiten Elektrode weiter von dem Halbleitersubstrat entfernt angeordnet sind als eine oberste Oberfläche der ersten Elektrode. In einer Ausführungsform umfasst die Halbleitervorrichtung ferner eine erste dielektrische Schicht, die sich entlang der oberen Oberfläche des Gatestapels erstreckt, wobei eine obere Oberfläche der ersten dielektrischen Schicht eben mit der oberen Oberfläche der ersten ferroelektrischen Schicht und der oberen Oberfläche der zweiten Elektrode ist. In einer Ausführungsform ist eine kombinierte Breite der ersten dielektrischen Schicht und der ersten Elektrode gleich einer Breite des Gatestapels. In einer Ausführungsform umfasst die Halbleitervorrichtung ferner einen Gate-Kontakt, der elektrisch mit der zweiten Elektrode gekoppelt ist, wobei die erste ferroelektrische Schicht den Gate-Kontakt von der ersten Elektrode trennt. In einer Ausführungsform bedeckt die erste ferroelektrische Schicht die oberen Oberflächen der ersten Elektrode vollständig. In einer Ausführungsform ist die erste ferroelektrische Schicht U-förmig, und eine untere Oberfläche der ersten ferroelektrischen Schicht ist unter der oberen Oberfläche der ersten Elektrode angeordnet. In einer Ausführungsform verjüngt sich eine Dicke einer Seitenwand der ersten Elektrodenschicht zu dem Halbleitersubstrat hin.
  • Gemäß einer anderen Ausführungsform umfasst eine Halbleitervorrichtung eine Transistorstruktur über einem Halbleitersubstrat; einen ersten Abstandhalter, der sich entlang einer Seitenwand einer Gatestruktur der Transistorstruktur erstreckt; eine erste dielektrische Schicht über der Gatestruktur, wobei sich die erste dielektrische Schicht entlang einer Seitenwand des ersten Abstandhalters erstreckt; und einen Kondensator über der Gatestruktur, wobei sich der Kondensator durch die erste dielektrische Schicht erstreckt, wobei der Kondensator eine erste Elektrode über der Gatestruktur, einen Speicherfilm über der ersten Elektrode, wobei sich der Speicherfilm entlang einer obersten Oberfläche der ersten Elektrode erstreckt, wobei die oberste Oberfläche der ersten Elektrode über einer untersten Oberfläche des Speicherfilms liegt, und eine zweite Elektrode über dem Speicherfilm aufweist. In einer Ausführungsform umfasst die erste Elektrode einen ersten Abschnitt, der sich entlang der Gate-Struktur erstreckt, und einen zweiten Abschnitt, der sich entlang einer Seitenfläche der ersten dielektrischen Schicht erstreckt, wobei der erste Abschnitt und der zweite Abschnitt diskontinuierlich sind. In einer Ausführungsform verjüngt sich eine Dicke des zweiten Abschnitts zu dem Halbleitersubstrat hin und der Speicherfilm isoliert den ersten Abschnitt von dem zweiten Abschnitt. In einer Ausführungsform umfasst die erste Elektrode einen ersten Abschnitt, der sich entlang der Gatestruktur erstreckt, und einen zweiten Abschnitt, der sich entlang einer Seitenfläche der ersten dielektrischen Schicht erstreckt, wobei der zweite Abschnitt die oberste Oberfläche umfasst und der erste Abschnitt und der zweite Abschnitt kontinuierlich sind. In einer Ausführungsform umfasst der Speicherfilm ein ferroelektrisches Material. In einer Ausführungsform ist eine oberste Oberfläche des Speicherfilms eben mit einer obersten Oberfläche der zweiten Elektrode und die oberste Oberfläche des Speicherfilms und die oberste Oberfläche der zweiten Elektrode sind eben mit einer obersten Oberfläche des ersten Abstandhalters und einer obersten Oberfläche der ersten dielektrischen Schicht. In einer Ausführungsform umfasst die Halbleitervorrichtung ferner einen Gate-Kontakt, der elektrisch mit der zweiten Elektrode gekoppelt ist, wobei der Speicherfilm den Gate-Kontakt von der ersten Elektrode trennt.
  • Gemäß einer weiteren Ausführungsform umfasst ein Verfahren: Bilden eines Gatestapels über einem Substrat, wobei der Gatestapel neben einem Gate-Abstandhalter liegt; Ätzen des Gatestapels, um eine erste Aussparung zu bilden; Abscheiden einer ersten Elektrodenschicht in der ersten Aussparung; Ätzen der ersten Elektrodenschicht, so dass obere Oberflächen der ersten Elektrodenschicht unter einer oberen Oberfläche des Gateabstandhalters liegen; Abscheiden eines Speicherfilms über der ersten Elektrodenschicht; Abscheiden einer zweiten Elektrodenschicht über dem Speicherfilm; und Planarisieren des Speicherfilms und der zweiten Elektrodenschicht, so dass eine obere Oberfläche des Speicherfilms, eine obere Oberfläche der zweiten Elektrodenschicht und eine obere Oberfläche des Gateabstandhalters miteinander eben sind. In einer Ausführungsform umfasst das Verfahren ferner Bilden einer Hartmaskenschicht über der ersten Elektrodenschicht, wobei die Hartmaskenschicht Abschnitte der ersten Elektrodenschicht maskiert, während die erste Elektrodenschicht geätzt wird. In einer Ausführungsform umfasst das Verfahren ferner das Planarisieren der Hartmaskenschicht und der ersten Elektrodenschicht vor dem Ätzen der ersten Elektrodenschicht. In einer Ausführungsform wird die erste Elektrodenschicht durch Atomlagenabscheidung (ALD) als eine konforme Schicht abgeschieden. In einer Ausführungsform umfasst das Verfahren ferner Abscheiden einer ersten dielektrischen Schicht in der ersten Aussparung; und Ätzen der ersten dielektrischen Schicht, um den Gatestapel freizulegen, wobei die erste Elektrodenschicht nach dem Ätzen der ersten dielektrischen Schicht abgeschieden wird. In einer Ausführungsform wird die erste Elektrodenschicht durch physikalische Gasphasenabscheidung (PVD) abgeschieden und die erste Elektrodenschicht wird mit einem ersten Abschnitt, der sich entlang des Gatestapels erstreckt, und einem zweiten Abschnitt, der sich entlang der ersten dielektrischen Schicht erstreckt, abgeschieden, wobei der erste Abschnitt diskontinuierlich von dem zweiten Abschnitt ist.
  • Vorstehend sind die Merkmale mehrerer Ausführungsformen umrissen, damit der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte erkennen, dass die vorliegende Offenbarung ohne Weiteres als Grundlage für die Entwicklung oder Modifizierung anderer Verfahren und Strukturen verwendet werden kann, um die gleichen Zwecke zu erfüllen und/oder die gleichen Vorteile der hier vorgestellten Ausführungsformen zu erzielen. Der Fachmann sollte ferner erkennen, dass solche äquivalenten Konstruktionen nicht von dem Geist und Umfang der vorliegenden Offenbarung abweichen und dass verschiedene Änderungen, Ersetzungen und Modifikationen hierin vorgenommen werden können, ohne von dem Geist und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63059214 [0001]
    • US 2016/0365414 [0085]

Claims (20)

  1. Halbleitervorrichtung aufweisend: einen Gatestapel über einem Halbleitersubstrat; einen Kondensator über dem Gatestapel, wobei der Kondensator umfasst: - eine erste Elektrode, die sich entlang einer oberen Oberfläche des Gatestapels erstreckt, wobei die erste Elektrode U-förmig ist; - eine erste ferroelektrische Schicht über der ersten Elektrode; und - eine zweite Elektrode über der ersten ferroelektrischen Schicht, wobei eine obere Oberfläche der zweiten Elektrode eben mit einer oberen Oberfläche der ersten ferroelektrischen Schicht ist, wobei die obere Oberfläche der ersten ferroelektrischen Schicht und die obere Oberfläche der zweiten Elektrode weiter von dem Halbleitersubstrat entfernt angeordnet sind als eine oberste Oberfläche der ersten Elektrode.
  2. Halbleitervorrichtung nach Anspruch 1, ferner aufweisend: eine erste dielektrische Schicht, die sich entlang der oberen Oberfläche des Gatestapels erstreckt, wobei eine obere Oberfläche der ersten dielektrischen Schicht eben mit der oberen Oberfläche der ersten ferroelektrischen Schicht und der oberen Oberfläche der zweiten Elektrode ist.
  3. Halbleitervorrichtung nach Anspruch 2, wobei eine kombinierte Breite der ersten dielektrischen Schicht und der ersten Elektrode gleich einer Breite des Gatestapels ist.
  4. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, ferner aufweisend: einen Gate-Kontakt, der elektrisch mit der zweiten Elektrode gekoppelt ist, wobei die erste ferroelektrische Schicht den Gate-Kontakt von der ersten Elektrode trennt.
  5. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei die erste ferroelektrische Schicht obere Oberflächen der ersten Elektrode vollständig bedeckt.
  6. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei die erste ferroelektrische Schicht U-förmig ist und wobei eine untere Oberfläche der ersten ferroelektrischen Schicht unter der oberen Oberfläche der ersten Elektrode angeordnet ist.
  7. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei sich eine Dicke einer Seitenwand der ersten Elektrodenschicht zu dem Halbleitersubstrat hin verjüngt.
  8. Halbleitervorrichtung aufweisend: eine Transistorstruktur über einem Halbleitersubstrat; einen ersten Abstandhalter, der sich entlang einer Seitenwand einer Gatestruktur der Transistorstruktur erstreckt; eine erste dielektrische Schicht über der Gatestruktur, wobei sich die erste dielektrische Schicht entlang einer Seitenwand des ersten Abstandhalters erstreckt; und einen Kondensator über der Gatestruktur, wobei sich der Kondensator durch die erste dielektrische Schicht erstreckt, wobei der Kondensator Folgendes aufweist: - eine erste Elektrode über der Gatestruktur; - einen Speicherfilm über der ersten Elektrode, wobei sich der Speicherfilm entlang einer obersten Oberfläche der ersten Elektrode erstreckt, wobei die oberste Oberfläche der ersten Elektrode über einer untersten Oberfläche des Speicherfilms liegt; und - eine zweite Elektrode über dem Speicherfilm.
  9. Halbleitervorrichtung nach Anspruch 8, wobei die erste Elektrode einen ersten Abschnitt, der sich entlang der Gatestruktur erstreckt, und einen zweiten Abschnitt aufweist, der sich entlang einer Seitenfläche der ersten dielektrischen Schicht erstreckt, wobei der erste Abschnitt und der zweite Abschnitt diskontinuierlich sind.
  10. Halbleitervorrichtung nach Anspruch 9, wobei sich eine Dicke des zweiten Abschnitts zu dem Halbleitersubstrat hin verjüngt, wobei der Speicherfilm den ersten Abschnitt von dem zweiten Abschnitt isoliert.
  11. Halbleitervorrichtung nach Anspruch 8, wobei die erste Elektrode einen ersten Abschnitt, der sich entlang der Gatestruktur erstreckt, und einen zweiten Abschnitt aufweist, der sich entlang einer Seitenfläche der ersten dielektrischen Schicht erstreckt, wobei der zweite Abschnitt die oberste Oberfläche einschließt, wobei der erste Abschnitt und der zweite Abschnitt kontinuierlich sind.
  12. Halbleitervorrichtung nach einem der Ansprüche 8 bis 11, wobei der Speicherfilm ein ferroelektrisches Material enthält.
  13. Halbleitervorrichtung nach einem der Ansprüche 8 bis 12, wobei eine oberste Oberfläche des Speicherfilms eben mit einer obersten Oberfläche der zweiten Elektrode ist, und wobei die oberste Oberfläche des Speicherfilms und die oberste Oberfläche der zweiten Elektrode eben mit einer obersten Oberfläche des ersten Abstandhalters und einer obersten Oberfläche der ersten dielektrischen Schicht sind.
  14. Halbleitervorrichtung nach einem der Ansprüche 8 bis 13, ferner aufweisend: einen Gate-Kontakt, der mit der zweiten Elektrode elektrisch gekoppelt ist, wobei der Speicherfilm den Gate-Kontakt von der ersten Elektrode trennt.
  15. Verfahren umfassend: Bilden eines Gatestapels über einem Substrat, wobei der Gatestapel neben einem Gateabstandhalter liegt; Ätzen des Gatestapels, um eine erste Aussparung zu bilden; Abscheiden einer ersten Elektrodenschicht in der ersten Aussparung; Ätzen der ersten Elektrodenschicht, so dass obere Oberflächen der ersten Elektrodenschicht unter einer oberen Oberfläche des Gateabstandhalters liegen; Abscheiden eines Speicherfilms über der ersten Elektrodenschicht; Abscheiden einer zweiten Elektrodenschicht über dem Speicherfilm; und Planarisieren des Speicherfilms und der zweiten Elektrodenschicht, so dass eine obere Oberfläche des Speicherfilms, eine obere Oberfläche der zweiten Elektrodenschicht und eine obere Oberfläche des Gateabstandhalters eben sind.
  16. Verfahren nach Anspruch 15, ferner umfassend: Bilden einer Hartmaskenschicht über der ersten Elektrodenschicht, wobei die Hartmaskenschicht Abschnitte der ersten Elektrodenschicht maskiert, während die erste Elektrodenschicht geätzt wird.
  17. Verfahren nach Anspruch 16, ferner umfassend: Planarisieren der Hartmaskenschicht und der ersten Elektrodenschicht vor dem Ätzen der ersten Elektrodenschicht.
  18. Verfahren nach einem der Ansprüche 15 bis 17, wobei die erste Elektrodenschicht als konforme Schicht durch Atomlagenabscheidung (ALD) abgeschieden wird.
  19. Verfahren nach einem der Ansprüche 15 bis 18, ferner umfassend: Abscheiden einer ersten dielektrischen Schicht in der ersten Aussparung; und Ätzen der ersten dielektrischen Schicht, um den Gatestapel freizulegen, wobei die erste Elektrodenschicht nach dem Ätzen der ersten dielektrischen Schicht abgeschieden wird.
  20. Verfahren nach Anspruch 19, wobei die erste Elektrodenschicht durch physikalische Gasphasenabscheidung (PVD) abgeschieden wird, und wobei die erste Elektrodenschicht abgeschieden wird mit einem ersten Abschnitt, der sich entlang des Gatestapels erstreckt, und einem zweiten Abschnitt, der sich entlang der ersten dielektrischen Schicht erstreckt, wobei der erste Abschnitt diskontinuierlich mit dem zweiten Abschnitt ist.
DE102020132645.9A 2020-07-31 2020-12-08 Halbleitervorrichtungen mit ferroelektrischem speicher und deren herstellungsverfahren Pending DE102020132645A1 (de)

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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160365414A1 (en) 2015-06-15 2016-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. FINFET Structures and Methods of Forming the Same

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6048740A (en) * 1998-11-05 2000-04-11 Sharp Laboratories Of America, Inc. Ferroelectric nonvolatile transistor and method of making same
DE19857038A1 (de) * 1998-12-10 2000-06-29 Siemens Ag FEMFET-Vorrichtung und Verfahren zu deren Herstellung
JP2004512672A (ja) * 2000-06-06 2004-04-22 イーケーシー　テクノロジー，インコーポレイティド 電子材料製造法
US7074640B2 (en) * 2000-06-06 2006-07-11 Simon Fraser University Method of making barrier layers
WO2002067119A2 (de) * 2001-02-20 2002-08-29 Siemens Aktiengesellschaft Verfahren und anordnung zur ermittlung einer gesamtfehlerbeschreibung zumindest eines teils eines technischen systems, computer programm-element und computerlesbares speichermedium
KR100399769B1 (ko) 2001-03-13 2003-09-26 삼성전자주식회사 엠아이엠 캐패시터를 채용한 캐패시터 오버 비트 라인 구조의 반도체 메모리 소자의 제조 방법
US6828160B2 (en) * 2002-06-11 2004-12-07 Winbond Electronics Corporation Method of forming ferroelectric random access memory cell
JP2005174977A (ja) * 2003-12-08 2005-06-30 Toshiba Corp 強誘電体記憶装置及びその製造方法
KR100583143B1 (ko) * 2004-10-29 2006-05-23 주식회사 하이닉스반도체 게이트스페이서를 구비한 반도체 소자의 제조 방법
JP4916168B2 (ja) * 2004-12-28 2012-04-11 株式会社ハイニックスセミコンダクター シリンダ構造のキャパシタを有する半導体メモリ装置の製造方法
KR100688058B1 (ko) 2004-12-28 2007-03-02 주식회사 하이닉스반도체 비정질카본을 이용한 반도체메모리장치의 캐패시터 제조방법
US9306078B2 (en) * 2008-09-08 2016-04-05 Cbrite Inc. Stable amorphous metal oxide semiconductor
KR20100103302A (ko) * 2009-03-13 2010-09-27 삼성전자주식회사 반도체 소자의 제조 방법
US8530356B2 (en) 2011-10-07 2013-09-10 Applied Materials, Inc. Method of BARC removal in semiconductor device manufacturing
US8759234B2 (en) * 2011-10-17 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Deposited material and method of formation
US8796085B2 (en) * 2012-10-12 2014-08-05 Viktor Koldiaev Vertical super-thin body semiconductor on dielectric wall devices and methods of their fabrication
US9331093B2 (en) * 2014-10-03 2016-05-03 Sandisk Technologies Inc. Three dimensional NAND device with silicon germanium heterostructure channel
US9754961B2 (en) * 2015-09-11 2017-09-05 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
US10998339B2 (en) * 2016-12-12 2021-05-04 Intel Corporation One transistor and ferroelectric FET based memory cell
US10229921B2 (en) * 2017-02-03 2019-03-12 International Business Machines Corporation Structure featuring ferroelectric capacitance in interconnect level for steep sub-threshold complementary metal oxide semiconductor transistors
US10460788B2 (en) * 2017-10-27 2019-10-29 Ferroelectric Memory Gmbh Memory cell and methods thereof
US10438645B2 (en) * 2017-10-27 2019-10-08 Ferroelectric Memory Gmbh Memory cell and methods thereof
US10374041B2 (en) * 2017-12-21 2019-08-06 International Business Machines Corporation Field effect transistor with controllable resistance
US10468427B2 (en) * 2018-01-23 2019-11-05 Globalfoundries Singapore Pte. Ltd. Poly-insulator-poly (PIP) capacitor
US11322504B2 (en) * 2018-06-28 2022-05-03 Intel Corporation Ferroelectric-capacitor integration using novel multi-metal-level interconnect with replaced dielectric for ultra-dense embedded SRAM in state-of-the-art CMOS technology
US11552180B2 (en) * 2018-06-29 2023-01-10 Intel Corporation Antiferroelectric perovskite gate oxide for transistor applications
US10937887B2 (en) * 2018-07-06 2021-03-02 Samsung Electronics Co., Ltd. Semiconductor device
US10403631B1 (en) * 2018-08-13 2019-09-03 Wuxi Petabyte Technologies Co., Ltd. Three-dimensional ferroelectric memory devices
US11114564B2 (en) 2018-08-21 2021-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. Ferroelectric MFM inductor and related circuits
US10861968B1 (en) * 2019-05-30 2020-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with negative capacitance structure and method for forming the same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160365414A1 (en) 2015-06-15 2016-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. FINFET Structures and Methods of Forming the Same

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