KR20100103302A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

반도체 소자의 제조 방법이 개시된다. 반도체 소자 제조 방법은, 기판 상에 게이트 스택을 형성하는 단계, 상기 게이트 스택을 덮도록 상기 기판 상에 절연층을 형성하는 단계, 상기 절연층을 식각하여 상기 게이트 스택의 양 측벽 상에 스페이서를 형성하는 단계, 및 상기 스페이서의 유전율을 감소시키도록 상기 스페이서에 불순물을 이온 주입하는 단계를 포함한다.
반도체 소자, 기생 캐패시턴스, 이온 주입, 스페이서, 식각 정지층

Description

반도체 소자의 제조 방법{Method of fabricating semiconductor devices}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 구체적으로는, 스페이서 및/또는 식각 정지층에 불순물을 이온 주입함으로써 기생 캐패시턴스를 감소시키는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자가 고집적화 및 대용량화되면서 단위 셀의 면적 및 셀 간 거리가 급격하게 줄어들고 있다. 이에 따라 게이트 간 거리, 및 게이트와 콘택 간 거리가 지속적으로 감소하고 있다. 이러한 크기 및 거리의 감소는 몇 가지 문제점을 낳는다.
그 중 한가지 문제점은 원하지 않는 기생 캐패시턴스를 증가시킨다는 것이다.
셀 크기가 작아짐에 따라 캐패시터의 유전체 역할을 하는 절연체의 두께도 함께 얇아지게 되며, 그에 따라 기생 캐패시턴스가 두께에 반비례하여 증가하게 된다. 이렇게 증가된 기생 캐패시턴스는 전체 게이트 캐패시턴스의 30%이상을 차지할 수 있다.
이러한 기생 캐패시턴스의 증가는 전체 회로 성능에 큰 영향을 끼친다. 대표적으로, 증가된 기생 캐패시턴스는 AC 지연(delay)의 주요 원인이 된다.
이러한 문제를 해결하기 위한 반도체 소자의 제조 방법이 제안되었다.
본 발명이 이루고자 하는 기술적 과제는, 기생 캐패시턴스를 감소시켜 회로 성능을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따른 반도체 소자의 제조 방법은, 기판 상에 게이트 스택을 형성하는 단계, 상기 게이트 스택을 덮도록 상기 기판 상에 절연층을 형성하는 단계, 상기 절연층을 식각하여 상기 게이트 스택의 양 측벽 상에 스페이서를 형성하는 단계, 및 상기 스페이서의 유전율을 감소시키도록 상기 스페이서에 불순물을 이온 주입하는 단계를 포함한다.
상기 반도체 소자의 제조 방법의 일 예에 따르면, 상기 절연층은 질화물을 포함할 수 있으며, 상기 불순물은 탄소 및 불소 중 적어도 하나를 포함할 수 있다. 이에 따라 상기 스페이서의 유전율이 감소될 수 있다.
상기 반도체 소자의 제조 방법의 다른 예에 따르면, 상기 불순물은 단량체(monomer) 또는 클러스터 타입(cluster-type)일 수 있다.
상기 반도체 소자의 제조 방법의 또 다른 예에 따르면, 상기 불순물을 이온 주입하는 단계는, 상기 기판 상에 이온 주입 영역을 노출시키는 마스크 층을 형성하는 단계를 더 포함할 수 있다.
상기 반도체 소자의 제조 방법의 또 다른 예에 따르면, 상기 불순물을 이온 주입하는 단계에서, 상기 불순물의 도즈(dose)는 상기 스페이서 내의 상기 불순물의 농도가 1021 이상 1022(atoms/cm3)이하가 되도록 선택될 수 있다.
상기 반도체 소자의 제조 방법의 또 다른 예에 따르면, 상기 게이트 스택의 양 측의 상기 기판에 이온 주입하여 소스/드레인 영역을 형성하는 단계, 상기 기판 상에 식각 정지 질화물 층을 형성하는 단계, 상기 식각 정지 질화물 층 상에 불순물을 2차 이온 주입하는 단계, 상기 식각 정지 질화물 층 상에 층간 절연층을 형성하는 단계, 상기 층간 절연층 및 상기 식각 정지 질화물 층을 식각하여 상기 소스/드레인 영역을 노출시키는 단계, 및 상기 소스/드레인 영역 상에 콘택을 형성하는 단계를 더 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 측면에 따른 반도체 소자의 제조 방법은, 기판 상에 게이트 스택을 형성하는 단계, 상기 게이트 스택을 덮도록 상기 기판 상에 절연층을 형성하는 단계, 상기 절연층에 불순물을 이온 주입하는 단계 및 상기 절연층을 식각하여 상기 게이트 스택의 양 측면 상에 스페이서 를 형성하는 단계를 포함한다.
상기 반도체 소자의 제조 방법의 일 예에 따르면, 상기 불순물을 이온 주입하는 단계에서, 이온 주입 에너지는 투영 범위(projection range)가 상기 절연층의 두께보다 작도록 선택될 수 있다.
상술한 반도체 소자의 제조 방법들의 다른 예에 따르면, 상기 절연층을 식각하기 전에, 상기 절연층을 치밀화하기 위해 상기 기판을 어닐링하는 단계를 더 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 측면에 따른 반도체 소자의 제조 방법은, 기판 상에 게이트 스택을 형성하는 단계, 상기 게이트 스택의 양 측벽 상에 스페이서를 형성하는 단계, 상기 게이트 스택을 덮도록 상기 게이트 스택 상에 식각 정지층을 형성하는 단계, 상기 식각 정지층에 불순물을 이온 주입하는 단계, 상기 식각 정지층 상에 층간 절연층을 형성하는 단계, 상기 층간 절연층 및 식각 정지층을 식각하여 상기 소스/드레인 영역을 노출시키는 단계, 및 상기 소스/드레인 영역 상에 콘택을 형성하는 단계를 포함한다.
본 발명의 일 측면에 따른 반도체 소자의 제조 방법에 따르면, 게이트의 고유 캐패시턴스에 영향을 주지 않으면서도 스페이서에 불순물을 이온 주입함으로써 기생 캐패시턴스를 감소시키는 반도체 소자를 제조할 수 있다.
본 발명의 다른 측면에 따른 반도체 소자의 제조 방법에 따르면, 게이트의 고유 캐패시턴스에 영향을 주지 않으면서도 식각 정지층에 불순물을 이온 주입함으 로써 기생 캐패시턴스를 감소시키는 반도체 소자를 제조할 수 있다.
본 발명의 측면들에 따른 반도체 소자의 제조 방법에 따르면, 이온 주입 방법을 이용함으로써, 기판의 전체 영역 중 선택된 일부 영역에 대해서만 감소된 기생 캐패시턴스를 갖는 반도체 소자를 제공할 수 있다. 즉, 기판의 전체 영역이 아니라 임계 피치(critical pitch)에 해당하는 영역만을 선택적으로 불순물 이온 주입함으로써, 상기 영역의 절연체의 유전율은 감소될 수 있다. 결과적으로, 본 방법에 의해 제조된 반도체 소자에서 AC 지연은 감소될 수 있다.
또한, 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법에 따르면, 소스/드레인 영역에 불순물을 이온 주입하여 소스/드레인 영역에 스트레스를 가할 수 있으며, 이에 따라 채널의 전자 이동도를 변경할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다 른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 개재될 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도 시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
본 발명의 실시예들에서 게이트 스택은 일종의 캐패시터로 기능하게 된다. 게이트 스택의 게이트 전극층에 일정한 전압을 가하게 되면, 게이트 스택의 게이트 절연층 아래에 소스/드레인 영역을 연결하는 채널이 형성된다. 게이트 전극에 인가한 전압과 채널을 형성하기 위해 모인 캐리어들 간의 관계를 통해, 게이트 스택의 고유 캐패시턴스를 결정할 수 있다. 이러한 게이트 스택의 고유 캐패시턴스는 반도체 소자의 동작을 위해 일정 수준으로 유지되어야 한다.
그러나 게이트 스택의 고유 캐패시턴스 외에, 게이트 스택은 기생 캐패시턴스를 갖을 수 있다. 기생 캐패시턴스는 저도핑 소스 드레인 영역을 포함하는 소스/드레인 영역과 게이트 전극층 간에 구성된 캐패시터의 캐패시턴스 및 콘택과 게이트 전극 사이에 구성된 캐패시터의 캐패시턴스를 포함할 수 있다. 이러한 기생 캐패시턴스는 원하지 않는 AC 지연을 야기할 수 있으며, 반도체 소자의 동작 특성에 영향을 끼칠 수 있다.
도 1은 본 발명의 제 1 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 순서도이다. 도 2a 내지 2e는 본 발명의 제 1 실시예에 따른 반도체 소자의 제조 방법을 공정 순서에 따라 도시하는 단면도들이다.
도 1 및 도 2a를 참조하면, 전계 효과 트랜지스터가 형성될 활성 영역(106) 을 포함하는 반도체 기판(100)이 제공된다(S10).
반도체 기판(100)은 반도체 소자 제조 공정이 가능한 기판으로서 실리콘, 실리콘-게르마늄 등과 같은 반도체 물질을 포함하는 기판일 수 있으며, 또는 에피택셜 층, 실리콘-온-절연체(silicon-on-insulator, SOI)층, 반도체-온-절연체(semiconductor-on-insulator, SEOI)층, 및/또는 실리콘-온-사파이어(Silicon-On-Saphire; SOS)층 등을 포함할 수도 있다.
활성 영역(106)은, 예컨대 LOCOS(local oxidation of silicon)형 또는 STI(shallow trench isolation)형인 소자 분리막(102)에 의해 한정될 수 있다. 활성 영역(106) 상에 N형 전계 효과 트랜지스터(미 도시) 또는 P형 전계 효과 트랜지스터(미 도시)가 형성될 수 있다. 활성 영역(106) 상에 형성될 반도체 소자의 타입에 따라, 활성 영역(106)은 N 웰 또는 P 웰을 포함할 수 있다.
활성 영역(106) 상에 게이트 스택(110)이 형성된다(S20). 게이트 스택(110)은 활성 영역(106) 상에 순차대로 게이트 절연층(112), 게이트 전극층(114) 및 이들을 보호하기 위한 캡핑층(116)을 형성한 후, 이를 패터닝함으로써 형성될 수 있다.
게이트 절연층(112)은 실리콘 산화물 층일 수 있다. 또는, 게이트 절연층(112)은 실리콘 산화물보다 더 큰 유전율을 갖는, 예컨대 금속 산화물(Al2O3, ZrO2, HfO2, TiO2, Y2O3 및 La2O3), 강유전체(납 지르코네이트 티타네이트(PZT) 및 바륨 스트론튬 티타네이트(BST)), 비정질 금속 실리케이션(HfSixOy 및 ZrSixOy), 비정 질 실리케이트 산화물(HfO2 및 ZrO2) 및 파라렉트릭스(BaxRe1-xTiO3 및 PbZrxTi1-xO3) 등과 같은 고유전율 물질을 포함할 수 있다. 그러나 이는 예시적이며 본 발명은 이들로 한정되지 않는다.
게이트 전극층(114)은 게이트 절연층(112) 상에 형성될 수 있다. 게이트 전극층(114)은, 예컨대 고농도 도핑된 폴리실리콘, 비도핑 폴리실리콘, 실리콘 카바이드 또는 실리콘-게르마늄 화합물과 같은 물질을 포함할 수 있지만, 이들 물질로 한정되는 것은 아니다. 본 발명에 따른 실시예들은 텅스텐, 니켈, 몰리브덴 및 코발트 등의 금속, 금속 합금, 금속 산화물, 단결정 실리콘, 비정질 실리콘, 실리사이드 또는 게이트 전극층(114)을 형성하는 것으로 공지된 다른 물질들을 함유하는 게이트 전극층(114)을 포함할 수 있다. 그러나, 이들은 예시적이며 본 발명은 이들로 한정되지 않는다.
캡핑층(116)은 게이트 전극층(114) 상에 형성될 수 있다. 예를 들어, 캠핑층(116)은 실리콘 질화물 또는 실리콘 산화물일 수 있다.
게이트 절연층(112), 게이트 전극층(114) 및 캡핑층(116)은 각각 다양한 방법에 의하여 형성될 수 있으며, 예를 들어 열산화법, 급속 열 산화(rapid thermal oxidation; RTO), 화학기상 증착법(chemical vapor deposition, CVD), 플라즈마 강화 CVD(plasma enhanced CVD, PECVD), 고밀도 플라즈마 CVD(high density plasma CVD, HDP-CVD), 스퍼터링 또는 원자층 증착법(ALD) 등과 같은 방법이 형성되는 층(112, 114, 116)에 적합하게 이용될 수 있다.
다음으로, 게이트 절연층(112), 게이트 전극층(114) 및 캡핑층(116)의 일부 영역을 패터닝하여, 도 2a에 도시된 바와 같은 게이트 스택(110)이 형성될 수 있다. 게이트 스택(110)을 형성하기 위한 식각 방법은, 패터닝된 하드 마스크층(미 도시)을 식각 배리어로 이용하는, 예를 들어 반응성 이온 식각(reactive ion etching, RIE) 또는 플라즈마 식각과 같은 이방성 식각이나 경사 식각일 수 있다. 그러나 이들은 예시적인 것으로 본 발명은 이들로 한정되지 않는다.
게이트 스택(110)은 게이트 절연층(112), 게이트 전극층(114) 및 캡핑층(116)을 포함하는 일반적인 전계 효과 트랜지스터의 게이트 스택(110)으로 도시되어 있지만, 본 발명은 이로 제한되지 않는다. 즉, 터널링 절연층, 전하저장층, 블록킹 절연층, 게이트 전극의 구조를 가지는 비휘발성 메모리의 게이트 스택일 수도 있음은 본 기술분야의 당업자에게 자명할 것이다.
활성 영역(106)에 형성될 반도체 소자, 예컨대 트랜지스터의 드레인 영역에서 발생하는 핫 캐리어 효과를 억제하기 위해, 저도핑 드레인/소스(lightly-doped drain/source; LDD/LDS) 영역(104a, 104b)이라고도 지칭되는 얕은 소오스/드레인 확장 영역(shallow source/drain-extension-region; 104a, 104b)이 반도체 기판(110)의 활성 영역(106)의 일부에 형성될 수 있다(S30). 이러한 저도핑 드레인/소스 영역(104a, 104b)은 게이트 스택(110)을 이온 주입 마스크 층으로 사용하는 얕은 이온 주입 프로세스일 수 있다.
활성 영역(106)에 형성될 반도체 소자가 NMOS 트랜지스터인 경우, N형 불순물 예컨대 비소(As)를 주입할 수 있다. 또한 선택적으로 활성 영역(106)에 할로 이온(halo ion)을 주입할 수 있다. 할로 이온은 채널 영역의 길이가 짧아짐에 따른 펀치 스루우 현상을 방지하기 위해 게이트 스택(110)을 형성한 후 반도체 기판(100)의 활성 영역(106)의 농도를 높이기 위하여 주입하는 이온이다. 할로 이온은 저도핑 드레인/소스 영역(104a, 104b)을 형성하기 위해 주입하는 이온과 반대 타입의 이온이 주로 사용된다. 따라서, 활성 영역(106)에 P형 불순물 예컨대 붕소(B)가 주입될 수 있다.
반면에 활성 영역(106)에 형성될 반도체 소자가 PMOS 트랜지스터인 경우, P형 불순물 예컨대 붕소(B)가 주입될 수 있다. 또한, 선택적으로 활성 영역(106)에 할로 이온, 예컨대 N형 불순물, 예컨대 비소(As)가 주입될 수 있다.
그 후, 이온 주입에 의한 기판의 방사 손상을 보정하고 도 2a에 도시된 바와 같이 저도핑 드레인/소스 영역(104a, 104b)을 게이트 스택(110) 아래 방향으로 유도하도록 고온 어닐링 프로세스가 수행될 수 있다. 그러나 이 실시예의 변형된 예에서 저도핑 드레인/소스 영역(104a, 104b)은 생략될 수도 있다.
도 1 및 도 2b를 참조하면, 게이트 스택(110)이 형성된 기판(100) 상에 절연층(120)이 형성될 수 있다(S40).
절연층(112)은 질화물, 산화물, 산질화물 중 적어도 하나, 예컨대 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물을 포함할 수 있다. 예를 들어, 절연층(112)은 질화물 층과 산화물 층이 서로 적층된 구조일 수 있다. 게이트 스택(110)이 형성된 반도체 기판(100) 상에 얇은 산화물 층(미 도시)이 형성될 수 있다. 그 후 산화물 층(미 도시) 상에 질화물 층(미 도시)이 형성될 수 있다. 산화 물 층(미 도시)은 게이트 스택(110)을 패터닝할 때 방생될 수 있는 게이트 스택(110)의 측벽 상의 손상을 제거하고, 게이트 스택(110) 내의 불순물들이 외부로 확산되는 것을 방지하는, 게이트 스택(110)과 질화물 층(미 도시) 사이의 버퍼 역할을 할 수 있다.
이러한 절연층(120)은 화학기상 증착법(CVD), 저압 화학기상 증착법(LPCVD), 플라즈마 강화 CVD(PECVD), 고밀도 플라즈마 CVD(HDP-CVD), 스퍼터링 또는 원자층 증착법(ALD) 등과 같은 다양한 방법에 의하여 형성될 수 있다.
도 1 및 도 2c를 참조하면, 절연층(120)을 식각하여 게이트 스택(110)의 양 측벽에 스페이서(122)가 형성될 수 있다(S50).
절연층(120)이 식각되어, 게이트 스택(106)의 상부뿐만 아니라, 게이트 스택(110)의 양 측벽을 제외한 반도체 기판(100)의 대부분의 상부 표면으로부터 절연층(120)이 제거된다. 게이트 스택(110)의 양 측벽에 절연층(120)을 남겨 스페이서(122)를 형성하기 위해 이방성 식각이 이용될 수 있다. 예를 들어 플라즈마를 이용한 에치백과 같은 전면 식각 공정이 이용될 수 있다. 상술한 바와 같이, 스페이서(122)는 산화물 층 및/또는 질화물 층일 수 있으며, 또는 산화물 층과 질화물 층이 순차적으로 증착된 층들을 포함할 수 있다.
도 1 및 도 2d를 참조하면, 게이트 스택(110)과 스페이서(122)가 형성된 반도체 기판(100)에 불순물(130)을 이온 주입할 수 있다(S60). 이를 통해 불순물(130)을 포함하여 유전율이 감소된 스페이서(124)를 형성할 수 있다.
본 발명의 일 실시예에 따라, 불순물(130)을 이온 주입하는 방법은 이온 주 입 장치를 이용할 수 있다. 예컨대, 플라즈마 잠입 이온 주입방법(plasma immersion ion implantation; PIII) 또는 플라즈마 이온 주입(plasma ion implantion; PII)이 이용될 수도 있다.
이온 주입 방법은, 주입 시키고자 하는 불순물을 이온화 시킨 후 가속 시켜 높은 운동에너지의 불순물 원자를 피사체의 표면에 강제 주입시키는 방법이다. 주입되는 불순물 이온은 이온 소스에서 생산된다. 이온빔은 미리 설정된 동작 전위로 가속되고 초점이 맞추어져 최종적으로 피사체의 표면에 주사된다. 이렇게 동작된 전위를 조절 함으로써 불순물 원자가 주입되는 깊이를 조절할 수 있다. 뿐만 아니라 불순물 이온을 주입하는 양을 정확하게 조절할 수 있다.
본 발명의 일 실시예에 따라, 이온 주입 방법을 이용함으로써, 불순물의 농도를 정확하게 제어할 수 있다. 일반적으로 약 2% 내로 정확하게 제어할 수 있다. 뿐만 아니라 불순물을 균일하게 주입할 수 있다. 다른 방법에 의할 경우, 공정 온도, 압력 또는 전자기장에 의해 불순물이 일정한 흐름을 나타낼 수 있으며, 이에 따라 불균일하게 불순물이 도핑될 수 있다.
또한, 이온 주입 방법을 통해, 다른 오염 물질 없이 불순물만을 주입할 수 있다. 또한, 상대적으로 저온, 예컨대 섭씨 125도 이하의 온도에서 수행될 수 있기 때문에 이미 증착된 층들에 영향을 주지 않을 수 있다. 또한, 주입되는 피사체의 용해도의 제한이 없기 때문에, 목적하는 양을 주입할 수 있다. 또한, 불순물이 주입되는 깊이를 조절할 수 있다. 따라서 예컨대 식각 방지층 아래에 스페이서가 있다고 하더라도 스페이서에도 불순물을 주입할 수 있다.
예를 들어, 불순물(130)은 탄소 및 불소 중 적어도 하나를 포함할 수 있다. 불순물(130)은 원자 단위로, 즉 단량체(monomer)로 주입될 수 있으며, 또는 원자들이 클러스터를 구성하는 클러스터-타입(cluster-type)으로 주입될 수도 있다.
또한, 불순물(130)이 이온 주입되는 투영 범위(projection range)가 스페이서(122)의 두께보다 작도록 이온 주입 에너지가 선택될 수 있다. 불순물(130)이 이온 주입되는 깊이를 조절 하기 위해서, 불순물(130)을 이온 주입하는데 사용되는 이온 주입 에너지를 조절할 수 있다.
또한, 이온 주입되는 불순물(130)의 도즈(dose)는 불순물 농도가 1021 내지 1022(atoms/cm3) 되도록 선택될 수 있다.
또한, 예를 들어, 불순물(130)은 반도체 기판(100)에 수직으로 주입될 수 있으며, 또는 반도체 기판(100)에 수직하게 형성된 스페이서(122)에 불순물(130)을 균일하게 주입하기 위해 기울어진 각도로 주입될 수도 있다.
선택적으로, 불순물(130)의 이온 주입 전에, 이온 주입될 영역을 노출시키는 마스크(미 도시)를 반도체 기판(100) 상에 형성할 수 있다. 임계 피치(critical pitch)에 해당하는 소자 또는 영역에만 선택적으로 불순물(130)을 이온 주입하여, 상기 소자 또는 영역에서 발생되는 기생 캐패시턴스를 감소시킬 수 있다. 또는 반도체 기판(100)이 셀 영역과 회로 영역으로 구분되는 경우, 셀 영역 또는 회로 영역에만 불순물을 이온 주입할 수도 있다. 또는 반도체 기판(100)의 NMOS 영역 또는 PMOS 영역만을 노출시키는 마스크를 사용하여 상기 영역들 중 어느 하나에만 불 순물을 이온 주입할 수도 있다. 그러나, 이온 주입 전에 마스크를 형성하는 것은 예시적이며, 이러한 실시예로 본 발명이 한정되는 것은 아니다.
선택적으로, 불순물(130)을 활성화시키기 위해 어닐링 공정이 수반될 수 있다. 이러한 어닐링 공정은 불순물(130)의 이온 주입에 의해 스페이서(122)가 격자 손상을 입을 수 있다. 이러한 격자 손상은 이온 주입 과정에서 자기 어닐링에 의해 회복될 수 있다. 그러나 이러한 자기 어닐링이 충분하지 않은 경우, 단결정 회복과 불순물 원자의 활성화를 통한 안정화를 이루기 위해 기판(100)을 어닐링 할 수 있다.
도 1 및 도 2e를 참조하면, 게이트 스택(110) 및 스페이서(124)를 마스크로 이용하여 고도핑 소스/드레인 영역(108a, 108b)을 형성할 수 있다(S70).
고도핑 소스/드레인 영역(108a, 108b)을 형성하기 위해, 예컨대, 포토리소그래피 공정을 통해 제조된 적합한 마스크층(미 도시)을 형성할 수 있다. 예를 들어, NMOS 트랜지스터가 형성될 활성 영역(106)을 노출시키는 마스크층을 형성한 후, N형 불순물, 예컨대 비소(As)를 주입하여 활성 영역(106) 상에 고도핑 소스/드레인 영역(108a, 108b)을 형성할 수 있다. 또한, 예를 들어, PMOS 트랜지스터가 형성될 활성 영역(106)을 노출시키는 마스크층을 형성한 후, P형 불순물, 예컨대 붕소(B)를 주입하여 활성 영역(106) 상에 고도핑 소스/드레인 영역(108a, 108b)을 형성할 수 있다.
이후, 열처리 공정이 수행될 수 있다. 열처리 공정의 방식은 예컨대 급속 온도 공정(Rapid Temperature Process; RTP) 또는 레이저 어닐링(LaSer Annealing; LSA) 등의 공정일 수 있다.
이하에서 상술한 방법에 따라 제조된 반도체 소자에 대해 설명한다.
도 7은 본 발명의 제 1 실시예에 따라 제조된 반도체 소자의 기생 캐패시턴스의 감소 정도를 설명하기 위한 그래프이다. 본 실시예에서, 스페이서(122)는 질화물로 이루어지고 불순물(130)로 탄소를 사용한다.
도 2e 및 7을 참조하면, 다이아몬드 모양은 측정에 의해 직접 측정된 측정 기생 캐패시턴스가 감소한 비율을 나타낸다. 정사각형 모양은 실제 반도체 소자를 구동하였을 때 발생되는 AC 지연을 측정하여 AC 지연에 기여하는 유효 기생 캐패시턴스가 감소한 비율을 나타낸다. 유효 기생 캐패시턴스는 AC 지연를 저항으로 나눔으로써 계산될 수 있다.
도 7에 도시된 바와 같이, 불순물(130)을 주입할수록 기생 캐패시턴스의 유전율은 감소한다. 불순물(130)의 농도가 1021 atoms/cm3이 되도록 스페이서(122)에 이온 주입한 경우, 스페이서(122)의 유전율은 약 7.5에서 약 5로 감소한다. 또한 불순물(130)을 더 주입할수록 스페이서(122)의 유전율은 약 3까지 감소시킬 수 있었다.
스페이서(122)의 유전율이 약 5인 경우, 측정 기생 캐패시턴스는 약 5% 감소하였다. 그리고, AC 지연은 약 4% 감소하였다. 즉, AC 지연에 기여한 유효 기생 캐패시턴스도 약 4% 감소하였음을 나타낸다.
불순물(130)을 더 많이 주입함에 따라 스페이서(122)의 유전율이 약 3까지 감소된 경우, 기생 캐패시턴스는 약 10% 감소하였으며, AC 지연, 즉 유효 기생 캐패시턴스는 약 9% 감소할 수 있다.
불순물(130)을 이온 주입하는 단계(S60)에서, 불순물(130)은 스페이서(122) 뿐만 아니라 저도핑 소스/드레인 영역(104a, 104b)에도 주입될 수 있다. 이 경우, 불순물(130)의 크기, 농도 및 치환 유무, 및 공정 온도와 같은 공정 환경에 따라 저도핑 소스/드레인 영역(104a, 104b)에 인장/압축 스트레스를 가할 수 있다. 이에 따라 소스/드레인 영역(104a, 104b) 사이에 위치한 채널 영역에 압축/인장 스트레스를 가할 수 있으며, 그 결과 채널 영역을 통과하는 캐리어의 이동도를 조절할 수 있다.
예컨대 NMOS 트랜지스터인 경우, 저도핑 소스/드레인 영역(104a, 104b)에 탄소 원자를 이온 주입하면, 탄소 원자는 탄소 원자보다 원자 반지름이 더 큰 실리콘 원자와 치환되어 실리콘 격자가 수축하게 된다. 즉, 저도핑 소스/드레인 영역(104a, 104b)에는 압축 스트레스가 가해진다. 이에 대한 반작용으로서 채널 영역은 인장 스트레스를 받게 되며, 그에 따라 채널 영역을 통과하는 전자의 이동도는 증가할 수 있다. 이 경우, 실리콘 원자와 치환된 탄소 원자의 비율은 2%이하일 수 있다.
반대로 PMOS 트랜지스터인 경우, 저도핑 소스/드레인 영역(104a, 104b)에 원자 반지름이 큰 탄소 클러스터를 이온 주입하면, 탄소 클러스터는 실리콘 원자 격자 사이에 삽입되어 저도핑 소스/드레인 영역(104a, 104b)에 인장 스트레스가 가해진다. 이 경우, 인장 스트레스의 반작용으로 채널 영역은 압축 스트레스가 가해지 며, 그에 따라 채널 영역을 통과하는 정공의 이동도가 증가될 수 있다.
이와 같이, 이온 주입에 의해, 캐리어의 이동도를 조절할 수 있으며, 그에 따라 반도체 소자의 동작 특성을 개선할 수 있다.
도 3은 본 발명의 제 2 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 순서도이다. 도 4a 내지 4c는 본 발명의 제 2 실시예에 따른 반도체 소자의 제조 방법을 공정 순서에 따라 도시하는 단면도들이다.
본 발명의 제 2 실시예에 따른 반도체 소자의 제조 방법이 도 1 및 도 2의 제 1 실시예에 따른 반도체 소자의 제조 방법과 다른 점은, 스페이서를 형성하는 단계(제 1 실시예의 S50)와 불순물을 이온 주입하는 단계(제 1 실시예의 S60)의 순서가 바뀐다는 것이다. 따라서 제 2 실시예를 설명함에 있어서 "S50" 이전의 단계는 간략히 서술한다. 또한 "S60" 이후의 단계도 역시 간략히 서술한다.
도 3 및 도 4a를 참조하면, 도 4a는 도 2b의 단면도와 실질적으로 유사하다. 소자 분리막(202)에 의해 활성 영역(206)이 한정되는 반도체 기판(200)이 제공된다(S10). 반도체 기판(200) 상에 게이트 절연층(212), 게이트 전극층(214) 및 캡핑층(216)을 순차적으로 형성한 후 패터닝하여 활성 영역(206) 상에 위치하는 게이트 스택(210)을 형성한다(S20). 게이트 스택(210)을 마스크로 하여 이온 주입함으로써 게이트 스택(210)의 양 측에 저도핑 소스/드레인 영역(204a, 204b)을 형성한다(S30). 게이트 스택(210)이 형성된 반도체 기판(200) 상에 절연층(220)을 형성한다(S40). 이 때, 절연층(220)은 상술한 바와 같이 질화물 층, 산화물 층 또는 이들이 적층된 구조를 포함할 수 있다.
도 3 및 도 4b를 참조하면, 절연층(220)이 상부에 형성된 반도체 기판(200) 상에 불순물(230)을 이온 주입할 수 있다(S52).
상술한 바와 같이, 불순물은 단량체 또는 클러스터-타입의 탄소, 불소 또는 이들의 조합일 수 있다. 또한 불순물(230)이 주입되는 깊이가 절연층(220)의 두께보다 커서 절연층(220)에도 불순물(230)이 주입되지 않도록 이온 주입 에너지가 선택될 수 있다. 또한 불순물(230)의 농도가 1021 내지 1022(atoms/cm3)가 되도록 불순물(230)의 도즈가 선택될 수 있다.
이에 따라 도 4b에 도시되는 바와 같은 불순물(230)이 주입된 절연층(222)이 형성되며, 절연층(222)은 도 4a에 도시되는 절연층(220)보다 유전율이 낮다. 예를 들어, 절연층(222)이 질화물로 이루어진 경우, 불순물(230)의 농도가 1021 atoms/cm3인 경우, 절연층(222)의 유전율은 약 7.5에서 약 5정도로 낮아진다.
제 1 실시예와 관련하여 앞에서 기술한 바와 같이, 불순물(230)의 이온 주입 전에 이온 주입을 차단하기 위한 마스크층(미 도시)이 형성될 수 있다. 즉, 기생 캐패시턴스가 크게 문제되는 임계 피치로 설계된 영역에 한하여 불순물(230)을 이온 주입할 수 있다.
도 3 및 도 4c를 참조하면, 게이트 스택(210)의 상부면 및 게이트 스택(210)을 제외한 활성 영역(206)의 대부분이 노출되도록 불순물(230)이 이온 주입된 절연층(222)을 식각한다. 이에 따라 게이트 스택(210)의 양 측벽 상에만 절연층(222) 을 남겨 스페이서(224)를 형성할 수 있다(S62).
상술한 바와 같이, 스페이서(224)를 형성하는데 에치백과 같은 전면 식각 공정, 예컨대 이방성 식각인 반응성 이온 식각(RIE) 공정이 이용될 수 있다.
불순물(230)이 주입된 절연층(222)은 이온 주입 과정에서 발생된 표면 손상에 의해 식각 공정을 견디지 못할 수 있다. 따라서 스페이서(224) 형성을 위한 절연층(222)의 식각 전에, 열처리 공정을 통해 절연층(222)을 치밀화시킬 수 있다. 그러나 이는 선택적이며 본 발명의 실시예에 따라 생략될 수 있다.
이후, 제 1 실시예에서와 같이, 게이트 스택(210)과 스페이서(224)를 마스크로 하여 활성 영역(206)에 불순물(230)을 이온 주입하여 고도핑 소스/드레인 영역(208a, 208b)을 형성할 수 있다(S70).
본 실시예에 따른 반도체 소자의 제조 방법에 따르면, 절연층(220)을 스페이서(224)로 형성하기 전에 불순물(230)을 이온 주입함으로써, 소스/드레인 영역(208a, 208b)에 불순물(230)이 주입되는 것을 방지할 수 있다.
상술한 바와 같이, 채널 스트레스를 조절하기 위해 NMOS 영역과 PMOS 영역을 구분하여 다른 불순물을 주입할 수 있다. 그러나 때로는 소스/드레인 영역(208a, 208b)에 불순물을 주입하지 않는 것이 유리할 수도 있다. 이 경우 절연층(220)을 소스/드레인 영역(208a, 208b)에 대한 마스크로서 이용함으로써 별도의 마스크 층 없이도 소스/드레인 영역(208a, 208b)에 불순물이 주입되는 것을 방지할 수 있다.
도 5은 본 발명의 제 3 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 순서도이다. 도 6a 내지 6e는 본 발명의 제 3 실시예에 따른 반도체 소자의 제조 방법을 공정 순서에 따라 도시하는 단면도들이다.
도 5와 도 6a를 참조하면, 소자 분리막(602)에 의해 활성 영역(606)이 한정되는 반도체 기판(600)이 제공된다(S510).
반도체 기판(600)의 활성 영역(606)은 고도핑 소스/드레인 영역(608a, 608b)을 포함한다. 선택적으로 활성 영역(606)은 게이트 스택(610) 아래에 위치하는 저도핑 소스/드레인 영역(606a,b)을 포함할 수 있다.
반도체 기판(600)은 소스/드레인 영역(608a, 608b) 사이에 위치하는 반도체 기판(600)의 활성 영역(606) 상에 위치하는 게이트 스택(610)을 포함한다. 게이트 스택(610)은 예컨대 상술한 바와 같이 게이트 절연층(612), 게이트 전극(614) 및 캡핑층(616)이 순차적으로 적층된 후 패터닝되어 형성될 수 있다. 캡핑층(616)은 본 발명의 일부 실시예들에 따라 생략될 수 있다.
선택적으로 게이트 스택(610)의 양 측벽에 스페이서(618)가 형성될 수 있다. 스페이서(618)는 본 발명의 제 1 및 제 2 실시예에 따라 불순물, 예컨대 탄소 또는 불소가 이온 주입되어 있을 수 있다. 그러나 본 발명은 불순물을 포함하는 스페이서로 한정되는 것은 아니다. 그리고 반드시 게이트 스택(610)의 양 측벽에 스페이서가 형성되어야 하는 것도 아니다.
이하에서 용이한 이해를 위해 게이트 스택(610)은 순차적으로 적층된 게이트 절연층(612), 게이트 전극(614) 및 캡핑층(616) 뿐만 아니라 이들의 양 측벽에 형성된 스페이서(618)를 포함하는 것으로 표현한다. 그리고 상술한 구성 요소들은 상술한 제 1 및 제 2 실시예들에 구체적으로 설명되어 있으므로 자세한 설명은 생략한다.
도 6a에 도시되지는 않았지만, 실리사이드 기술을 이용하여 소스/드레인 영역(608a, 608b) 상에 금속 실리사이드 층(미 도시)을 형성할 수 있다. 금속 실리사이드 층은 이후 공정에 의해 형성될 콘택과의 접촉 저항을 낮추기 위해 제공된다.
금속 실리사이드 층은 예컨대 텅스텐, 코발트 등의 금속 물질을 포함할 수 있다. 그러나, 본 발명은 이들로 한정되지 않는다.
도 5와 도 6b를 참조하면, 게이트 스택(610)과 소스/드레인 영역(608a, 608b)이 형성된 반도체 기판(600) 상에 식각 정지층(etch stopping layer; 620)을 형성한다(S520).
식각 정지층(620)은 질화물, 산화물, 산질화물 중 적어도 하나, 예컨대 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물을 포함할 수 있다. 이러한 식각 정지층(620)은 화학기상 증착법(CVD), 저압 화학기상 증착법(LPCVD), 플라즈마 강화 CVD(PECVD), 고밀도 플라즈마 CVD(HDP-CVD), 스퍼터링 또는 원자층 증착법(ALD) 등과 같은 다양한 방법에 의하여 형성될 수 있다.
식각 정지층(620), 예컨대 실리콘 질화물 층은 인장/압축 스트레스를 줄 수 있다. 실리콘 질화물 층 내의 N-H 본딩과 Si-H 본딩의 비율에 따라 인증 스트레스를 줄 수도 있고 압축 스트레스를 줄 수도 있다. N-H 본딩이 Si-H 본딩보다 1 내지 5배 많으면 인장 스트레스를 줄 수 있고, 5 내지 20배 많으면 압축 스트레스를 줄 수 있다. 이를 통해 캐리어의 수직 방향 이동도를 조절 할 수 있다.
도 5 및 도 6c를 참조하면, 식각 정지층(620)이 형성된 반도체 기판(600)에 불순물(630)을 이온 주입할 수 있다(S530). 이를 통해 불순물(630)을 포함하여 유전율이 감소된 식각 정지층(622)을 형성할 수 있다.
본 발명의 일 실시예에 따라, 불순물(630)은 탄소 및 불소 중 적어도 하나를 포함할 수 있다. 불순물(630)은 원자 단위로, 즉 단량체(monomer)로 주입될 수 있으며, 또는 원자들이 클러스터를 구성하는 클러스터-타입(cluster-type)으로 주입될 수도 있다. 또한 이온 주입되는 도즈(dose)는 불순물 농도가 1021 내지 1022 (atoms/cm3)가 되도록 선택될 수 있다.
또한 불순물(630)이 이온 주입되는 투영 범위가 식각 정지층(620)의 두께보다 작도록 이온 주입 에너지가 선택될 수 있다. 이온 주입되는 식각 정지층(620)의 두께보다 큰 깊이로 불순물(630)이 이온 주입되면 식각 정지층(620) 아래의 고도핑 소스/드레인 영역(608a, 608b)에도 불순물(630)이 주입되어 반도체 소자의 동작 특성에 예상치 못한 변화를 초래할 수 있다.
선택적으로, 게이트 스택(610)에 스페이서(618)이 형성된 경우, 불순물(630)이 스페이서(618)에도 주입되도록 이온 주입 에너지를 선택할 수 있다. 이 경우, 불순물(630)의 이온 주입 공정을 한번 수행하여, 스페이서(618)와 식각 정지층(620) 모두의 유전율을 낮출 수 있어 경제적이다.
본 발명의 일 실시예에 따라, 불순물(630)을 이온 주입하는 방법은 이온 주 입 장치를 이용할 수 있다. 또한 예컨대, 플라즈마 잠입 이온 주입방법(PIII) 또는 플라즈마 이온 주입 방법(PII)이 이용될 수도 있다. 예를 들어, 불순물(630)은 반도체 기판(600)에 수직으로 주입될 수 있으며, 또는 수직하게 형성된 게이트 스택(610)의 측벽에 위치한 식각 정지층(620)에도 균일하게 주입하기 위해 기울어진 각도로 주입될 수도 있다.
본 발명의 일 실시예에 따라, 불순물(130)의 이온 주입 전에, 이온 주입될 영역을 노출시키는 마스크(미 도시)를 반도체 기판(600) 상에 형성할 수 있다. 다시 말해, 임계 피치에 해당하는 소자 또는 영역에만 선택적으로 불순물(630)을 이온 주입하여, 상기 소자 또는 영역에서 발생되는 기생 캐패시턴스를 감소시킬 수 있다. 그러나 이온 주입 전에 마스크를 형성하는 것은 예시적이며, 이러한 실시예로 본 발명이 한정되는 것은 아니다.
또한, 본 발명의 일 실시예에 따라, 불순물(630)의 이온 주입 후에, 열처리 공정이 수행될 수 있다.
도 5 및 도 6d를 참조하면, 불순물(630)이 주입된 식각 정지층(622) 상에 층간 절연층(640)을 형성할 수 있다(S540).
층간 절연층(640)은 아래의 식각 정지층(620)과 동일한 물질일 수 있으며, 또는 상이한 물질일 수도 있다. 층간 절연층(640)은 질화물, 산화물, 산질화물 중 적어도 하나, 예컨대 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물을 포함할 수 있다.
이러한 층간 절연층(640)은 화학기상 증착법(CVD), 저압 화학기상 증착 법(LPCVD), 플라즈마 강화 CVD(PECVD), 고밀도 플라즈마 CVD(HDP-CVD), 스퍼터링 또는 원자층 증착법(ALD) 등과 같은 다양한 방법에 의하여 형성될 수 있다.
도 5 및 도 6e를 참조하면, 식각 정지층(620) 및 층간 절연층(640)을 식각하여 소스/드레인 영역(608a, 608b)을 노출시킬 수 있다(S550).
소스/드레인 영역(608a, 608b)에 형성될 콘택(650)이 형성될 위치가 노출되도록 패터닝된 마스크층(미 도시)을 포토리소그래피 공정을 통해 층간 절연층(640) 상에 형성할 수 있다. 그 후, 예컨대 이온 스퍼터링 식각과 같은 이방성 식각 및/또는 등방성 식각을 통해 식각 정지층(620)과 층간 절연층(640) 중에서 콘택(650)이 형성될 영역을 제거할 수 있다. 이에 의해 소스/드레인 영역(608a, 608b)을 노출시키는 개구부(652)가 형성될 수 있다.
그 후, 개구부(652)에 도전성 물질을 충진시켜 소스/드레인 영역(608a, 608b)에 접하는 콘택(650)을 형성할 수 있다(S560).
도전성 물질은 텅스텐, 알루미늄, 티타늄 또는 폴리 실리콘을 포함할 수 있다. 콘택(650)은 물리기상 증착법(PVD), 화학기상 증착법(CVD), 저압 화학기상 증착법(LPCVD), 플라즈마 강화 CVD(PECVD), 고밀도 플라즈마 CVD(HDP-CVD), 스퍼터링 또는 원자층 증착법(ALD) 등과 같은 다양한 방법에 의하여 형성될 수 있다. 또한, 층간 절연층(640) 상부에 형성된 금속 물질을 제거하기 위해 평탄화 공정이 수행될 수 있다.
상술한 제 3 실시예에 따라 제조된 반도체 소자를 참조하면, 도전성 물질인 게이트 전극(614)과 콘택(652) 사이에 절연체, 즉 스페이서(618) 및 식각 정지 층(620)이 형성되어 일종의 캐패시터를 구성하고 있다. 상술한 바와 같이 불순물(630)을 주입함으로써, 스페이서(618)과 식각 정지층(622)의 유전율을 낮출 수 있으며, 그에 따라 기생 캐패시턴스는 감소될 수 있다.
도 8은 본 발명의 제 3 실시예에 따라 제조된 반도체 소자의 기생 캐패시턴스의 감소 정도를 설명하기 위한 그래프이다. 본 그래프에서는 게이트 스택과 콘택 간 거리에 따라 기생 캐패시턴스가 감소된 정도를 나타낸다.
도 6e 및 도 8을 참조하면, 식각 정지층(620)은 질화물로 이루어지고 불순물(630)로 탄소를 사용하는 실시예에서, 불순물(630)의 농도가 1021 atoms/cm3이 되도록 불순물(630)을 주입한 경우, 유전율은 약 7.5에서 약 5로 감소하였다.
도 8에 도시된 바와 같이, 게이트 스택(610)과 콘택(650) 사이의 간격이 45nm인 경우(다이아몬드형), 기생 캐패시턴스는 약 7% 감소하였다. 또한, 게이트 스택(610)과 콘택(650) 사이의 간격이 31nm와 27nm인 경우(정사각형, 삼각형), 기생 캐패시턴스는 약 9% 감소하였다.
또한, 불순물(630)의 농도를 높여, 식각 정지층(620)의 유전율이 대략 실리콘 산화물과 비슷하도록 불순물(640)을 주입하면, 게이트 스택(610)과 콘택(650) 사이의 간격이 45nm인 경우(다이아몬드형), 기생 캐패시턴스는 약 13% 감소하였다. 또한, 게이트 스택(610)과 콘택(650) 사이의 간격이 31nm 또는 27nm인 경우(정사각형, 삼각형), 기생 캐패시턴스는 약 15% 감소하였다.
게이트 스택(610)과 콘택(650) 사이의 간격이 감소할수록 기생 캐패시턴스의 감소율이 커짐을 도 8로부터 알 수 있을 것이다.
상술한 바와 같이, 기생 캐패시턴스가 감소됨에 따라 AC 지연도 함께 감소할 것이다. 본 발명의 실시예들에 따라 제조된 반도체 소자는 AC 지연을 감소시킴으로써 반도체 소자의 성능을 향상시킬 수 있다.
본원에 첨부된 도면들은 오로지 발명의 사상을 명확하게 전달하기 위해 개략적으로 도시한 것이며, 본 발명의 범위가 본 도면들로 한정되지 않는다. 이상에서 설명한 본 발명이 전술한 실시예들에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 본 발명의 제 1 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 순서도이다.
도 2a 내지 2e는 본 발명의 제 1 실시예에 따른 반도체 소자의 제조 방법을 공정 순서에 따라 도시하는 단면도들이다.
도 3은 본 발명의 제 2 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 순서도이다.
도 4a 내지 4c는 본 발명의 제 2 실시예에 따른 반도체 소자의 제조 방법을 공정 순서에 따라 도시하는 단면도들이다.
도 5은 본 발명의 제 3 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 순서도이다.
도 6a 내지 6e는 본 발명의 제 3 실시예에 따른 반도체 소자의 제조 방법을 공정 순서에 따라 도시하는 단면도들이다.
도 7은 본 발명의 제 1 실시예에 따라 제조된 반도체 소자의 기생 캐패시턴스의 감소 정도를 설명하기 위한 그래프이다.
도 8은 본 발명의 제 3 실시예에 따라 제조된 반도체 소자의 기생 캐패시턴스의 감소 정도를 설명하기 위한 그래프이다.
* 도면의 주요부분에 대한 부호의 설명 *
100, 200, 600: 반도체 기판
104a, 104b, 204a, 204b, 604a, 604b: 저도핑 소스/드레인 영역
108a, 108b, 208a, 208b, 608a, 608b: 고도핑 소스/드레인 영역
110, 210, 610: 게이트 스택
112, 212, 612: 게이트 절연층
114, 214, 614: 게이트 전극
116, 216, 616: 캡핑층
122, 124, 224, 618: 스페이서
130, 230, 630: 불순물
222: 절연층
620: 식각 정지층

Claims (10)

  1. 기판 상에 게이트 스택을 형성하는 단계;
    상기 게이트 스택을 덮도록 상기 기판 상에 절연층을 형성하는 단계;
    상기 절연층을 식각하여 상기 게이트 스택의 양 측벽 상에 스페이서를 형성하는 단계; 및
    상기 스페이서의 유전율을 감소시키도록 상기 스페이서에 불순물을 이온 주입하는 단계
    를 포함하는 반도체 소자 제조 방법.
  2. 제 1 에 있어서,
    상기 절연층은 질화물을 포함하고 상기 불순물은 탄소 및 불소 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  3. 제 1 에 있어서,
    상기 불순물은 단량체(monomer) 또는 클러스터 타입(cluster-type)인 것을 특징으로 하는 반도체 소자 제조 방법.
  4. 제 1 에 있어서,
    상기 불순물을 이온 주입하는 단계는, 상기 기판 상에 이온 주입 영역을 노 출시키는 마스크 층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  5. 제 1 에 있어서,
    상기 불순물을 이온 주입하는 단계에서, 상기 불순물의 도즈(dose)는 상기 스페이서 내의 상기 불순물의 농도가 1021 이상 1022 (atoms/cm3)이하가 되도록 선택되는 것을 특징으로 하는 반도체 소자 제조 방법.
  6. 제 1 항에 있어서,
    상기 게이트 스택의 양 측의 상기 기판에 이온 주입하여 소스/드레인 영역을 형성하는 단계;
    상기 기판 상에 식각 정지 질화물 층을 형성하는 단계;
    상기 식각 정지 질화물 층 상에 불순물을 2차 이온 주입하는 단계;
    상기 식각 정지 질화물 층 상에 층간 절연층을 형성하는 단계;
    상기 층간 절연층 및 상기 식각 정지 질화물 층을 식각하여 상기 소스/드레인 영역을 노출시키는 단계; 및
    상기 소스/드레인 영역 상에 콘택을 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  7. 기판 상에 게이트 스택을 형성하는 단계;
    상기 게이트 스택을 덮도록 상기 기판 상에 절연층을 형성하는 단계;
    상기 절연층에 불순물을 이온 주입하는 단계; 및
    상기 절연층을 식각하여 상기 게이트 스택의 양 측면 상에 스페이서를 형성하는 단계
    를 포함하는 반도체 소자 제조 방법.
  8. 제 7 에 있어서,
    상기 불순물을 이온 주입하는 단계에서, 이온 주입 에너지는 투영 범위(projection range)가 상기 절연층의 두께보다 작도록 선택되는 것을 특징으로 하는 반도체 소자 제조 방법.
  9. 제 7 항에 있어서,
    상기 절연층을 식각하기 전에, 상기 절연층을 치밀화하기 위해 상기 기판을 어닐링하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  10. 기판 상에 게이트 스택을 형성하는 단계;
    상기 게이트 스택의 양 측벽 상에 스페이서를 형성하는 단계;
    상기 게이트 스택을 덮도록 상기 게이트 스택 상에 식각 정지층을 형성하는 단계;
    상기 식각 정지층에 불순물을 이온 주입하는 단계;
    상기 식각 정지층 상에 층간 절연층을 형성하는 단계;
    상기 층간 절연층 및 식각 정지층을 식각하여 상기 소스/드레인 영역을 노출시키는 단계; 및
    상기 소스/드레인 영역 상에 콘택을 형성하는 단계
    를 포함하는 반도체 소자 제조 방법.
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