CN102543758A - 一种减少mosfet耦合干扰的侧墙工艺的制备方法 - Google Patents

Abstract

本发明提供了一种减少MOSFET耦合干扰的侧墙工艺的制备方法，该方法包括在半导体衬底上形成栅氧化层、在所述栅氧化层上制备栅极，以及在栅极和半导体衬底上沉积低K介质材料，并且，在沉积过程中进行碳掺杂从而形成含碳材料的低K介质层。本发明提供的制备方法通过在侧墙材料淀积过程中进行碳掺杂，使侧墙材料的介电常数大大降低，从而可以减弱高K厚栅MOSFET源漏的边缘电场通过侧墙的电容耦合影响沟道的效应，有效抑制高K厚栅介质层MOSFET的短沟道效应，提高CMOS器件的性能，且该方法简单方便。

Description

一种减少MOSFET耦合干扰的侧墙工艺的制备方法

技术领域

本发明涉及半导体器件技术领域，尤其涉及一种互补金属氧化物半导体(Complementary Metal Oxide Semiconductor，简称CMOS)器件结构单元及减少MOSFET耦合干扰的侧墙工艺的制备方法。

背景技术

自从第一个晶体管发明以来，经过几十年的飞速发展，晶体管的横向和纵向尺寸都迅速缩小。据国际半导体技术蓝图(ITRS，InternationalTechnology Roadmap for Semiconductors)在2004年的预测，到2018年晶体管的特征尺寸将达到7nm。尺寸的持续缩小使晶体管的性能(速度)不断提高，也使得我们能够在相同面积的芯片上集成更多的器件，集成电路的功能越来越强，同时也降低了单位功能成本。

然而，器件特征尺寸的不断减小也带来了一系列的挑战。当器件的特征尺寸进入到深亚微米以后，器件的短沟道效应(Short Channel Effect，简称SCE)日趋严重，从而使器件的性能退化。短沟道效应(Short ChannelEffect)是CMOS器件沟道长度缩小时常见的现象，它会造成阈值电压漂移、源漏穿通、漏极感应势垒降低(Drain induced barrier lower，简称DIBL)(较高漏压下)等特性，严重时会造成CMOS器件性能失效。

例如，目前常见的非挥发性存储器，采用浮栅型或陷阱电荷俘获型，浮栅型器件的栅极是由浮动栅极(floating gate)和控制栅极(control gate)组成的堆叠栅极，电荷阻挡层置于浮栅和控制栅之间，而隧穿氧化层位于浮栅和器件沟道之间。控制栅极连接字线(word line)，浮栅用于存储电荷，最常见的是采用多晶硅作为浮栅，控制栅极用于控制写入/读取操作。而对于陷阱电荷俘获型器件，以电荷捕获层(charge trapping layer)替代浮动栅极，如SONOS(Silicon-Oxide-Nitride-Oxide-Semiconductor)器件采用氮化硅作为电荷捕获层。

由于非挥发存储器单元浮栅或者电荷捕获层的存在，当非挥发存储器单元被不断地按比例缩小且每两个字线之间的距离变得太靠近时，会产生耦合干扰问题，导致存储器单元器件的阈值电压漂移，这在高阶节点如45nm以下的集成电路产品工艺中将面临的一个重大问题。

SCE可以用Yau提出的电荷共享模型来解释，即当沟道变短时，源衬、漏衬PN结分享沟道耗尽区电荷与沟道总电荷的比例将增大，从而导致栅控能力下降。

根据电荷共享模型推导出的阈值电压漂移公式：

可知：

抑制SCE的常规方法为以下三种(分别调节公式中标出的三个参数)：(1)减小栅极介质层厚度tox；(2)减小沟道掺杂浓度Nb；(3)减小源衬、漏衬PN结的结深Xj。其中，针对tox的调节方案，由于介质层隧穿电流与氧化层厚度成指数关系，栅极介质层厚度不能无限减小，如对于传统SiO2或者SiON介质层，当厚度减小到1nm时，将导致器件完全失效。

在现有技术中，对于高阶的纳米器件，已经引入高介电常数的HfO2、ZrO2、Al2O3或者其组合的高K材料作为栅极介电层，这样可以保持较大厚度情况下达到等效EOT的效果。

然而，上述电荷共享模型未考虑CMOS器件源漏的边缘电场通过其侧墙的电容耦合而影响沟道的效应，在使用的SiO2或者SiON介质层较薄时，这种影响效应还不明显。但当采用高K材料的厚栅介质层时，这种效应将对CMOS器件影响变大，严重时会造成CMOS器件特性衰退。

对于如何减小这种效应，从理论分析可知有两种方法：一是增大侧墙的厚度，二是降低侧墙的介电常数。在这两种方法中，前者不利于集成密度增大；后者是一种有效的办法，可以减小侧墙的耦合电容，从而减弱器件源漏的边缘电场通过侧墙的电容耦合影响沟道的效应。

然而，目前CMOS器件的侧墙材料(例如，非挥发性器件的侧墙材料)尚停留在传统的侧墙工艺，其一般分以下几种：

①、ONO型，即内侧SiO2，中间Si3N4，外侧SiO2

②、NO型，即内侧Si3N4，外侧SiO2

③、ON型，即内侧SiO2，外侧Si3N4

④、全部为SiO2

⑤、全部为Si3N4

即采用SiO2或者Si3N4或者其组合作为侧墙材料，而SiO2的相对介电常数是3.9，Si3N4的相对介电常数更是SiO2的两倍。当非挥发存储器单元被不断地按比例缩小且每两个字线之间的距离变得太靠近时，耦合干扰问题将越来越严重。

因而，如何降低CMOS器件尤其是高K栅介质层器件的侧墙材料的相对介电常数，减少耦合干扰，已成为目前业界亟需解决的关键问题。

发明内容

本发明针对现有技术中的CMOS器件中存在的耦合干扰问题，提出一种新的耦合干扰减少方法，即通过降低CMOS器件的侧墙材料的相对介电常数，减少了耦合干扰，且使CMOS器件的集成度得到了较大的提高。

为实现上述目的，本发明的技术方案如下：

一种减少MOSFET耦合干扰的侧墙工艺的制备方法，所述的侧墙包含于CMOS器件的主体单元中，其包括：半导体衬底、形成于所述半导体衬底上的栅氧化层和形成于所述栅氧化层上的栅极，其中，所述栅极的两侧形成有侧墙；其特征在于，所述的制备方法包括如下步骤：

步骤1：在半导体衬底上形成栅氧化层；

步骤2：在所述栅氧化层上制备栅极；

步骤3：在栅极和半导体衬底上沉积低K介质材料，沉积过程中进行碳掺杂从而形成含碳材料的低K介质层。

根据本发明的构想，所述侧墙单元的低K介质层由SiO2、Si3N4或者其组合材料构成，且在SiO2或者Si3N4中掺入碳材料。

根据本发明的构想，所述侧墙单元的低K介质层的相对介电常数为1.8～3.5。

根据本发明的构想，所述步骤3具体包括如下步骤：

步骤31：在栅极和半导体衬底上沉积并形成具有微孔结构的掺碳低K介质层内层，采用自对准刻蚀工艺使所述内层形成第一侧墙层；

步骤32：在第一侧墙层上沉积由SiO2、Si3N4或者其组合材料构成的外层，采用自对准刻蚀工艺使所述外层形成第二侧墙层。

根据本发明的构想，所述内层由SiO2或者Si3N4或者其组合材料构成，且在SiO2或者Si3N4中掺入碳材料。

根据本发明的构想，所述内层由为无定形碳材料构成。

根据本发明的构想，所述步骤31中所形成侧墙内层的顶端低于所述步骤32中所形成侧墙外层的顶端。

根据本发明的构想，所述低K介质层的外层由SiO2或者Si3N4或者其组合材料构成。

根据本发明的构想，所述侧墙单元的低K介质层的外层由SiO2、Si3N4或者其组合材料构成，且在SiO2或者Si3N4中掺入碳材料。

根据本发明的构想，所述栅氧化层的材料为HfO2、ZrO2、Al2O3中的任一种或其组合。

根据本发明的构想，所述主体单元为浮栅型非挥发性存储器单元结构；其中，所述的栅极从下往上包括隧穿氧化层、浮动栅极层、电荷阻挡层和控制栅极层。

根据本发明的构想，所述主体单元为陷阱电荷俘获型非挥发性存储器单元结构；其中，所述栅极从下往上包括隧穿氧化层、电荷捕捉层、电荷阻挡层和控制栅极层。

根据本发明的构想，所述的栅氧化层单元为高K厚栅介质层。

为实现上述目的，本发明又一技术方案如下：

本发明提供的制备方法通过在侧墙材料淀积过程中进行碳掺杂，使侧墙材料的介电常数大大降低，从而可以减弱高K厚栅MOSFET源漏的边缘电场通过侧墙的电容耦合影响沟道的效应，有效抑制高K厚栅介质层MOSFET的短沟道效应，提高CMOS器件的性能，该方法简单方便。

尤其值得一提的是，当本发明应用于制备CMOS器件一种的非挥发性存储器单元结构时，其与现有非挥发存储器相比，减少了非挥发存储器的耦合干扰问题，省去了耦合干扰减少操作(Interfering Reduction Operation，简称IRO)的相关附加电路，有效简化了存储器电路的设计，提高了非挥发存储器的集成度和存储器读写速率。

附图说明

图1为本发明CMOS器件结构的一个优选实施例的示意图；

图2为本发明减少MOSFET耦合干扰的侧墙工艺制备方法的一个优选实施例的流程示意图；

图3为本发明非挥发性存储器单元结构的一个优选实施例的示意图。

具体实施方式

体现本发明特征与优点的一些典型实施例将在后段的说明中详细叙述。应理解的是本发明能够在不同的示例上具有各种的变化，其皆不脱离本发明的范围，且其中的说明及图示在本质上当作说明之用，而非用以限制本发明。

上述及其它技术特征和有益效果，下面将结合优选实施例及附图1至图3对本发明进行详细说明。

请参阅图1，图1为本发明CMOS器件主体单元的一种较优实施例的结构示意图。在本实施例中，CMOS器件的主体单元包括半导体衬底100、形成于半导体衬底100上的栅氧化层单元101、形成于栅氧化层单元101上的栅极102、栅极102的两侧形成的侧墙单元103以及形成于栅极102两侧的半导体衬底100内的源漏区104/105。其中，栅氧化层101为高K厚栅介质层，侧墙单元103为包含碳材料且具有较低介电常数的低K介质层。

本发明实施例中的侧墙单元103为低K介质层，可以减弱高K厚栅CMOS器件源漏边缘电场通过侧墙单元103的电容耦合影响沟道的效应，有效抑制高K厚栅介质CMOS器件的短沟道效应，提高CMOS器件的性能。

在本发明的优选实施例中，侧墙单元103的低K介质层所选用的材料可以为SiO2或者Si3N4，也可以为SiO2和Si3N4的组合，并通过在其中掺入碳形成。该低K介质层的相对介电常数可以达到1.8～3.5。举例来说，当侧墙单元103的材料为SiO2时，掺碳后形成的低K介质层的相对介电常数可以达到2.7以下。另外，在通常情况下，栅氧化层101的材料可以为HfO2、ZrO2、Al2O3中的任一种或其组合。

需要说明的是，本发明实施例提供的CMOS器件结构，其栅氧化层可以为高K厚栅介质层，也可以不是高K厚栅介质层，但从其最终效果来看，本发明使用在具有高K厚栅介质层的情况下较优。

本发明的减少MOSFET耦合干扰的低K侧墙工艺的制备方法即如图2所示，该制备方法包括如下步骤：

步骤1：在半导体衬底上形成栅氧化层；

步骤2：在该栅氧化层上制备栅极；

步骤3：在栅极和半导体衬底上沉积低K介质材料，沉积过程中进行碳掺杂从而形成含碳材料的低K介质层。

步骤一和步骤二中制备栅氧化层和栅极的工艺可以采用现有技术中的制备工艺来完成，以图3所示的CMOS器件另一种主体单元结构，即非挥发性存储器单元为例，可以知道，非挥发性存储器单元可以为浮栅型或陷阱电荷俘获型，其与一般MOS器件所不同的仅仅是栅极为多层结构。以浮栅型非挥发性存储器单元为例，在半导体衬底6上，依次沉积有隧穿氧化层5、浮动栅极层4、电荷阻挡层3和控制栅极层2。上述多层结构栅极，通过刻蚀多余部分而形成。而对于陷阱电荷俘获型非挥发性存储器单元，在半导体硅片上沉积隧穿氧化层5、电荷捕捉层4、电荷阻挡层3和控制栅极层2并刻蚀多余部分而形成多层结构栅极。因此，本发明减少MOSFET耦合干扰的侧墙工艺的制备方法应用于一般MOS器件和非挥发性存储器单元的所形成的侧墙结构和效果是相同的，在此仅以一般MOS器件为例对本发明的制备方法进行说明。

下面通过三个实施例对本发明步骤3中的在栅极和半导体衬底上沉积低K介质材料，且沉积过程中进行碳掺杂从而形成含碳材料的低K介质层的工艺步骤进行详细说明。

实施例一

常规的MOSFET侧墙是沉积SiO2和Si3N4或者两者的组合，而本发明的侧墙工艺为：本发明可以在栅极和半导体硅板上的沉积一SiO2层，并且，在沉积过程中对SiO2层进行碳掺杂，形成具有较低介电常数的SiO2层，刻蚀除去多余低介电常数的SiO2层，从而形成如图1所示的低k栅极侧墙103或图3中所示的低k栅极侧墙1。本发明的另一种实施方式，在栅极和半导体硅板上的沉积一SiO2和Si3N4层，沉积过程中对SiO2和Si3N4层进行碳掺杂，从而形成具有较低介电常数的SiO2和Si3N4层，刻蚀除去多余低介电常数的SiO2和Si3N4层，从而形成如图1所示的栅极侧墙103或图3中所示的栅极侧墙1。在本发明的另一种实施方式中，还可以使形成的侧墙由掺碳后的Si3N4材料构成。

进行碳掺杂的制备工艺，可以采用任何一种传统的制备SiO2、Si3N4或SiO2+Si3N4侧墙工艺中加入碳成分的工艺。其中，碳的摩尔比值为1％～50％。在本发明的实施例中，优选的工艺制备方法为四甲基硅烷和二氧化碳气体反应生成含碳的SiO2，四甲基硅烷和氨气反应生成含碳的Si3N4，以及通过调整四甲基硅烷和二氧化碳或者氨气的反应比例来调整碳在SiO2或者Si3N4中的比例，从而使SiO2和Si3N4或者两者组合的侧墙结构中引入大量碳成分，以使侧墙材料的k值降低到3.0以下，形成如图1所示的低k栅极侧墙103或图3中所示的低k栅极侧墙1。

实施例二

步骤3可以具体包括如下步骤：

步骤31：在栅极和半导体衬底上沉积并形成具有微孔结构的掺碳低K介质层内层，采用自对准刻蚀工艺使所述内层形成第一侧墙层；

步骤32：在第一侧墙层上沉积由SiO2、Si3N4或者其组合材料构成的外层，采用自对准刻蚀工艺使所述外层形成第二侧墙层。

从上述步骤31和步骤32可知，减少MOSFET耦合干扰的低K侧墙采用内外两层侧墙，即采用超低介电常数(ULK)的具有微孔结构的掺碳二氧化硅(Carbon Doped Oxide，简称CDO)作为侧墙内层(例如，k为2.5)；并且，为了使侧墙达到一定的物理强度并使得后续工艺薄膜不会影响到侧墙性能，以及为了不会导致后续金属电迁移问题，需要在侧墙内层的外面再形成一层比较致密的介质层。在本发明的一些优选实施方式中，可以再用常规SiO2或Si3N4或其组合，或者掺碳后的SiO2或Si3N4或其组合作为侧墙外层，从而降低总体介电常数(2.5＜k＜3.0)。

具体的步骤31可以为：

步骤311a：在栅极和半导体衬底上沉积包含成孔剂的掺碳低K介质薄膜；

步骤312a：用紫外线烘烤以去除掺碳低K介质薄膜的成孔剂，并形成具有微孔结构的掺碳低K介质层；

步骤313a：采用自对准刻蚀工艺形成ULK内层侧墙。

其中，在采用自对准刻蚀工艺形成ULK内层侧墙的过程中，由于ULK对SiO2和栅极材料的刻蚀选择比较高，可以使ULK内层侧墙的顶端离开外层侧墙顶端一段距离，通常情况下为栅极高度的1/10～1/2。这样做的好处是，一方面可以使后续进行的工艺，不会影响到栅极和SiO2薄层的形貌，即外层侧墙能够完全包容住ULK内层侧墙，另一方面，不会导致后续金属电迁移问题。

在另一个本发明采用内外两层侧墙的实施方式中，内层为无定形碳(Amorphous Carbon，简称AC)，AC的k值为2.5～3.0，为了使侧墙达到一定的物理强度并使得后续工艺薄膜不会影响到侧墙性能，以及为了不会导致后续金属迁移问题，需要在外层再形成比较致密的介质层，因此再用常规SiO2、Si3N4或其组合，或者掺碳后的SiO2、Si3N4或其组合作为外层侧墙，从而降低总体介电常数(2.5＜k＜3.0)。

也就是说，具体的步骤31可以为：

步骤311b：在栅极和半导体衬底上沉积无定形碳薄膜；

步骤312b：采用自对准刻蚀工艺形成无定形碳内层侧墙。

其中，与上述自对准刻蚀工艺形成ULK内层侧墙的实施方式相同，在自对准刻蚀形成内层AC侧墙的工艺过程中，由于AC对SiO2和栅极材料的刻蚀选择比较高，可以使得AC侧墙的顶端离开外层侧墙顶端一段距离，通常情况下为栅极高度的1/10～1/2。这样做的好处是，除了上述的保持栅极形貌和防止后续金属电迁移问题外，还可以使后续步骤中的灰化(Ashing)工艺不会影响到AC内层侧墙。

上述的步骤32为在内层侧墙的外面再形成一层比较致密的介质层，具体的步骤32可以为：

步骤321：在内层侧墙的外面沉积常规SiO2、Si3N4或其组合，或者掺碳后的SiO2、Si3N4薄膜；

步骤322：采用自对准刻蚀工艺形成外层侧墙。

综上所述，本发明提供了提供一种减少MOSFET耦合干扰的侧墙工艺的制备方法，该方法通过在侧墙材料淀积过程中进行碳掺杂，使所述侧墙材料的介电常数大大降低，从而可以减弱高K厚栅CMOSFET源漏的边缘电场通过侧墙的电容耦合影响沟道的效应，有效抑制高K厚栅介质层CMOSFET的短沟道效应，提高CMOS器件的性能，且该方法简单方便。

尤其值得一提的是，当本发明应用于制备CMOS器件一种的非挥发性存储器单元结构时，针对非挥发存储器的耦合干扰问题，在淀积侧墙材料层的过程中，同时进行碳掺杂，其与现有非挥发存储器相比，大大降低侧墙材料的介电常数，如SiO2通过碳掺杂后，相对介电常数可以降到2.7以下。并且由于本发明解决了非挥发存储器的耦合干扰问题，可以省去IRO的相关附加电路，从而有效简化了存储器电路的设计，提高了非挥发存储器的集成度和存储器读写速率。

以上所述的仅为本发明的优选实施例，所述实施例并非用以限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明的保护范围内。

Claims (13)

1.一种减少MOSFET耦合干扰的侧墙工艺的制备方法，所述的侧墙包含于CMOS器件的主体单元中，其包括：半导体衬底、形成于所述半导体衬底上的栅氧化层和形成于所述栅氧化层上的栅极，其中，所述栅极的两侧形成有侧墙；其特征在于，所述的制备方法包括如下步骤：

步骤1：在半导体衬底上形成栅氧化层；

步骤2：在所述栅氧化层上制备栅极；

步骤3：在栅极和半导体衬底上沉积低K介质材料，沉积过程中进行碳掺杂从而形成含碳材料的低K介质层。

2.根据权利要求1所述的制备方法，其特征在于，所述侧墙单元的低K介质层由SiO2、Si3N4或者其组合材料构成，且在SiO2或者Si3N4中掺入碳材料。

3.根据权利要求1所述的制备方法，其特征在于，所述侧墙单元的低K介质层的相对介电常数为1.8～3.5。

4.根据权利要求1所述的制备方法，其特征在于，所述步骤3具体包括如下步骤：

步骤31：在栅极和半导体衬底上沉积并形成具有微孔结构的掺碳低K介质层内层，采用自对准刻蚀工艺使所述内层形成第一侧墙层；

步骤32：在第一侧墙层上沉积由SiO2、Si3N4或者其组合材料构成的外层，采用自对准刻蚀工艺使所述外层形成第二侧墙层。

5.根据权利要求4所述的制备方法，其特征在于，所述内层由SiO2或者Si3N4或者其组合材料构成，且在SiO2或者Si3N4中掺入碳材料。

6.根据权利要求4所述的减少MOSFET耦合干扰的侧墙工艺的制备方法，其特征在于，所述内层由为无定形碳材料构成。

7.根据权利要求4所述的制备方法，其特征在于，所述步骤31中所形成侧墙内层的顶端低于所述步骤32中所形成侧墙外层的顶端。

8.根据权利要求4所述的制备方法，其特征在于，所述低K介质层的外层由SiO2或者Si3N4或者其组合材料构成。

9.根据权利要求4所述的制备方法，其特征在于，所述侧墙单元的低K介质层的外层由SiO2、Si3N4或者其组合材料构成，且在SiO2或者Si3N4中掺入碳材料。

10.根据权利要求1所述的制备方法，其特征在于，所述栅氧化层的材料为HfO2、ZrO2、Al2O3中的任一种或其组合。

11.根据权利要求1所述的制备方法，其特征在于，所述主体单元为浮栅型非挥发性存储器单元结构；其中，所述的栅极从下往上包括隧穿氧化层、浮动栅极层、电荷阻挡层和控制栅极层。

12.根据权利要求1所述的制备方法，其特征在于，所述主体单元为陷阱电荷俘获型非挥发性存储器单元结构；其中，所述栅极从下往上包括隧穿氧化层、电荷捕捉层、电荷阻挡层和控制栅极层。

13.根据权利要求1所述的制备方法，其特征在于，所述的栅氧化层单元为高K厚栅介质层。

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