CN105140127A - 具有突变隧穿结的pnin/npip型utb-soi tfet及制备方法 - Google Patents
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- 238000002360 preparation method Methods 0.000 title claims abstract description 29
- 238000000034 method Methods 0.000 claims abstract description 62
- 239000000758 substrate Substances 0.000 claims abstract description 62
- 238000001259 photo etching Methods 0.000 claims abstract description 36
- 229910052751 metal Inorganic materials 0.000 claims abstract description 31
- 239000002184 metal Substances 0.000 claims abstract description 31
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 27
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 27
- 239000010703 silicon Substances 0.000 claims abstract description 27
- 238000005468 ion implantation Methods 0.000 claims abstract description 22
- 238000005516 engineering process Methods 0.000 claims abstract description 21
- 238000000151 deposition Methods 0.000 claims abstract description 18
- 238000002955 isolation Methods 0.000 claims abstract description 17
- 238000011065 in-situ storage Methods 0.000 claims abstract description 13
- 239000003292 glue Substances 0.000 claims abstract description 11
- 239000002210 silicon-based material Substances 0.000 claims abstract description 11
- 239000010410 layer Substances 0.000 claims description 112
- 230000008859 change Effects 0.000 claims description 34
- 230000008569 process Effects 0.000 claims description 33
- 101000603420 Homo sapiens Nuclear pore complex-interacting protein family member A1 Proteins 0.000 claims description 30
- UWSDONTXWQOZFN-UHFFFAOYSA-N N-nitrosopiperidine Chemical compound O=NN1CCCCC1 UWSDONTXWQOZFN-UHFFFAOYSA-N 0.000 claims description 30
- 102100038845 Nuclear pore complex-interacting protein family member A1 Human genes 0.000 claims description 30
- 239000000463 material Substances 0.000 claims description 24
- 239000011241 protective layer Substances 0.000 claims description 22
- 238000005530 etching Methods 0.000 claims description 15
- 238000005229 chemical vapour deposition Methods 0.000 claims description 13
- 239000012535 impurity Substances 0.000 claims description 11
- 230000015572 biosynthetic process Effects 0.000 claims description 9
- 239000002019 doping agent Substances 0.000 claims description 9
- 229910052735 hafnium Inorganic materials 0.000 claims description 9
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 claims description 9
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 claims description 9
- GNFTZDOKVXKIBK-UHFFFAOYSA-N 3-(2-methoxyethoxy)benzohydrazide Chemical compound COCCOC1=CC=CC(C(=O)NN)=C1 GNFTZDOKVXKIBK-UHFFFAOYSA-N 0.000 claims description 7
- 230000008021 deposition Effects 0.000 claims description 7
- 229940090044 injection Drugs 0.000 claims description 7
- 238000002347 injection Methods 0.000 claims description 7
- 239000007924 injection Substances 0.000 claims description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 5
- 229920005591 polysilicon Polymers 0.000 claims description 4
- FGUUSXIOTUKUDN-IBGZPJMESA-N C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 Chemical compound C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 FGUUSXIOTUKUDN-IBGZPJMESA-N 0.000 claims description 3
- 238000000137 annealing Methods 0.000 claims description 3
- 229920002120 photoresistant polymer Polymers 0.000 claims description 3
- 230000005641 tunneling Effects 0.000 claims description 3
- 230000005669 field effect Effects 0.000 claims description 2
- 238000001312 dry etching Methods 0.000 abstract description 6
- 150000002500 ions Chemical class 0.000 abstract description 4
- 230000003247 decreasing effect Effects 0.000 abstract 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 38
- 239000000377 silicon dioxide Substances 0.000 description 18
- 235000012239 silicon dioxide Nutrition 0.000 description 17
- 229910004298 SiO 2 Inorganic materials 0.000 description 15
- 229910052581 Si3N4 Inorganic materials 0.000 description 14
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 14
- 230000004888 barrier function Effects 0.000 description 8
- 230000000694 effects Effects 0.000 description 8
- 239000007789 gas Substances 0.000 description 8
- 230000008901 benefit Effects 0.000 description 4
- 229910004129 HfSiO Inorganic materials 0.000 description 3
- 230000004913 activation Effects 0.000 description 3
- 238000005240 physical vapour deposition Methods 0.000 description 3
- 238000001556 precipitation Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 2
- 230000006698 induction Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910003855 HfAlO Inorganic materials 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 238000005275 alloying Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000005265 energy consumption Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 238000001451 molecular beam epitaxy Methods 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 238000000038 ultrahigh vacuum chemical vapour deposition Methods 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- Engineering & Computer Science (AREA)
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- Ceramic Engineering (AREA)
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- General Physics & Mathematics (AREA)
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- Manufacturing & Machinery (AREA)
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Abstract
本发明涉及一种具有突变隧穿结的PNIN/NPIP型UTB-SOI？TFET及制备方法，该制备方法包括步骤：选取UTB-SOI衬底；在衬底上形成浅沟槽隔离；在衬底上采用带胶离子注入工艺形成漏区；在衬底上采用干法刻蚀工艺形成源区沟槽；采用倾斜离子注入工艺向源区沟槽的侧壁注入离子形成薄层掺杂区；在源区沟槽内淀积本征硅材料，并同时进行原位掺杂形成源区；在衬底的顶层硅表面形成栅介质层和前栅极层，采用干法刻蚀工艺形成前栅；光刻引线窗口，淀积金属，光刻引线，形成源区、漏区、前栅金属引线，以形成最终的PNIN/NPIP型UTB-SOI？TFET。本发明所提供的具有突变隧穿结的PNIN/NPIP型UTB-SOI？TFET可有效提高TFET器件的驱动电流以及降低亚阈斜率，同时保持低的泄漏电流。
Description
技术领域
本发明属于半导体集成电路技术领域，尤其涉及一种具有突变隧穿结的PNIN/NPIP型UTB-SOITFET及制备方法。
背景技术
集成电路(IntegratedCircuit,简称IC)技术遵循“Moore定律”的发展进入了纳米尺度，来自短沟道效应、寄生效应以及量子隧穿等问题的挑战使得传统的微电子器件技术越来越难以满足IC技术持续发展的要求，特别是日益严重的功耗问题，已经成为延续“Moore定律”的最大瓶颈。
隧穿场效应晶体管(TunnelingFieldEffectTransistor,简称TFET)采用带带隧穿物理机制，使其亚阈摆幅突破传统MOSFET亚阈摆幅极限值KT/q的限制，在低功耗领域具有广阔的应用前景。但是，目前大多数TFET器件是由栅控PIN二极管构成，通过栅电压调节本征区(Intrinsic,简称I区)表面载流子面密度及其相应的能带结构，控制载流子隧穿几率，实现器件工作状态的改变。由于半导体材料带带隧穿几率低，其驱动电流较MOSFET低几个数量级。另外，TFET器件的亚阈值斜率相对于理论值退化，仍需继续减小。
发明内容
为了克服现有硅基TFET器件驱动电流小以及亚阈值斜率相对于理论值退化的问题，本发明提出一种具有突变隧穿结的PNIN/NPIP型UTB-SOITFET及制备方法，可有效提高TFET器件的驱动电流以及降低亚阈斜率，同时保持低的泄漏电流。
本发明提出的一种具有突变隧穿结的PNIN/NPIP型UTB-SOITFET，其结构如图3所示。该TFET器件与传统TFET器件结构的主要区别是在其P区和I区(I区和N区)之间有一高掺杂的N型(P型)薄层。
具体地，本发明实施例提出的一种具有突变隧穿结的PNIN/NPIP型UTB-SOITFET的制备方法，包括步骤：
步骤a、选取UTB-SOI衬底；
步骤b、在所述UTB-SOI衬底上形成浅沟槽隔离；
步骤c、在所述UTB-SOT衬底上的指定位置处光刻形成漏区图形，采用带胶离子注入工艺形成漏区；
步骤d、在所述UTB-SOI衬底上异于所述指定位置处采用干法刻蚀工艺形成源区沟槽；
步骤e、采用倾斜离子注入工艺向所述源区沟槽靠近所述漏区的侧壁注入离子，形成薄层掺杂区，且所述薄层掺杂区的掺杂类型异于所述源区的掺杂类型；
步骤f、在所述源区沟槽内淀积本征硅材料，并同时进行原位掺杂形成源区；所述源区的掺杂浓度高于所述漏区的掺杂浓度；
步骤g、在所述UTB-SOI衬底的顶层硅表面形成栅介质层和前栅极层，采用干法刻蚀工艺形成前栅；
步骤h、光刻引线窗口，淀积金属，光刻引线，形成源区、漏区、前栅金属引线，以形成所述具有突变隧穿结的PNIN/NPIP型UTB-SOITFET。
此外，本发明又一实施例提出的一种具有突变隧穿结的PNIN/NPIP型UTB-SOITFET，由上述实施例的具有突变隧穿结的PNIN/NPIP型UTB-SOITFET的制备方法制得。
本发明在漏区通过带胶离子注入工艺制备，有助于形成缓变掺杂浓度梯度的本征区/漏区结，可有效抑制TFET器件中的双极效应；N型/P型薄层通过刻蚀源区沟槽并利用倾斜离子注入工艺制备，有助于获得较薄的N型/P型薄层，可有效降低工艺难度；源区通过在刻蚀的源区沟槽内选择性外延淀积填充的工艺制备，能够精确限定的隧穿结面积，同时采用原位掺杂，有助于形成陡峭掺杂浓度梯度的隧穿结和掺杂均匀的源区，可有效的提高器件驱动电流及降低亚阈斜率；
由上可知，本发明实施例制备的具有突变隧穿结的PNIN/NPIP型UTB-SOITFET，其漏区通过带胶离子注入工艺制备，该工艺有助于形成缓变掺杂浓度梯度的本征区/漏区结，可有效抑制TFET器件中的双极效应；其N型/P型薄层通过刻蚀源区沟槽并利用倾斜离子注入工艺制备，有助于获得较薄的N型/P型薄层，可有效降低工艺难度；其源区通过在刻蚀的源区沟槽内选择性外延淀积填充的工艺制备，该工艺能够提供精确限定的隧穿结面积，同时采用原位掺杂，有助于形成具有陡峭掺杂浓度梯度的隧穿结和掺杂均匀的源区，可有效的提高器件驱动电流以及降低亚阈斜率。另外，本发明制备的具有突变隧穿结的PNIN/NPIP型UTB-SOITFET采用UTB-SOI衬底、双栅结构，高K栅介质层、限定的源区和漏区掺杂等方法，可进一步提高器件的性能，有望在低功耗领域得到采用，有较高的实用价值。
通过以下参考附图的详细说明，本发明的其它方面和特征变得明显。但是应当知道，该附图仅仅为解释的目的设计，而不是作为本发明的范围的限定，这是因为其应当参考附加的权利要求。还应当知道，除非另外指出，不必要依比例绘制附图，它们仅仅力图概念地说明此处描述的结构和流程。
附图说明
下面将结合附图，对本发明的具体实施方式进行详细的说明。
图1为本发明实施例的一种具有突变隧穿结的PNIN/NPIP型UTB-SOITFET的制备方法流程图；
图2a-图2i为本发明实施例的一种具有突变隧穿结的PNIN/NPIP型UTB-SOITFET的制备方法示意图；以及
图3为本发明实施例的一种具有突变隧穿结的PNIN/NPIP型UTB-SOITFET的结构示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
实施例一
请参见图1，图1为本发明实施例的一种具有突变隧穿结的PNIN/NPIP型UTB-SOITFET的制备方法流程图，该制备方法包括如下步骤：
(a)选取超薄体绝缘层上硅(Ultra-Thin-Body-Silicon-On-Insulator,简称UTB-SOI)衬底；
(b)在UTB-SOI衬底上形成浅沟槽隔离；
(c)在UTB-SOT衬底上的指定位置处光刻形成漏区图形，采用带胶离子注入工艺形成漏区；
(d)在UTB-SOI衬底上异于该指定位置处采用干法刻蚀工艺形成源区沟槽；
(e)采用倾斜离子注入工艺向源区沟槽靠近漏区的侧壁注入离子，形成薄层掺杂区，且薄层掺杂区的掺杂类型异于源区的掺杂类型；
(f)在源区沟槽内淀积本征硅材料，并同时进行原位掺杂形成源区；源区的掺杂浓度高于漏区的掺杂浓度；
(g)在UTB-SOI衬底的顶层硅表面形成栅介质层和前栅极层，采用干法刻蚀工艺形成前栅；
(i)光刻引线窗口，淀积金属，光刻引线，形成源区、漏区、前栅金属引线，以形成具有突变隧穿结的PNIN/NPIP型UTB-SOITFET。
优选地，在步骤(g)之后，还包括步骤(x)：在UTB-SOI衬底的底层硅表面形成背栅极层，刻蚀形成背栅。其中，可以选择采用在超薄体全耗尽型绝缘层上硅(Ultra-Thin-BodySilicon-On-Insulator,简称UTB-SOI)衬底底层硅上淀积背栅极层，光刻和刻蚀形成背栅。相应地，步骤(i)包括：光刻引线窗口，淀积金属，光刻引线，形成源区、漏区、前栅、背栅金属引线，以形成具有突变隧穿结的PNIN/NPIP型UTB-SOITFET。对于步骤（x），具体可以包括如下步骤：（x1）在UTB-SOI衬底背面淀积金属；（x2）光刻并去除背面部分金属，形成背栅。
其中，对于步骤(a)，采用UTB-SOI衬底的原因在于，UTB-SOI衬底形成的半导体器件具有功耗低、速度高、集成密度高、抗干扰能力强、抗辐照能力强、工艺简单，并能彻底消除体Si器件的寄生闩锁效应等优点，可为TFET器件在低功耗领域的应用提供了有利的条件；该UTB-SOI衬底的底层硅厚度可选10-20nm，该厚度有效提高前栅与背栅对TFET器件隧穿结处势垒宽度的控制能力，进而提高TFET器件的驱动电流，亚阈值摆幅等电学特性。所以优选采用UTB-SOI作为具有突变隧穿结的PNIN/NPIP型UTB-SOITFET的衬底。该UTB-SOI衬底的晶向可以是（100）或者（110）或者（111），此处不做任何限制，另外，该UTB-SOI衬底的掺杂类型可以为N型，也可以是为P型，掺杂浓度例如为1014～1017cm-3，顶层Si的厚度例如为10～20nm。UTB-SOI衬底包括顶层硅101、氧化物埋层102例如二氧化硅层埋层，以及底层硅103。
对于步骤(b)，刻蚀UTB-SOI衬底形成浅槽隔离，可以包括如下步骤：
(b1)在UTB-SOI衬底表面形成第一保护层。
具体地，第一保护层包括第一二氧化硅(SiO2)层和第一氮化硅（Si3N4）层；则第一保护层的形成包括：在UTB-SOI衬底表面生长二氧化硅(SiO2)以形成第一二氧化硅(SiO2)层；在第一二氧化硅(SiO2)层表面生长氮化硅（Si3N4）以形成第一氮化硅（Si3N4）层。这样做的好处在于，利用二氧化硅(SiO2)的疏松特性，将氮化硅（Si3N4）的应力隔离，使其不能传导进顶层Si，保证了顶层Si性能的稳定；基于氮化硅（Si3N4）与Si在干法刻蚀时的高选择比，利用氮化硅（Si3N4）作为干法刻蚀的掩蔽膜，易于工艺实现。当然，可以理解的是，保护层的层数以及保护层的材料此处不做限制，只要能够形成保护层即可。
(b2)利用光刻工艺在第一保护层上形成第一隔离区图形。
(b3)利用干法刻蚀工艺在第一隔离区图形的指定位置处刻蚀第一保护层及UTB-SOI衬底以形成浅沟槽隔离槽。
(b4)淀积二氧化硅(SiO2)材料填充浅槽隔离槽,形成浅沟槽隔离。其中，该浅沟槽隔离是由浅槽隔离(shallowtrenchisolation,简称STI)工艺技术实现的沟槽隔离。
对于步骤(c)，具体可以包括如下步骤：
(c1)利用光刻工艺在UTB-SOI衬底上的指定位置光刻形成漏区图形；
(c2)利用带胶离子注入的方法对指定位置处注入杂质以形成漏区；
(c3)去除光刻胶。
其中，对于步骤（d），具体可以包括如下步骤：
(d1)在UTB-SOI衬底表面形成第二保护层。
具体地，第二保护层包括二氧化硅(SiO2)层和氮化硅（Si3N4）层；则第二保护层的形成包括：在UTB-SOI衬底表面生成二氧化硅(SiO2)以形成二氧化硅(SiO2)层；在二氧化硅(SiO2)层表面生成氮化硅（Si3N4）以形成氮化硅（Si3N4）层。这样做的好处类似于第一保护层的作用，此处不再赘述。
(d2)利用光刻工艺在第二保护层上形成第二隔离区图形。
(d3)利用干法刻蚀工艺在第二隔离区图形的位置处刻蚀第二保护层及UTB-SOI衬底的顶层硅以形成源区沟槽。
具体地，源区沟槽的深度大于第二保护层厚度且小于第二保护层与UTB-SOI衬底顶层硅厚度之和，这样可实现隧穿结陡峭的掺杂浓度梯度和可控的隧穿结面积。
其中，对于步骤（e），
(e1)用倾斜离子注入工艺向源区沟槽靠近漏区的侧壁倾斜注入离子，在靠近源区沟槽的顶层硅内形成薄层掺杂区。薄层掺杂区可以为横向厚度3-5nm的掺杂区。
(e2)利用退火工艺激活漏区及薄层掺杂区中的杂质。
这样有助于获得较薄的N型/P型薄层，并且可有效降低工艺难度。
其中，对于步骤（f），包括：
(f1)对源区沟槽进行平整化处理；
(f2)在源区沟槽内在选择性外延生长本征硅材料，同时通入掺杂气体对硅材料进行原位掺杂,以形成掺杂浓度高于漏区的源区。
具体地，利用选择性单晶硅外延生长方法进行选择性外延生长，使其完全填充沟槽，同时通入掺杂气体对源区进行原位掺杂，并实现掺杂元素的原位激活，形成高掺杂源区。这样在形成源区时可以形成杂质分布均匀、且高掺杂浓度的源区，便于与薄层掺杂区形成陡峭的PN结，以利于隧穿几率的提高。
对于步骤(g)，具体可以包括如下步骤：
（g1）利用化学气相淀积的方法在衬底表面淀积高K材料层，作为器件的栅介质层。栅介质层材料可以选用铪基材料(为高介电常数材料中的一类)，如HfO2、HfSiO、HfSiON、HfTaO、HfTiO或HfZrO中的一种或其组合，也可以选用其他高介电常数材料，如Al2O3、La2O3、ZrO2或LaAlO中的一种或其组合，或者选用其他高介电常数材料与铪基材料的组合；
（g2）利用化学气相淀积的方法在栅介质层表面淀积多晶硅栅材料，该多晶硅材料优选重掺杂的多晶硅。
（g3）利用干法刻蚀工艺去除表面部分多晶硅和高K栅介质层，形成前栅。
其中，对于步骤（h），具体可以包括如下步骤：
（h1）在UTB-SOI衬底表面及背面生成二氧化硅；
（h2）在源区、漏区、前栅区上光刻引线孔；
（h3）淀积金属，光刻引线，形成源区金属引线、漏区金属引线、前栅区金属引线、金属引线。
本发明实施例制备的具有突变隧穿结的PNIN/NPIP型UTB-SOITFET，其漏区通过带胶离子注入工艺制备，该工艺有助于形成缓变掺杂浓度梯度的本征区/漏区结，可有效抑制TFET器件中的双极效应；其薄层掺杂区通过刻蚀源区沟槽并利用倾斜离子注入工艺制备，有助于获得较薄的薄层，可有效降低工艺难度；其源区通过在刻蚀的源区沟槽内选择性外延淀积填充的工艺制备，该工艺能够提供精确限定的隧穿结面积，同时采用原位掺杂，有助于形成具有陡峭掺杂浓度梯度的隧穿结和掺杂均匀的源区，可有效的提高器件驱动电流以及降低亚阈斜率。另外，本发明制备的具有突变隧穿结的PNIN/NPIP型UTB-SOITFET采用UTB-SOI衬底、双栅结构，高K栅介质层、限定的源区和漏区掺杂等方法，可进一步提高器件的性能，有望在低功耗领域得到采用，有较高的实用价值。
另外，本发明所涉及的诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。
实施例二
请参见图2a-2i，图2a-图2i为本发明实施例的一种具有突变隧穿结的PNIN/NPIP型UTB-SOITFET的制备方法示意图，以制备沟道长度45nm的具有突变隧穿结的PNIN型UTB-SOITFET为例进行详细说明，具体步骤如下：
1、选取UTB-SOI衬底
如图2a，该UTB-SOI衬底101的晶向可以是（100）或者（110）或者（111），此处不做任何限制，另外，该UTB-SOI衬底101的掺杂类型可以为N型，也可以是为P型，掺杂浓度例如为1014～1017cm-3，顶层Si的厚度例如为10～20nm。
2、浅沟槽隔离形成，如图2b所示。
2.1在UTB-SOI衬底上形成第一保护层。
首先利用化学气相沉积(Chemicalvapordeposition，简称CVD)的方法，在UTB-SOI衬底101上连续生长两层材料，第一层可以是厚度在2～5nm的二氧化硅(SiO2)层，第二层可以是厚度在10～30nm的氮化硅（Si3N4）层。
2.2光刻浅槽隔离区
通过光刻工艺在上述保护层上形成隔离区。采用湿法刻蚀工艺刻蚀该氮化硅（Si3N4）层，形成隔离区图形，再采用干法刻蚀，形成例如深8～16nm的隔离槽；
2.3填充浅槽隔离区
采用CVD方法在750℃下，淀积8-16nm二氧化硅(SiO2)材料，将沟槽填满，形成浅沟槽隔离201。可以理解的是，该二氧化硅(SiO2)材料主要用于进行隔离，其可以由未掺杂多晶硅等其他材料替代，此处不做任何限制。
2.4平整表面
利用化学机械抛光(ChemicalMechanicalPolishing，简称CMP)，去除表面二氧化硅(SiO2)层，使表面平整。
3、形成低掺杂漏区，如图2c所示。
光刻漏区图形，采用带胶离子注入方法进行N注入，使N型有源区掺杂浓度达到1～5×1018cm-3，去除光刻胶，形成低掺杂漏区301
4、P型沟槽形成，如图2d所示。
4.1在该UTB-SOI衬底上形成第二保护层
利用CVD的方法，在衬底上连续长两层材料，第一层为厚度在2～5nm的二氧化硅(SiO2)层，第二层为厚度在10～30nm的氮化硅（Si3N4）层。
4.2光刻P区沟槽
光刻P区沟槽，湿法刻蚀P区氮化硅（Si3N4）层，形成P区图形，干法刻蚀，形成宽30～60nm，深7～20nm的沟槽401。
5、形成高掺杂N型薄层，如图2e所示。
5.1离子注入
采用倾斜离子注入的方法对P区沟槽401侧壁进行N+注入，形成N型薄层501，使N型薄层掺杂浓度达到0.1×1020～2×1020cm-3，横向厚度为3-6nm。
5.2杂质激活
在氮气(N2)气氛中进行退火，退火温度为950-1150℃，退火0.5～1分钟，使离子注入的杂质激活、并且推进漏区及N型薄层中的杂质。
6、形成高掺杂源区，如图2f所示。
6.1沟槽平整化处理；
衬底氧化，使深槽内壁形成0.1～1nm厚度的氧化层，刻蚀槽内氧化层，使槽内壁光滑。
6.2选择性外延形成P型源区；
利用低压化学气相淀积（LPCVD）工艺，在600℃至950℃的温度，利用选择性单晶硅外延生长方法进行选择性外延生长硅材料，同时通入掺杂气体对源区进行原位掺杂，并实现掺杂元素的原位激活。
该步骤也可选择其他CVD工艺（诸如超高真空CVD，分子束外延、其他的选择性外延生长工艺或它们的组合）。
基于硅的前气体包括硅烷（SiH4）、二氯硅烷（DCS）、乙硅烷（Si2H6）、丙硅烷（Si3H8）或其他基于硅的前气体或它们的组合。并使用诸如HCL的刻蚀气体来控制Si暴露区和介质表面之间的选择性生长。
原位掺杂使用诸如乙硼烷（B2H6）的含硼气体或其他的含有P型掺杂剂的气体或它们的组合引入P型掺杂剂。
6.3平整表面
利用化学机械抛光(ChemicalMechanicalPolishing，简称CMP)，去除表面二氧化硅(SiO2)层和氮化硅（Si3N4）层，使表面平整。
7、前栅图形形成，如图2g所示。
7.1高K材料层701淀积；
利用金属有机物化学气相淀积（metalorganicchemicalvapourdeposition,MOCVD），在500℃到700℃下，在衬底表面淀积一层高介电常数材料，厚度为3-5nm。
高介电常数材料可以是HfSiO、HfAlO等。
该步骤也可选择其他淀积工艺（诸如物理气相沉积PVD、原子层淀积ALD等）。
7.2金属栅材料702淀积；
在衬底表面淀积金属栅材料，厚度约为5nm。
金属栅材料可以是TiN、TaN、HfN、WNx等
7.3光刻及刻蚀；
光刻形成前栅图形，利用选择性刻蚀去除表面部分高K材料和金属栅材料，形成前栅图形。
8、背栅图形形成，如图2h所示。
8.1金属栅材料淀积；
在衬底背面溅射一层金属，如Al，厚度为5nm。
8.2光刻及刻蚀；
光刻形成背栅图形，利用湿法刻蚀去除表面部分金属，形成背栅图形801。
9、引线形成，如图2i所示。
9.1在表面形成SiO2；
利用CVD的方法，在表面淀积二氧化硅(SiO2)层。
9.2光刻引线孔；
在源区、漏区、前栅区、背栅区光刻SiO2形成引线孔。
9.3形成引线；
在衬底表面溅射金属，合金化形成金属硅化物，并刻蚀掉表面的金属；再在衬底表面溅射金属，光刻引线，形成源区引线901、漏区引线902、前栅引线903和背栅引线904，最终形成具有突变隧穿结的PNIN型UTB-SOITFET。
可以理解的是，如果制作具有突变隧穿结的NPIP型UTB-SOITFET，仅需在本实施例的基础上将P型沟槽和N型离子注入区中的掺杂浓度和掺杂类型互换，N型薄层的掺杂类型变为P型即可实现。
实施例三
请参见图3，图3为本发明实施例的一种具有突变隧穿结的PNIN/NPIP型UTB-SOITFET的结构示意图，本发明的具有突变隧穿结的PNIN/NPIPUTB-SOITFET包括超薄顶层硅层、埋氧层、底层硅层、栅介质层、前栅、背栅、高掺杂源区、低掺杂漏区和N型/P型薄层。
具体地，超薄全耗尽顶层硅层的厚度优选10-20nm，掺杂浓度小于1017cm-3。
具体地，栅介质层材料可以选用铪基材料(为高介电常数材料中的一类)，如HfO2、HfSiO、HfSiON、HfTaO、HfTiO或HfZrO中的一种或其组合，也可以选用其他高介电常数材料，如Al2O3、La2O3、ZrO2或LaAlO中的一种或其组合，或者选用其他高介电常数材料与铪基材料的组合。
具体地，前栅位于栅介质层的上层，背栅位于UTB-SOI衬底底层硅层的下层，且背栅与前栅对准，前栅与背栅长度大于源区与本征区的感应区之间的势垒区宽度。
具体地，低掺杂漏区和高掺杂源区掺有不同掺杂类型的杂质，且低掺杂漏区的掺杂浓度优选5×1018cm-3，高掺杂源区的掺杂浓度优选2×1020cm-3。
具体地，N型/P型薄层的掺杂浓度在1×1019cm-3至2×1020cm-3之间，优选2×1020cm-3，厚度在2nm至5nm之间，优选5nm。
具体地，超薄全耗尽顶层硅层的掺杂浓度在1×1014cm-3至1×1017cm-3之间。
通过上述实施例的阐述，本发明的有益效果是：
第一、通过对P型槽或N型槽深度的精确限定，隧穿结面积可以有效的控制。
第二、其N型/P型薄层通过刻蚀源区沟槽并利用倾斜离子注入工艺制备，有助于获得较薄的N型/P型薄层，提高隧穿结处的隧穿几率。另外，也可有效降低工艺难度；
第三、在P或N区槽中淀积硅材料形成源区时，采用原位掺杂，有助于形成具有陡峭掺杂浓度梯度的隧穿结和掺杂均匀的源区。
第四、采用带胶离子注入形成N或P型漏区，有助于形成缓变掺杂浓度梯度的本征区/漏区结，有效抑制TFET器件的双极效应。
第五、具有突变隧穿结的PNIN/NPIP型UTB-SOITFET包括前栅和背栅，前栅位于栅介质层的上层，背栅位于UTB-SOI衬底底层硅的下层，且背栅与前栅对准。前栅与背栅长度大于源区与本征区的感应区之间的势垒区宽度，避免了栅长过小而引起的泄露电流增加，器件性能下降。
第六、绝缘层上的顶层硅厚度优选10-20nm，该厚度有效提高前栅与背栅对TFET器件隧穿结处势垒宽度的控制能力，进而提高TFET器件的驱动电流，亚阈值摆幅等电学特性。
第七、栅介质层优选高K介质，可提高前栅对隧穿结处势垒宽度的控制能力，进而提高TFET器件的驱动电流，亚阈值摆幅等电学特性。
第八、漏区掺杂浓度为5×1018cm-3，该掺杂浓度可有效抑制TFET器件的双极性效应，降低亚阈电流以及保证电学接触。
第九、源区掺杂浓度为2×1020cm-3，该掺杂浓度可有效的提高TFET器件的驱动电流，亚阈值摆幅等电学特性。
第十、N型/P型薄层的掺杂浓度在1×1019cm-3至2×1020cm-3之间，优选2×1020cm-3，该掺杂浓度可有效的提高TFET器件的驱动电流，亚阈值摆幅等电学特性。
与现有的TFET器件相比，本发明提供的具有PNIN/NPIP型UTB-SOITFET及制备方法可以有效的提高器件驱动电流以及降低亚阈斜率，同时能保持低的泄漏电流，有望在低功耗领域得到采用，有较高的实用价值。
综上所述，本文中应用了具体个例对本发明具有PNIN/NPIP型UTB-SOITFET及制备方法的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制，本发明的保护范围应以所附的权利要求为准。
Claims (10)
1.一种具有突变隧穿结的PNIN/NPIP型UTB-SOITFET的制备方法，特征在于，包括步骤：
步骤a、选取UTB-SOI衬底；
步骤b、在所述UTB-SOI衬底上形成浅沟槽隔离；
步骤c、在所述UTB-SOT衬底上的指定位置处光刻形成漏区图形，采用带胶离子注入工艺形成漏区；
步骤d、在所述UTB-SOI衬底上异于所述指定位置处采用干法刻蚀工艺形成源区沟槽；
步骤e、采用倾斜离子注入工艺向所述源区沟槽靠近所述漏区的侧壁注入离子，形成薄层掺杂区，且所述薄层掺杂区的掺杂类型异于所述源区的掺杂类型；
步骤f、在所述源区沟槽内淀积本征硅材料，并同时进行原位掺杂形成源区；所述源区的掺杂浓度高于所述漏区的掺杂浓度；
步骤g、在所述UTB-SOI衬底的顶层硅表面形成栅介质层和前栅极层，采用干法刻蚀工艺形成前栅；
步骤h、光刻引线窗口，淀积金属，光刻引线，形成源区、漏区、前栅金属引线，以形成所述具有突变隧穿结的PNIN/NPIP型UTB-SOITFET。
2.如权利要求1所述的制备方法，其特征在于，在步骤g之后，还包括：
步骤x、在所述UTB-SOI衬底的底层硅表面形成背栅极层，刻蚀形成背栅；
相应地，步骤h包括：
光刻引线窗口，淀积金属，光刻引线，形成源区、漏区、前栅、背栅金属引线，以形成所述具有突变隧穿结的PNIN/NPIP型UTB-SOITFET。
3.如权利要求1所述的制备方法，其特征在于，步骤c包括：
步骤c1、利用光刻工艺在所述UTB-SOI衬底上的指定位置光刻形成所述漏区图形；
步骤c2、利用带胶离子注入的方法对所述指定位置处注入杂质以形成所述漏区；
步骤c3、去除光刻胶。
4.如权利要求1所述的制备方法，其特征在于，步骤d包括：
步骤d1、在所述UTB-SOI衬底表面形成保护层；
步骤d2、利用光刻工艺在所述保护层上形成隔离区图形；
步骤d3、利用干法刻蚀工艺在所述隔离区图形的位置处刻蚀所述保护层及所述UTB-SOI衬底的顶层硅以形成所述源区沟槽。
5.如权利要求1所述的制备方法，其特征在于，步骤e包括：
步骤e1、采用倾斜离子注入工艺向所述源区沟槽靠近所述漏区的侧壁倾斜注入离子，在靠近所述源区沟槽的所述顶层硅内形成所述薄层掺杂区；
步骤e2、利用退火工艺激活所述薄层掺杂区和所述漏区中的杂质。
6.如权利要求1所述的制备方法，其特征在于，步骤f包括：
步骤f1、对所述源区沟槽进行平整化处理；
步骤f2、在所述源区沟槽内在选择性外延生长所述本征硅材料，同时通入掺杂气体对所述硅材料进行原位掺杂,以形成掺杂浓度高于所述漏区的所述源区。
7.如权利要求1所述的制备方法，其特征在于，步骤g包括：
步骤g1、利用化学气相淀积的方法在所述UTB-SOI衬底的顶层硅表面淀积高K材料层，作为所述栅介质层；
步骤g2、利用化学气相淀积的方法在所述栅介质层表面淀积多晶硅栅材料，作为所述前栅极层；
步骤g3、利用干法刻蚀工艺刻蚀所述栅介质层和所述前栅极层形成所述前栅。
8.如权利要求1所述的制备方法，其特征在于，所述栅介质层为铪基材料、Al2O3、La2O3、ZrO2或LaAlO中的任意一种。
9.如权利要求1所述的制备方法，其特征在于，若所述源区的掺杂类型为P型，则所述漏区和所述薄层掺杂区的掺杂类型均为N型，且形成具有突变隧穿结的UTB-SOITFET为PNIN型；若所述源区的掺杂类型为N型，则所述漏区和所述薄层掺杂区的掺杂类型均为P型，且形成具有突变隧穿结的UTB-SOITFET为NPIP型。
10.一种具有突变隧穿结的PNIN/NPIP型UTB-SOI隧穿场效应晶体管，其特征在于，由如权利要求1-9任一项所述的方法制得。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510555994.8A CN105140127B (zh) | 2015-09-02 | 2015-09-02 | 具有突变隧穿结的pnin/npip型utb‑soi tfet及制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510555994.8A CN105140127B (zh) | 2015-09-02 | 2015-09-02 | 具有突变隧穿结的pnin/npip型utb‑soi tfet及制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN105140127A true CN105140127A (zh) | 2015-12-09 |
| CN105140127B CN105140127B (zh) | 2017-12-19 |
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ID=54725433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201510555994.8A Expired - Fee Related CN105140127B (zh) | 2015-09-02 | 2015-09-02 | 具有突变隧穿结的pnin/npip型utb‑soi tfet及制备方法 |
Country Status (1)
| Country | Link |
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| CN (1) | CN105140127B (zh) |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20171219 Termination date: 20180902 |