CN104124248B - 一种抬升共源区的nor型闪存单元及其制备方法 - Google Patents
一种抬升共源区的nor型闪存单元及其制备方法 Download PDFInfo
- Publication number
- CN104124248B CN104124248B CN201310145993.7A CN201310145993A CN104124248B CN 104124248 B CN104124248 B CN 104124248B CN 201310145993 A CN201310145993 A CN 201310145993A CN 104124248 B CN104124248 B CN 104124248B
- Authority
- CN
- China
- Prior art keywords
- common source
- lifting
- source area
- region
- area
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
本发明公开了一种抬升共源区的NOR型闪存单元及其制备方法，该闪存单元包括：衬底；于衬底表面之下通过注入形成的共源区和漏区；于共源区与漏区之间的衬底表面形成的沟道区；形成于沟道区之上的隧穿层；形成于隧穿层之上的存储层；形成于存储层之上的阻挡层；以及形成于阻挡层之上的栅电极；其中，该共源区形成过程中首先采用外延工艺实现共源区域的抬升，随后通过在浅槽隔离区下方和闪存单元的共源区进行离子注入形成浅槽隔离区下方与共享源区低阻连接。本发明通过引入外延工艺在实现共源区抬升的同时完成了浅槽隔离区沿沟宽方向上有源区的扩展，有效拟制了传统NOR型闪存器件尺寸缩小过程中的穿通效应，实现NOR型器件沿沟长方向的进一步按比例缩小。
Description
技术领域
本发明属于微电子器件及存储器技术领域，尤其涉及一种抬升共源区的NOR型闪存单元及其制备方法。
背景技术
半导体存储技术是微电子技术领域的关键技术之一。随着信息技术从网络和计算为核心转入以存储为核心，存储技术的研究成为了信息技术研究的重要方向。作为一个重要的产品类型，闪存存储器近年来由于多媒体、智能手机等市场的拓展获得了迅速的发展。闪存存储器主要包括NOR型闪存和NAND型闪存，NOR型闪存因为其高速的特征通常用于代码存储，多见于手机和通讯芯片中。
常规的NOR型闪存芯片采用多晶硅浮栅存储技术，NOR型芯片存储单元的编程采用沟道热电子注入(CHE)的编程方式。随着存储器件高集成密度要求的增加，存储单元尺寸缩小就成为其主要的方向。一般NOR型闪存单元通过减小沟道宽度来进行。但进入65纳米以后，沟道长度方向尺寸的减小也成为器件按比例缩小的重要思路。
图1(a)给出了典型的NOR型闪存的版图形式，NOR型闪存器件采用了多个单元共享源区(CS：common source)的方式来提高集成密度，图1(b)至图1(d)给出了在版图AA’，BB’，CC’方向的理想的存储单元的剖面图，这里，共享的源区CS主要通过浅槽隔离区(STI)底部的N型注入来进行连接(如图1(d))。基于这种连接形式，实际得到的基本存储单元的结构如图2所示，可以看出，实际存储单元相比理想的存储单元(如图1b)具有深的源结区使得存储单元具有非对称的源漏掺杂截面。特别是，共源区通过STI底部的掺杂注入实现使得存储单元边缘区出现的源结更深。另一方面，为了采用注入方法来实现共源区连接通常需要首先去除STI中绝缘层，在刻蚀过程中使得源区部分的硅衬底发生过刻蚀，这种硅的过刻蚀进一步使得源结深度加大。随着单元沟长的缩短，这种非对称结构的直接后果就会形成严重的穿通现象，从而使得存储单元很难正常工作。
发明内容
(一)要解决的技术问题
针对NOR型闪存单元在沟长减小过程中由于深的源结区所引起的沟道容易穿通的技术难题，本发明的主要目的在于提供一种抬升共源区的NOR型闪存单元及其制备方法，以抑制短沟效应和穿通现象的发生，实现闪存单元的进一步缩减。
(二)技术方案
为达到上述目的，本发明提供了一种抬升共源区的NOR型闪存单元，包括：衬底；于衬底表面之下通过注入形成的共源区和漏区；于共源区与漏区之间的衬底表面形成的沟道区；形成于沟道区之上的隧穿层；形成于隧穿层之上的存储层；形成于存储层之上的阻挡层；以及形成于阻挡层之上的栅电极；其中，该共源区形成过程中首先采用外延工艺实现共源区域的抬升，随后通过在浅槽隔离区下方和闪存单元的共源区进行离子注入形成浅槽隔离区下方与共享源区低阻连接。
上述方案中，所述共源区和漏区是非对称结构，共源区通过采用外延工艺来实现共源区的抬升和在浅槽隔离区域的沿沟宽方向有源区的扩展，随后通过注入工艺及硅化工艺来完成共源区的浅结实现和降低共源区电阻。
上述方案中，所述共源区和漏区是对称结构，对共源区和漏区均采用外延工艺来实现抬升，随后通过注入工艺及硅化工艺来实现低阻源漏结控制。
上述方案中，所述沟道区是平面沟道或非平面沟道。所述非平面沟道是FIN沟道。
上述方案中，所述隧穿层采用的材料是SiO2、SiON、HfO2、Al2O3、HfSiO、HfAlO或HfSiON，或者所述隧穿层是由这些材料中的一种或者多种通过组合形成的单层或者多层结构。
上述方案中，所述存储层采用的材料是浮栅材料、电荷俘获存储材料或由浮栅材料及电荷俘获存储材料组成的单层或多层结构。所述浮栅材料是多晶硅、金属、金属氮化物或金属硅化物，所述电荷俘获存储材料是硅纳米晶、金属纳米晶、Si3N4或HfO2。
上述方案中，所述阻挡层采用的材料是SiO2、Si3N4、Al2O3或HfO2，或者是由这些材料中的一种或者多种组成的单层或者多层结构。
上述方案中，所述栅电极采用的材料是多晶硅、金属氮化物、金属硅化物或金属。
为达到上述目的，本发明还提供了一种抬升共源区的NOR型闪存单元的制备方法，包括：
步骤1：制备NOR型闪存单元的栅堆栈(CG/IPD/FG/TunOX)；
步骤2：利用自对准工艺完成栅堆栈(CG/IPD/FG/TunOX)的刻蚀；
步骤3：进行SiO/SiN双层绝缘层沉积和回刻形成侧墙；
步骤4：进行共源部分的曝光和刻蚀移去浅槽隔离区SiO2绝缘层；
步骤5：采用外延工艺在共源区外延SiGe外延层；
步骤6：采用离子注入完成共源区注入形成低阻共源区的掺杂连接；
步骤7：进行源漏区曝光完成源漏区自对准注入形成源漏区；
步骤8：通过接触孔把共源区、漏区和栅电极引出形成字线和位线。
上述方案中，该方法通过外延工艺抬升了共源区，同时这种抬升也实现了浅槽隔离区沿沟宽方向上有源区的扩展，这种有源区的抬升和扩展有效拟制了传统NOR型闪存器件尺寸缩小过程中由于侧向共源区的深结所引起的严重的穿通效应，从而推动闪存单元的进一步按比例缩小。
上述方案中，该方法在通过外延工艺抬升共源区的同时抬升用于位线引出的漏区，源漏区的共同提升实现减小器件的短沟效应，有利于闪存单元按比例缩小。
(三)有益效果
从上述技术方案可以看出，本发明具有以下有益效果：
1、本发明提供的抬升共源区的NOR型闪存单元及其制备方法，通过外延工艺来实现源/漏区的抬升，外延工艺已经被广泛用于半导体工艺中，该工艺与现有CMOS工艺完全兼容。
2、本发明提供的抬升共源区的NOR型闪存单元及其制备方法，通过外延工艺实现了浅槽隔离区沿沟宽方向上有源区的扩展，有效拟制了传统NOR型闪存器件尺寸缩小过程中侧向共源区的深结所引起的严重穿通效应。
3、本发明提供的抬升共源区的NOR型闪存单元及其制备方法，通过源/漏结区的抬升，克服了传统NOR型工艺源区连接时候对源区硅表面的过刻蚀，因此减小了短沟效应，可以推动闪存单元沿沟长方向进一步按比例缩小。
4、本发明提供的抬升共源区的NOR型闪存单元及其制备方法，还可以是在通过外延工艺抬升共源区的同时抬升用于位线引出的漏区，源漏区的共同提升可以实现减小器件的短沟效应，有利于闪存单元按比例缩小。
附图说明
图1为常规NOR型浮栅存储器版图及不同方向结构示意图；
图2常规NOR型浮栅存储器基本单元沿沟道方向切面图(此处给出共享漏极的两个存储单元)；
图3是依照本发明实施例的抬升共源区的NOR型闪存单元的剖面图；
图4是依照本发明实施例的制备图3所示抬升共源区的NOR型闪存单元的方法流程图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
本发明的关键思路是对闪存单元源区结构的修正。一般来讲，浅槽隔离(STI)区域完成存储单元沟道宽度方向有源区的隔离，因此源区和漏区在沟道宽度方向上相同。共源区的注入使得出现了侧向的源深结，另外，为了实现共源区连接进行的STI区域绝缘层的刻蚀使得在源区出现了硅的过刻蚀，这两个因素是器件沟道长度减小时候容易引起穿通的主要因素。为此，本发明对于闪存单元源区结构的修正主要是力图消除这两个因素。
如图3所示，通过在共源区打开后引入外延工艺，单元结构原有的侧向源结引起的沟道电流将可以通过源区在沟道宽度方向上的有源区扩展得到抑制，同时STI绝缘层去除时候对于源区硅表面的过刻蚀因为外延工艺也可以得到消除，甚至外延工艺的采用会抬升源结，这也相当于获得了更大的沟长。因此，对于工艺调整引起的源区结构的修正可以抑制短沟效应和穿通。相应的，就可以进一步来减小存储单元的沟道长度。
图3中，依照本发明实施例的抬升共源区的NOR型闪存单元，包括：衬底；于衬底表面之下通过注入形成的共源区和漏区；于共源区与漏区之间的衬底表面形成的沟道区；形成于沟道区之上的隧穿层；形成于隧穿层之上的存储层；形成于存储层之上的阻挡层；以及形成于阻挡层之上的栅电极；其中，该共源区形成过程中首先采用外延工艺实现共源区域的抬升，随后通过在浅槽隔离区下方和闪存单元的共源区进行离子注入形成浅槽隔离低阻共享源区连接。
其中，共源区和漏区可以是非对称结构，也可以对称结构。对于非对称结构，共源区通过采用外延工艺(如SiGe外延)来实现共源区的抬升和在浅槽隔离区域的沿沟宽方向有源区的扩展，随后通过注入工艺及硅化工艺来完成共源区的浅结实现和降低共源区电阻。对于对称结构，对共源区和漏区均采用外延工艺来实现抬升，随后通过注入工艺及硅化工艺来实现低阻源漏结控制。
沟道区是平面沟道或非平面沟道，非平面沟道是FIN沟道，本发明中的沟道可以是硅沟道、锗硅沟道、锗沟道或者任意两种的组合形式。隧穿层采用的材料是SiO2、SiON、HfO2、Al2O3、HfSiO、HfAlO或HfSiON，或者所述隧穿层是由这些材料中的一种或者多种通过组合形成的单层或者多层结构。存储层采用的材料是浮栅材料、电荷俘获存储材料或由浮栅材料及电荷俘获存储材料组成的单层或多层结构。所述浮栅材料是多晶硅、金属、金属氮化物或金属硅化物，所述电荷俘获存储材料是硅纳米晶、金属纳米晶、Si3N4或HfO2。阻挡层采用的材料是SiO2、Si3N4、Al2O3或HfO2，或者是由这些材料中的一种或者多种组成的单层或者多层结构。栅电极采用的材料是多晶硅、金属氮化物、金属硅化物或金属。
基于图3所示的抬升共源区的NOR型闪存单元，图4示出了依照本发明实施例的制备抬升共源区的NOR型闪存单元的方法流程图，该方法包括以下步骤：
步骤1：制备NOR型闪存单元的栅堆栈(CG/IPD/FG/TunOX)；其具体工艺包括：采用热氧化、化学气相沉积CVD、原子层沉积ALD等工艺进行隧穿氧化层(TunOX)的生长；此处隧穿氧化层可以是SiO2，氮化的SiO2，也可以是SiO2与高K(如Al2O3、HfO2等)的双层构成，其中高K材料采用原子层沉积ALD工艺获得；采用CVD工艺完成掺杂的多晶硅浮栅(FG)沉积，也可以采用CVD工艺完成未掺杂多晶硅沉积，然后进行离子注入和退火形成浮栅的掺杂控制；采用氧化和CVD等工艺完成具有SiO2/Si3N4/SiO2结构的多晶硅间介质层(IPD)沉积，此处的IPD层也可以采用SiO2单层或者二氧化硅与高K(如Al2O3、HfO2等)构成的多层实现，比如SiO2/Al2O3/SiO2等；采用CVD工艺完成多晶硅控制栅(CG)的沉积。
步骤2：利用自对准工艺完成栅堆栈(CG/IPD/FG/TunOX)的刻蚀；其具体工艺包括：首先完成光刻胶的沉积和低温烘烤，然后通过掩膜版完成栅区域的曝光和显影，这样栅区域将被光刻胶遮盖，其余区域将被暴露出来；接着采用刻蚀工艺进行栅堆栈的刻蚀，此处刻蚀工艺可以是干法刻蚀、湿法刻蚀或者干法和湿法混合的刻蚀，栅堆栈刻蚀停止到硅衬底表面为止；然后通过去胶工艺完成栅区域光刻胶的去除。
步骤3：进行SiO/SiN双层绝缘层沉积和回刻形成侧墙；其具体工艺包括：首先CVD沉积SiO2介质层，其次沉积Si3N4介质层；通过回刻工艺完成Si3N4和SiO2刻蚀使得形成Si3N4/SiO2的双层侧墙。
步骤4：进行共源部分的曝光和刻蚀移去浅槽隔离区SiO2绝缘层；其具体工艺包括：首先完成光刻胶的沉积和低温烘烤，然后通过掩膜版完成共源区域的曝光和显影，此处采用反版使得共源区域暴露出来，其他区域被光刻胶遮盖；接着采用刻蚀工艺进行浅槽隔离区SiO2绝缘层的刻蚀，此处刻蚀工艺可以具有高选择刻蚀比的湿法刻蚀，直到浅槽隔离区SiO2绝缘层被刻光为止。
步骤5：采用外延工艺在共源区外延SiGe外延层；其具体工艺包括：采用外延工艺完成SiGe层的生长，此处外延的SiGe层既可以实现源区过刻蚀硅的抬升，也可以使得衬底硅向浅槽隔离区进行扩展。
步骤6：采用离子注入完成共源区注入形成低阻共源区的掺杂连接；其具体工艺包括：进行与源区同类型的杂质离子注入，从而形成一个高掺杂的低阻区，此区域将通过浅槽隔离区下部的重掺杂连接不同存储单元的源区。
步骤7：进行源漏区曝光完成源漏区自对准注入形成源漏区；其具体工艺包括：进行光刻胶涂胶、曝光和显影，完成存储单元区域的定义，然后通过离子注入完成源漏区的注入，从而形成存储单元的源漏区域掺杂。
步骤8：通过接触孔把共源区、漏区和栅电极引出形成字线和位线；其具体工艺包括：此处工艺步骤与常规晶体管的后端工艺类似，包括绝缘层SiO2的沉积，接触孔刻蚀和填充，以及金属线的沉积和刻蚀，从而可以实现字线、位线等的引出。
该方法通过外延工艺抬升了共源区，同时这种抬升也实现了浅槽隔离区沿沟宽方向上有源区的扩展，这种有源区的抬升和扩展有效拟制了传统NOR型闪存器件尺寸缩小过程中由于侧向共源区的深结所引起的严重的穿通效应，从而推动闪存单元的进一步按比例缩小。
该方法在通过外延工艺抬升共源区的同时抬升用于位线引出的漏区，源漏区的共同提升实现减小器件的短沟效应，有利于闪存单元按比例缩小。
下面结合一个具体的例子，对本发明提供的抬升共源区的NOR型闪存单元的制备方法进行详细说明，该方法包括以下步骤：
步骤1：对衬底进行掺杂注入形成P阱；
步骤2：沉积SiO2、Si3N4以及掩膜层，完成存储阵列有源区曝光；
步骤3：用SiO2/Si3N4作掩膜层刻蚀有源区硅衬底定义浅槽隔离区STI；
步骤4：用SiO2绝缘介质完成STI的填充；
步骤5：用Si3N4作为CMP停止层进行CMP工艺完成硅片表面平坦化；
步骤6：利用SiO2和Si3N4的刻蚀选择比湿法刻蚀去除Si3N4；
步骤7：进行离子注入完成存储单元的阈值电压相关的掺杂调整；
步骤8：湿法腐蚀去除表面的薄层SiO2；
步骤9：采用氧化等工艺形成闪存单元的隧穿层；
步骤10：沉积闪存单元的多晶硅存储层；
步骤11：利用STI区域的SiO2作为停止层进行CMP完成平坦化；
步骤12：对STI上的SiO2回退刻蚀；
步骤13：沉积IPD阻挡层(例如：SiO2/Si3N4/SiO2阻挡层)；
步骤14：沉积控制栅电极(比如：多晶硅，金属硅化物等)；
步骤15：利用自对准工艺完成栅堆栈(CG/IPD/FG/TunOX)的刻蚀；
步骤16：进行SiO/SiN双层绝缘层沉积和回刻形成侧墙；
步骤17：进行共源部分的曝光和刻蚀移去浅槽隔离区SiO2绝缘层；
步骤18：采用外延工艺在共源区外延SiGe等外延层；
步骤19：采用离子注入工艺完成共源区注入形成低阻共源区的掺杂连接；
步骤20：进行源漏区的自对准注入形成源漏区；
步骤21：通过接触孔把共源区、漏区和栅电极连接出去形成字线和位线。
应该指出，本发明中主要侧重于对于源漏结区的处理，这里只对于形成结区时候的工艺进行了描述，其他如字线、位线的引出连接等可以采用常规NOR型存储结构的工艺，此处不再一一赘述。还需指出的是，此处的流程介绍我们主要是基于图1的版图进行介绍，对于其他的NOR型版图结构，其存储单元具有图3的思想的仍为本发明所涵盖。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (11)
1.一种抬升共源区的NOR型闪存单元，其特征在于，包括：
衬底；
于衬底表面之下通过注入形成的共源区和漏区；
于共源区与漏区之间的衬底表面形成的沟道区；
形成于沟道区之上的隧穿层；
形成于隧穿层之上的存储层；
形成于存储层之上的阻挡层；以及
形成于阻挡层之上的栅电极；
其中，该共源区形成过程中首先采用外延工艺实现共源区域的抬升，随后通过在浅槽隔离区下方和闪存单元的共源区进行离子注入形成浅槽隔离区下方与共享源区低阻连接；
所述共源区和漏区是非对称结构，共源区通过采用外延工艺来实现共源区的抬升和在浅槽隔离区域的沿沟宽方向有源区的扩展，随后通过注入工艺及硅化工艺来完成共源区的浅结实现和降低共源区电阻；或者
所述共源区和漏区是对称结构，对共源区和漏区均采用外延工艺来实现抬升，随后通过注入工艺及硅化工艺来实现低阻源漏结控制。
2.根据权利要求1所述的抬升共源区的NOR型闪存单元，其特征在于，所述沟道区是平面沟道或非平面沟道。
3.根据权利要求2所述的抬升共源区的NOR型闪存单元，其特征在于，所述非平面沟道是FIN沟道。
4.根据权利要求1所述的抬升共源区的NOR型闪存单元，其特征在于，所述隧穿层采用的材料是SiO2、SiON、HfO2、Al2O3、HfSiO、HfAlO或HfSiON，或者所述隧穿层是由这些材料中的一种或者多种通过组合形成的单层或者多层结构。
5.根据权利要求1所述的抬升共源区的NOR型闪存单元，其特征在于，所述存储层采用的材料是浮栅材料、电荷俘获存储材料或由浮栅材料及电荷俘获存储材料组成的单层或多层结构。
6.根据权利要求5所述的抬升共源区的NOR型闪存单元，其特征在于，所述浮栅材料是多晶硅、金属、金属氮化物或金属硅化物，所述电荷俘获存储材料是硅纳米晶、金属纳米晶、Si3N4或HfO2。
7.根据权利要求1所述的抬升共源区的NOR型闪存单元，其特征在于，所述阻挡层采用的材料是SiO2、Si3N4、Al2O3或HfO2，或者是由这些材料中的一种或者多种组成的单层或者多层结构。
8.根据权利要求1所述的抬升共源区的NOR型闪存单元，其特征在于，所述栅电极采用的材料是多晶硅、金属氮化物、金属硅化物或金属。
9.一种抬升共源区的NOR型闪存单元的制备方法，其特征在于，包括：
步骤1：制备NOR型闪存单元的栅堆栈CG/IPD/FG/TunOX；
步骤2：利用自对准工艺完成栅堆栈CG/IPD/FG/TunOX的刻蚀；
步骤3：进行SiO/SiN双层绝缘层沉积和回刻形成侧墙；
步骤4：进行共源部分的曝光和刻蚀移去浅槽隔离区SiO2绝缘层；
步骤5：采用外延工艺在共源区外延SiGe外延层；
步骤6：采用离子注入完成共源区注入形成低阻共源区的掺杂连接；
步骤7：进行源漏区曝光完成源漏区自对准注入形成源漏区；
步骤8：通过接触孔把共源区、漏区和栅电极引出形成字线和位线。
10.根据权利要求9所述的抬升共源区的NOR型闪存单元的制备方法，其特征在于，该方法通过外延工艺抬升了共源区，同时这种抬升也实现了浅槽隔离区沿沟宽方向上有源区的扩展，这种有源区的抬升和扩展有效拟制了传统NOR型闪存器件尺寸缩小过程中由于侧向共源区的深结所引起的严重的穿通效应，从而推动闪存单元的进一步按比例缩小。
11.根据权利要求9所述的抬升共源区的NOR型闪存单元的制备方法，其特征在于，该方法在通过外延工艺抬升共源区的同时抬升用于位线引出的漏区，源漏区的共同提升实现减小器件的短沟效应，有利于闪存单元按比例缩小。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310145993.7A CN104124248B (zh) | 2013-04-24 | 2013-04-24 | 一种抬升共源区的nor型闪存单元及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310145993.7A CN104124248B (zh) | 2013-04-24 | 2013-04-24 | 一种抬升共源区的nor型闪存单元及其制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104124248A CN104124248A (zh) | 2014-10-29 |
| CN104124248B true CN104124248B (zh) | 2017-02-22 |
Family
ID=51769606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201310145993.7A Active CN104124248B (zh) | 2013-04-24 | 2013-04-24 | 一种抬升共源区的nor型闪存单元及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104124248B (zh) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106129060B (zh) * | 2016-08-30 | 2019-05-03 | 武汉新芯集成电路制造有限公司 | 一种浮栅型闪存及其制备方法 |
| CN109742076B (zh) * | 2019-01-02 | 2020-12-08 | 上海华虹宏力半导体制造有限公司 | 快闪存储器及其形成方法 |
| CN109904164B (zh) * | 2019-03-07 | 2020-12-04 | 上海华力微电子有限公司 | 掩膜版、闪存器件及其制造方法 |
| US11183419B2 (en) | 2020-03-17 | 2021-11-23 | International Business Machines Corporation | Unconfined buried interconnects |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6570214B1 (en) * | 2002-03-01 | 2003-05-27 | Ching-Yuan Wu | Scalable stack-gate flash memory cell and its contactless memory array |
-
2013
- 2013-04-24 CN CN201310145993.7A patent/CN104124248B/zh active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6570214B1 (en) * | 2002-03-01 | 2003-05-27 | Ching-Yuan Wu | Scalable stack-gate flash memory cell and its contactless memory array |
Also Published As
| Publication number | Publication date |
|---|---|
| CN104124248A (zh) | 2014-10-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11842931B2 (en) | Semiconductor arrangement and method for manufacturing the same | |
| US6734063B2 (en) | Non-volatile memory cell and fabrication method | |
| CN103887313B (zh) | 一种半浮栅器件及其制备方法 | |
| CN103545183B (zh) | Cmos器件及其制作方法 | |
| US9711657B2 (en) | Silicide process using OD spacers | |
| CN102646599A (zh) | 一种大规模集成电路中FinFET的制备方法 | |
| US20160126327A1 (en) | Method of making a split gate memory cell | |
| CN104103640B (zh) | 一种u形沟道的半导体器件及其制造方法 | |
| CN104701316B (zh) | 一种双槽形结构的半浮栅器件及其制造方法 | |
| WO2023024299A1 (zh) | 具有双栅结构的半导体器件及其制造方法及电子设备 | |
| CN104124248B (zh) | 一种抬升共源区的nor型闪存单元及其制备方法 | |
| JP5452441B2 (ja) | フローティングゲートメモリセルを製造するための方法およびフローティングゲートメモリセル | |
| CN113690173B (zh) | 三维存储器及其制备方法 | |
| CN105140127A (zh) | 具有突变隧穿结的pnin/npip型utb-soi tfet及制备方法 | |
| CN104701263B (zh) | 一种半浮栅器件的制造方法 | |
| CN104425500B (zh) | Sonos非挥发性存储器及其制造方法 | |
| CN111883537B (zh) | 嵌入式镜像位sonos存储器的工艺方法 | |
| KR20070007048A (ko) | 플로팅 게이트 메모리 셀에 있어서 저 Ｖｓｓ 저항 및감소된 ＤＩＢＬ을 위한 구조 및 방법 | |
| CN111415936A (zh) | Nand闪存的制作方法 | |
| CN105489606A (zh) | 半导体器件及其制造方法 | |
| CN102544095A (zh) | Mos晶体管及其制作方法 | |
| KR20120120682A (ko) | 반도체 장치 및 그 제조방법 | |
| CN105261563B (zh) | 具有突变隧穿结的fd‑goi隧穿场效应晶体管及制备方法 | |
| CN103311282B (zh) | 半导体器件及其制造方法 | |
| CN105118783A (zh) | 具有突变隧穿结的pnin/npip型fd-goi tfet及制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20211221 Address after: 230000 China (Anhui) pilot Free Trade Zone, Hefei, Anhui Province a1205-a1208, future center, Institute of advanced technology, University of science and technology of China, No. 5089, Wangjiang West Road, high tech Zone, Hefei Patentee after: Hefei Zhongke microelectronics Innovation Center Co.,Ltd. Address before: 100083 Beijing city Chaoyang District Beitucheng West Road No. 3 Patentee before: Institute of Microelectronics, Chinese Academy of Sciences |