KR20070007048A - 플로팅 게이트 메모리 셀에 있어서 저 Ｖｓｓ 저항 및감소된 ＤＩＢＬ을 위한 구조 및 방법 - Google Patents
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Abstract
한 예시적인 실시예에 따르면, 플로팅 게이트 메모리 셀(202)은 기판(204) 상에 위치 및 기판(204) 내의 채널 영역(222) 위에 위치하는 스택된 게이트 구조(208)를 포함한다. 또한 상기 플로팅 게이트 메모리 셀(202)은 기판(204) 내에서 상기 스택된 게이트 구조(208)에 인접하게 형성되는 리세스(228)를 포함하며, 상기 리세스(228)는 측벽(230), 바닥(232), 및 깊이(236)를 갖는다. 이러한 예시적인 실시예에 따르면, 상기 플로팅 게이트 메모리 셀(202)은 상기 리세스(228)의 측벽(230)에 인접 및 상기 스택된 게이트 구조(208)의 아래에 위치하는 소스(234)를 또한 포함한다. 상기 플로팅 게이트 메모리 셀(202)은 상기 리세스(228)의 바닥(232) 아래 및 상기 소스(234) 아래에 위치하는 Vss 접속영역(238)을 또한 포함하며, 상기 Vss 접속영역(238)은 상기 소스(234)에 접속된다. 상기 리세스(228)의 바닥(232) 아래에 위치하는 상기 Vss 접속영역(238)은 상기 소스(234)로 하여금 채널영역(222)에서 감소된 측면 확산을 갖게 한다.
측면 확산, Vss 저항, 리세스, 어닐링 공정
Description
본 발명은 일반적으로 반도체 제조 분야에 관한 것이다. 특히, 본 발명은 플로팅 게이트 메모리 디바이스 제조 분야에 관한 것이다.
NOR-타입 플래시 메모리 디바이스들 같은 고 성능(high performance) 플래시 메모리 디바이스들은 디바이스 용적(dimensions)이 축소됨에 따라 고 밀도 및 고 동작 속도를 필요로 한다. 두개의 워드 라인 사이에 위치하는 플래시 메모리 셀들의 소스 영역들을 접속시키는 저(low) 저항 Vss 라인은 메모리 코어 셀 사이즈를 감소, 회로 밀도를 개선 및 플래시 메모리 디바이스 수행을 증가시키는데 이용된다.
통상적인 플래시 메모리 공정 순서에서는, Vss 접속 주입을 이용하여 반도체 기판을 높게(heavily) 도핑시킴으로써 상기 Vss 라인이 형성될 수 있다. 바람직한 저 Vss 저항을 달성하기 위하여, 상기 반도체 기판 내의 Vss 라인을 따라 충분한 양 및 충분한 깊이의 도핑이 요구된다. 그러나, Vss 저항을 충분히 낮추기 위하여 요구되는 도핑의 양 및 깊이를 도입함으로써, DIBL(Drain Indeced Barrier Lowering)로 알려진 쇼트(short) 채널 효과가 플로팅 게이트 플래시 메모리 셀과 같은 플래시 메모리 셀에 있어서 바람직하지 않게 증가할 수 있다. 배경으로서, 플로팅 게이트 플래시 메모리 셀과 같은 메모리 셀의 드레인에 인가되는 전압이 드레인 전기장으로 하여금 메모리셀의 채널에 대한 제어성능에 직접적으로 영향을 미치게 하는 경우에 DIBL은 발생한다. DIBL의 결과로서, 메모리 셀의 문턱 전압이 감소하여 누설전류가 증가하며, 이러한 것은 메모리 셀의 수행에 악 영향을 미친다.
따라서, 당해 기술분야에서 감소된 DIBL 및 충분한 저 Vss 저항을 갖는, NOR-타입 플로팅 게이트 플래시 메모리 셀과 같은, 플로팅 게이트 플래시 메모리 셀이 필요하다.
개 요
본 발명은 플로팅 게이트 메모리 셀에 있어서 저 Vss 저항 및 감소된 DIBL을 위한 구조와 방법에 관한 것이다. 본 발명은 당해 기술분야에서 감소된 DIBL 및 충분한 저 Vss 저항을 갖는, NOR-타입 플로팅 게이트 플래시 메모리 셀과 같은, 플로팅 게이트 플래시 메모리 셀의 필요를 검토하고 이를 해결한다.
한 예시적인 실시예에 따르면, 플로팅 게이트 메모리 셀은 기판 상에 위치하고, 상기 플로팅 게이트 메모리 셀은 상기 기판 상에 위치하는 스택된(stacked) 게이트 구조를 포함하며, 상기 스택된 게이트 구조는 상기 기판 내의 채널영역 위에 위치한다. 상기 스택된 구조는 플로팅 게이트 상에 위치하는 ONO 스택을 포함할 수 있다. 상기 플로팅 게이트 메모리 셀은, 예를 들어, NOR-타입 플로팅 게이트 플래시 메모리 셀일 수 있다. 상기 플로팅 게이트 메모리 셀은 또한 상기 기판내에서 상기 스택된 게이트 구조에 인접하게 형성된 리세스를 포함할 수 있으며, 상기 리세스는 측벽, 바닥, 및 깊이를 갖는다. 상기 리세스의 측벽은 상기 기판의 상부 표면과 실질적으로 수직을 이룰 수 있다. 상기 리세스의 깊이는, 예를 들면, 대략 200.0Å 에서 대략 500.0Å 사이일 수 있다.
이러한 예시적인 실시예에 따르면, 또한 플로팅 게이트 메모리 셀은 상기 리세스의 측벽에 인접 및 상기 스택된 게이트 구조 아래에 위치하는 소스를 포함할 수 있다. 또한 상기 플로팅 게이트 메모리 셀은 상기 리세스의 바닥 아래 및 상기 소스의 아래에 위치하는 Vss 접속영역을 포함하며, 상기 Vss 접속영역은 상기 소스에 접속된다. 상기 리세스의 바닥 아래에 위치하는 상기 Vss 접속영역은 상기 소스가 상기 채널영역에서 감소된 측면(lateral) 확산을 갖게 한다. 채널영역에서 상기 소스의 감소된 측면 확산은 상기 플로팅 게이트 메모리 셀에 있어서 DIBL의 감소를 가져온다. 상기 리세스는 플로팅 게이트 메모리 셀에서의 DIBL을 증가시킴 없이 상기 Vss 접속영역의 저항이 감소되는 것을 가능하게 한다. 한 실시예에 따르면, 본 발명은 상기에서 논의되는 플로팅 게이트 메모리 셀을 제조하기 위한 방법이다. 당업자이면 하기의 상세한 설명 및 첨부된 도면들을 검토한 후 본 발명의 다른 특징들 및 장점들을 쉽게 알 수 있을 것이다.
본 발명은 플로팅 게이트 메모리 셀에 있어서 저(low) Vss 저항 및 감소된 DIBL을 위한 구조와 방법에 관한 것이다. 하기의 설명은 본 발명의 구현과 관련한 특정한 정보를 포함한다. 당업자는 본 발명이 본 응용에서 구체적으로 설명된 것과는 다른 방식으로 구현될 수 있다는 것을 알 수 있다. 또한, 본 발명의 일부 특정 세부사항은 본 발명을 모호하게 하지 않기 위해 설명되지 않는다.
본 응용에 대한 도면들 및 이들에 수반되는 상세한 설명은 단지 본 발명의 예시적인 실시예들에 관한 것이다. 간결함을 유지하기 위해, 본 발명의 다른 실시예들은 본 응용에서 구체적으로 설명되지 않으며, 본 도면들에 의해 구체적으로 도시되지 않는다.
도 1은 본 발명의 한 실시예에 따른 예시적인 방법의 단계들에 대응하는 순서도이다.
도 2A는 본 발명의 한 실시예에 따라 처리된 웨이퍼의 부분의 단면도를 도시하며, 이 단면도는 도1의 순서도에서의 임의의 단계들에 대응한다.
도 2B는 본 발명의 한 실시예에 따라 처리된 웨이퍼의 부분의 단면도를 도시하며, 이 단면도는 도1의 순서도에서의 임의의 단계들에 대응한다.
도 2C는 본 발명의 한 실시예에 따라 처리된 웨이퍼의 부분의 단면도를 도시하며, 이 단면도는 도1의 순서도에서의 임의의 단계들에 대응한다.
도 3은 본 발명의 한 실시예에 따른 예시적인 방법의 단계들에 대응하는 순서도이다.
도 4A는 본 발명의 한 실시예에 따라 처리된 웨이퍼의 부분의 단면도를 도시하며, 이 단면도는 도3의 순서도에서의 임의의 단계들에 대응한다.
도 4B는 본 발명의 한 실시예에 따라 처리된 웨이퍼의 부분의 단면도를 도시 하며, 이 단면도는 도3의 순서도에서의 임의의 단계들에 대응한다.
도 4C는 본 발명의 한 실시예에 따라 처리된 웨이퍼의 부분의 단면도를 도시하며, 이 단면도는 도3의 순서도에서의 임의의 단계들에 대응한다.
도 4D는 본 발명의 한 실시예에 따라 처리된 웨이퍼의 부분의 단면도를 도시하며, 이 단면도는 도3의 순서도에서의 임의의 단계들에 대응한다.
본 발명의 한 실시예에 따른 리세스된(recessed) Vss 주입 영역 및 감소된 소스 확산을 갖는 소스를 포함하는 플로팅 게이트 플래시 메모리 셀을 형성하기 위한 예시적인 방법을 도시하는 순서도가 도1에 나타난다. 당업자에게 명백한 특정 세부사항들 및 특징들은 순서도(100)에서 생략되었다. 예를 들어, 특정 단계는 당해 기술분야에서 알려진 바와 같이 하나 이상의 부차적인 단계들로 구성될 수 있거나 전문적인 장비 또는 물질들을 포함할 수 있다. 순서도(100)에서 가리키는 단계(150), (152), (154)는 본 발명의 한 실시예를 설명하는데 충분하며, 본 발명의 다른 실시예들은 순서도(100)에서 나타나는 것과는 다른 단계들을 이용할 수 있다. 순서도(100)에서 나타나는 공정 단계들은 웨이퍼 상에서 수행되며, 상기 웨이퍼는, 단계(150) 이전에, 기판 상에 위치하는 플로팅 게이트 메모리 셀의 스택된 게이트 구조를 포함하며, 상기 기판은 상기 스택된 게이트 구조에 인접하게 위치하는 소스 및 드레인 영역을 포함하는 것을 유념하여야 한다. 또한 스택된 게이트는 상기 기판 상에 위치하는 터널 산화물층, 상기 터널 산화물층 상에 위치하는 플로팅 게이트, 상기 플로팅 게이트 상에 위치하는 산화물-질화물-산화물(ONO) 스택 및 상기 ONO 스택 상에 위치하는 제어 게이트를 포함한다. 상기에서 설명되는 기판 상에 위치하는 스택된 게이트 구조를 포함하는 구조에 대해 순서도(100)의 단계(150), (152), 및 (154)를 수행한 결과가 도2A, 도2B, 및 도2C에서의 구조(250), (252), 및 (254)에서 각각 도시된다.
이제 도1의 단계(150) 및 도2A의 구조(250)를 참조하면, 순서도(100)의 단계(150)에서는, 마스크(224)는 기판(204)의 스택된 게이트 구조(208)의 대략 1/2 위 및 드레인 영역(220) 위에 형성되며, 높게(heavily) 도핑된 영역(226)은 기판(204)의 소스 영역(218) 내에서 형성된다. 도2A에서 나타나는 바와 같이, 마스크(224)는 드레인 영역(220)에 인접하게 위치하는 기판(204)의 스택된 게이트 구조(208)의 대략 1/2 위 및 드레인 영역(220) 위에 위치한다. 마스크(224)는 자기-정렬 소스(SAS) 마스크일 수 있고, 이 마스크는 당해 기술분야에서 알려진 방식으로 형성될 수 있으며, 마스크(224)는 포토레지스트 같은 적당한 마스킹 물질을 포함할 수 있다. 구조(250)는, NOR-타입 플래시 메모리 디바이스 같은, 플래시 메모리 디바이스를 포함 할 수 있다. 배경으로서, NOR-타입 플래시 메모리 디바이스는 NOR 구조로 형성된 플래시 메모리 디바이스이며, 여기서 소스 영역들은 전형적으로 워드 라인들과 평행하게 놓이는 Vss 라인들에 의해 접속된다. 플로팅 게이트 메모리 셀(202)은 NOR-타입 플로팅 게이트 플래시 메모리 셀 같은 플로팅 게이트 플래시 메모리 셀일 수 있다.
또한 도2A에서 나타나는 바와 같이, 높게 도핑된 영역(226)은 기판(204)의 소스 영역(218) 내에 위치하며, 소스 주입을 이용하여 소스 영역(218) 내에 적당한 N 타입 도펀트의 바람직한 양을 적절하게 주입함으로써 형성될 수 있다. 상기 소스 주입은 당해 기술분야에서 알려진 방식으로 수행될 수 있다. 또한 도2A에서 나타나는 바와 같이, 스택된 게이트 구조(208)는 기판(204) 상에 위치하며, 터널 산화물층(210), 플로팅 게이트(212), ONO 스택(214) 및 제어 게이트(216)를 포함한다. 또한 도2A에서 나타나는 바와 같이, 터널 산화물층(210)은 기판(204)의 상부 표면(206)상의 채널 영역(222) 위에 위치하며, 열적으로 성장한 터널 산화물을 포함할 수 있다. 또한 도2A에서 나타나는 바와 같이, 플로팅 게이트(212)는 터널 산화물층(210)상에 위치하고 다결정 실리콘(폴리실리콘으로도 지칭됨)을 포함할 수 있으며, 이것은 저압 화학 기상 증착(LPCVD) 공정 또는 다른 적당한 공정들로 증착될 수 있다.
또한 도2A에서 나타나는 바와 같이, ONO 스택(214)은 플로팅 게이트(212)상에 위치한다. ONO 스택(214)은 3층 구조이며, 이것은 실리콘 산화물의 바닥층, 실리콘 질화물의 중간층, 그리고 실리콘 산화물의 상층을 포함하고, LPVCD 또는 열적 성장에 의해 순차적으로 증착될 수 있다. 또한 도2A에서 나타나는 바와 같이, 제어 게이트(216)는 ONO 스택(214) 상에 위치하고 폴리실리콘을 포함할 수 있으며, LPCVD 공정 또는 다른 적당한 공정들을 이용함으로써 ONO 스택(214) 상에 형성될 수 있다. 또한 도2A에서 나타나는 바와 같이, 소스 영역(218) 및 드레인 영역(220)은 기판(204) 내에 위치하며 당해 기술분야에서 알려진 방식으로 형성될 수 있다. 또한 도2A에서 나타나는 바와 같이, 드레인(221)은 드레인 영역(220) 내에 위치하며, 예를 들어, 적당한 N 타입 도펀트를 포함할 수 있다. 도2A를 참조하면, 순서 도(100)에서의 단계(150)의 결과는 구조(250)에 의하여 설명된다.
계속하여 도1의 단계(152) 및 도2B의 구조(252)에 관하여, 순서도(100)의 단계(152)에서는, 리세스(recess)(228)는 높게 도핑된 영역(226)의 부분을 제거함으로써 기판(204)의 소스 영역(218) 내에서 형성된다. 리세스(228)는 측벽(230), 바닥(232) 및 깊이(236)를 가지며, 이 깊이(236)는 리세스(228)의 바닥(232)과 기판(204)의 상부표면(206) 사이의 거리를 나타낸다. 예를 들면, 깊이(236)는 대략 200.0Å에서 대략 500.0Å 사이일 수 있다. 리세스(228)는 SAS 식각 공정을 이용함으로써 기판(204) 내의 높게 도핑된 영역(226)의 상당 부분(substantial portion)을 식각하여 형성될 수 있다. 본 실시예에서는, 리세스(228)의 측벽(230)은 기판(204)의 상부표면(206)과 실질적으로 수직을 이룰 수 있다. 다른 실시예에서는, 리세스(228)의 측벽(230)은 기판(204)의 상부표면(206)에 대하여 대략 90도와는 다른 각도를 형성할 수 있다. 상기 SAS 식각 공정 동안, 산화물 역시 얕은 트렌치 격리(STI) 영역들(어느도면에도 도시되지 않음)로부터 제거되어 후속 Vss 접속 주입에 대비하여 트렌치들을 노출시킨다.
또한 도2B에서 나타나는 바와 같이, 도2A에서 높게 도핑된 영역(226)의 상당 부분이 제거된 후, 도핑된 영역(226)의 잔여 부분은 플로팅 게이트 메모리 셀(202)의 소스(234)를 형성한다. 또한 도2B에서 나타나는 바와 같이, 소스(234)는 리세스(228)의 측벽(230)에 인접됨과 아울러 스택된 게이트 구조(208) 아래에 위치한다. 도2B를 참조하면, 순서도(100)에서 단계(152)의 결과는 구조(252)에 의해 설명된다. 이제 도1의 단계(154) 및 도2C의 구조(254)를 참조하면, 순서도(100)의 단 계(154)에서는, Vss 접속영역(238)이 기판(204) 내에서 리세스(228)의 바닥(232) 아래에 형성되며 마스크(224)는 제거된다. Vss 접속 영역(238)은 당해 기술분야에서 알려진 바와 같이 Vss 접속 주입을 이용하여 리세스(228)의 바닥(232)아래에 고농도(heavy concentration)의 도펀트를 주입함으로써 형성될 수 있다. 또한 도2C에서 나타나는 바와 같이, Vss 접속 영역(238)은 리세스(228)의 바닥(232) 아래 및 플로팅 게이트 메모리 셀(202)의 소스(234) 아래에 위치하며, 플로팅 게이트 메모리 셀(202)의 소스(234)와 접속한다. Vss 접속영역은 적당한 N타입 도펀트로, 예를 들어, 높게 도핑될 수 있다. Vss 접속영역(238)은 공통 소스 라인을 형성하며, 이 라인은 다른 플로팅 게이트 메모리 셀들(어느 도면에도 도시되지 않음)의 소스 영역들을 접속하는데 이용된다. Vss 접속영역(238)은 저항을 가지며, 또한 이것은 본 응용에서는 "Vss 저항"으로서 지칭된다. 또한 단계(154)에서, 도2B에서 마스크(224)는 당해 기술분야에서 알려진 방식으로 제거된다. 동일한 마스크는, (즉, 마스크(224)), 도1의 본 발명의 실시예에 대한 상기 공정 단계들에서 이용됨을 유념하여야 한다.
도1의 본 발명의 실시예에서는, 리세스(228)의 깊이(236)와 동일한 거리만큼 기판(204)의 상부표면(206) 아래에 접속영역(238)을 위치시킴과 아울러 Vss 접속영역(238)을 소스(234) 아래에 위치시키는 데에 리세스(228)가 이용된다. 결과적으로, 본 발명은 채널 영역(222)으로의 소스(234)의 측면 확산 감소를 획득한다. 또한, 채널 영역(222)으로의 소스(234)의 측면 확산에서 감소된 양은 리세스(228)의 깊이(236)를 적절하게 선택함으로써 결정될 수 있다. 채널 영역(222)으로의 소 스(234)의 측면 확산을 감소시킴으로써, 도1의 본 발명의 실시예는 플로팅 게이트 메모리 셀(202)에서의 DIBL의 감소를 바람직하게 획득한다.
부가적으로, 도1의 본 발명의 실시예에서는, Vss 접속 영역(238)을 기판(204)의 상부표면(206) 아래에 적절하게 위치시킴과 아울러 Vss 접속영역을 소스(234) 아래에 위치시키기 위해 리세스(228)를 형성함으로써, DIBL에 있어서 바람직하지 않은 증가를 야기시킴이 없이 Vss 접속 영역(238)을 높게 도핑시킴으로써 Vss 접속영역(238)의 저항(즉, Vss 저항)은 감소될 수 있다. 이와는 대조적으로, 통상적인 NOR-타입 플로팅 게이트 플래시 메모리 셀과 같은 통상적인 플로팅 게이트 메모리에서는, 상기 기판의 상부표면 아래 및 상기 소스 아래에 소정의 깊이로 Vss 접속영역을 위치시키는데 있어서 리세스를 형성하지 않는다. 결과적으로, 통상적인 플로팅 게이트 메모리 셀에서는, Vss 저항의 충분히 낮은 감소는 DIBL의 동시적인 증가없이는 달성될 수 없다.
본 발명의 한 실시예에 따른 리세스된(recessed) Vss 주입 영역 및 감소된 소스 확산을 갖는 소스를 포함하는 플로팅 게이트 플래시 메모리 셀을 형성하기 위한 예시적인 방법을 도시하는 순서도가 도3에 나타난다. 당업자에게 명백한 특정 세부사항들 및 특징들은 순서도(100)에서 생략되었다. 예를 들어, 특정 단계는 당해 기술분야에서 알려진 바와 같이 하나 이상의 부차적인 단계들로 구성될 수 있거나 전문적인 장비 또는 물질들을 포함할 수 있다. 순서도(300)에서 가리키는 단계(150), (152), (154)는 본 발명의 한 실시예를 설명하는데 충분하며, 본 발명의 다른 실시예들은 순서도(300)에서 나타나는 것과는 다른 단계들을 이용할 수 있다. 순서도(300)에서 나타나는 공정 단계들은 웨이퍼상에서 수행되며, 상기 웨이퍼는, 단계(350) 이전에, 기판 상에 위치하는 플로팅 게이트 메모리 셀의 스택된 게이트 구조를 포함하며, 상기 기판은 상기 스택된 게이트 구조에 인접하게 위치하는 소스 및 드레인 영역을 포함함을 유념하여야 한다. 또한 스택된 게이트는 상기 기판 상에 위치하는 터널 산화물층, 상기 터널 산화물층 상에 위치하는 플로팅 게이트, 상기 플로팅 게이트 상에 위치하는 ONO 스택 및 상기 ONO 스택 상에 위치하는 제어 게이트를 포함한다. 상기에서 설명되는 기판 상에 위치하는 스택된 게이트 구조를 포함하는 구조에 대해 순서도(300)의 단계(350), (352), (354), 및 (356)를 수행한 결과가 도4A, 도4B, 도4C, 및 도4D에서의 구조(450), (452),(454), 및 (456)에서 각각 도시된다.
이제 도3의 단계(350) 및 도4A의 구조(450)를 참조하면, 순서도(300)의 단계(350)에서는, 마스크(424)는 기판(404)의 스택된 게이트 구조(408)의 대략 1/2 위 및 드레인 영역(420) 위에 형성되며, 높게 도핑된 영역(426)은 기판(404)의 소스 영역(418) 내에서 형성된다. 도4A에 있어서, 구조(450)에서의 플로팅 게이트 메모리 셀(402), 기판(404), 상부표면(406), 스택된 게이트 구조(408), 터널 산화물층(410), 플로팅 게이트(412), ONO 스택(414), 제어 게이트(416), 소스 영역(418), 드레인 영역(420), 드레인(421), 채널 영역(422) 및 마스크(424)는 각각 도2A에 있어서 구조(250)에서의 플로팅 게이트 메모리 셀(202), 기판(204), 상부표면(206), 스택된 게이트 구조(208), 터널 산화물층(210), 플로팅 게이트(212), ONO 스택(214), 제어 게이트(216), 소스 영역(218), 드레인 영역(220), 드레인(221), 채 널 영역(222) 및 마스크(224)와 대응한다.
도4A에서 나타나는 바와 같이, 마스크(424)는 드레인 영역(420)에 인접하게 위치하는 기판(404)의 스택된 게이트 구조(408)의 대략 1/2 위 및 드레인 영역(420) 위에 위치한다. 마스크(424)는 조성 및 형성에 있어서 도2A의 마스크(224)와 실질적으로 유사하다. 도2A의 구조(250)와 유사하게, 구조(450)는 NOR-타입 플래시 메모리 디바이스 같은 플래시 메모리 디바이스를 포함할 수 있다. 또한 도4A에서 나타나는 바와 같이, 높게 도핑된 영역(426)은 기판(404)의 소스 영역(418) 내에 위치하며, 소스 영역(418) 내에 소스 주입을 이용하여 적당한 N 타입 도펀트의 바람직한 양을 적절하게 주입함으로써 형성될 수 있다. 또한 도4A에서 나타나는 바와 같이, 스택된 게이트 구조(408)는 기판(404) 상에 위치하며, 터널 산화물층(410), 플로팅 게이트(412), ONO 스택(414), 및 제어 게이트(416)를 포함한다. 또한 도4A에서 나타나는 바와 같이, 터널 산화물층(410)은 기판(404)의 상부표면(406)상의 채널영역(422) 위에 위치하며, 플로팅 게이트(412)는 터널 산화물층(410) 상에 위치하며, ONO 스택(414)은 플로팅 게이트(412) 상에 위치하며, 그리고 제어 게이트(216)는 ONO 스택(414)상에 위치한다. 또한 도4A에서 나타나는 바와 같이, 소스 영역(418) 및 드레인 영역(420)은 기판(404) 내에 위치하며, 드레인(421)은 드레인 영역(420) 내에 위치한다. 도4A를 참조하면, 순서도(300)에서 단계(350)의 결과는 구조(450)에 의해 설명된다.
계속하여 도3의 단계(352) 및 도4B의 구조(452)에 관하여, 순서도(300)의 단계(352)에서는, 마스크(424)가 제거되고 어닐링(annealing) 공정이 수행된다. 도4A 의 마스크(424)는 당해 기술분야에서 알려진 바와 같은 적절한 식각 공정을 이용하여 제거될 수 있다. 상기 어닐링 공정 동안에, 기판(404)이 충분한 온도로 가열되면, 높게 도핑된 영역(426)을 형성하기 위해 이용되는 소스 주입으로 인하여 야기되는 손상이 회복된다. 상기 어닐링공정은 또한 높게 도핑된 영역(426)의 확산 에지(edge)(440)가 스택된 게이트 구조(408)의 측벽(442)을 넘어서 터널 산화물층(410) 아래의 적당한 거리까지 확장하는 것을 확보하기 위하여 이용되며, 이 거리는 기판(404)의 상부표면(406)에 평행한 방향으로 측정된다. 예를 들어, 어닐링공정의 온도 및 지속시간은 제어될 수 있어 높게 도핑된 영역(426)의 확산에지(440)가 스택된 게이트 구조(408)의 측벽(442)을 넘어서 터널 산화물 아래 적당한 거리까지 확장되는 것을 가능하게 한다. 도4B를 참조하면, 순서도(300)에서 단계(352)의 결과는 구조(452)에 의해 설명된다.
계속하여 도3의 단계(354) 및 도4C의 구조(454)에 관하여, 순서도(300)의 단계(354)에서는, 마스크(444)가 드레인 영역(420)에 인접하게 위치하는 기판(404)의 스택된 게이트 구조(408)의 대략 1/2 위 및 드레인 영역(420) 위에 형성되며, 리세스(428)는 기판(404)의 소스 영역(418) 내에 형성된다. 도4C에서 나타나는 바와 같이, 마스크(444)는 기판(404)의 스택된 게이트 구조(408)의 대략 1/2 위 및 드레인 영역(420) 위에 위치한다. 마스크(444)는 조성 및 형성에 있어서 마스크(424)와 실질적으로 유사하다. 또한 도4C에서 나타나는 바와 같이, 리세스(428)는 측벽(430), 바닥(232), 및 깊이(436)를 가지며, 이 깊이(236)는 리세스(428)의 바닥(432)과 기판(404)의 상부표면(406) 사이의 거리를 나타낸다. 리세스(428)는 깊이 및 형성에 있어서 도2B의 리세스(228)와 실질적으로 유사하다. 본 실시예에서는, 리세스(428)의 측벽(430)은 기판(404)의 상부표면(406)과 실질적으로 수직을 이룰 수 있다. 다른 실시예에서는, 리세스(428)의 측벽(430)은 기판(404)의 상부표면(406)에 대하여 대략 90도와는 다른 각도를 형성할 수 있다.
또한 도4C에서 나타나는 바와 같이, 도4A에서 높게 도핑된 영역(426)의 상당 부분이 제거된 후, 도핑된 영역(426)의 잔여 부분은 플로팅 게이트 메모리 셀(402)의 소스(434)를 형성한다. 또한 도4C에서 나타나는 바와 같이, 소스(434)는 리세스(428)의 측벽(430)에 인접됨과 아울러 스택된 게이트 구조(408) 아래에 위치한다. 단계(350)에서 높게 도핑된 영역(426)을 형성한 후에 순서도(300)의 단계(352)에서 어닐링공정을 수행함으로써, 도1의 본 발명의 한 실시예는 소스(434)가 충분한 폭을 갖는다는 것을 확보한다. 도4C를 참조하면, 순서도(300)에서 단계(354)의 결과는 구조(454)에 의해 설명된다.
이제 도3의 단계(356) 및 도2D의 구조(456)를 참조하면, 순서도(100)의 단계(356)에서는, Vss 접속영역(438)이 기판(404) 내의 리세스(428)의 바닥(432) 아래에 형성되며, 마스크(444)는 제거된다. 도4D에서 나타나는 바와 같이, Vss 접속영역(438)은 리세스(428)의 바닥(432) 아래 및 플로팅 게이트 메모리 셀(402)의 소스(434) 아래에 위치하며, 플로팅 게이트 메모리 셀(402)의 소스(434)와 접속된다. Vss 접속영역(438)은 조성 및 형성에 있어서 도2C의 Vss 접속영역(238)과 실질적으로 유사하다. 도2C의 Vss 접속영역(238)과 유사하게, Vss 접속영역(438)은 공통 소스 라인을 형성하며, 이 라인은 다른 플로팅 게이트 메모리 셀들(어느 도면에도 나 타나지 않음)의 소스 영역들을 접속하는데 이용된다. Vss 접속영역(438)은 도2C의 Vss 접속영역(238)과 실질적으로 유사한 저항을 갖는다. 또한 단계(356)에서는, 도4C의 마스크(444)는 도4A의 마스크(424)가 제거된 바와 같이 유사한 방식으로 제거된다. 한 실시예에서는, 마스크(444)는 제거되고, Vss 접속영역(438)의 형성이전에 새로운 마스크가 드레인 영역(420)에 인접하게 위치하는 기판(404)의 스택된 게이트 구조(408)의 대략 1/2 위 및 드레인 영역(420) 위에 형성된다. 이러한 실시예에서는, Vss 접속영역(438)의 형성 후에 상기 새로운 마스크는 도4C의 마스크(444)가 제거된 바와 같이 유사한 방식으로 제거된다. 도4D를 참조하면, 순서도(300)에서 단계(456)의 결과는 구조(456)에 의해 설명된다.
도3의 본 발명의 실시예에서는, Vss 접속영역(438)을 기판(404)의 상부표면(406) 아래에서 리세스(428)의 깊이(436)와 동일한 거리에 위치시킴과 아울러 Vss 접속영역(438)을 소스(434) 아래에 위치시키는데 리세스(428)가 이용된다. 결과적으로, 도3의 본 발명의 실시예는 채널 영역(422)으로의 소스(434) 측면 확산의 감소를 획득한다. 또한, 채널 영역(422)으로의 소스(434)의 측면 확산에 있어서 감소된 양은 리세스(428)의 깊이(436)를 적절하게 선택함으로써 결정될 수 있다. 채널 영역(422)으로의 소스(434)의 측면 확산을 감소시킴으로써, 도3의 본 발명의 실시예는 바람직하게 플로팅 게이트 메모리 셀(402)에 있어서 DIBL의 감소를 획득한다.
부가적으로, 도3의 본 발명의 실시예에서는, Vss 접속 영역(438)을 기판(404)의 상부표면(406) 아래에 적절하게 위치시킴과 아울러 Vss 접속영역(438)을 소스(434) 아래에 위치시키기 위해 리세스(428)를 형성함으로써, DIBL에 있어서 바람직하지 않은 증가를 야기시킴이 없이 Vss 접속 영역(438)을 높게 도핑시킴으로써 Vss 접속영역(438)의 저항(즉, Vss 저항)은 감소될 수 있다.
따라서, 도1 및 도3의 본 발명의 실시예에서는, Vss 접속영역을 상기 기판의 상부표면 아래 및 소스 아래의 적당한 깊이로 위치시킴으로써, 본 발명은 바람직한 저(low) Vss 저항 및 NOR-타입 플로팅 게이트 플래시 메모리 셀과 같은 플로팅 게이트 메모리 셀에서의 감소된 DIBL을 유리하게 획득하며, 이러한 저항은 플로팅 게이트 메모리 셀의 성능에 있어서 증가를 가져온다.
본 발명의 예시적인 실시예들의 상기 설명으로부터 본 발명의 범위를 벗어남이 없이 본 발명의 개념들을 구현하는데 여러가지 기법들이 사용될 수 있음은 명백하다. 또한, 비록 본 발명은 특정 실시예들을 참조하여 설명되었지만, 본 발명의 사상 및 범위를 벗어남이 없이 형식 및 세부사항에 대해 변경을 가할 수 있음을 당업자는 알 수 있다. 상기 설명된 예시적인 실시예들은 모든 점에서 제한적인 것으로서가 아니라 예시적인 것으로 고려되어야 한다. 또한 이해될 사항으로서, 본 발명은 본 명세서에서 설명되는 특정 예시적인 실시예들에 국한되지 않으며, 본 발명의 범위를 벗어남이 없이 다수의 재구성, 변경, 및 대체가 가능하다.
따라서, 플로팅 게이트 메모리 셀에 있어서 저(low) Vss 저항 및 감소된 DIBL를 위한 구조 및 방법이 설명된다.
Claims (10)
- 기판(204) 상에 위치하는 플로팅 게이트 메모리 셀(202)에 있어서,상기 기판(204) 상에 위치하는 스택된 게이트 구조(208)와, 여기서 상기 스택된 게이트 구조(208)는 상기 기판(204) 내의 채널영역(222) 위에 위치하고;상기 기판(204) 내에서 상기 스택된 게이트 구조(208)에 인접하게 형성되는 리세스(228)와, 여기서 상기 리세스(228)는 측벽(230), 바닥(232), 및 깊이(236)를 갖고;상기 리세스(228)의 상기 측벽(230)에 인접 및 상기 스택된 게이트 구조(208) 아래에 위치하는 상기 플로팅 게이트 메모리 셀(202)의 소스(234)와;상기 리세스(228)의 상기 바닥(232) 아래 및 상기 소스(234)의 아래에 위치하며, 상기 소스(234)에 접속되는 Vss 접속영역(238)을 포함하여 구성되며;여기서 상기 리세스(228)의 상기 바닥(232) 아래에 위치하는 상기 Vss 접속영역(238)이 상기 소스(234)로 하여금 상기 채널영역(222)에서 감소된 측면 확산을 갖게 하는 것을 특징으로 하는 상기 플로팅 게이트 메모리 셀(202).
- 상기 제 1 항에 있어서,상기 소스(234)의 상기 감소된 측면 확산이 상기 플로팅 게이트 메모리 셀(202)에 있어서 DIBL의 감소를 가져오는 것을 특징으로 하는 상기 플로팅 게이트 메모리 셀(202).
- 상기 제 1 항에 있어서,상기 리세스(228)는 상기 플로팅 게이트 메모리 셀(202)에서의 DIBL을 증가시킴 없이 상기 Vss 접속영역(238)의 저항이 감소되게 하는 것을 특징으로 하는 상기 플로팅 게이트 메모리 셀(202).
- 기판(204) 상에 위치함과 아울러,상기 기판(204) 상에 위치하는 스택된 게이트 구조(208)와, 상기 기판(204) 내의 채널영역(222) 위에 위치하는 상기 스택된 게이트 구조(208)와, 상기 기판(204) 내에서 상기 스택된 게이트 구조(208)에 인접하게 형성되는 리세스(228)-여기서 상기 리세스(228)는 측벽(230), 바닥(232), 및 깊이(236)를 가지며-를 포함하는 플로팅 게이트 메모리 셀(202)에 있어서:상기 리세스(228)의 상기 측벽(230)에 인접 및 상기 스택된 게이트 구조(208) 아래에 상기 플로팅 게이트 메모리 셀(202)의 소스(234)가 위치하고, 상기 리세스(228)의 상기 바닥(232) 아래 및 상기 소스(234) 아래에 Vss 접속영역(238)이 위치하고, 상기 Vss 접속영역(238)이 상기 소스(234)에 접속되고, 여기서 상기 리세스(228)의 상기 바닥(232) 아래에 위치하는 상기 Vss 접속영역(238)이 상기 소스(234)로 하여금 상기 채널영역(222)에서 감소된 측면 확산을 갖게 하는 것을 특징으로 하는 상기 플로팅 게이트 메모리 셀(202).
- 제 4 항에 있어서,상기 소스(234)의 상기 감소된 측면 확산이 상기 플로팅 게이트 메모리 셀(202)에 있어서 DIBL의 감소를 가져오는 것을 특징으로 하는 상기 플로팅 게이트 메모리 셀(202).
- 제 4 항에 있어서,상기 플로팅 게이트 메모리 셀(202)에 있어서 DIBL을 증가시킴 없이 상기 리세스(228)가 상기 Vss 접속영역(238)의 저항이 감소되게 하는 것을 특징으로 하는 상기 플로팅 게이트 메모리 셀(202).
- 제 4 항에 있어서,상기 리세스(228)의 상기 측벽(230)이 상기 기판(204)의 상부 표면(206)과 실질적으로 수직을 이루는 것을 특징으로 하는 상기 플로팅 게이트 메모리 셀(202).
- 제 4 항에 있어서,상기 스택된 게이트 구조(208)가 플로팅 게이트(212) 상에 위치하는 ONO 스택(214)을 포함하는 것을 특징으로 하는 상기 플로팅 게이트 메모리 셀(202).
- 기판(404) 상에 플로팅 게이트 메모리 셀(402)을 제조하기 위한 방법에 있어 서,상기 기판(404) 내의 소스영역(418) 안에 높게 도핑된 영역(426)을 형성하는 단계(350)와, 여기서 상기 소스영역(418)은 상기 스택된 게이트 구조(408)에 인접하게 위치하고;상기 기판(404) 내의 상기 높게 도핑된 영역(426) 안에 리세스(428)를 형성하는 단계(354)와, 여기서 상기 리세스(428)는 측벽(430), 바닥(432), 및 깊이(436)를 갖고, 상기 리세스(428)의 상기 측벽(430)은 상기 플로팅 게이트 메모리 셀(402)의 소스(434)에 인접하게 위치하고;상기 리세스(428)의 상기 바닥(432) 아래 및 상기 소스(434) 아래에 Vss 접속영역(438)을 형성하는 단계(356)를 포함하고, 여기서 상기 Vss 접속영역(438)은 상기 소스(434)에 접속되고;여기서 상기 리세스(428)의 상기 바닥(432) 아래에 상기 Vss 접속영역(438)을 형성하는 것이 상기 소스(434)로 하여금 상기 채널영역(422)에서 감소된 측면 확산을 갖게 하는 것을 특징으로 하는 상기 플로팅 게이트 메모리 셀(402)을 제조하기 위한 방법.
- 제 9 항에 있어서,상기 소스(434)의 상기 감소된 측면 확산이 상기 플로팅 게이트 메모리 셀(402)에 있어서 DIBL의 감소를 가져오는 것을 특징으로 하는 상기 플로팅 게이트 메모리 셀(402)을 제조하기 위한 방법.
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