KR20060125176A - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 제조 기술에 관한 것으로 특히, 반도체 소자 제조 공정 중, 터널 산화막의 버즈비크 결함을 해결하고, 플로팅 게이트의 면적을 증가시켜 셀 동작시 프로그램 및 소거의 효율을 증가시키는 반도체 소자의 제조 공정에 관한 것이다. 이를 위해 본 발명은, 반도체 기판 상부에 형성되며, 플로팅 게이트 영역이 오픈된 콘트롤 게이트, 상기 오픈 영역의 상기 반도체 기판이 리세스 되어 형성된 트렌치, 상기 콘트롤 게이트 측벽에 형성된 ONO막, 상기 ONO막 및 상기 트렌치 측벽 및 바닥에 형성된 터널 산화막 및 상기 트렌치 내부 및 상기 오픈 영역의 상기 터널 산화막 상에 형성된 플로팅 게이트를 구비하는 반도체 소자가 제공된다.
또한, 반도체 기판 상에 콘트롤 게이트용 전도막을 증착하는 단계, 상기 콘트롤 게이트용 전도막 중, 플로팅 게이트가 형성될 영역이 오픈되도록 선택적 식각하여 콘트롤 게이트를 형성하는 단계, 상기 콘트롤 게이트가 형성된 기판 상에 ONO막을 증착하는 단계, 상기 오픈 영역의 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계, 상기 트렌치의 단차를 따라 터널 산화막을 증착하는 단계, 상기 트렌치 내부 및 상기 오픈 영역의 상기 터널 산화막 상에 플로팅 게이트용 전도막을 증착하는 단계 및 상기 플로팅 게이트용 전도막이 증착된 기판에 화학적기계적연마 공정을 수행하여 셀 프로파일을 형성하는 단계를 포함하는 반도체 소자의 제조 방법이 제공된다.
콘트롤 게이트 폴리실리콘막, 고전압 게이트 절연막, 플로팅 게이트 폴리실리콘막, 절연층, 터널 산화막
Description
도 1은 종래 기술에 따른 반도체 소자의 제조 공정을 나타낸 단면도.
도 2a 내지 도 2f는 본 발명의 일실시예에 따른 비휘발성 메모리 소자의 제조 공정을 나타낸 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 실리콘 기판 101 : 고전압 게이트 절연막
102a : 콘트롤 게이트 103 : 제1 산화막
104 : 질화막 105 : 제2 산화막
106 : 터널 산화막 107a : 플로팅 게이트
본 발명은 반도체 제조 기술에 관한 것으로 특히, 반도체 소자 제조 공정에 관한 것이다.
비휘발성 메모리로 널리 사용되는 플래시 메모리, 예를 들어 EEPROM(Electrically Programmable Erasable Read Only Memory)은 전기적으로 데이터를 프로그램하고 소거하는 기능을 가지고 있다. 이러한 EEPROM의 프로그램 동작은 드레인 측에 채널 열 전자(channel hot electron)를 형성시켜 상기 전자를 플로팅 게이트(floating gate)에 축적함으로써 셀 트랜지스터의 문턱 전압을 증가시키는 동작이다. 반면에, 소거 동작은 소스/기판과 상기 플로팅 게이트간에 고전압을 발생시켜 플로팅 게이트에 축적된 전자를 방출함으로써 셀 트랜지스터의 문턱 전압을 낮추는 것이다.
도 1은 종래 기술에 따른 반도체 소자의 제조 공정을 나타낸 단면도이다.
도 1을 참조하여, 반도체 기판(1)에 활성영역과 소자분리영역을 분리하는 소자분리막(2)을 형성한다.
이때, 상기 도 1에서는 STI 공정을 수행하여 소자분리막(2)을 형성하였다.
이어서, 열 산화(thermal oxidation) 공정으로 반도체 기판(1)인 실리콘 기판의 활성영역 표면에 실리콘산화막(SiO2)을 형성하고, 터널 부위의 실리콘산화막을 패터닝하여 터널 산화막(3)을 형성한다.
이어서, 상기 터널 산화막(3) 상부면에 플로팅 게이트용 전도막(4)을 증착하고 그 위에 순차적으로 유전체막으로서 ONO(Oxide Nitride Oxide)막(5, 7)을 증착한 후, 포토리소그래피 공정을 진행하여 유전체막(5, 7) 상부에 플로팅 게이트 영 역을 정의하는 포토레지스트 패턴을 형성한다.
이어서, 상기 포토레지스트 패턴을 식각 장벽으로 상기 ONO막(5, 7), 플로팅 게이트용 전도막(4) 및 터널 산화막(3)을 식각한 후, 상기 포토레지스트 패턴을 제거한다.
이어서, 상기 플로팅 게이트용 전도막(4)을 식각하여 형성된 플로팅 게이트(4)와 이후 형성될 컨트롤 게이트와의 유전체 누설특성을 줄이기 위해 열 산화공정을 진행하여 상기 반도체 기판(1)의 실리콘 또는 플로팅 게이트용 전도막(4)의 폴리실리콘을 산화시켜 산화박막을 형성한다.
이어서, 상기 기판 상에 절연박막으로서, 실리콘질화막(Si3N4)을 얇게 증착하고 전면 식각(etch back) 공정으로 이를 식각하여 ONO막(5, 7), 플로팅 게이트(4) 및 터널 산화막(3)의 측벽에 스페이서(8)를 형성한다.
이어서, 기판(1) 상에 컨트롤 게이트용 전도막(8)을 증착한 후, 선택적 식각하여 플로팅 게이트(4)를 감싸는 컨트롤 게이트(8)를 형성한다.
이어서, 컨트롤 게이트(8) 측벽에 절연 물질로 이루어진 스페이서(9)를 형성한 후에 소스/드레인용 n형 불순물 이온주입 공정을 진행하여 상기 기판(1)내에 소스/드레인 영역(10)을 형성하여 플래시 메모리 셀을 제조한다.
그런데, 종래 기술에 의한 플래시 메모리 셀의 제조 방법은 상기 플로팅 게이트(4)를 선택적 식각한 후에 실시되는 산화 공정에 의해 터널 산화막(3)의 에지 부분에 O2 가스가 침투하여 산화되어 버즈 비크(bird's beak) 형태로 변형되고 이로 인해 상기 터널 산화막(3) 에지부분의 두께가 불균형하게 증가된다. 따라서 종래 기술에 의한 플래시 메모리 셀에서는 유효 터널 면적이 감소되어 터널링 유효성이 저하되는 문제점이 발생한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 터널 산화막의 버즈비크 결함을 해결하고, 플로팅 게이트의 면적을 증가시켜 셀 동작시 프로그램 및 소거의 효율을 증가시키는 반도체 소자의 제조 방법을 제공하는 것을 그 목적으로 한다.
상기의 목적을 달성하기 위한 본 발명의 일측면에 따르면, 반도체 기판 상부에 형성되며, 플로팅 게이트 영역이 오픈된 콘트롤 게이트, 상기 오픈 영역의 상기 반도체 기판이 리세스 되어 형성된 트렌치, 상기 콘트롤 게이트 측벽에 형성된 ONO막, 상기 ONO막 및 상기 트렌치 측벽 및 바닥에 형성된 터널 산화막 및 상기 트렌치 내부 및 상기 오픈 영역의 상기 터널 산화막 상에 형성된 플로팅 게이트를 구비하는 반도체 소자가 제공된다.
또한, 반도체 기판 상에 콘트롤 게이트용 전도막을 증착하는 단계, 상기 콘트롤 게이트용 전도막 중, 플로팅 게이트가 형성될 영역이 오픈되도록 선택적 식각하여 콘트롤 게이트를 형성하는 단계, 상기 콘트롤 게이트가 형성된 기판 상에 ONO 막을 증착하는 단계, 상기 오픈 영역의 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계, 상기 트렌치의 단차를 따라 터널 산화막을 증착하는 단계, 상기 트렌치 내부 및 상기 오픈 영역의 상기 터널 산화막 상에 플로팅 게이트용 전도막을 증착하는 단계 및 상기 플로팅 게이트용 전도막이 증착된 기판에 화학적기계적연마 공정을 수행하여 셀 프로파일을 형성하는 단계를 포함하는 반도체 소자의 제조 방법이 제공된다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사항을 용이하게 실시할 수 있을 정도로 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.
도 2a 및 도 2f는 본 발명의 반도체 소자의 제조 공정을 나타낸 단면도이다.
본 실시예에 따른 반도체 소자의 제조 공정은 우선, 도 2a에 도시된 바와 같이, 반도체 기판(100) 상에 고전압(High Voltage) 게이트 절연막(101)과 콘트롤 게이트용 전도막(102)을 순차적으로 증착한다.
다음으로, 도 2b에 도시된 바와 같이, 상기 게이트 절연막(101)과 콘트롤 게이트용 전도막(102)을 선택적 식각하여 콘트롤 게이트(102a)를 형성한다.
이때, 상기 식각되는 영역은 후속 플로팅 게이트가 형성될 영역이다.
다음으로, 도 2c에 도시된 바와 같이, 플로팅 게이트가 형성될 영역이 오픈된 상기 콘트롤 게이트(102a)의 단차에 따라 ONO막(108)을 증착한다.
이때, 상기 ONO막(108)은 제1 산화막(103), 질화막(104), 제2 산화막(105)으로 구성된다.
다음으로, 도 2d에 도시된 바와 같이, 상기 플로팅 게이트가 형성될 영역의 상기 기판을 식각하여 트렌치를 형성하되, 상기 플로팅 게이트가 형성될 영역에 증착된 상기 ONO막(108)도 함께 식각하여, 상기 ONO막(108)이 상기 콘트롤 게이트(102a)의 측벽에 형성되도록 한다.
다음으로, 도 2e에 도시된 바와 같이, 트렌치가 형성된 기판 상에 터널 산화막(106)과 플로팅 게이트용 전도막(107)을 순차적으로 증착한다.
다음으로, 도 2f에 도시된 바와 같이, 상기 플로팅 게이트용 전도막(107)을 화학적기계적연마 공정을 통해 평탄화 시킨다.
이어서, 상기 콘트롤 게이트(102a)가 노출되도록 상기 터널 산화막(106), 절연층(108), 플로팅 게이트 폴리실리콘막(107)을 식각하여 셀 프로파일을 형성한다.
그리고, 도시하지는 않았으나, 형성된 셀을 기준으로 양측 상기 기판에 불순물을 주입하여 소스/드레인 영역을 형성한다.
즉, 본 발명에서는 플로팅 게이트(107a) 형성시 절연층(108)을 과도 식각하여, 반도체 기판(101)에 트렌치를 형성한다. 이때, 상기 반도체 기판(101)에 형성된 트렌치로 인해 채널 영역의 면적이 증가되어 터널 면적 또한 증가된다.
그리고, 이때의 과도식각으로 인하여 종래기술에서 절연층(108) 형성시 발생하던 버즈 비크 현상도 제거 할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식 을 가진 자에게 있어 명백할 것이다.
이상에서 살펴본 바와 같이, 본 발명은 채널 영역의 면적을 증가시켜 셀 동작시 프로그램(Program) 및 소거(Erase) 효율을 증가시킨다.
그리고, 종래에 발생하던 버즈 비크(Bird's beak)현상이 발생하지 않아 프로그램 및 소거의 문턱전압을 개선하는 효과가 있다.
Claims (2)
- 반도체 기판 상부에 형성되며, 플로팅 게이트 영역이 오픈된 콘트롤 게이트;상기 오픈 영역의 상기 반도체 기판이 리세스 되어 형성된 트렌치;상기 콘트롤 게이트 측벽에 형성된 ONO막;상기 ONO막 및 상기 트렌치 측벽 및 바닥에 형성된 터널 산화막;상기 트렌치 내부 및 상기 오픈 영역의 상기 터널 산화막 상에 형성된 플로팅 게이트를 구비하는 반도체 소자.
- 반도체 기판 상에 콘트롤 게이트용 전도막을 증착하는 단계;상기 콘트롤 게이트용 전도막 중, 플로팅 게이트가 형성될 영역이 오픈되도록 선택적 식각하여 콘트롤 게이트를 형성하는 단계;상기 콘트롤 게이트가 형성된 기판 상에 ONO막을 증착하는 단계;상기 오픈 영역의 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계;상기 트렌치의 단차를 따라 터널 산화막을 증착하는 단계;상기 트렌치 내부 및 상기 오픈 영역의 상기 터널 산화막 상에 플로팅 게이트용 전도막을 증착하는 단계; 및상기 플로팅 게이트용 전도막이 증착된 기판에 화학적기계적연마 공정을 수 행하여 셀 프로파일을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
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