KR100356471B1 - 플래쉬 이이피롬 셀의 제조 방법 - Google Patents

Abstract

본 발명은 플래쉬 EEPROM 셀의 제조 방법에 관한 것으로, 반도체 기판 상부에 선택적으로 스택 게이트 구조를 형성하고 1차 열처리 공정 및 소오스 이온 주입 공정을 실시한 후 상기 스택 게이트 구조의 측벽에 산화막을 형성하여 2차 열처리 공정, 소오스/드레인 이온 주입 공정 및 3차 열처리 공정을 실시함으로써 ONO 유전체막의 하부 및 상부 산화막이 성장되는 것을 방지하고 유효 채널 길이도 증가시킬 수 있어 소자의 신뢰성을 향상시킬 수 있는 플래쉬 EEPROM 셀의 제조 방법이 제시된다.

Description

플래쉬 이이피롬 셀의 제조 방법{Method of manufacturing a flash EEPROM cell}

본 발명은 플래쉬 EEPROM 셀의 제조 방법에 관한 것으로, 특히 반도체 기판 상부에 선택적으로 스택 게이트 구조를 형성하고, 1차 열처리 공정, 1차 소오스 이온 주입 공정을 실시한 후 스택 게이트 구조 측벽에 스페이서를 형성하여 2차 열처리 공정, 소오스/드레인 이온 주입 공정 및 3차 열처리 공정을 실시함으로써 ONO 유전체막의 산화막 성장을 억제하고 유효 채널 길이도 증가시킬 수 있어 소자의 신뢰성을 향상시킬 수 있는 플래쉬 EEPROM 셀의 제조 방법에 관한 것이다.

도 1은 플래쉬 EEPROM 셀 어레이의 레이아웃도이고, 도 2(a) 내지 도 2(d)는 도 1의 A-A' 라인을 따라 절취한 종래의 플래쉬 EEPROM 셀의 제조 방법을 순차적으로 설명하기 위한 소자의 단면도이다.

도 1 및 도 2(a)를 참조하면, 반도체 기판(101) 상에 소자 분리 마스크(10)를 이용하여 소자 분리막을 형성한다. 전체 구조 상부에 터널 산화막(102) 및 제 1 폴리실리콘막(103)을 순차적으로 형성한 후 제 1 폴리실리콘 마스크(20)를 이용한 리소그라피 공정으로 제 1 폴리실리콘막(103) 및 터널 산화막(102)을 패터닝한다. 전체 구조 상부에 ONO1 하부 산화막(104), ONO2 질화막(105) 및 ONO3 상부 산화막 (106)으로 유전체막을 형성하고, 제 2 폴리실리콘막(107) 및 실리사이드막(108)을 순차적으로 형성한다. 이들을 패터닝하여 플로팅 게이트 및 콘트롤 게이트가 적층된 스택 게이트 구조를 형성한다. 플로팅 게이트는 제 1 폴리실리콘막(103)으로 형성되고, 콘트롤 게이트는 제 2 폴리실리콘막(107) 및 텅스텐 실리사이드막(108)으로 형성된다. 그리고난 후 게이트의 식각 손상을 보상하기 위해 1차 열산화 (Re-Oxidation) 공정을 실시한다. 전체 구조 상부에 제 1 감광막을 형성한 후 자기정렬 식각 마스크(40)를 이용한 노광 및 식각 공정으로 패터닝한다. 제 1 감광막 패턴(109)을 마스크로 1차 셀 소오스 이온 주입 공정을 실시하여 저농도의 소오스 접합부(110)를 형성한다. 1차 셀 소오스 이온 주입 공정으로 저농도의 비소 또는 인 이온을 이용한다.

도 1 및 도 2(b)를 참조하면, 제 1 감광막 패턴(109)을 제거한 후 2차 열산화(Cell Source Annealing) 공정을 실시한다. 이 공정에 의해 스택 게이트 구조의 측벽에 얇은 두께로 스페이서(111)가 형성되고, 소오스 접합부(110)의 이온이 확산되어 소오스 접합부(110)의 깊이가 깊어진다. 그런데, 산화 공정에 의해 ONO1 산화막(104) 및 ONO3 산화막(106)의 두께가 두꺼워진다.

상기와 같은 1차 셀 소오스 이온 주입 공정과 2차 열산화 공정은 자기정렬 식각 공정중 소오스 접합부에서 불균일한 반도체 기판(101)이 손상이 발생하여 소오스 접합부와 플로팅 게이트간의 오버랩(Overlap)이 균일할 수 있기 때문에 균일한(Uniform) 소오스 접합부의 수직 깊이를 확보하기 위하여 실시한다.

도 1 및 도 2(c)를 참조하면, 전체 구조 상부에 제 2 감광막을 형성한 후 자기정렬 식각 마스크(40)를 이용한 노광 및 식각 공정으로 제 2 감광막 패턴(112)을 형성한다. 확산 방식으로 각 셀의 소오스 접합부(110)를 연결하여 공통 소오스 라인을 형성하기 위해 도 1의 Row 방향으로 이웃한 셀들간에 위치하고 있는 소자 분리막을 제거할 목적으로 자기정렬 식각 공정을 실시한다. 그리고 소자 분리막이 형성되었던 위치에 접합부를 형성하여 각각의 소오스 접합부를 연결시켜 주기 위해 같은 2차 셀 소오스 이온 주입 공정을 실시하여 고농도 소오스 접합부(110)를 형성한다. 그런데, 상기한 바와 같이 소오스 접합부(110)의 반도체 기판(101)이 손상되고, 소오스 접합부(110) 또한 균일한 프로파일로 형성되지 않는다. 즉, 저농도 소오스 접합부 형태(a)는 2차 셀 소오스 이온 주입 공정에 의해 게이트 밑부분으로 밀려나고(b), 2차 셀 소오스 이온 주입에 의한 고농도 소오스 접합부(c)는 이들을 통해 하부로 형성된다.

도 1 및 도 2(d)를 참조하면, 3차 열산화(SAS Annealing) 공정을 실시하여 부가적으로 2차 셀 소오스 이온 주입 물질인 고농도 비소 이온을 활성화시켜 전체적인 셀 소오스 라인의 저항을 감소시킨다. 이에 의해 소오스 접합부(110)의 프로파일은 d의 형태에서 e의 형태로 바뀌게 된다. 전체 구조 상부에 제 3 감광막을 형성한 후 드레인 마스크를 이용한 노광 및 식각 공정으로 제 3 감광막 패턴(113)을 형성한다. 제 3 감광막 패턴(113)을 마스크로 불순물 이온 주입 공정을 실시하여 셀 드레인 접합부(114)를 형성한다. 이후 제 3 감광막 패턴(113)을 제거하면 플래쉬 EEPROM 셀의 제조가 완료된다.

그러나, 상기한 방법으로 sub quarter micrometer의 채널 길이를 갖는 셀을 형성할 경우 셀의 기본 동작인 높은 문턱 전압 상태로 만드는 프로그램, 낮은 문턱 전압 상태로 만드는 소거, 과소거된 셀을 약하게 프로그램시키는 리커버리, 셀 상태가 "1" 또는 "0"인지를 판단하는 독출 동작을 실시할 때 다음과 같은 문제점이발생된다.

첫째, 디자인룰(Design Rule)이 sub quarter micrometer Gate Length로 축소되면서 후속 열산화 공정에 의해 도 2(b) 및 도 5에 도시된 바와 같이 ONO1 하부 산화막(3) 및 ONO3 상부 산화막(1)이 두꺼워지는 현상이 나타난다. 단지 측벽에서만 국부적인 버즈빅(Local Bird's Beak) 형태로 보이던 게이트 길이가 길게 형성된셀과는 다르게 ONO1 하부 산화막(3)이 50Å에서 170Å, ONO3 상부 산화막(1)이 50Å에서 120Å으로 단면 전체적으로 두꺼워지는 현상이 발생한다. 이러한 경우 도 3에 도시된 바와 같이 콘트롤 게이트와 플로팅 게이트간의 캐패시턴스(Cg)가 감소하므로 Cg/Ct(Ct=Cg+Cd+Cs+Csub)로 나타내는 게이트 캐패시턴스 커플링비가 감소하여 콘트롤 게이트에 인가된 바이어스가 플로팅 게이트의 포텐셜(Potential)(Vfg) 증감에 미치는 영향이 감소하게 된다. 따라서 소거(도 8의 1 참조), 프로그램 및 독출(도 9의 2 참조) 동작 등이 모두 악화되고, 그것을 보상하기 위해서는 콘트롤 게이트에 더 높은 바이어스를 인가해야하는 단점이 있다. 또한 ONO 두께가 증가하는 현상은 3차례의 열산화 공정중 나타나는 부가 현상이므로 폴리실리콘의 도핑 레벨, 게이트 확정 공정시 발생하는 길이 변화, 열산화 공정시 산화 변화등 로트(Lot)/웨이퍼(Wafer)/사이트(Site)에 따른 변화로 인하여 ONO1 하부 산화막 및 ONO3 상부 산화막의 두께 증가 양상이 서로 다르게 된다. ONO 두께가 다르면 섹터 또는 벌크 소거 특성상 ONO 두께가 상대적으로 얇은 셀은 빠르게 소거되고, ONO 두께가 상대적으로 두꺼운 셀은 느리게 소거되어 셀의 문턱 전압 분포가 크게 넓어지게 된다. 과소거되는 빠르게 소거된 셀은 드레인 바이어스가 인가되는 프로그램 검증, 독출동작을 실시할 때 비트라인 누설 전류가 크게 증가하게 되어 각 동작의 효율성을 감소시키게 되고, 느리게 소거된 셀은 문턱 전압이 높아 독출 동작을 수행할 때 출력 전류가 작아 센싱 속도, 즉 독출 속도가 급격히 감소하게 되는 단점도 있다.

둘째, 게이트 길이가 감소함에 따라 채널 길이도 감소하게 되어 소오스와 드레인간의 누설 전류가 증가하게 된다는 것이다. 특히 프로그램이나 리커버리 동작과 같이 드레인 접합부에 높은 바이어스가 인가되고, 소오스 라인에 접지 전압이 인가될 때 같은 비트라인에 병렬 연결된 선택되지 않은 셀들에서 누설에 의한 전류가 소모되면 비트라인 전체의 포텐셜이 저하되어 정상적으로 프로그램이나 리커버리 동작이 되지 않는다. 도 3의 셀 어레이 블럭도의 예를 보면 n=512, 즉 512개의 워드라인이 있어 각각의 비트라인에 512개의 셀이 병렬 연결되어 있을 때 (WL_2, B/L_2) 좌표에 있는 셀을 프로그램하는 경우를 가정해보자. 이때 WL_2를 제외한 나머지 선택되지 않은 워드라인은 병렬 연결되어 있는 셀들을 오프(OFF) 상태로 유지하기 위하여 OV가 인가된다. 1개의 셀이 핫 캐리어 인젝션 방식으로 프로그램을 하면 통상적으로 드레인 바이어스 5V에 400㎂의 피크 전류(Peak Current)가 필요하다. 그런데, 칩 내부의 펌핑 회로에서 500㎂ 정도의 전류를 공급할 수 있을 때 B/L_2에 병렬 연결된 오프(OFF) 상태의 나머지 511개 셀의 누설 전류가 100㎂를 넘어서는 선택된 셀의 피크 전류가 400㎂를 유지하지 못함에 따라 V=IR(I는 피크 전류, R은 셀 채널 저항)식에 의거 드레인 바이어스가 5V를 유지하지 못해 정상적인 프로그램 동작이 불가능해진다. 즉, 1개의 셀에서 평균적으로 20㎁이상의 누설 전류가 존재하면 안된다는 결과인데, 소거 상태의 셀에서의 도 10의 1처럼 드레인턴온 또는 DIBL(Drain Induced Barrier Lowering) 현상에 의해 그 이상의 누설 전류가 흐를 수 있어 프로그램 특성 악화를 가져올 수 밖에 없고, 그것을 보상하기 위해서는 펌핑 회로를 더 크게하여 전류를 증가시킬 수 밖에 없다.

셋째, 드레인 디스터번스(Drain Disturbance) 현상이 발생한다는 점이다. 드레인 디스터번스(Drain Disturbance)란 상기 두 번째 경우처럼 프로그램이나 리커버리 동작을 수행할 경우 비트라인에 높은 바이어스가 인가될 때 선택되지 않은 셀들의 문턱 전압이 변화하는 현상이다. 누설 전류를 예방할 목적으로 유효 채널 길이를 확보하기 위해서는 드레인 접합부의 수직 깊이를 작게 해야 하므로 드레인 접합부를 얕게 형성해야 한다. 이러한 경우 접합부의 농도가 증가하기 때문에 접합부의 공핍층(Depletion Layer) 폭이 감소하고 반도체 기판과 접합부간의 밴드 벤딩(Band Bending)이 증가하여 드레인에 높은 바이어스가 인가되는 프로그램이나 리커버리 동작에서는 밴드간 터널링(Band to band Tunneling) 현상이 크게 나타나고 경우에 따라서는 접합 파괴 현상이 발생하는데, 이 두 현상은 핫 홀(Hot Hole) 발생량을 크게 증가시킨다. 상기 두 동작 모드에서 플로팅 게이트부터 드레인 접합부로 전기장(Electric Field)이 형성되어 도 10의 3의 게이트 전류처럼 핫 홀이 플로팅 게이트로 주입되거나 터널 산화막에 포획되어 플로팅 게이트의 포텐셜을 증가시키게 된다. 따라서, 도 10의 1에서 보듯이 프로그램 상태에 있던 셀의 문턱 전압이 감소하여 센싱 동작을 실시할 때 프로그램 셀로 인식하지 못하게 된다. 또한 포획된 핫 홀은 유효 질량(Effective Mass)이 높기 때문에 터널 산화막의 산화막 파괴를 유발하여 셀의 수명을 크게 감소시킨다.

넷째, 자기정렬 식각 공정을 실시할 때 소오스 접합부 활성 영역의 반도체 기판 손실이 거의 수직으로 발생됨에 따라 손실 차이에 대한 고농도 접합부 형성이 민감하게 반응하여 셀의 특성 분포도가 넓어지게 된다.

따라서, 본 발명은 상기한 문제점을 해결할 수 있는 플래쉬 EEPROM 셀의 제조 방법을 제공하는데 그 목적이 있다.

상술한 목적을 달성하기 위한 본 발명은 반도체 기판 상부의 소정 영역에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층된 스택 게이트 구조를 형성한 후 1차 열처리 공정을 실시하는 단계와, 상기 반도체 기판의 소정 영역에 저농도 불순물 이온을 주입하여 저농도 소오스 접합부를 형성하는 단계와, 상기 스택 게이트 구조 측벽에 스페이서를 형성한 후 2차 열처리 공정을 실시하는 단계와, 자기정렬 소오스 식각 마스크를 이용한 식각 공정으로 상기 소오스 접합부의 소정 영역을 식각하는 단계와, 고농도 불순물을 이온 주입하여 소오스 및 드레인 접합부를 형성한 후 3차 열처리 공정을 실시하는 단계를 포함하여 이루어진 것을 특징으로 한다.

도 1은 플래쉬 EEPROM 셀 어레이의 레이아웃도.

도 2(a) 내지 도 2(d)는 종래의 플래쉬 EEPROM 셀의 제조 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도.

도 3은 플래쉬 EEPROM 셀 어레이의 개략도.

도 4는 플래쉬 EEPROM 셀의 각 단자와 플로팅 게이트간의 결합 캐패시턴스를 설명하기 위한 셀의 개략도.

도 5는 종래 방법에 의해 제조된 플래쉬 EEPROM 셀의 단면 TEM 사진.

도 6(a) 내지 도 6(d)는 본 발명에 따른 플래쉬 EEPROM 셀의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.

도 7은 본 발명에 따라 제조된 플래쉬 EEPROM 셀의 단면 TEM 사진.

도 8은 종래 및 본 발명에 따른 플래쉬 EEPROM 셀의 소거 특성을 비교하기 위한 그래프.

도 9는 종래 및 본 발명에 따른 플래쉬 EEPROM 셀의 게이트 전압과 드레인전류의 특성을 비교하기 위한 그래프.

도 10은 종래 및 본 발명에 따른 플래쉬 EEPROM 셀의 드레인 누설 전류 및 게이트 전류의 특성을 비교하기 위한 그래프.

도 11은 종래 및 본 발명에 따른 플래쉬 EEPROM 셀에서 프로그램된 셀의 드레인 바이어스 스트레스에 의한 디스터번스 현상으로 셀의 문턱 전압이 감소되는 현상을 비교하기 위한 그래프.

<도면의 주요 부분에 대한 부호의 설명>

10 : 소자 분리 마스크 20 : 제 1 폴리실리콘 마스크

30 : 게이트 40 : 자기정렬 식각 마스크

101 및 201 : 반도체 기판 102 및 202 : 터널 산화막

103 및 203 : 제 1 폴리실리콘막 104 및 204 : ONO1 하부 산화막

105 및 205 : ONO2 질화막 106 및 206 : ONO3 상부 산화막

107 및 207 : 제 2 폴리실리콘막 108 및 208 : 텅스텐 실리사이드막

109 및 209 : 제 1 감광막 패턴 110 및 210 : 소오스 접합부

111 및 210 : 스페이서 112 및 212 : 제 2 감광막 패턴

113 : 제 3 감광막 패턴 114 및 213 : 드레인 접합부

첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.

도 6(a) 내지 도 6(d)는 본 발명에 따른 플래쉬 EEPROM 셀의 제조 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다. 본 발명에 따른 플래쉬 EEPROM 셀의 제조 방법은 도 1에 도시된 레이아웃을 따르는데, 도 1에서 드레인 접합부가 되는 부분이 소오스/드레인 접합부로 변형된 것이 특징이다.

도 6(a)를 참조하면, 반도체 기판(201) 상에 소자 분리 마스크를 이용하여 소자 분리막을 형성한다. 전체 구조 상부에 터널 산화막(202) 및 제 1 폴리실리콘막(203)을 순차적으로 형성한 후 제 1 폴리실리콘 마스크를 이용한 리소그라피 공정으로 제 1 폴리실리콘막(203) 및 터널 산화막(202)을 패터닝한다. 전체 구조 상부에 ONO1 하부 산화막(204), ONO2 질화막(205) 및 ONO3 상부 산화막(206)으로 유전체막을 형성하고, 제 2 폴리실리콘막(207) 및 실리사이드막(208)을 순차적으로 형성한다. 이들을 패터닝하여 플로팅 게이트 및 콘트롤 게이트가 적층된 스택 게이트 구조를 형성한다. 플로팅 게이트는 제 1 폴리실리콘막(203)으로 형성되고, 콘트롤 게이트는 제 2 폴리실리콘막(207) 및 실리사이드막(208)으로 형성된다. 그리고난 후 게이트의 식각 손상을 보상하기 위해 1차 열산화(Re-Oxidation) 공정을 실시한다. 전체 구조 상부에 제 1 감광막을 형성한 후 자기정렬 식각 마스크를 이용한 노광 및 식각 공정으로 패터닝한다. 제 1 감광막 패턴(209)을 마스크로 1차 셀 소오스 이온 주입 공정을 실시하여 저농도의 소오스 접합부(210)를 형성한다. 1차 셀 소오스 이온 주입 공정으로 저농도의 비소 또는 인 이온을 이용한다.

도 6(b)를 참조하면, 제 1 감광막 패턴(209)을 제거하고 전체 구조 상부에 산화막을 300∼500Å의 두께로 형성한 후 스페이서 식각 공정을 실시하여 스택 게이트 구조의 측벽에 스페이서(211)를 형성한다. 그리고, 2차 열산화(Cell SourceAnnealing) 공정을 실시하는데, 이에 의해 소오스 접합부(210)의 이온이 확산되어 소오스 접합부(210)의 깊이가 깊어진다. 이러한 2차 열산화 공정에서 스페이서 (211)가 블럭킹(Blocking) 역할을 하므로 ONO1 하부 산화막(204) 및 ONO3 상부 산화막(206)은 종래와는 다르게 두꺼워지는 정도가 크게 감소하게 된다.

도 6(c)를 참조하면, 전체 구조 상부에 제 2 감광막을 형성한 후 자기정렬 식각 마스크를 이용한 노광 및 식각 공정으로 제 2 감광막 패턴(212)을 형성한다. 확산 방식으로 각 셀의 소오스 접합부(210)를 연결하여 공통 소오스 라인을 형성하기 위해 이웃한 셀들간에 위치하고 있는 소자 분리막을 제거하기 위한 자기정렬 식각 공정을 실시한다. 이때, 소오스 접합부(210)의 반도체 기판(201)이 손실되는데, 스페이서(211)가 점차적으로 손실되기 때문에 소오스 접합부(210)는 완만한 경사를 갖도록 손실된다.

도 6(d)를 참조하면, 제 2 감광막 패턴(212)을 제거한 후 고농도 불순물 이온을 전면에 주입하여 고농도 소오스 접합부(210) 및 드레인 접합부(213)를 형성한다. 그리고 3차 열산화(SAS Annealing) 공정을 실시하면 소오스 접합부(210) 및 드레인 접합부(213)의 불순물 이온이 반도체 기판(201) 내부로 확산되어 그 영역이 더 넓어지게 된다.

상기와 같은 방법으로 플래쉬 EEPROM 셀을 형성할 경우 다음과 같은 문제점을 해결할 수 있다.

전술하였듯이 2차 및 3차 열산화 공정 전에 스페이서를 형성하는 경우 산소가 ONO1 하부 산화막, ONO3 상부 산화막 및 그 계면의 제 1 및 제 2 폴리실리콘에 도달하는 것을 방지할 수 있다. 도 7은 본 발명에 따라 제조된 플래쉬 EEPROM 셀의 단면 사진으로, 도 5의 종래 사진과 비교해 보면 본 발명에 따라 제조된 플래쉬 EEPROM 셀은 ONO1 하부 산화막과 ONO3 상부 산화막의 두께가 모두 50Å에서 70Å으로 증가하는 것으로 나타나고 있어 종래 방법에서 170Å 및 120Å으로 증가하는 것에 비해 20∼30% 수준으로 크게 개선되었다. 따라서, 게이트 커플링 캐패시턴스값이 크게 증가하게 되고, 이에 비례하여 게이트 캐패시턴스 커플링비도 종래 0.45에서 0.60으로 증가하였다. 이 점은 소거 및 독출 조건을 비교해 보아도 알 수 있는데 도 8에서와 같이 소거 특성을 비교해 보면 개선된 셀의 소거 속도가 종래 셀에 비해 10E1.6 order 정도 빠르게 진행되고 있음을 보여주고 있다. 또한, 도 8에서는 프로그램 특성의 차이도 보여주는데 소거 특성 곡선의 초기값은 프로그램된 셀의 문턱 전압으로써 개선된 셀의 문턱 전압이 더 높게 나오고 있어 프로그램 속도도 개선된 셀이 더 빨리 진행됨을 보여주고 있다. 이와 같이 ONO1 하부 산화막 및 ONO3 상부 산화막의 두께 증가를 예방함에 따라 ONO 두께 변화도 감소하여 셀의 특성 분포도가 좁아짐을 알 수 있다. 도 9는 드레인 바이어스를 0.8V로 인가하였을 때 Vg-ld 특성 곡선을 비교한 것으로, 셀이 소거되었을 때 개선된 셀이 독출 "1"의 게이트 바이어스 영역에서 약 10∼20㎂의 출력 전류가 증가되었음을 보여주고 있다. 본 발명에서는 스페이서가 존재하기 때문에 고농도 소오스 접합부가 스페이서의 폭만큼 멀리 형성되어 저농도 소오스 접합부의 밀림 현상이 감소하게 되므오 소오스 접합부와 플로팅 게이트의 오버랩(Overlap)이 감소되어 결과적으로 유효 채널 길이가 증가하게 된다. 이 결과는 도 11의 드레인 누설 전류 특성 곡선에서도 분명하게 보여주고 있는데, 개선된 셀의 누설 특성 곡선(2)과 종래 셀의 누설 특성 곡선(1)을 비교해 보면 동일한 소오스와 드레인간의 누설 전류가 흐르기 위해서는 드레인 바이어스가 1.0∼1.5V 정도 개선된 셀의 특성 곡선(2)에서 더 높아졌음을 보여주고 있다. 이 현상은 동일한 드레인 바이어스 조건에서 소오스와 드레인간 누설 전류가 개선된 셀에서 감소하였음을 의미하는 것이다. 그리고 셀 스페이서가 존재하기 때문에 고농도 드레인 접합부가 스페이서의 폭만큼 멀리 존재하다가 3차 열산화 공정을 통해 채널 방향으로 내부 확산되어 플로팅 게이트에 오버랩(Overlap)되고 있다. 따라서, 플로팅 게이트와 고농도 드레인 접합부간의 오버랩은 종래 셀과 동일하지만 고농도 드레인 접합부가 내부 확산되면서 경사(Graded)화 되어 공핍 영역의 폭이 증가하고, 밴드 벤딩(Band Bending)이 감소하므로 동일한 드레인 바이어스 조건에서 밴드간 터널링(Band to Band Tunneling) 및 접합부 파괴 전류가 크게 감소한다. 이는 도 10의 1 및 2 특성 곡선을 비교해 보면 알 수 있다. 따라서 밴드간 터널링 및 접합부 파괴에 의해 발생하는 핫 홀(Hot Hole)의 발생량이 감소하여 핫 홀 인젝션에 기인하는 도 10의 3 및 4의 게이트 전류를 비교해 보면 드레인 바이어스 4.7V에서 종래 셀의 곡선(3)에서는 10E-11 order의 게이트 전류가 존재하는 반면, 개선된 셀의 곡선(4)에서는 10E-13 order의 게이트 전류가 존재하고 있다. 이러한 점은 프로그램 셀에서 보여주는 드레인 디스터번스 특성에서 그 차이를 확실히 볼 수 있다. 도 11의 드레인 디스터번스 특성 곡선을 보면 종래 셀에 비해 개선된 셀의 문턱 전압 천이가 1.5V 정도 감소하였음을 볼 수 있다. 더불어 핫홀의 포획도 감소하게 되므로 터널 산화막의 수명도 크게 증가할 수 있게 된다. 도 6(c) 및 도 7의 단면 TEM 사진에서 보듯이 자기정렬 소오스 식각 공정을 실시할 때 발생하는 반도체 기판의 손실이 완만한 오목 곡선 형태로 존재하게 되어 드레인 접합부의 깊이가 균일하게 생성되므로 셀 특성의 균일성도 높아진다. 그리고 자기정렬 소오스 식각 후 셀 소오스/드레인 이온 주입 공정을 실시하고 3차 열산화 공정이 진행되어 셀 소오스 라인의 비소 이온이 활성화되어 저항이 감소되므로 2차 셀 소오스 이온 주입 공정을 생략하고 셀 소오스/드레인 이온 주입 공정을 동시에 실시할 수 있어 리소그라피 공정을 실시할 때 임계(Critical) 공정으로 진행하던 셀 드레인 마스크 공정을 비임계(non-critical) 공정으로 진행할 수 있는 장점도 갖고 있다.

한편, 본 발명의 다른 실시 예로 스페이서를 산화막 및 질화막의 이중 구조로 형성할 수 있는데, 이때 산화막은 질화막 스페이서의 스트레스 버퍼 역할을 하게 된다. 질화막과 산화막 두께의 합은 산화막 단일층으로 스페이서를 형성할 때의 두께와 동일하게 하면 된다.

상술한 바와 같이 본 발명에 의하면 다음과 같은 효과가 있다.

1. ONO1 하부 산화막 및 ONO3 상부 산화막의 두께가 증가되는 것을 방지하여 게이트 캐패시턴스 커플링비를 증가시킬 수 있어 프로그램 및 소거 속도를 향상시킬 수 있고, 셀 전류를 증가시킬 수 있다.

2. 유효 채널 길이를 증가시킬 수 있어 프로그램 및 리커버리 동작중 선택되지 않은 셀들의 소오스와 드레인간 누설 전류를 감소시킬 수 있어 프로그램 속도 및 리커버리의 효율을 향상시킬 수 있고, 펌프 회로의 사이즈를 감소시킬 수 있다.

3. 유효 채널 증가에 따라 독출 동작중 선택되지 않은 셀들의 소오스와 드레인간 누설 전류가 감소하여 독출 속도 및 센싱 마진을 증가시킬 수 있다.

4. 드레인 접합부를 경사지게 형성하여 프로그램 및 리커러비 동작중 선택되지 않은 셀들에서 발생하는 밴드간 터널링 현상, 드레인 접합부 파괴 현상을 예방할 수 있다. 따라서, 이에 따른 핫 홀의 발생량을 감소할 수 있어 플로팅 게이트로 주입되는 핫 홀에 의한 드레인 디스터번스 현상에 따른 프로그램 셀의 문턱 전압 하락폭을 감소할 수 있고, 포획되는 홀의 양을 감소시킬 수 있어 터널 산화막의 파괴를 예방할 수 있고 수명을 증가시킬 수 있다. 또한, 드레인 접합부와 기판간에 발생하는 누설 전류를 감소시킬 수 있어 프로그램 및 리커버리 특성을 향상시킬 수 있다.

5. 자기정렬 소오스 식각 공정을 실시할 때 오목한 형태로 소오스 접합부의 손실이 발생되어 수직 및 수평 깊이를 균일하게 형성할 수 있어 셀의 문턱 전압 및 셀 전류의 균일성을 향상시킬 수 있다.

6. 리소그라피 공정을 실시할 때 임계 공정으로 셀 드레인만 노출시키지 않고 비임계 공정으로 실시할 수 있어 셀 소오스/드레인 전체를 노출시켜 공정 난이도를 감소시킬 수 있다.

7. 누설 전류 및 콘트롤 게이트 바이어스를 감소시킬 수 있어 저전력, 저전압 및 고속 소자를 개발할 수 있다.

Claims (5)

1. 반도체 기판 상부의 소정 영역에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층된 스택 게이트 구조를 형성한 후 1차 열산화 공정을 실시하는 단계와,

   저농도 불순물 이온을 주입하여 상기 반도체 기판상의 소정 영역에 저농도 소오스 접합부를 형성하는 단계와,

   상기 스택 게이트 구조 측벽에 스페이서를 형성한 후 2차 열산화 공정을 실시하는 단계와,

   자기정렬 소오스 식각 마스크를 이용한 식각 공정으로 상기 소오스 접합부의 소정 영역을 식각하는 단계와,

   고농도 불순물을 이온 주입하여 소오스 및 드레인 접합부를 형성한 후 3차 열산화 공정을 실시하는 단계를 포함하여 이루어진 것을 특징으로 하는 플래쉬 이이피롬 셀의 제조 방법.
2. 제 1 항에 있어서, 상기 스페이서는 전체 구조 상부에 산화막을 형성한 후 전면 식각 공정을 실시하여 형성하는 것을 특징으로 하는 플래쉬 이이피롬 셀의 제조 방법.
3. 제 2 항에 있어서, 상기 산화막은 300 내지 500Å의 두께로 형성하는 것을 특징으로 하는 플래쉬 이이피롬 셀의 제조 방법.
4. 제 1 항에 있어서, 상기 스페이서는 전체 구조 상부에 산화막 및 질화막을 순차적으로 형성한 전면 식각 공정을 실시하여 산화막 및 질화막의 이중 구조로 형성하는 것을 특징으로 하는 플래쉬 이이피롬 셀의 제조 방법.
5. 제 4 항에 있어서, 상기 산화막 및 질화막은 그 두께의 합이 300 내지 500Å으로 형성하는 것을 특징으로 하는 플래쉬 이이피롬 셀의 제조 방법.