KR100743694B1 - 플래시 메모리의 소스/드레인에 대한 고체 소스 도핑 - Google Patents
플래시 메모리의 소스/드레인에 대한 고체 소스 도핑 Download PDFInfo
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Abstract
본 발명의 최소의 게이트 에지 리프팅을 갖는 플래시 메모리 디바이스 제조 방법은 기판의 노출된 부분과 게이트 스택을 최소한으로 산화시키는 단계와, 상기 기판으로부터 산화물층을 이방성으로 식각하는 단계와, 소스 영역이 형성되는 기판의 부분에 도핑된 고체 소스 물질을 형성하는 단계와, 그리고 상기 고체 소스 물질로부터의 도펀트들을 상기 기판 내로 확산시키는 단계를 포함한다.
반도체 소자, 플래시 메모리, 게이트 에지 리프팅, 고체 소스 물질
Description
본 출원은, 본원과 동일자로 출원되었고 본 출원의 양수인에게 양도되었으며 그 명칭이 "게이트 에지 리프팅을 줄이기 위한 나이트라이드 플러그"인 미국 특허 출원 제09/420,220호와 관련된다.
본 발명은 일반적으로, EEPROM 등의 플로팅 게이트 반도체 메모리 디바이스에 관한 것으로서, 특히 EEPROM 등의 플로팅 게이트 반도체 메모리 디바이스의 제조 방법에 관한 것이다. 보다 특정하게는, 본 발명은 게이트 에지 리프팅의 양을 줄이고, 소스 영역이 게이트와 겹쳐져야 하는 거리를 줄임으로써 EEPROM이 보다 작은 치수로 제조될 수 있게 하는, EEPROM 등의 플로팅 게이트 반도체 메모리 디바이스의 제조 방법에 관한 것이다.
"플래시" EEPROM(전기적으로 소거가능하고 프로그램가능한 판독 전용 메모리) 디바이스로서 알려진 비휘발성 메모리 디바이스의 부류는 EPROM의 밀도의 장점과 EEPROM의 전기적인 소거 능력을 함께 가지고 있다. 플래시 EEPROM 메모리 셀이 표준 EEPROM 메모리 셀과 구별되는 하나의 특징은, 플래시 EEPROM 메모리 셀이 표준 EEPROM 메모리 셀과 달리, 각 플로팅 게이트 메모리 셀에 대해 1대 1로 선택 트랜지스터를 포함하지 않는 다는 것이다. 선택 트랜지스터는 메모리 디바이스 내의 개별적인 메모리 셀의 선택을 가능하게 하는 트랜지스터로서, 특정 메모리 셀을 선택적으로 소거하는 데에 이용된다. 플래시 EEPROM은 각 플로팅 게이트 트랜지스터에 대해 선택 트랜지스터를 갖지 않기 때문에, 플래시 EEPROM 메모리 셀은 개별적으로 소거될 수 없으며, 이에 따라 전체 칩을 소거함으로써 또는 셀의 페이지된 그룹 또는 뱅크를 소거함으로써 대량으로 소거되어야 한다. 선택 트랜지스터를 제거하게 되면, 셀 크기를 보다 작게 하고, 플래시 EEPROM에 대해 (메모리 용량과 관련하여) 제조 수율의 측면에서 같은 크기의 표준 EEPROM을 능가하는 장점을 제공한다.
전형적으로, 복수의 플래시 EEPROM 셀은 실리콘 웨이퍼라고도 알려져있는 반도체 기판 상에 형성된다. 도 1은 이중 확산 소스 영역을 갖는 종래의 플래시 EEPROM 단일 메모리 셀을 예시한다. 도 1에 나타낸 바와 같이, 플래시 메모리 셀(100)은 p-타입 기판(110) 상에 형성되며, n형 이중 확산 소스 영역(102) 및 n+ 드레인 영역(104)을 포함한다. 드레인 영역(104) 및 소스 영역(102)은 서로 이격되어, 채널 영역(122)을 형성한다. 소스 전극(114) 및 드레인 전극(112)은 각각 소스 영역(102) 및 드레인 영역(104)에 연결된다.
이중 확산 소스 영역(102)은 저도핑된(인 도핑) 깊은 n 영역(128)과, 이 깊은 n 영역(128) 내에 보다 높은 농도로 하지만 보다 얕게 도핑된(비소 도핑) n+ 영역(130)으로 형성된다. n 영역(128) 내의 인 도핑은 소스 영역(102)과 기판(110) 간의 수평 전계를 감소시킨다.
플로팅 게이트(106)가, 소스 영역(102), 드레인 영역(104) 및 채널 영역 윗쪽으로 조금 거리가 떨어져, 터널 산화물 영역이라고도 불리는 유전체층(118) 위에 형성된다. 플로팅 게이트(106) 상에는 유전체층(116)이 형성되며, 유전체층(116) 상에는 제어 게이트(108)가 형성된다. 유전체층(116)은 전형적으로 반도체 제조 기술에 있어서 ONO층으로서 알려있는 산화물/질화물/산화물층이다. 제어 게이트 전극(120)이 제어 게이트(108)에 부착된다. 치수(LGATE)(132)는 플래시 메모리 셀(100)에 포함되는 게이트의 게이트 길이를 나타낸다.
종래의 동작 방법에 있어서, 플래시 EEPROM 메모리 셀의 프로그래밍은 드레인(104) 근처의 채널(122) 부분으로부터 플로팅 게이트(106)로의 "열 전자" 주입을 야기시킴으로써 이루어진다. 주입된 전자들에 의해, 플로팅 게이트(106)는 음 전하를 보유하게 된다. 소스 영역(102)을 접지시키고, 제어 게이트(108)를 비교적 높은 양 전압으로 바이어스시키며, 그리고 드레인 영역(104)을 적당한 양 전압으로 바이어스시킴으로써, 열 전자들을 야기시킨다.
예를 들어, 플래시 메모리 셀(100)을 프로그램시키기 위해, 소스 전극(114)을 접지시키고, 드레인 전극(112)을 비교적 높은 전압(전형적으로 +4V 내지 +9V)에 접속하며, 그리고 제어 게이트 전극(120)을 비교적 높은 전압 레벨(전형적으로 +8V 내지 +12V)에 접속한다. 전자들은 소스 영역(102)으로부터 채널(122)을 통해 드레인 영역(104)으로 가속되어, 드레인 영역(104) 근처에서 "열 전자들"이 발생된다. 일부 열 전자들은 비교적 얇은 게이트 유전체층(118)을 통해 주입되어 플로팅 게이트(106) 내에 트랩됨으로써, 플로팅 게이트(106)는 음 전위를 갖게 된다.
플로팅 게이트(106) 상에 충분한 음 전하가 누적되면, 플로팅 게이트(106)의 음 전위는 스택 게이트 트랜지스터의 임계 전압을 올려, 이후의 "판독" 모드 동안 채널(122)을 통한 전류의 흐름을 저지한다. 판독 전류의 크기를 이용하여, 메모리 셀이 프로그램되었는 지의 여부를 결정한다.
반대로, 플래시 메모리 디바이스를 소거하기 위해, 전형적으로 제어 게이트(108)를 큰 음 전압으로 바이어스시키고, 소스 영역(102)을 낮은 양 전압으로 바이어스시켜, 터널 산화물 내에 충분히 큰 수직 전계를 발생시킴으로써, 전자들이 플로팅 게이트(106)로부터 빠져나오게 한다. 터널 산화물 내의 큰 수직 전계(136)에 의해, 플로팅 게이트(106) 내에 저장된 전자들이 터널 산화물을 통해 소스 영역(102)으로 파울러 노드하임(F-N) 터널링된다. 플로팅 게이트(106) 내의 전자들의 소스 영역(102)으로의 터널링은 화살표(105)로 나타난다. 플로팅 게이트(106)로부터 전하가 제거됨으로써, 임계 전압이 변화된다.
예를 들어, 소거하는 동안, 소스 전극(114)에는 비교적 낮은 양 전압(전형적으로 0.5V 내지 +5V)이 인가되고, 제어 게이트 전극(120)에는 비교적 큰 음 전압(전형적으로 -7V 내지 -13V)이 인가된다. 기판 전극(126)의 전압은 접지되며, 드레인 전극(112)은 플로팅될 수 있다. 제어 게이트(108)와 소스 영역(102) 간에 형성된 수직 전계에 의해, 플로팅 게이트(106)에 저장되어 있었던 전자들이 파울러 노드하임 터널링에 의해 유전체층(118)을 통해 소스 영역(102)으로 이동하게 된다.
터널 산화물 내에 충분한 전계를 생성하기 위해, 전형적으로 플로팅 게이트(106)가 약 -5.5V의 전압에 이를 정도로 충분히 큰 음 전압으로 제어 게이트(108)를 바이어스시킬 필요가 있다. 소스 영역(102)과 플로팅 게이트(106) 간의 전형적인 전위차(VSF)는 10V 정도이기 때문에, 소스 전압(VS)이 보다 적은 양 전압일 때, 제어 게이트 전압(VCG)은 보다 큰 음 전압이 되어야 한다. 일단 소스 영역과 플로팅 게이트 간의 전위차(VSF)가 선택되면, 나머지 요인들은 하기의 식에 의해 한정되는 것이 바람직하다:
VFG=αCG(VCG-ΔVT)+αSVS+αB
VB
여기서, VFG = 플로팅 게이트 전압이고;
VCG = 제어 게이트 전압이며;
VS = 소스 전압이고;
VB = 기판 또는 p-웰 바이어스이며;
ΔVT = 제어 게이트로부터 측정되는, 플로팅 게이트에 부가되는 음 전하로부터 발생하는 임계 전압차이며;
αCG = 제어 게이트에서 플로팅 게이트로의 용량성 결합 계수이며;
αS = 소스와 플로팅 게이트 간의 용량성 결합 계수이고; 그리고
αB = 기판 또는 p-웰과 플로팅 게이트 간의 용량성 결합 계수이다.
기술이 진보함에 따라, 업계에서 끊임없이 제기되는 목표는 메모리 디바이스의 밀도를 높이는 것이다. 플래시 EEPROM 디바이스의 크기를 줄임으로써, 보다 큰 메모리 용량을 달성할 수 있다. 웨이퍼당 다이를 늘리게 되면, 다이당 가격을 낮출 수 있다는 것을 이해할 수 있을 것이다. 또한, 보다 높은 밀도의 메모리 디바이스를 이용하게 되면, 전체 전력 소비를 줄일 수 있다.
플래시 EEPROM 디바이스의 메모리 밀도를 증가시키기 위해서는, 전형적으로 메모리 셀의 크기를 비례 축소시킨다. 예를 들어, 게이트 길이(LGATE)(132)를 감소시킴으로써, 디바이스의 전체 풋프린트(footprint)를 감소시킬 수 있다. 하지만, 메모리 셀의 게이트의 길이를 줄임으로써 발생되는 문제는, 소스 영역(102)과 드레인 영역(104) 간의 거리(LCHANNEL)(122) 또한 감소되어야 한다는 것이다. 소스 영역(102)이 드레인 영역(104)에 가까워질 수록, 소스 영역(128) 내의 인 이온의 측면 확산이 소스 영역(102)과 드레인 영역(104) 간에 누설을 야기시킴으로써, 불리한 단채널 효과(short channel effect)를 발생시킨다. 단채널 효과는 플래시 메모리 셀에 심각한 문제를 일으키며, 전형적으로 게이트 길이(LGATE)(132)가 0.4 미크론 미만으로 감소할 때에 분명해진다.
단채널 효과를 줄이기 위한 하나의 방법은 이중 확산 인 영역(128)을 없애는 것이다. 단일 확산 소스 영역을 이용함으로써, 인 확산 중복 거리(LDD)(124)은 더 이상 존재하지 않게 되며, 단채널 효과 문제는 현저히 감소된다. 인 확산 중복 거리(LDD)(124)를 없앰으로써, 게이트 길이(LGATE)를 0.4 미크론 미만으로 감소시킬 수 있게 되어, 메모리 셀의 패킹 밀도를 증가시킬 수 있다.
하지만, 인 도핑된 N 영역(128)을 없애게 되면, 메모리 셀을 소거하는 동안 소스 영역(102)과 기판(110) 간의 pn 접합 내에서 수평 전계(EH)를 증가시키는 바람직하지 않은 부작용을 일으킨다. 이러한 수평 전계(EH)의 증가는 대역간(band-to-band) 전류를 증가시키는 원인이 되는 바, 이는 일반적으로 하기의 식이 용인되기 때문이다:
여기서, Jb-t-b= 대역간 전류 밀도(amps/cm2)이고,
Ab-t-b,Bb-t-b= 상수이며,
f(E)는 종종 E2으로서 모델링되고; 그리고
E= SQRT(EV
2+EH
2)(접합 내에서의 터널링 전계).
메모리 셀을 소거하는 동안의 소스 기판 간의 바이어스 때문에, 역 바이어스된 pn 접합이 형성되어 소스 접합 내에 (제어 전류라고도 알려져 있는) 대역간 전류를 생성한다. 대역간 전류는 일반적으로 파울러 노드하임 전류 보다 몇 배 더 크다. 이러한 대역간 전류는 회로 설계의 관점에서 유지하기가 어려우며, 또한 터널 산화물 내에서의 정공 트랩핑 등의 불리한 신뢰성 문제를 발생시키는 것으로 여겨진다.
플래시 메모리 셀의 크기를 한층 더 축소시킴에 있어서 부딪히는 하나의 문제는, 플래시 메모리 셀을 제조하는 동안에, 산화 과정 동안 게이트 에지 리프팅(gate edge lifting)이라 불리는 현상이 일어난다는 것이다. 게이트 에지 리프팅은 터널 산화물이 각 단부에서 더 두꺼워지게 하며, 파울러 노드하임 소거 동안 전자들이 터널링되어야 하는 터널 산화물의 소스 단부에서 특히 문제가 된다. 게이트 에지 리프팅은 각 메모리 셀에 대해 동일하지 않기 때문에, 각 메모리 셀의 소거 특성이 달라질 수 있으며, 결과적으로 모든 메모리 셀들을 확실하게 소거하기 위해서는 소거 과정을 연장해야 한다. 또한, 각 메모리 셀의 소거를 가능한 최저 전압으로 행하기 위해서는, 이중 확산 소스 영역의 고 농도로 도핑된 영역이 두꺼워지지 않은 터널 산화물 아래 영역에 이를 때 까지, 소스 영역이 게이트 영역 아래로 연장되어야 한다. 이에 의해, 모든 메모리 셀에 대한 소거 특성이 확실하게 같아진다. 하지만, 이와같이 고 농도로 도핑된 영역이 터널 영역 아래의 두꺼워지지 않은 부분에 이를 때 까지 소스 영역을 게이트 아래로 연장하게 되면, 메모리 셀을 축소하지 못한다.
따라서, 게이트 에지 리프팅의 양을 줄여, 소스가 게이트 아래로 연장되어야 하는 거리를 감소시키고 메모리 셀의 축소를 가능하게 하는 플래시 메모리 셀의 제조 방법이 필요하다.
US-A-5,143,860호는, 열 전자들을 게이트 산화물을 통해 필드 산화물 스페이서의 측벽에 형성된 플로팅 게이트로 주입시킴으로써 셀들이 프로그램되는 EPROM 메모리에 메모리 셀들을 형성하는 공정을 개시한다.
US-A-4,597,824호는, 도핑된 산화물막이 비소 및 보론 이온들을 이중 확산된 소스 및 드레인 영역에 제공하고, 게이트의 측벽으로부터 산화물을 제거하기 위해 기판을 NH4F에 담그기 전에, 도핑된 산화물이 실리콘 기판 및 게이트 전극 상에 증착되는 트랜지스터를 형성하는 공정을 개시한다.
US-A-5,143,860호는, 열 전자들을 게이트 산화물을 통해 필드 산화물 스페이서의 측벽에 형성된 플로팅 게이트로 주입시킴으로써 셀들이 프로그램되는 EPROM 메모리에 메모리 셀들을 형성하는 공정을 개시한다.
US-A-4,597,824호는, 도핑된 산화물막이 비소 및 보론 이온들을 이중 확산된 소스 및 드레인 영역에 제공하고, 게이트의 측벽으로부터 산화물을 제거하기 위해 기판을 NH4F에 담그기 전에, 도핑된 산화물이 실리콘 기판 및 게이트 전극 상에 증착되는 트랜지스터를 형성하는 공정을 개시한다.
본 발명에 따르면, 플래시 메모리 디바이스 제조 방법이 제공되는 바, 이 방법은:
(a) 기판 상에 게이트 스택을 형성하는 단계와, 여기서 상기 게이트 스택은 반도체 기판 상에 형성된 터널 산화물과, 상기 터널 산화물 상에 형성된 플로팅 게이트와, 상기 플로팅 게이트 상에 형성된 유전체층과, 그리고 상기 유전체층 상에 형성된 제어 게이트를 포함하며;
(b) 상기 게이트 스택 상에, 그리고 상기 게이트 스택과 인접하는 상기 기판의 노출된 부분 상에 실리콘 이산화물층을 형성하는 단계와;
(c) 상기 실리콘 이산화물층을 이방성으로 식각하여, 상기 게이트 스택의 수평 표면으로부터 상기 실리콘 이산화물을 제거하고, 상기 부분에서 상기 기판을 노출시켜, 스택 측벽들을 형성하는 단계와;
(d) 상기 게이트 스택 및 상기 기판의 노출된 부분 상에 마스킹 물질층을 형성하는 단계와;
(e) 소스 영역이 형성될 상기 기판의 선택된 부분을 노출시키기 위해, 상기 마스킹 물질층을 패터닝하고 상기 패터닝된 마스킹 물질층을 현상하는 단계와;
(f) 상기 마스킹 물질층 상에, 그리고 상기 기판의 상기 선택된 부분 상에 고체 소스 물질층을 형성하는 단계와, 여기서 상기 고체 소스 물질층은 제 1, 2 도펀트 이온들로 도핑되며; 그리고
(g) 상기 고체 소스 물질층으로부터의 상기 제 1, 2 도펀트 이온이 상기 기판의 상기 부분 내로 확산되도록 열 처리를 행하여, 제 1, 2 소스 영역들을 형성하는 단계를 포함하며, 상기 제 1 소스 영역은 상기 제 2 소스 영역 내에 있다.
제 1 도펀트 이온들은 바람직하게는 인 이온들이며, 그리고 제 2 도펀트 이온들은 바람직하게는 비소 이온들이다.
본 발명을 구현하는 방법은 최소의 게이트 에지 리프팅을 갖는 플래시 메모리 셀을 제공한다.
(f) 상기 마스킹 물질층 상에, 그리고 상기 기판의 상기 선택된 부분 상에 고체 소스 물질층을 형성하는 단계와, 여기서 상기 고체 소스 물질층은 제 1, 2 도펀트 이온들로 도핑되며; 그리고
(g) 상기 고체 소스 물질층으로부터의 상기 제 1, 2 도펀트 이온이 상기 기판의 상기 부분 내로 확산되도록 열 처리를 행하여, 제 1, 2 소스 영역들을 형성하는 단계를 포함하며, 상기 제 1 소스 영역은 상기 제 2 소스 영역 내에 있다.
제 1 도펀트 이온들은 바람직하게는 인 이온들이며, 그리고 제 2 도펀트 이온들은 바람직하게는 비소 이온들이다.
본 발명을 구현하는 방법은 최소의 게이트 에지 리프팅을 갖는 플래시 메모리 셀을 제공한다.
본 발명의 특징으로 여겨지는 신규 특징은 첨부된 청구항에서 설명된다. 하지만, 본 발명의 바람직한 이용 모드 뿐 아니라 본 발명 그 자체, 및 본 발명의 다른 목적 및 장점은 첨부 도면들을 참조하여 설명되는 예시적인 실시예들의 상세한 설명으로부터 명백히 이해될 것이다.
도 1은 전형적인 플래시 메모리 셀의 구조를 도시한다.
도 2A 내지 2D는 종래 기술에 따른 플래시 메모리 디바이스 제조 공정의 일부를 도시한다.
도 2A는 기판과, 기판 상에 형성된 터널 산화물층과, 그리고 이 터널 산화물층 상에 플로팅 게이트, ONO층 및 제어 게이트로 이루어지는 "게이트 스택"를 포함하는 플래시 메모리 디바이스의 일부를 도시한다.
도 2B는 후속하는 이온 주입 공정으로부터 게이트 스택을 보호하기 위해 게이트 스택 상에 얇은 산화물층을 형성하기 위한 산화 공정이 수행된 도 2A에 도시된 플래시 메모리 디바이스의 일부를 도시한다.
도 2C는 소스 영역 및 드레인 영역을 형성하기 위해 이온 주입이 행해지고 있는 도 2B에 도시된 플래시 메모리 디바이스의 일부이다.
도 2D는 소스 영역 및 드레인 영역을 형성하기 위해 주입된 이온들을 기판 내로 확산시키는 어닐 공정이 수행된 도 2C에 도시된 플래시 메모리 디바이스의 일부이다.
도 3A 내지 3H는 본 발명에 따른 플래시 메모리 디바이스의 제조 공정의 일부를 도시한다.
도 3A는 기판과, 기판 상에 형성된 터널 산화물층과, 그리고 이 터널 산화물층 상에 플로팅 게이트, ONO층 및 제어 게이트로 이루어지는 "게이트 스택"를 포함하는 플래시 메모리 디바이스의 일부를 도시한다.
도 3B는 후속하는 공정들로부터 게이트 스택을 보호하기 위해 게이트 스택 상에 얇은 산화물층을 형성하기 위한 산화 공정이 수행된 도 3A에 도시된 플래시 메모리 디바이스의 일부를 도시한다.
도 3C는 이방성 식각 이후의 도 3B에 도시된 플래시 메모리 디바이스의 일부를 도시한다.
도 3D는 플래시 메모리 디바이스의 일부의 표면에 형성된 고체 소스 물질층을 갖는, 도 3C에 도시된 플래시 메모리 디바이스의 일부를 도시한다.
도 3E는 플래시 메모리 디바이스의 소스 영역을 형성하기 위해 고체 소스 물질로부터의 도펀트를 기판 내로 확산시키는 어닐 공정이 수행되고 있는 도 3D에 도시된 플래시 메모리 디바이스의 일부를 도시한다.
도 3F는 고체 소스 물질이 제거되고, 기판 내에 얕게 형성된 이중 확산 소스 영역을 갖는 도 3E에 도시된 플래시 메모리 디바이스의 일부를 도시한다.
도 3G는 플래시 메모리 디바이스의 일부의 표면에 형성된 제 2 고체 소스 물질층을 구비하고, 제 2 고체 소스 물질로부터의 도펀트들을 플래시 메모리 디바이스의 소스 영역으로 확산시키고, 드레인 영역을 형성하기 위해, 제 2 고체 소스 물질로부터의 도펀트들을 기판 내로 확산시키는 공정이 수행되고 있는 도 3F에 도시된 플래시 메모리 디바이스의 일부를 도시한다.
도 3H는 제 2 고체 소스 물질층이 제거되고, 완전하게 형성된 플래시 메모리 디바이스의 이중 확산 소스 영역 및 드레인 영역을 보여주는 도 3G에 도시된 플래시 메모리 디바이스의 일부를 도시한다.
이제, 본 발명을 실시하는 발명자들에 의해 최상의 모드로 간주되는 본 발명의 특정 실시예들에 대해 상세히 설명한다.
도 2A 내지 2D는 종래 기술에 따른 플래시 메모리 디바이스 제조 방법의 일부를 나타낸다. 도 2A는 기판(202)과 이 기판(202)의 표면에 형성된 터널 산화물층(204)을 포함하는 플래시 메모리 셀의 일부(200)를 나타낸다. 게이트 스택으로서 알려진 구조(206)가 터널 산화물(204) 상에 형성된다. 반도체 제조 기술 분야에 알려져 있는 바와 같이, 게이트 스택 구조(206)는 플로팅 게이트(208)가 되는 폴리실리콘층을 형성하고, 얇은 실리콘 산화물층, 얇은 실리콘 나이트라이드층 및 얇은 실리콘 산화물층인 ONO층(210)을 형성한 다음, 제어 게이트(212)가 되는 폴리실리콘층을 형성함으로써 형성된다. 도 2A에 나타낸 바와 같이, 다양한 물질층이 형성된 후, 식각 공정이 수행되어 게이트 스택을 형성한다.
도 2B는 노출된 실리콘 표면에 얇은 산화물층(214)을 형성함으로써, 플로팅 게이트(208) 및 제어 게이트(212)가 되는 폴리실리콘 물질의 노출된 단부를 특별히 보호하기 위해, 게이트 스택 상에 보호 산화물층(214)을 형성하는 산화 공정이 수행된 후의, 도 2A에 도시된 플래시 메모리 디바이스의 일부(200)를 나타낸다. 하지만, 산화 공정은 216으로 나타낸 바와 같이 게이트 에지 리프팅을 야기시키며, 218로 나타낸 바와 같이 터널 산화물(204)의 아래에 실리콘 산화물을 형성한다. 반도체 제조 분야에 알려진 바와 같이, 저도핑된 실리콘으로 형성된 기판은 실선(220 및 222)으로 나타낸 바와 같이 산화된다. 점선(224)은 실리콘 기판(202)의 최초의 윤곽을 나타낸다. 점선(226)은 터널 산화물층(204)의 최초의 윤곽을 나타낸다.
도 2C는 도 2B의 플래시 메모리 디바이스의 일부(200)를 나타낸 것으로서, 화살표(228)는 이중 확산 소스 영역 및 드레인 영역을 형성하기 위해 기판(202) 내에 행해지는 다양한 이온 주입을 나타낸다. 반도체 제조 분야에 알려져 있는 바와 같이, 이중 확산 소스 영역의 n 영역을 형성하기 위해 기판 내에 인 이온들을 주입하는 1개 이상의 이온 주입과, 그리고 플래시 메모리 디바이스의 이중 확산 소스 영역 및 드레인 영역의 n+ 영역을 형성하기 위해 기판 내에 비소 이온들을 주입하는 다른 이온 주입이 있다.
도 2D는 인 주입 소스 영역(230) 및 비소 주입 소스 영역(232)을 형성하기 위해 인 이온 및 비소 이온을 기판(202) 내로 확산시키는 어닐 공정이 행해진 이후의, 도 2C에 도시된 플래시 메모리 디바이스의 일부(200)를 나타낸다. 어닐 공정은 추가적인 산화를 야기시켜, 산화물층의 두께를 증가시킨다. 어닐은 도펀트 이온들을 주입하는 동안 발생된 손상을 복구하기 위한 산화 공정이다. 이러한 산화는 게이트 에지 리프팅을 증가시키는데, 그 이유는 이온 주입으로부터의 도펀트들의 높은 불순물 농도에 의해 산화가 강화되기 때문이다. 점선(238)은 제 1 산화로부터 비롯된 산화물층(214)의 최초의 두께를 나타내고, 점선(240)은 산화물층의 증가된 두께의 윤곽을 나타낸다. 어닐 공정은 또한 242로 나타낸 바와 같이 게이트 에지 리프팅을 증가시킨다. 반도체 제조 분야에 알려진 바와 같이, 인 이온은 비소 이온 보다 쉽게 이동하여, 인 이온 및 비소 이온을 모두 포함하는 영역 내에서 단일 어닐 공정을 수행하는 것만으로도, 영역(230 및 232)로 나타낸 이중 확산 영역을 형성할 수 있다. 원(234) 내에 나타낸 바와 같이, 소스 단부에서의 터널 산화물은, 236으로 나타낸 전자들이 파울러 노드하임 소거 과정 동안 플로팅 게이트(204)로부터 터널 산화물(204)을 통해 소스 영역(232)으로 터널링되는 영역 내에서 두꺼워졌다. 플래시 메모리 기술 분야에 알려진 바와 같이, 전자들은 터널 산화물(204)을 통해, 비소 이온이 주입된 이중 확산 소스 영역의 일부로 터널링된다. 상기 설명한 바와 같이, 전자들은 보다 두꺼운 터널 산화물을 터널링해야 하지만, 이러한 산화물은 상기 설명한 바와 같이 메모리 셀 마다 다를 수 있고, 각 메모리 셀이 다른 소거 특성을 가질 수 있다. 또한, 전자들은 이중 확산 소스 영역중 비소 주입 부분으로 터널링하기 때문에, 이중 확산 소스 영역중 인 주입 영역은 터널 산화물 아래로 더 드라이브인(drive in)되어야 하고, 요구되는 최소 채널 길이를 유지하기 위해서는 메모리 셀의 크기가 감소될 수 없다. 따라서, 제 2 어닐/산화 공정을 포함하지 않는 공정이 메모리 셀을 보다 짧게 하고 게이트 에지 리프팅을 줄일 수 있다는 것이 명백해진다.
도 3A 내지 3H는 본 발명에 따른 플래시 메모리 디바이스 제조 공정의 일부를 나타낸다. 도 3A는 기판(302)과 이 기판(302)의 표면에 형성된 터널 산화물층(304)을 포함하는 플래시 메모리 디바이스의 일부(300)를 나타낸다. 게이트 스택으로서 알려진 구조(306)가 터널 산화물층(304) 상에 형성된다. 반도체 제조 기술 분야에 공지되어 있는 바와 같이, 게이트 스택 구조(306)는 플로팅 게이트(308)가 되는 폴리실리콘층을 형성하고, 얇은 실리콘 산화물층, 얇은 실리콘 나이트라이드층 및 얇은 실리콘 산화물층인 ONO층(310)을 형성한 다음, 제어 게이트(312)가 되는 폴리실리콘층을 형성함으로써 형성된다. 도 3A에 나타낸 바와 같이, 다양한 물질층이 형성된 후, 식각 공정을 수행하여 게이트 스택을 형성한다.
도 3B는 노출된 실리콘 표면에 얇은 산화물층(314)을 형성함으로써, 플로팅 게이트(308) 및 제어 게이트(312)가 되는 폴리실리콘 물질의 노출된 단부를 특별히 보호하기 위해 게이트 스택 상에 보호 산화물층(314)을 형성하는 산화 공정이 수행된 후의, 도 2A에 도시된 플래시 메모리 디바이스의 일부(300)를 나타낸다. 주목할 사항으로서, 종래 기술의 공정과 대조적으로, 얇은 산화물층(314)은 종래 기술의 공정에서 형성된 대응하는 산화물층(214)(도 2B) 보다 상당히 더 얇게 형성될 수 있다. 산화물층(314)이 상당히 더 얇기 때문에, 산화 공정이 한층 더 단축될 수 있으며, 결과적으로 316으로 나타낸 게이트 에지 리프팅이 종래 기술의 것(도 2B의 216) 보다 상당히 작아지게 된다. 또한, 터널 산화물층(304)의 아래에 형성되는 실리콘 산화물도 종래 기술에 의해 형성되었던 것(도 2B의 218) 보다 상당히 작아지게 된다. 보다 적은 게이트 에지 리프팅과 터널 산화물 아래의 실리콘 산화물의 보다 적은 성장을 결합시키게 되면, 종래 기술에서 얻을 수 있던 것(도 2B의 204) 보다 더 얇은 터널 산화물층(304)을 얻을 수 있게 된다. 기판(302) 및 터널 산화물층(304)의 최초의 윤곽은 각각 점선(324 및 326)으로 나타난다.
도 3C는 수평 표면에 노출된 산화물을 제거하는 이방성 식각 공정이 수행된 후의 도 3B에 도시된 플래시 메모리 디바이스의 일부(300)를 나타낸다. 따라서, 제어 게이트(312)의 표면 상의 층(314)의 일부는 기판(302) 표면 상의 328 및 330에서의 층(314)의 일부와 같이 제거된다.
도 3D는 플래시 메모리 디바이스의 일부(300)의 표면의 일부에 마스크(334)가 형성된 도 3C에 도시된 플래시 메모리 디바이스의 일부(300)를 나타낸다. 마스크는 플래시 메모리 디바이스의 일부(300)에 대해, 소스 영역을 제외한 부분의 보호층을 형성한다. 고체 소스 물질층(336)이 플래시 메모리 디바이스의 일부(300)의 표면에 형성된다. 이해될 사항으로서, 층(336)은 인 인온(P) 및 비소 이온(As)을 모두 갖는 것으로 나타나있지만, 인 이온 및 비소 이온은 층(336)이 형성될 때에 그 층에 포함되거나, 또는 그 층(336)이 형성된 후에 동시에 또는 개별적인 절차 동안 포함될 수 있다. 예를 들어, 층(336)을 먼저 인 이온들로만 형성하고 어닐 공정에 의해 인 이온들을 기판 내로 드라이브인한 후, 층(336)을 제거하고 새로운 층을 형성한 다음 비소 이온들을 주입시키고 어닐 공정에 의해 비소 이온들을 기판 내로 드라이브인한다. 상기 고체 소스 물질층(336)은 상기 도펀트 이온들로 도핑된 유리 물질을 스핀온하여 P 이온 및 As 이온으로 도핑된다.
도 3E는 고체 소스 물질층(336) 내에 포함된 이온들을 340으로 나타낸 바와 같이 기판 내로 드라이브인하는 어닐 공정(338)이 수행되고 있는, 도 3D에 도시된 플래시 메모리 디바이스의 일부(300)를 나타낸다.
도 3F는 얕은 영역(344)과 깊은 영역(346)으로 형성되는 이중 확산 소스 영역(342)을 갖는 도 3E에 도시된 플래시 메모리 디바이스의 일부(300)를 나타낸다.
도 3G는 플래시 메모리 디바이스의 일부(300)의 표면에 형성된 제 2 고체 소스 물질층을 갖는 도 3F에 도시된 플래시 메모리 디바이스의 일부(300)를 나타낸다. 제 2 고체 소스 물질층(348)은 비소 이온(As)을 갖는 것으로 나타나 있는 바, 이러한 비소 이온(As)은 제 2 고체 소스 물질층(348)이 형성될 때 그 내에 포함되거나, 또는 제 2 고체 소스 물질층(348)이 형성된 후에 포함될 수 있다. 화살표(350)는, 플래시 메모리 디바이스의 일부(300)에 대해, 제 2 고체 소스 물질층(348) 내의 비소 이온(As)을 기판(302) 내로 드라이브인하는 어닐 공정이 행해지고 있음을 나타낸다. 비소 이온들은 얕게 형성된 이중 확산 소스 영역(342) 내로 드라이브인되어, 그 이중 확산 소스 영역(342)의 영역(344)에 있어서의 비소 농도를 증가시킨다. 비소 이온들은 또한, 드레인 영역이 형성되는 기판(302) 내의 영역(352)으로 드라이브인된다.
도 3H는 제 2 고체 소스 물질층(348)이 제거되고, 비소 주입 영역(344) 및 인 주입 영역(346)에 의해 완전히 형성된 이중 확산 소스 영역(342)을 갖는, 도 3G에 도시된 플래시 메모리 디바이스의 일부(300)를 나타낸다. 원(354)은 전자들(356)이 플로팅 게이트(308)로부터 터널 산화물층(304)을 통해 이중 확산 소스 영역(342)의 비소 주입 영역(344)으로 터널링되는 영역을 나타낸다. 주목할 사항으로서, 터널 산화물층(304)의 두께는 두꺼워지지 않았고, 메모리 디바이스가 단축될 수 있으며, 전자들은(356)은 여전히 두꺼워지지 않은 터널 산화물층(304)을 통해 터널링할 수 있다. 터널 산화물층(304)의 두께가 두꺼워지지 않은 것은, 어떠한 이온 주입 공정도 없으므로 이온 주입에 의한 손상을 복구하기 위한 제 2 산화를 수행할 필요가 없기 때문이다.
요약하면, 본 발명은 종래 기술의 한계를 극복하고, 최소의 게이트 에지 리프팅을 갖거나 또는 게이트 에지 리프팅을 전혀 갖지 않는 플래시 메모리 셀에 대한 요구를 충족시킨다. 상기 설명한 플래시 메모리 셀 제조 방법은 최소의 게이트 에지 리프팅을 갖는 플래시 메모리 셀을 제공한다.
상기 설명한 본 발명의 실시예들은 예시적으로 제시된 것이다. 상기 개시된 내용에 비추어 명백한 수정 또는 변형이 가능하다. 상기 실시예들은 본 발명의 원리 및 본 발명의 실용적인 응용에 대한 최상의 실례를 제공하도록 선택되어 설명되었으며, 이에 의해 당업자는 본 발명을 다양한 실시예들 및 의도되는 특정 이용에 적절한 다양한 변형에 이용할 수 있다. 이러한 모든 수정 및 변형은, 첨부된 특허 청구 범위가 공평하게, 합법적으로, 그리고 공정하게 권한이 부여되는 범위에 따라 해석될 때, 상기 특허 청구 범위에 의해 규정되는 발명의 범위 내에 있다.
Claims (6)
- 플래시 메모리 디바이스(300)의 제조 방법으로서,(a) 기판(302) 상에 게이트 스택(306)을 형성하는 단계와, 여기서 상기 게이트 스택은 반도체 기판 상에 형성된 터널 산화물(304)과, 상기 터널 산화물 상에 형성된 플로팅 게이트(308)와, 상기 플로팅 게이트 상에 형성된 유전체층(310)과, 그리고 상기 유전체층 상에 형성된 제어 게이트(312)를 포함하며;(b) 상기 게이트 스택 상에, 그리고 상기 게이트 스택과 인접하는 상기 기판의 노출된 부분 상에 실리콘 이산화물층(314)을 형성하는 단계와;(c) 상기 실리콘 이산화물층을 이방성으로 식각하여, 상기 게이트 스택의 수평 표면으로부터 실리콘 이산화물을 제거하고, 상기 부분에서 상기 기판을 노출시켜, 스택 측벽들(314)을 형성하는 단계와;(d) 상기 게이트 스택 및 상기 기판의 노출된 부분 상에 마스킹 물질층(334)을 형성하는 단계와;(e) 소스 영역(342)이 형성될 상기 기판의 선택된 부분을 노출시키기 위해, 상기 마스킹 물질층을 패터닝하고 상기 패터닝된 마스킹 물질층을 현상하는 단계와;(f) 상기 마스킹 물질층 상에, 그리고 상기 기판의 상기 선택된 부분 상에 고체 소스 물질층(336)을 형성하는 단계와, 여기서 상기 고체 소스 물질층은 제 1, 2 도펀트 이온들로 도핑되며; 그리고(g) 상기 고체 소스 물질층(336)으로부터의 상기 제 1, 2 도펀트 이온이 상기 기판의 상기 부분 내로 확산되도록 열 처리를 행하여, 제 1, 2 소스 영역들(344, 346)을 형성하는 단계를 포함하며, 상기 제 1 소스 영역(344)은 상기 제 2 소스 영역 내에 있는 것을 특징으로 하는 플래시 메모리 디바이스(300)의 제조 방법.
- 제 1 항에 있어서,상기 제 1 도펀트 이온들은 인 이온들이며, 상기 제 2 도펀트 이온들은 비소 이온들인 것을 특징으로 하는 플래시 메모리 디바이스(300)의 제조 방법.
- 제 2 항에 있어서,상기 고체 소스 물질층(336)은 상기 층(336)을 형성한 후에 P 이온 및 As 이온으로 도핑되는 것을 특징으로 하는 플래시 메모리 디바이스(300)의 제조 방법.
- 제 3 항에 있어서,상기 고체 소스 물질층(336)은 먼저 P 이온 또는 As 이온중 어느 하나로 도핑된 다음, 다른 하나의 이온으로 개별적으로 도핑되는 것을 특징으로 하는 플래시 메모리 디바이스(300)의 제조 방법.
- 제 2 항에 있어서,제 1 고체 소스 물질층(336)이 P 이온들로 도핑되고, 상기 P 이온들은 상기 기판의 상기 부분들 내로 확산되어 제 1 소스 영역을 형성한 다음, 상기 제 1 고체 소스 물질층이 제거되며, 그리고 As로 도핑된 제 2 고체 소스 물질층(348)이 형성되고, 상기 As 이온은 상기 기판의 상기 부분들 내로 확산되어 제 2 소스 영역을 형성하는 것을 특징으로 하는 플래시 메모리 디바이스(300)의 제조 방법.
- 제 2 항에 있어서,상기 고체 소스 물질층(336)은 상기 도펀트 이온들로 도핑된 유리 물질을 스핀온하여 P 이온 및 As 이온으로 도핑되는 것을 특징으로 하는 플래시 메모리 디바이스(300)의 제조 방법.
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| US09/430,410 | 1999-10-29 |
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