TW469642B - Solid-source doping for source/drain to eliminate implant damage - Google Patents

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經濟部智慧財產局員工消費合作社^¾ < A7 U7 五、發明說明（1 ) [發明背景] [相關申請案之對照] 本申請案在美國同曰申請之，案名，，NITRIDE PLUG τ〇 REDUCE GATE EDGE LIFTING，，且經讓授給本申請案授讓 人之申請案有關連。 ' [發明領域] 本發明概括地係有關浮閘型半導體記憶裝置，例如 EEPROMs。更特定言之，本發明係有關製造浮閘型半導體 記憶裝置例如EEPROMs之方法。甚至更特定言之，本發 明係有關製造浮閘型半導體記憶裝置，例如EEPr〇Ms之 方法’其可減少閘邊緣掀起現象，縮減源極區需要與閘重 疊的距離而可以製成具有更小尺寸的EEPROMs。 [相關技藝的討論] 有一類稱為’’快閃式”（f丨ash) EEPROM(可電拭除式可編 程唯讀記憶體）裝置的非易失性記憶體（n〇n_v〇latile memory)裝置組合了 EPR0M的密度與EEpR〇M的可電拭 除性 < 優點。使快閃式EEPROM記憶體存儲單元（mem〇ry ceil)有別於標準EEPR0M記憶體存儲單元之一項特色在 於不像標準EEPROM記憶體存儲單元者，快閃式eEPR0M s己憶體存儲單元不含有與每一浮閘記憶體存儲單元呈一對 一（one-for-〇ne)基礎的選擇電晶體（seiect iransist〇r)。.選擇 電晶體為一種電晶體其可促成在記憶體裝置内選擇出個別 的記憶體存儲單元，可用來選擇地拭除—特定的記憶體存 儲單元。因為快閃式EEPROMs不具有針對每一浮閘電曰曰 91679 n II. n *^i «^1 n 11 u - — * u ϋ n J -1 -1 一 * n 1— - - .^1 I (請先閱讀背面之注意事項再填寫本頁) 469642 Λ7 經濟部智¾財產局員工消货合作社印製 ί五、發明說明（2 ) ' 體的選擇電晶體，所以快閃式EEPROM記憶體存儲單元不 用t夠個別地拭除且因而必須整批地拭除，可經由拭除整個 晶片或經由拭除成頁的存儲單元群或庫^免除掉選擇電晶 aa可以促成較小的存儲單元尺寸且使得快閃式Eepr〇m 相對於有可相比擬尺寸的標準EEPROMs具有就製造產率 (以記憶體容量的觀點）而言之優點。 典型地’在一片半導體基板…其亦稱為石夕晶圓…上形 成眾多快閃式EEPROM存儲單元。第1圖示範說明具有雙 擴散源極區的單一傳統快閃式EEPROM存儲單元.如第j 圖中所示者’係在p-型基板11 〇之上形成快閃式記憶體存 儲單元100且其包括n型雙擴散源極區1〇2和n +汲極區 104。該没極區1〇4和源極區1〇2彼此相隔開形成通道區 122。源極電極Π4和汲極電極U2分別連接到源極區ι〇2 和沒極區1 0 4。 雙擴散源極區102係由輕微摻雜的η區128(碟摻雜）和 嵌入在深η區128之内經較濃摻雜但較窄的區13〇(坤推 雜）所形成的。η區128内的磷摻雜會減低在源極區1〇2與 基板〗1 〇之間的水平電場。 浮閘1 06係經配置成隔著一介電層u 8而在源極區 102、汲極區104和通道區122上方的短距離之處，該介電 層11 8亦已知為隧道氧化區。於該浮閘〗〇6上方且隔著介 電層11 6配置者為控制閘1 08。該介電層丨丨6典型地係由 氧化物/氮化物/氧化物層所形成，其在半導體製造技蔽中 稱為ΟΝΟ層。於該控制閘〗08上接著一控制閘電極】。 —；—_- ____ '·^ F31ΐ3 ^\CNrS)Ai ) 一 — _‘ 91679 (請先閱讀背面之注意事項再填寫本頁) 裝 訂. -線. A7 "1 . li/ 五、發明說明。) 尺寸LGATE132代表快閃式記憶體存儲單元丨〇()中所含諸閘 的閘長度。 於習用的操作方法中，快閃式EEpR〇M記憶體存儲單 元的編程（programming)係經由從靠近汲極區1〇4的一段通 道122誘導”熱電子’’注射到浮閑1〇6之内而達成者。注入 的電子會造成浮閘1 06載有負電荷。將源極區1 〇2接地， —將控制閘1 0 8偏壓到相對高的正電壓及將汲極區丨〇 4偏壓 到中度正電壓即可誘發出熱電子。 例如，要對快閃式記憶體存儲單元1〇〇編程時，係將 源極電極1 1 4連接到接地’將汲極電極n 2連接到相對高 的電壓（典型者十4伏至+9伏）並將控制電極1 2〇連接到相對 南的電壓位準（典型者+8伏至+1 2伏）。電子會從源極區丨〇2 加速通過通道122到達汲極區1〇4而在靠近汲極區1〇4處 產生”熱電子”。某些該等熱電子會注射穿過相當薄的閘介 _電層Π 8且陷在浮閘106之内由是給予該浮閘106 —負電 位。 在浮閘106上面蓄積充足的負電荷之後，浮閘]〇6的 負電位會提昇堆疊閘電晶體的門限電壓，並於隨後的，，讀 取’’模式中抑制電流通過通道122。讀取電流的大小則用來 決定記憶體存儲單元是否已經編程過。 相反地，為了拭除快閃式記憶體裝置，典型地係經由 將控制閘1 〇 8偏壓到一大負電壓並將源極區1 〇 2偏壓到一 低正電壓以在隧道氧化物内產生足夠大的垂直電場而將電 子驅逐出該浮閘1 06。隧道氧化物内的大垂直電場1 36會 --------------裝--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 91679 Λ7

五、發明說明（4 ) 469642 (請先閱讀背面之注意事項再填寫本頁) 使貯存在浮閘106中的電子發生Fowier_N〇rdheim(F_N)穿 隧通過隧道氧化物而進入源極區1 〇 2之内。浮閉丨〇 6中的 電子進入源極區1 02之穿隨係以箭號1 〇5指示出。從浮閘 1 0 6取出的電荷即產生門限電壓位移。 舉例而言’於拭除過程中，係於源極電極丨丨4上施加 相對低的正電壓（典型者+0.5伏至+ 5伏）且在控制閘電極 120上施加相對大的負電壓（典型者_7伏至_13伏）。將基板 電極126的電壓接地並使汲極電極112浮動。在控制閘ι〇8 與源極區1 0 2之間建立的垂直電場誘導事先貯存在浮閘 106内的電子經由Fowler-Nordheim穿隨通過介電層118 並進入源極區1 0 2之内。 為了在隧道氧化物内產生足夠的電場，典型地需要將 控制閘10 8偏壓到一足夠大的負電壓使得浮閘1 〇 6達到約 -5，5伏之電壓。在源極區1 〇 2與浮閘1 〇 6之間的典型電位 差vsF係在1 〇伏級次且因此’在使源極電位Vs變成較不 為正時，必須使控制閘電壓Vcg變成更為負。在選定源極 經濟部智鲑財產局員工消费合作杜印製 至；于閘電壓Vsl;之後’其餘因數較佳地係根據下面的方程 式予以限制： VFr，« cg(Vcg - A νγ) + α SVS + α ΒνΒ 其中 V F C> =浮問電壓；

Vc〇 =控制閘電壓； V s =源極電壓；

Vn =基板或p-阱電壓； 91679 經濟部智钻財產局員工消贽合作社印製 A7 B7 五、發明說明（5 ) △ ντ -從控制閘測量到的經由在浮閘加入之負電荷所產 生的門限電壓差值； a CG =從控制閘至浮閘的電容耦合係數； a s =在源極區與浮閘之間的電容耦合係數； α B =在基板或p-阱與浮閘之間的電容耦合係數。 隨著技術的進步’整個業界的一項持續目標為增加記 •憶體裝置的密度。經由減低快閃式Eeprom裝置的尺寸可 以達到更大的記憶體容量。如可以預期者，每晶圓的基片 (die)愈多’可以減低每基片的成本a此外’使用較高密度 的記憶體裝置可以提供整體電力消耗的減低。 為了增加快閃式EEPROM裝置的記憶體密度，典型地 係將記憶體存儲單元的尺寸縮小，例如減小該裝置的整體 佔位面積（footprint) ’其係經由縮減閘長度（Lgate)132而完 成的。不過’縮減記憶體存儲單元閘所具長度會有一項問 題，那就是1源極區1 0 2與没極區1 〇 4之間的距離 [CHANNEL丨22也必須縮小。隨著源極區1 〇2趨近於汲極區 1 04，從源極區1 2 8中所含鱗的側向擴散會造成源極區1 〇2 與汲極區1 04之間的漏洩而導致有害的短通道效應。短通 道效應會在快閃式記憶體存儲單元内產生嚴重的問題且典 型地在閘長度（L G AT E)1 32經縮減到小於〇·4為米時變得明 顯化。 要減低短通道效應所用的一種方法為消除掉雙擴散源 極區128。經由使用單擴散磷區，即不再有磷擴散重叠距 離L D D1 2 4的存在且即可明顯地消除短通道效應問題。消除 91679 -------------裝·-------訂---------線 (請先閱讀背面之注意事項再填寫本頁)

掉磷擴散重疊距離Ldd124可以促成閉長度（L“te)縮減到 小於0.4微米且可提供增加的記憶體存赌單元的組裝密度 469 B4 2 五、發明說明（ (packing density)。 _不過，消除掉磷摻雜N區128會產生在記憶體存儲單 兀的拭除過程中增加在源極區】〇2與基板}】〇之間的叩 連結（Pnjunctl〇n)中的水平電場心之非所要副效應。這種 水平電場EtI之增加會助成頻帶對頻帶電流(band-t0-band 的增加，係因為如通常所接受者：

Jb-t-b = 其中： 頻帶對頻帶電流密度（安培/平方公分） (amps/cm2) A b t-b ’ B b -1 ” b =常數 /(E)有時候經模式化為e2 E . SQRT(EV2 + ΕΗ‘）（連結内的穿隧效應）。 因為在記憶體存儲單元的拭除過程令的源極對基板偏 壓’所以會形成逆偏壓ρη連結而在源極連結中產生頻帶對 頻帶電流（也稱為齊納電流（Zerner咖加3))。頻帶對頻帶 電流通常比Fowle卜Nordheim電流較大數個大小級次。從 電路設計觀點來看，琴種頻帶對頻帶電流係難以持續者且 也認為會產生有害的可靠性問題，例如在㈣氧化物_的 電洞陷捕（hole trapping)。 要進一步縮減快閃式記憶體存鍺單元所具尺寸的—項 障礙為在快閃式記憶體存儲單元的製造中，會有在氧化程 請 先 閱 讀 背

Ab.t.b/(E)e-(Bb_t_b/E) 注 意 事 項 再— 4 * ί裝 本 . 頁i 訂 線 經濟部智^財產局員工消费合作社印攻 (CNSUl 料 & m 1)1679 7 Λ7 3______B7__ 五、發明說明（7 ) 年中發生的稱為閘緣掀起之現象。閘緣掀起現象會造成隧 道氧化物的每一端都增厚且為在Fowler-Nordheim拭除中 電子必須穿隧過的隧道氧化物源極端處之一項特別問題。 因為閘緣掀起現象對於每一記憶體存儲單元都不相同，所 以每一記憶體存儲單元的拭除特性可能不同，其結果必須 延長拭除程序以確保所有的記憶體存儲單元都被拭除掉。 、此外’為了使每一記憶體存儲單元能在最可能低的電壓下 被拭除掉，必須將源極區在閛區下擴展直到雙擴散源極區 的濃摻雜區到達未經增厚的隧道氧化物之一區的下方為 止。此舉才能確保所有記憶體存儲單元的拭除特性都相 同°不過，源極區在閘區下擴展直到濃摻雜區到達隨道區 下未經增厚部份會阻礙記憶體存儲單元的縮小為止。 所以’需要有~種製造快閃式記憶體存儲單元的方 法’其可減低閘緣掀起量使源極在閘下需要擴展的距離得 以減小且使記憶體存儲單元得以縮小。 [發明概述] 根據本發明’前述和其他目的與優點可以經由一種具 有最小閘緣掀起量的製造快閃式記憶體存儲單元之方法而 達成。 於本發明之一概念，本方法包括在基板上形成閘堆 疊，接著在該閘堆疊和該基板暴露出的部份上形成薄氧化 物層。從该基板各向異性地脫除掉該氧化物層並在基板上 要幵》成源極區的部份上形成一層固態源極材料。將該固態 源極材料摻雜及使該摻雜物擴散到形成源極區的該基板部 .Sj ·ρ j,g |»^ (CNS)A-l .y.fS (210 X ·><)7 v- ίϊ ) "------ 91679 I — ill--- i i I i I I ' I J I i ----- - llliflIil (請先間讀背面之;i意事項再填寫本頁) 469642 Λ7 經濟部智«.?財產局與'工消饽合作社印攻 五、發明說明（S 份之内。 於本發明之另一概念’本方法包括先用摻雜物離子摻 雜該固態源極材料及使該摻雜物擴散到形成第一源極區的 該基板邠伤之内。然後用第二摻雜物離子摻雜該固態源極 材料及使該摻雜物擴散到形成第二源極區的該基板部份之 内因而形成雙擴散源極區。 於本發明另一概念，本方法包括用摻雜物離子沉積 (deposUed)固態源極材料及使該摻雜物擴散到形成雙擴散 源極區的基板部份之内。 所述的製造快閃式記憶體存儲單元之方法因而提供具 有最小閘緣掀起量的快閃式記憶體存儲單元。 本發明可經由對下面的詳細說明部份配合所附圖式之 思考獲得更佳的了解。如諳於此技者從下面的說明可輕易 明白者’此係單純地為了闡明實施本發明的最佳方式而顯 示出及說明本發明的具體實施例。如所了解者，本發明可 以有其他具體實施例且其所具數個細節都可以在各種明顯 方面予以修改’而都不違離本發明範圍。因此，諸圖式和 詳細說明在本質上都要視為闡述性而非限制性。 [圖式之簡略說明] 經認為是本發明特徵的新穎特點都列於後附申請專利 範圍中。不過’本發明本身以及其較佳使用方式，和其他 目的與優點’最好是參看下面示範實施例的詳細說明配合 所附圖式予以了解；其中： 第丨圖顯示出典型快閃式記憶體存鍺單元的構造； (請先閱讀背面之注意事項再填寫本頁) 裝 __ -線. 91679 經濟部智慧財產局ρ'工消费合作社印'«-|1-. Λ/ Π7 五、發明說明（9 ) 第2A至2D圖闡示先前技藝製造快閃式記憶體裝置所 用方法的一部份； 第2 A圖顯示出快閃式記憶體裝置的—部份，包括基 板、在該基板上形成的隧道氧化物層和在該隧道氧化物層 上形成的”閘堆疊’’，此閘堆疊包括浮閘、Ν Ο N層和控制 間； 第2 B圖顯示出第2 A圖中所示快閃式記憶體裝置的一 部份’其係經氧化程序處理而在該閘堆疊上形成薄的氧化 物層以在隨後的離子植入（ion implantaion)程序中保護該 閘堆疊； 第2C圖顯示出第2B圖中所示快閃式記憶體裝置的一 部份，其經離子植入以形成源極區和汲極區； 第2D圖顯示出第2C圖中所示快閃式記憶體裝置的一 部份’其係經退火處理以驅使經植入的離子進入基板而形 成源極區和汲極區。 第3A至3 Η圖闡示出根據本發明的製造快閃式記憶體 裝置所用方法之一部份； 第3 Α圖顯示出快閃式記憶體裝置的一部份，包括基 板、在該基板上形成的隧道氡化物層和在該隧道氧化物層 上形成的’’閘堆疊，，，此閘堆疊包括浮閘、NON層和控制 閘； 第3B圖顯示出第3 a圖中所示快閃式記憶艨裝置的一 部份，其係經氧化程序處理而在該閘堆疊上形成薄的氧化 物層以在隨後的程序中保護該閘堆疊； 01679 裝--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 169 64 2 ΑΓ Β7 經濟部智慧財產局昏工消費合作钍印袈 五、發明說明（10 ) 第3C圖顯示出第38圖中所示快閃式記憶體裝置的一 部份’其係經各向異性韻刻之後者； 第3D圖顯示出第3C圖令所示快閃式記憶體裝置的一 部份，其中在該快閃式記憶體裝置的部份之表面上形成固 態源極材料層； 第3E圖顯示出第3D圖中所示快閃式記憶體裝置的一 部份’其係.經退火處H驅使掺雜物從固態源極材料進入 基板而形成該快閃式記憶體裝置的源極區； 第3+F圖顯示出第3E圖中所示快閃式記憶體裝置的一 部份，其中已脫除掉固態源極材料而在基板内淺淺地形成 雙擴散源極區； 第3 G圖顯不出第3 F圖中所示快閃式記憶體裝置的一 部份，其t在該快閃式記憶體裝置部份的表面上形成第二 固態源極材料層並進行一程序以驅使摻雜物從該固態源極 材料進入基板以加到源極區益形成該快閃式記憶體裝置的 >及極區；且 第3 Η圖顯示出第3 G圖中所示快閃式記憶體裝置的— 部份’其中已脫除掉第二固態源極材料層且顯示出經完全 /成的該快閃式§己憶體裝置的雙擴散源極區和沒極區。 [元件符號之說明] 快閃式記憶體儲存單元 η型雙擴散源極區 η +;及極區 穿隧 ® ^ ίΐ ：it (CNS) Λ1 /.¾ ίΐ ι - I ¢) ：< -97 loo 102 104105 10 91679 ----：-----·---.裝--------訂---------線『 (請先閱讀背面之注音？事項再填寫本頁) 五、發明說明（11 ) Λ7 B7 經濟部智慧財產局3二消费合作社印货 106、 208、 308 浮閘 108、 212 、 312 控制閘 110 P型基板 112 汲極 114 源極 116、 118 介電層 120 控制問極 122 通道 124 重疊距離 126 基板電極 128 η區 130 n+區 132 控制長度 200、 300 部分裝置 202、 302 基板 204 ' 234 隧道氧化區 206、 306 閘堆疊結構體 214、 218、 304、 3 1 4氧化物層 216、 242、 316 閘緣掀起現像 220、 222 氧化 224 基板202原始輪 廓 226 氧化物2 0 4原始 輪廓 228 離子植入 230 鱗植入源極區 ---------------------訂·------- (請先閱讀背面之注急事項再填寫本頁) 11 91679 私！濟部智44〗財產局員工消货合作社印:1,]“ 69 64 2 A7 ~~~--_B7 —_ 五、發明說明；) 深植入源極區 電子 氧化層214之厚度 增厚之氧化層輪擴 氮氧氮（NON)層 基板302原始輪廓 隧道氧化物304原始輪廓 基板3 02表面 罩 源極材料層 退火處理 離子進入基板 雙擴散源極區 清參看本發明特殊具體實施例的詳細說明，其係示範 3兒明本案發明人目前所擬實施本發明所用的最佳方式。 第2A至2D圖闡示先前技藝製造快閃式記憶體裝置所 用方法的一部份。第2A圖顯示出快閃式記憶體裝置的一 部份200 ’其中包括基板202 ’此基板202具有在該基板 2 02的表面上形成的隧道氧化物層2〇4。在該隧道氧化物層 204上形成稱之為，，閘堆疊，，的結構體2〇6。如從半導體製造 技藝所知悉者’該閘堆疊結構體2 0 6係經由下述所形成 者：形成一層多晶矽，作為浮閘208 ; NON層2 1 〇，此NON 層為一層薄的氧化矽層、一層薄的氮化矽層、和一層薄的 232 236 238 240 310 324 326 328 > 330 334 336 338 340 342 [詳細說明] (請先閱讀背面之注意事項再填寫本頁) 裝 訂· 線· 本紙張尺度適用中^因孓漂准（CXS)A]没巧 d as ) 91679 Λ? Λ? 經濟部智慧財產局員工消货合作‘社印": " —_ -__iJ7 ~~ - 五、發明說明（13 ) 一 乳化石夕層：及多晶石夕層，作為控制開2U。於形成各材料 層之後，施以姓刻程序而形成該間堆疊’如第2八圖中所 示者。 第2B圖顯示出第2A圖中所示抉問式記憶體裝置的部 份200，此部份200係經氧化程序處理過者，該氧化程序 係用來在閘堆疊上形成保護性氧化物層214以特定地保護 多晶矽材料的暴露端以在隨後經由在該暴露的矽表面上形 成層薄的氧化物層2 14而形成浮閘2 0 8和控制閘2 12。 不過’該氧化程序會造成閘緣掀起現象如2丨6所示者，並 因而促成在隧道氧化物層204的一部份之下方形成氧化物 如218所示者。如從半導體製造技藝所知悉者，使用經由 輕微摻雜矽所形成的基板會發生氧化，如實線220和222 所示者。虛線224顯示出石夕基板202的原始輪麻。虛線226 顯示出該隧道氧化物204的原始輪廓。 第2C圖顯示出第2B圖中所示快閃式記憶體裝置的部 份200，其中箭頭228代表進入基板2 02中的各種離子植 入以形成雙擴散源極區和汲極區。如從半導體製造技藝所 知悉者，其中可以有一種以上的離子植入以將磷離子植入 到該基板内而形成該雙擴散源極區的η區，及另一種離子 植入以將砷離子植入到該基板内形成該雙擴散源極區的 η十區和該快閃式記憶體裝置的汲極區。 第2D圖顯示出第2C圖中所示快閃式記憶體裝置的部 份200，此部份200係經退火處理以驅使經植入的磷和砷 離子進入基板2 0 2之内而形成經碌植入的源極區2 3 0和經 裝--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) (CNS)A-i ) Π 91679 69 64 2 Λ7 ------B?_ 五、發明說明（I4 ) 砷植入的源極區232。該退火程序會促成進一步的氧化而 可能引起氧化物層厚度的增加。該退火程序為一種氧化程 序以修補摻雜離子植入過程中所發生的損壞。這種氧化會 因為來自植入的摻雜物所含高雜質濃度所增強因而促成增 加的閘緣掀起現象。虛線2 3 8指示出第一次氧化所得氧化 物層214的原有厚度’而線240指示出該氧化物層厚度增 加之後所具輪廓。該退火程序也會促成增加的聞緣掀起現 象如242所示者。如從半導體製造技藝所知悉者，磷離子 比坤離子可更順％地參移且在同時含有鱗離子和坤離子的 區内之單一退火處理可能導致雙擴散區如區23〇和232所 示者。如圓圈234中所示者’在源極區端的隧道氧化物於 其在以236所示電子在Fowler-Nordheim拭除程序中必須 從浮閘204穿隨通過該隨道氧化物204到達源極區232的 區已增厚。如從快閃式記憶體技藝所知悉者，電子會穿瞇 通過隧道氧化物204到達雙擴散源極區中已植入钟離子的 部份。如上面所討論者’電子必須穿隧通過—較厚的隧道 乳化物’且亦為上面时論過者’可能隨每一記惊體存儲單 元而變異且可能造成每一記憶體存儲單元具有不同的拭除 特性。此外’因為電子會穿隧到雙擴散源極區所含植入坤 的部份，所以該雙擴散源極區所含植入磷的部份必定被驅 動進一步到該隧道氧化物之下方且為了維持最小的必需通 道長度’記憶體存儲單元的尺寸就無法減低。如此一來， 顯然沒有包括該第二退火/氧化程序的方法即可促成較短 的記憶體存鍺單元及較少的閘緣掀起現象。 仙79 --------,---j---裝--- ί · (請先閱讀背面之注意事項再填寫本頁) 訂· -線. 經^部智^財產局員工消费合作社印及

經濟部智慧財產局Η工消贷合作社印K A7 __________H7______ 五、發明說明（15 ) 第3 A直3H圖闡示出根據本發明的製造快閃式記憶體 裝置所用方法之一部份。第3A圖顯示出快閃式記憶體裝 置的一部份300其中包括基板302，具有在該基板302表 面上形成的隧道氧化物層304。在該隧道氧化物層304上 形成稱為開堆憂的結構體306。如從半導體製造技藝所知 悉者，該閘堆疊結構體306係經由下述所形成者：形成一 層多晶矽，作為浮閘308 ; NON層310，其為一層薄的氧 化石夕層、一層薄的氮化發層、和一層薄的氧化碎層·及多 晶矽層，作為控制閘3 1 2。於形成各材料層之後，施以蝕 刻程序而形成該閘堆疊，如第3 A圖中所示者。 第3B圖顯示忠第3A圖中所示俠閃式記憶體裝置的部 份3 0 0 ’此部份3 0 0係經氧化程序處理過者，辣氯化程序 係用來在閘雄疊上形成保護性氧化物層3 14以特定地保護 多晶石夕材料的暴露端以在隨後經由在該暴露的矽表面上形 成薄的氧化物層3 1 4而形成浮閘3 0 8和控制閘3 12。不過， 必須提及者，有異於先前技藝之處在於該薄氧化物層314 可以比在先前技藝方法中所形成的對應氧化物層2】4(第 2Β圖）明顯地較薄。因為該薄氧化物層3丨4可以明顯支也較 為薄’所以該氧化輕序可以較為短暫且其結果使得於3 i 6 處所不的！緣掀起現象也比在先前技藝方法中所經歷者 (第2B圖中的216)明顯地較為少。此外，在隧道氧化物層 3 041 '~·_ 方形成的氧化物也比在先前技藝方法令所經歷者 (第-β圖中的2丨8)明顯地較少3較少閘緣掀起現象與隧道 氧化物下方較少的氧化物長成之組合導致比先前技藝方法 —---—-*------------ ^^(^Ι〇χ：.!97 ) ---- 91679 Μ--------訂----------線 (請先閱讀背面之沒意事項再填寫本頁j 69 64 2 Λ7 I------ B7 ' -------^-_______ 五、發明說明（1(5 ) 所達到者（第2B圖中的204)較為薄的隧道氧化物層3〇4。 基板302和隧道氧化物3〇4的原始輪廓分別以虛線324和 326顯示出。 第3C圖顯示出第3B圖中所示快閃式記憶體裝置的部 份300其係經各向異性蝕刻之後者，已脫除掉水平表面上 暴露出的氧化物材料。如此一來，在控制閘312表面上的 層314部份即如同在基板302表面上於328和33〇處的層 3 1 4部份一般被脫除掉。 第3D圖顯示出第3C圖中所示快閃式記憶體裝置的部 份300 ’其中在快閃式記憶體裝置的該部份3〇〇之表面部 份上形成罩334。該罩構成該快閃式記憶體裝置部份3〇〇 上除了源極區以外的部份之保護層。於該快閃式記憶體裝 置的該部份300之表面上形成固態源極材料層336。該層 3 36經證明同時嵌入有磷離子（P)和砷（As)離子，不過，必 >頁了解者該固邊源極材料可以在該層3 3 6形成之時同時鼓 入磷離子和坤離子’或者可以在該層336形成之後同時或 於分開的程序中嵌入填離子和砰離子。例如，可以先形成 只含磷離子的該層336且於隨後的退火程序中將該碟離子 驅入基板内，脫除掉該層3 36，形成一新的層，用神離子 植入，然後將該砷離子以退火程序驅入基板内β 第3 Ε圖顯示出第3 D圖中所示快閃式記憶體裝置的部 份3 00 ’其係經號碼338所示的退火處理以驅使嵌入固態 源極材料中的離子進入基板如箭號340所示者。 第3 F圖顯示出第3 Ε圖中所示快閃式記憶體裝置的部 91679 (請先閱讀背面之注意事項再填寫本頁) 裝 經濟部智慧財產局3工消費合作社印技

經濟部智祛財產局3'工消费合作社印製 五、發明說明（η ) 份300 ’其中已形成具有淺區344和較深的區346之雙擴 散源極區342。 第3G圖顯示出第3F圖中所示快閃式記憶體裝置的部 份3 00 ’其中在該快閃式記憶體裝置部份3〇〇的表面上形 成第二固態源極材料層348。該第二固態源極枋料層348 經證明具有砷（As)離子其係在沉積該固態源極材料層348 〜時即存在於該層内或為在其後嵌入該固態源極材料層348 / 内者。箭號350指出該快閃式記憶體裝置部份3〇〇正進行 退火程序將該珅（As)離子從該固態源極材料層348 .驅入基 板3 0 2内。該神離子係驅入到經淺淺地形成之雙擴散源極 區342之内並增加該雙擴散源極區342所含驅344中的砷 濃度。該钟離子也驅使進入該基板302中的區352之内形 成没極區° 第3H圖顯示出第3G圖中所示快閃式記憶體裝置的部 份300’其中已脫除掉第二固態源極材料層348且顯示出 經完全形成而具有經砷植入的區344和經麟植入的區346 之雙擴散源極區342。圓圈354顯示出電子356從浮閘308 穿隧通過隧道氧化物304到達該雙擴散源極區342所含的 砷植入區344之區域。要特別提起者該隧道氧化物3〇4沒 有增厚且該記憶體裝置可縮短而仍然可讓電子穿隧通過未 增厚的隧道氧化物304。該隧道氧化物304的厚度沒有增 厚的原因在於因為沒有植入程序而不需要進行第二次氧化 處理來修補植入損害° 摘要言之，本發明可克服先前技藝的限制並滿足對於 -------------裝—-------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 91679 ,Λ7 Η7 4 6 9 64 2 五、發明說明（ls ) 具有以、或不具有閑緣掀起現象的快閃式記憶體存錯單元 之需求。所説明的製造快閃式記憶體存錯單元之方法可提 供具有最小閉緣掀起現象的快閃式記憶體存儲單元。 前述本發明具體實施例已為了闡示和說明之目的而呈 出。、其無意為詳盡者或要將本發明限制到所揭示出的精讀 形式。從上面的教示可能做成形顯的修飾或變異。該等且 體實施例係經選擇且說明以提出對本發明原理的最佳闡釋 且其實際應用因而可讓諳於此技者利用本發明各具體實施 例及各種修改以配合所擬定的特殊用途。所有彼等修改和 變異於根據彼等所經持平地’依法地和橫平地認定之寬廣 效果來解釋時都在後附申請專利範圍所定的本發明範圍之 内0 請 先 閱 讀 背 注 意 事 項 % I裝 頁 訂 -線 f 經濟部智慧財產局員工消赀合作社印κ 91679 (CNS)Ai Clo X 2(；)7 *1 )

Claims (1)

1. 經濟部智慧財產局員工消費合阼吐·印製 六、申請專利範圍 '〜·** 1二種製造具有最小閘緣掀起現象的快閃式記憶體存儲 單元之方法，其中該方法包括 (a)在基板上形成閘堆疊，其中該閘堆疊包括在該 基板上形成的隧道氧化物，在該隧道氧化物上形成的浮 閑’在該浮閘上形成的介電層和在該介電層上形成的= 制閘； ' 、 （b)在該閘堆疊和該基板暴露出的部份上形成氧 化物層； (c) 從該閘堆疊的水平表面和該基板暴露出的部份 各向異性地蝕刻掉該氧化物層； (d) 在忒基板上要形成源極區的部份上形成固態源 極材料層； … (e) 用所選的摻雜物離子摻雜該固態源極材料層； 及 、 （0使所選的該摻雜物離子擴散到該基板之内形成 源極區* 2 ‘如申請專利範圍第1項之方法，其中該步驟（e)和（f)係 由下述所完成的： (g) 用第一摻雜物離子摻雜該固態源極材料層； (h) 使該第一摻雜物離子擴散到該基板之内形成第 一源極區； (〇用第二摻雜物離子摻雜該固態源極材料層；及 (j)使該第二摻雜物離子擴散到該基板之内形成第 -源區 σ 本决張尺度4用中g困家標华（CNS〉A4規格⑵〇 χ挪公楚） 91679 裝---，-----訂---- ^^1 4^1 1 (請先閱讀背面之注意事項再填寫本頁) 4 6 9 64 2 AS B8 CS D8 4 經濟部智慧財產局員工消費合作社印製 、申凊專利範圍 、如’請專利範圍帛μ之方法，其_該步驟⑷，⑷和⑺ 係由下述所完成的： (g) 在該基板上要形成源極區的部份上形成固態源 。材料層其中該团態源極材料層係經第—和第二摻雜 物離子予以摻雜；及 (h) 使該第一和第二摻雜物離子擴散到該基板之内 形成第一和第二源極區β 如申清專利Ιϋ圍第！項之方法，其中該步驟⑷係由下 述所完成的： (g) 在該閘堆疊和該基板暴露出的部份上形成罩材 料層；及 (h) 將該罩材料層圖樣化（patierning)並將該經圊樣 化的罩材料層顯像已暴露出所選定的該基板上要形成 源極區的部份。 如申請專利範圍第3項之方法’其中該步驟（g)係經由 在摻雜著該第一和第二摻雜物離子的玻璃材料上旋轉 而完成的。 如申請專利範圍第3項之方法，其中該步驟（g)係經由 在該基板上要形成源極區的部份上沉積經摻雜的多 石夕而完成的。 先 閱 讀 背 之 Ϊ主 意 事 項 J 再 ί 堉〜νI敦 頁_ 訂 線 曰曰 尽紙張尺度通用中國國家標苹（CNSM4規格（210 X _297公釐） ΐ>1679 20