JPH08125039A - 拡散層の形成方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】ショートチャネル効果を防止することができ、
かつバンド・バンド間トンネル電流を抑制することがで
きる拡散層の形成方法及び不揮発性半導体装置の製造方
法を提供する。 【解決手段】半導体基板の所定領域内の浮遊ゲート１２
のエッジに対応する部分に接するように、拡散速度が遅
い第１の不純物種を高濃度で注入し、この領域内にエッ
ジに対応する部分から離間させて、拡散速度が速い第２
の不純物種を低濃度で注入し、第２の不純物種が第１の
不純物種より浮遊ゲート下のより内側に拡散され、かつ
第１の不純物種による拡散領域の一部が浮遊ゲートと重
なるトンネル領域となるように熱処理する。これによ
り、ショートチャネル効果を防止でき、かつバンド・バ
ンド間トンネル電流を抑制できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、拡散層の形成方法
及び不揮発性半導体記憶装置の製造方法に関する。

【０００２】

【従来の技術】図１７は、ゲート及びドレインの両方に
バイアスが印加された際のゲート端部における空乏層の
形成を一般的に説明する断面図である。まず、浮遊ゲー
ト５２に負電圧ＶG ，Ｐ型半導体基板５０内のドレイン
領域５９に正電圧ＶD を印加して、浮遊ゲート５２から
ドレイン領域へ電荷を引き抜こうとする場合、図１７に
示すようにＮ+ 拡散層中に点線で示されるような空乏領
域５０ａが発生する。浮遊ゲート５２とドレイン領域５
９との間の有効電界はこの空乏層のため弱められ、この
ためＦ−Ｎトンネル電流が減少する。従って、Ｆ−Ｎト
ンネル型のメモリでは、空乏層が発生しにくいかあるい
は発生してもそれが小さいような高濃度のＮ+ 拡散層と
多結晶シリコン（ポリシリコン）膜の浮遊ゲートとのオ
ーバーラップ領域つまりＦ−Ｎトンネル電流を通すトン
ネル窓が必要となる。

【０００３】一方、Ｐ型半導体基板５０内のＮ+ Ｐ接合
部のドレインエッジのＮ+ 領域では、電圧ＶG-ＶD の印
加によるバンドの曲りでバンド・バンド間トンネル電流
が流れる。

【０００４】つまり、図１７の酸化膜付近の界面領域５
９ａで電界が極めて強くなり、バンド・バンド間トンネ
ル電流が流れホットホール等が発生し、トンネル酸化膜
へのホール注入等が起こり、素子の信頼性を低下させ素
子特性を速く劣化させる。

【０００５】そこで、接合エッジの濃度傾斜をゆるやか
にしてより拡散層のバンドを曲り易くし、バンド・バン
ド間トンネル電流を抑制する技術が必要となる。このた
め、メモリセルのドレインエッジの濃度を低濃度に形成
したものがＤＤＤ（Double Diffused Drain ）構造であ
る。

【０００６】図１８は従来のＤＤＤ構造を有する浮遊ゲ
ート型不揮発性半導体メモリセルの構成を例示する断面
図である。この共通ソース型メモリセルは２ポリ型のメ
モリセルであり、電荷は浮遊ゲート１１２から共通ソー
ス部１１９ｂ，１２０へ引き抜かれる。バンド・バンド
間トンネル電流を抑制するため、Ｎ⁺ 拡散領域であるド
レインソース領域１１９ａを形成した後、Ｐ型半導体基
板１１０にＮ^- 不純物としてリンＰを、Ｎ⁺ 不純物とし
てヒ素Ａｓを同時にイオン注入し、その後の熱処理でリ
ンＰとヒ素Ａｓの拡散速度差を利用し、Ｎ⁺ 拡散領域１
１９ｂ及びＮ^-拡散領域１２０を形成してＤＤＤ構造の
ソース領域を実現している。

【０００７】なお、参照符号１１０ａはチャネル領域、
１１１はトンネル効果を有する第１のゲート絶縁膜、１
１７は素子分離領域を与えるフィールド酸化膜、１２１
は第２のゲート絶縁膜、１２２は制御ゲートである。

【０００８】図１９は従来の１ポリ型のＬＤＤ（Lightl
y Doped Drain ）構造を有する浮遊ゲート型不揮発性半
導体メモリセルの製造方法を説明する概略断面図であ
る。

【０００９】一般には、図１９の（ａ）に示すように、
Ｐ型半導体基板１１０上に第１の絶縁膜１１１を形成し
た後に、多結晶シリコン膜を堆積し、この多結晶シリコ
ン膜をエッチングすることによりゲート１１２を形成す
る。その後、第１の絶縁膜１１１を介してゲート１１２
をマスクとしてセルフアラインでＰ型半導体基板１１０
にＮ^- イオンを注入する。次に、図１９の（ｂ）に示す
ように、酸化膜を堆積しエッチングすることによりスペ
ーサ１１５を形成する。続いてゲート１１２及びスペー
サ１１５をマスクとして用いて、Ｐ型半導体基板１１０
にＮ⁺ イオンの注入を行う。そして、図１９の（ｃ）に
示すように、熱処理を行い、Ｎ⁺ 拡散領域１１９及びＮ
^- 拡散領域１１９ａを形成してＬＤＤ構造としている。

【００１０】しかしながら、現在はメモリセルの微細化
が厳しく要求されている。図１８に示した従来ののＤＤ
Ｄ構造のメモリセルでは、多結晶シリコン膜をエッチン
グし浮遊ゲート１１２を形成した後に、リンＰとヒ素Ａ
ｓを同時にイオン注入し、同時に熱処理している。この
熱処理によりヒ素Ａｓを拡散する際に、リンＰのチャネ
ル領域内への拡散が進み過ぎ、ショートチャネルになり
易い。このため、この従来の方法はメモリセルの微細化
には向かないという問題がある。

【００１１】また、従来の一般的なＬＤＤ形成方法で
は、例えば、図１９の（ｃ）に示すように、Ｎ⁺ 拡散領
域１１９が多結晶シリコン膜からなる浮遊ゲート１１２
の端部までしかとどかず、ファウラー・ノルドハイム
（以下、Ｆ−Ｎという）トンネル電流による動作をさせ
るためには、浮遊ゲート１１２とＮ⁺ 拡散領域１１９の
オーバーラップが十分でなかった。このため、ソース領
域と浮遊ゲートとの間の電荷の移動に手間どり、メモリ
セルの書込み／読出し／消去動作の劣化が早くおきてし
まうという問題がある。

【００１２】

【発明が解決しようとする課題】本発明は、上記問題を
解決すべく成されたものであり、ショートチャネル効果
を防止することができ、Ｆ−Ｎトンネル領域を確保で
き、かつバンド・バンド間トンネル電流を抑制すること
ができる拡散層の形成方法及び不揮発性半導体記憶装置
の製造方法を提供することを目的とする。

【００１３】

【課題を解決するための手段】本発明は、上記課題を解
決するために、第１に、第１の導電型の半導体基板の表
面にトンネル効果を有する絶縁膜を形成すること、前記
絶縁膜上に多結晶シリコン膜を形成すること、前記多結
晶シリコン膜をエッチングして、前記半導体基板のチャ
ネル領域上に浮遊ゲートを形成すること、前記半導体基
板のソース領域及びドレイン領域が形成される所定領域
内で、前記浮遊ゲート近傍の第１の所定位置に、前記半
導体基板に所定拡散速度の第２の導電型の第１の不純物
種を第１の濃度で注入すること、前記半導体基板の前記
ソース領域及び前記ドレイン領域が形成される所定領域
で、前記第１の所定位置から所定距離だけ離間した異な
る第２の所定位置に、前記半導体基板にその拡散速度が
第１の不純物種より速い第２の導電型の第２の不純物種
を前記第１の濃度より低い第２の濃度で注入すること、
及び拡散速度の速い前記第２の不純物種が拡散速度の遅
い第１の不純物種より前記浮遊ゲート下のより内側に拡
散されかつ前記第１の不純物種による拡散領域の一部が
前記第１の絶縁膜を介して前記浮遊ゲートと重なるトン
ネル領域となるように、熱処理により第２導電型の拡散
領域を形成すること、の各ステップから成ることを特徴
とする拡散層の形成方法を提供する。

【００１４】第２に、第１の導電型の半導体基板の表面
にトンネル効果を有する第１の絶縁膜を形成すること、
前記第１の絶縁膜上に第１の多結晶シリコン膜を形成す
ること、前記第１の多結晶シリコン膜をエッチングし
て、前記半導体基板のチャネル領域上に浮遊ゲートを形
成すること、前記半導体基板のソース領域及びドレイン
領域が形成される所定領域で、前記浮遊ゲートのエッジ
に対応する部分に接するように前記半導体基板に所定拡
散速度の第２の導電型の第１の不純物を第１の濃度で注
入すること、前記半導体基板の前記ソース領域及び前記
ドレイン領域が形成される所定領域で、前記浮遊ゲート
の前記エッジから所定距離だけ離間させ、前記半導体基
板にその拡散速度が第１の不純物種より速い第２の導電
型の第２の不純物種を前記第１の濃度より低い第２の濃
度で注入すること、拡散速度の速い前記第２の不純物種
が拡散速度の遅い第１の不純物種より前記浮遊ゲート下
のより内側に拡散されかつ前記第１の不純物種による拡
散領域の一部が前記第１の絶縁膜を介して前記浮遊ゲー
トと重なるトンネル領域となるように、熱処理により第
２導電型の拡散領域を形成すること、全表面上に第２の
絶縁膜を形成すること、前記第２の絶縁膜の表面上に第
２の多結晶シリコン膜を形成すること、及び前記第２の
絶縁膜並びに前記第１及び第２の多結晶シリコン膜をエ
ッチングして、不揮発性メモリセルを形成すること、の
各ステップから成ることを特徴とする不揮発性半導体記
憶装置の製造方法を提供する。

【００１５】第３に、第１の導電型の半導体基板の表面
にトンネル効果を有する第１の絶縁膜を形成すること、
前記第１の絶縁膜上に第１の多結晶シリコン膜を形成す
ること、前記第１の多結晶シリコン膜をエッチングし
て、前記半導体基板のチャネル領域上に浮遊ゲートを形
成すること、前記半導体基板のソース領域及びドレイン
領域が形成される所定領域で、前記浮遊ゲートをマスク
として用いてセルフアラインにより前記半導体基板に所
定拡散速度の第２の導電型の第１の不純物種を第１の濃
度で注入すること、前記半導体基板の前記ソース領域及
び前記ドレイン領域が形成される所定領域で、前記浮遊
ゲートのエッジに対応する部分から所定距離だけ離間さ
せ、前記半導体基板にその拡散速度が第１の不純物種よ
り速い第２の導電型の第２の不純物種を前記第１の濃度
より低い第２の濃度で注入すること、拡散速度の速い前
記第２の不純物種が拡散速度の遅い第１の不純物種より
前記浮遊ゲート下のより内側に拡散されかつ前記第１の
不純物種による拡散領域の一部が前記第１の絶縁膜を介
して前記浮遊ゲートと重なるトンネル領域となるよう
に、熱処理により第２導電型の拡散領域を形成するこ
と、全表面上に第２の絶縁膜を形成すること、前記第２
の絶縁膜の表面上に第２の多結晶シリコン膜を形成する
こと、及び前記第２の絶縁膜並びに前記第１及び第２の
多結晶シリコン膜をエッチングして、不揮発性メモリセ
ルを形成すること、の各ステップから成ることを特徴と
する不揮発性半導体記憶装置の製造方法を提供する。

【００１６】第４に、第１の導電型の半導体基板の表面
にトンネル効果を有する絶縁膜を形成すること、前記絶
縁膜上に積層多結晶シリコン膜を形成すること、前記積
層多結晶シリコン膜をエッチングして、前記半導体基板
のチャネル領域上に浮遊ゲートを前記半導体基板のカッ
プリング領域上に制御ゲートをそれぞれ電気的に接続し
た状態で形成すること、前記半導体基板のソース領域及
びドレイン領域が形成される所定領域で、前記浮遊ゲー
ト及び前記制御ゲートをマスクとして用いてセルフアラ
インにより前記半導体基板に所定拡散速度の第２の導電
型の第１の不純物種を第１の濃度で注入すること、前記
半導体基板の前記ソース領域及び前記ドレイン領域が形
成される所定領域で、前記浮遊ゲートのエッジに対応す
る部分から所定距離だけ離間させ、前記半導体基板にそ
の拡散速度が第１の不純物種より速い第２の導電型の第
２の不純物種を前記第１の濃度より低い第２の濃度で注
入すること、及び拡散速度の速い前記第２の不純物種が
拡散速度の遅い第１の不純物種より前記浮遊ゲート下の
より内側に拡散されかつ前記第１の不純物種による拡散
領域の一部が前記絶縁膜を介して前記浮遊ゲートと重な
るトンネル領域となるように、熱処理により第２導電型
の拡散領域を形成すること、の各ステップから成ること
を特徴とする不揮発性半導体記憶装置の製造方法を提供
する。

【００１７】第５に、第１の導電型の半導体基板の表面
に酸化膜を形成すること、前記酸化膜をエッチングし、
前記半導体基板のチャネル領域上の浮遊ゲート形成領域
に酸化膜領域を形成すること、前記半導体基板のソース
領域、ドレイン領域及び前記酸化膜領域を含む全表面上
に所定膜厚の第１の多結晶シリコン膜を形成すること、
前記第１の多結晶シリコン膜の前記ソース領域及び前記
ドレイン領域が形成される所定領域に、所定拡散速度の
第２の導電型の第１の不純物種を第１の濃度で注入する
こと、前記第２の導電型の第１の不純物種を前記第１の
多結晶シリコン膜から前記ソース領域及びドレイン領域
内に拡散し、前記第１の不純物種による第１の拡散領域
の一部が前記酸化膜領域と重なるように、第１の熱処理
を行うこと、前記半導体基板の前記ソース領域及び前記
ドレイン領域が形成される所定領域内で前記第１の多結
晶シリコン膜内に所定深さで、その拡散速度が第１の不
純物種より速い第２の導電型の第２の不純物種を前記第
１の濃度より低い第２の濃度で注入すること、前記第１
の多結晶シリコン膜をエッチバックして前記酸化膜領域
の表面を露出させること、前記酸化膜領域をエッチング
により除去すること、前記ソース領域及び前記ドレイン
領域上の前記第１の多結晶シリコン膜上に素子分離用フ
ィールド酸化膜を形成し同時に前記半導体基板上にトン
ネル効果を有する第１の絶縁膜を形成し、かつ拡散速度
の速い前記第２の不純物種が拡散速度の遅い第１の不純
物種より前記浮遊ゲート形成領域下の前記半導体基板の
より内側に拡散されるように、第２の熱処理を行うこ
と、全表面上に第２の多結晶シリコン膜を形成するこ
と、前記第２の多結晶シリコン膜をエッチングして、前
記半導体基板の前記チャネル領域及び前記フィールド酸
化膜の所定領域上に浮遊ゲートを形成すること、全表面
上に第２の絶縁膜を形成すること、前記第２の絶縁膜の
表面上に第３の多結晶シリコン膜を形成すること、及び
前記第２の絶縁膜並びに前記第１、第２及び第３の多結
晶シリコン膜をエッチングして、不揮発性メモリセルを
形成すること、の各ステップから成ることを特徴とする
不揮発性半導体記憶装置の製造方法を提供する。

【００１８】第６に、第１の導電型の半導体基板の表面
にトンネル効果を有する第１の絶縁膜を形成すること、
前記第１の絶縁膜上に第１の多結晶シリコン膜を形成す
ること、前記第１の多結晶シリコン膜をエッチングし
て、前記半導体基板尾チャネル領域上に浮遊ゲートを形
成すること、前記半導体基板のソース領域及びドレイン
領域が形成される所定領域で、前記浮遊ゲートをマスク
として用いてセルフアラインにより前記半導体基板に所
定拡散速度の前記第２の導電型の第１の不純物種を第１
の濃度で注入すること、前記第２の導電型の第１の不純
物種が前記浮遊ゲートの内側に拡散されて形成された前
記第１の不純物種による第１の拡散領域の一部が前記第
１の絶縁膜を介して前記浮遊ゲートと重なりトンネル領
域となり、かつ前記浮遊ゲートの側面に所定膜厚のサイ
ド酸化膜が形成されるように、第１の熱処理を行うこ
と、前記半導体基板の前記ソース領域及び前記ドレイン
領域が形成される所定領域で、前記浮遊ゲート及び前記
サイド酸化膜をマスクとして用いてセルフアラインによ
り前記半導体基板にその拡散速度が第１の不純物種より
速い第２の導電型の第２の不純物種を前記第１の濃度よ
り低い第２の濃度で注入すること、拡散速度の速い前記
第２の不純物種が拡散速度の遅い第１の不純物種より前
記浮遊ゲート下のより内側に拡散されて形成された第２
の不純物種による第２の拡散領域の一部が前記第１の絶
縁膜を介して前記浮遊ゲートと重なり部分を形成するよ
うに、第２の熱処理を行うこと、全表面上に第２の絶縁
膜を形成すること、前記第２の絶縁膜の表面上に第２の
多結晶シリコン膜を形成すること、及び前記第２の絶縁
膜並びに前記第１及び第２の多結晶シリコン膜をエッチ
ングして、不揮発性メモリセルを形成すること、の各ス
テップから成ることを特徴とする不揮発性半導体記憶装
置の製造方法を提供する。

【００１９】第７に、第１の導電型の半導体基板と、前
記半導体基板上にトンネル効果を有する第１の絶縁膜を
介して形成され、前記第１の絶縁膜を介して前記ドレイ
ン領域との間で電荷の充放電を行う浮遊ゲート電極と、
前記半導体基板の表面上で所定の間隔をもって互いに平
行に離間して並置され第２の導電型の濃度の高い不純物
種と濃度の低い不純物種とを拡散して構成され前記濃度
の高い不純物種と前記濃度の低い不純物種との傾斜接合
を有する拡散層から成る第２導電型のソース領域と、前
記半導体基板の表面上で前記ソース領域に沿って延在
し、チャネル領域を介して前記ソース領域と離間して形
成され、第２の導電型の濃度の高い不純物種と濃度の低
い不純物種とを拡散して形成され、前記浮遊ゲート電極
と前記濃度の高い不純物種の拡散層との重なり部分をト
ンネル領域として有し、かつ前記濃度の高い不純物種と
前記濃度の低い不純物種との傾斜接合を有する第２の導
電型のドレイン領域と、第２の絶縁膜を介して前記浮遊
ゲート電極上に形成され、ソース領域と直交して延在す
る制御ゲート電極と、を具備したことを特徴とする浮遊
ゲート型不揮発性半導体メモリセルを提供する。

【００２０】第８に、第１の導電型の半導体基板と、マ
トリクス上に配列されたメモリセル群と、制御電極とな
るワード線と、前記メモリセル群を構成する各メモリセ
ルに接続されたビット線と、を具備し、前記メモリセル
群を構成する各メモリセルは、前記半導体基板上にトン
ネル効果を有する第１の絶縁膜を介して形成され、前記
第１の絶縁膜を介して前記ドレイン領域との間で電荷の
充放電を行う浮遊ゲート電極と、前記半導体基板の表面
上で所定の間隔をもって互いに平行に離間して並置され
第２の導電型の濃度の高い不純物種と濃度の低い不純物
種とを拡散して構成され前記濃度の高い不純物種と前記
濃度の低い不純物種との傾斜接合を有する拡散層から成
る第２導電型のソース領域と、前記半導体基板の表面上
で前記ソース領域の沿って延在し、チャネル領域を介し
て前記ソース領域と離間して形成され、第２の導電型の
濃度の高い不純物種と濃度の低い不純物種とを拡散して
構成され、前記浮遊ゲート電極と前記濃度の高い不純物
種の拡散層との重なり部分をトンネル領域として有し、
かつ前記濃度の高い不純物種と前記濃度の低い不純物種
との傾斜接合を有する第２の導電型のドレイン領域と、
を有し、前記制御ゲート電極となるワード線は、前記第
２の絶縁膜を介して前記浮遊ゲート電極上に形成され、
前記ビット線は前記各メモリセルの前記ソース領域及び
前記ドレイン領域に接続されることを特徴とする浮遊ゲ
ート型不揮発性半導体メモリアレイを提供する。

【００２１】さらに、本発明の好適な実施例において
は、前記第２の導電型の第１の不純物種がヒ素イオンか
らなり、前記第２の導電型の第２の不純物種がリンイオ
ンからなっている。更に、拡散速度の遅い第２の導電型
の第１の不純物種が注入された後に、全表面に高温酸化
膜（ＨＴＯ）からなる第３の絶縁膜を形成すること、及
び前記浮遊ゲートの前記エッジから所定距離だけ離間さ
せるために、前記第３の絶縁膜をエッチングして前記浮
遊ゲートの側面に所定形状のスペーサを形成することの
各ステップを具備する。また、前記第１の多結晶シリコ
ン膜を形成後に、更に、全表面上に高温酸化膜（ＨＴ
Ｏ）からなる第２の絶縁膜を形成すること、及び前記第
２の絶縁膜をエッチングして、前記ソース領域及び前記
ドレイン領域上の第１の多結晶シリコン膜内に所定形状
のスペーサを形成することの各ステップを具備し、前記
第２の導電型の第２の不純物種の注入が前記ソース領域
及び前記ドレイン領域が形成される所定領域内で前記ス
ペーサ間の第１の多結晶シリコン膜内に前記所定深さで
行われ、前記スペーサが前記酸化膜領域と共にエッチン
グにより除去される。また、前記第１の熱処理の後に、
更に、全表面上に高温酸化膜（ＨＴＯ）からなる第２の
絶縁膜を形成すること、及び前記第２の絶縁膜をエッチ
ングして、前記ソース領域及び前記ドレイン領域上の前
記酸化膜の側面に所定形状のスペーサを形成することの
各ステップを具備し、前記第１の多結晶シリコン膜が前
記ソース領域、前記ドレイン領域、前記スペーサ及び前
記酸化膜領域上形成され、前記第２の導電型の第２の不
純物種の注入が前記半導体基板の前記ソース領域及び前
記ドレイン領域が形成される所定領域内で前記第１の多
結晶シリコン膜内に所定深さで行われ、前記スペーサが
前記酸化膜領域と共にエッチングにより除去される。ま
た、前記第２の熱処理により前記素子分離用フィールド
酸化膜の所定膜厚が形成される。また、浮遊ゲート型不
揮発性半導体メモリセルにおいては、前記トンネル領域
の基板表面の不純物濃度が１０¹⁹ないし１０²¹ｃｍ^-3で
あり、前記濃度の低い不純物種の拡散領域のエッジが５
×１０¹⁹ｃｍ^-3より低い濃度にある。また、前記トンネ
ル領域の基板表面の不純物濃度が１０²⁰ないし１０²¹ｃ
ｍ^-3であり、前記濃度の低い不純物種の拡散領域のエッ
ジが５×１０¹⁸ｃｍ^-3より低い濃度にある。

【００２２】本発明においては、浮遊ゲート型不揮発性
半導体メモリセルの形状において、例えば、Ｐ型半導体
基板上に多結晶シリコン膜からなる浮遊ゲートが形成さ
れた後に、ドレイン領域内にトンネル領域を形成するた
めにＮ⁺ イオンとしてヒ素Ａｓが浮遊ゲートをマスクと
してセルフアラインによりイオン注入する。次に、浮遊
ゲートの両側面にスペーサを形成し、バンド・バンド間
トンネル電流抑制のためのＮ^- 不純物としてリンＰが浮
遊ゲート及びスペーサをマスクとしてセルフアラインに
よりドレイン領域にイオン注入される。その後、熱処理
により、Ｎ⁺ 不純物及びＮ^- 不純物が拡散される。

【００２３】このため、Ｎ⁺ イオンのヒ素Ａｓが拡散さ
れることによりトンネル領域が確保でき、かつ、Ｎ^- イ
オンのリンＰの拡散速度がＮ+ イオンのヒ素Ａｓの拡散
速度より速くても、スペーサを用いてイオン注入が行わ
れ、浮遊ゲートのエッジから離れた位置からチャネル領
域内に向けて拡散を開始させることによりショートチャ
ネルを防ぎつつ、バンド間トンネル電流をも抑制できる
ＤＤＤ構造を有する浮遊ゲート型不揮発性半導体メモリ
セルを形成することができる。

【００２４】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。

【００２５】（第１実施形態）図１の（ａ）及び（ｂ）
はそれぞれ本発明の第１実施形態に係る浮遊ゲート型不
揮発性半導体メモリセルの構成を概略的に示す断面図及
び平面図である。この第１実施形態は、例えば、チャネ
ル消去、ドレイン書き込みをＦ−Ｎ電流を用いて行う場
合の例を示す。

【００２６】図１（ａ）において、浮遊ゲート電極１２
は、Ｐ型（第１の導電型）の半導体基板１０の上にトン
ネル効果を有する第１の絶縁膜１１を介して形成され、
ドレイン領域、ソース領域及びチャネル領域との間で電
荷の充放電を行う。浮遊ゲート電極１２の両面側には、
サイドウォールとしてスペーサ１５が形成されている。
Ｎ型（第２の導電型）のソース領域は、半導体基板１０
の表面上で所定の間隔をもって互いに平行に離間して並
置され、Ｎ型の濃度の高い不純物種のＮ⁺ 拡散領域１９
と濃度の低い不純物種のＮ^- 拡散領域２０の傾斜接合を
有する拡散層からなっている。

【００２７】Ｎ型のドレイン領域は、前記半導体基板１
０の表面上で前記ソース領域に沿って延在し、チャネル
領域１０ａを介して前記ソース領域と離間して形成され
る。このドレイン領域は、Ｎ型の濃度の高い不純物種の
Ｎ⁺ 拡散領域１９と濃度の低い不純物のＮ^- 拡散領域２
０により構成され、前記浮遊ゲート電極１２と前記濃度
の高い不純物種のＮ⁺ 拡散領域１９との重なり部分をト
ンネル領域１９ａとして有し、かつ前記濃度の高い不純
物種のＮ⁺ 拡散領域１９と前記濃度の低い不純物種のＮ
^- 拡散領域２０との傾斜接合を有している。

【００２８】各メモリセルはフィールド酸化膜１７ａ
（図２（ｂ）参照）によって分離されており、それに連
続して拡散領域１９上に厚い酸化膜１７が形成されてい
る。

【００２９】制御ゲート電極２２は、後述するＯＮＯ膜
からなる第２の絶縁膜２１を介して前記浮遊ゲート電極
１２上に形成され、図１（ｂ）に示すように、ソース領
域に対して直交するようにして延在し、ワード線ＷＬと
して作用する。浮遊ゲート１２は、図１（ｂ）に示すよ
うに、Ｎ⁺ 拡散領域１９及びＮ^- 拡散領域２０とオーバ
ラップしている。

【００３０】図２（ａ）及び（ｂ）はそれぞれ本発明の
浮遊ゲート型不揮発性半導体メモリセルアレイの構成を
概略的に示す平面図及び断面図である。

【００３１】共通ソース型の一群のメモリセル２５は半
導体基板上にマトリクス上に配列されており、制御ゲー
ト２２がワード線ＷＬとして動作し、ビット線ＢＬは、
コンタクトホール等を介して各メモリセルのドレインに
各メモリ毎、及び多数のメモリの共通ソース領域に接続
されている。なお、ビット線のドレインへの接続はメモ
リセル毎に限るものではない。

【００３２】図３（ａ）及び（ｂ）はそれぞれ本発明の
浮遊ゲート型不揮発性半導体メモリセルアレイの別の構
成を概略的に示す平面図及び断面図である。

【００３３】一群のメモリセル２５ａは基板上にマトリ
クス上に配列されており、制御ゲート２２がワード線Ｗ
Ｌとして動作し、ビット線ＢＬはソース領域・ドレイン
領域共に各メモリセル毎に接続されている。

【００３４】次に、図４乃至図６を参照して、本発明の
第１実施形態に係る浮遊ゲート型不揮発性半導体メモリ
セルの製造方法について説明する。

【００３５】図４（ａ）に示すように、Ｐ型の半導体基
板１０上の全表面上に、トンネル効果を有する厚さ９ｎ
ｍの第１の絶縁膜であるトンネル酸化膜１１ａが、温度
８００℃、Ｏ₂ ／（Ｏ₂ ＋ＨＣｌ）＝４．２％の酸化工
程と、温度９００℃、Ｏ₂ ／Ｎ₂ の混合ガス雰囲気中で
のアニール工程とにより形成される。このトンネル酸化
膜１１ａ上に、後に浮遊ゲート１２となる第１の多結晶
シリコン膜１２ａが低圧気相成長法（ＬＰＣＶＤ）によ
り温度６３０℃のＳｉＨ₄ ガス雰囲気で１５０ｎｍ堆積
される。この多結晶シリコン膜１２ａに、リンＰが加速
電圧３０ＫｅＶ、７×１０¹⁴／ｃｍ² の条件でドープさ
れた後に、この多結晶シリコン膜１２ａは温度９００
℃、Ｎ2 ガスでアニールされ活性化される。次に、処理
中前記浮遊ゲートの表面を確保するために、窒化（Ｓｉ
Ｎ）膜１３ａが、多結晶シリコン膜１２ａの上に、ＬＰ
ＣＶＤにより温度７９０℃、ＮＨ₃ ／ＳｉＨ₄ ガス雰囲
気で全表面に厚さ６０ｎｍ堆積される。

【００３６】次に、図４（ｂ）に示すように、フォトレ
ジスト１４を用いて写真蝕刻法（フォトステップ）でパ
ターニングが行われ、その後反応性イオンエッチング
（ＲＩＥ）を用いて、窒化膜１３ａがＣＨＦ₃ ガスでエ
ッチングされ、多結晶シリコン膜１２ａがＨＢｒ／Ｃｌ
₂ ガスでエッチングされ、浮遊ゲート１２の切り出しが
行われる。次に、半導体基板１０のソース領域及びドレ
イン領域が形成される所定領域に、浮遊ゲート１２をマ
スクとして用いてセルフアラインにより半導体基板１０
に拡散速度の遅い所定拡散速度を有する第１の不純物種
であるＮ⁺ 不純物としてのヒ素Ａｓが加速電圧６０Ｋｅ
Ｖ、３×１０¹⁵／ｃｍ² で後述する第１の所定濃度でイ
オン注入される。

【００３７】次に、図４（ｃ）に示すように、ＬＰＣＶ
Ｄを用いて温度８００℃、Ｎ₂ Ｏ／ＳｉＨ₄ ガス雰囲気
で全表面に高温酸化膜（High Temperature Oxide＝ＨＴ
Ｏ）１５ａが厚さ１５０ｎｍ堆積される。このＨＴＯ膜
１５ａは熱酸化膜（ThermalOxide に近く、良い膜質が
得られる。

【００３８】次に、図５（ａ）に示すように、半導体基
板１０の前記ソース領域及び前記ドレイン領域が形成さ
れる所定領域で、浮遊ゲート１２のエッジに対応する位
置から所定距離だけ離間させるために、ＨＴＯ膜１５ａ
をエッチングして浮遊ゲート１２の両側面に所定形状の
スペーサ１５がサイドウォールとして形成される。この
第１実施形態では、スペーサ１５は膜厚０．１μｍ以上
に形成される。ここで、ＨＴＯ膜１５ａの膜厚、及びス
ペーサ形成のためのエッチングはその後の熱処理条件に
応じて種々の設定が可能である。

【００３９】次に、図５（ｂ）に示すように、スペーサ
１５が形成された後に、フォトステップでソース側の拡
散領域がフォトレジスト１６で覆われる。その後、第２
の不純物種であるＮ^- 不純物としてのリンＰがドレイン
領域にのみ加速電圧３０ＫｅＶ、５×１０¹⁴／ｃｍ² で
前記第１の所定濃度より低い後述する第２の所定濃度で
イオン注入される。第２の不純物種であるリンＰの拡散
速度は第１の不純物であるヒ素Ａｓの拡散速度よりも速
い。

【００４０】次に、図５（ｃ）に示すように、温度９０
０℃、Ｈ₂ ／Ｏ₂ 混合ガス雰囲気で熱処理を行いソース
・ドレインを酸化する。つまり、拡散速度の速いリンＰ
が拡散速度の遅いヒ素Ａｓより浮遊ゲート１２下のより
内側に拡散されかつ前記第１の不純物種による拡散領域
の一部が第１の絶縁膜１１を介して浮遊ゲート１２と重
なるトンネル領域となるように、熱処理によりＮ⁺ 拡散
領域１９及びＮ^- 拡散領域２０が形成される。Ｎ^- イオ
ンのリンＰはスペーサの外側から拡散させるため、リン
Ｐの過度の拡散によるショートチャネルを抑制すること
ができる。この熱処理により半導体基板１０の所定領域
に酸化膜１７も形成される。その後に、浮遊ゲート１２
上に窒化膜１３が温度１８０℃でＨ₃ ＰＯ₄ によるエッ
チングによって除去される。

【００４１】次に、図６に示すように、ＨＴＯ膜／Ｓｉ
Ｎ膜／ＨＴＯ膜（ＯＮＯ膜）の組み合わせで、夫々膜厚
５ｎｍ／８ｎｍ／７ｎｍで積層することにより、全表面
に第２の絶縁膜であるＯＮＯ膜２１が形成される。その
後に、ＯＮＯ膜２１上の全表面に第２の多結晶シリコン
膜２２ａが堆積され、ＰＯＣ１３、温度８７５℃でドー
ピングが行われる。その後、タングステンシリサイド
（ＷＳｉｘ）膜２２ｂが２００ｎｍ堆積される。次に、
ＷＳｉｘ膜２２ｂ、多結晶シリコン膜２２ａ及びＯＮＯ
膜２１及び多結晶シリコン膜１２がエッチングされ、セ
ルが切り出される。セルの切り出しは、ＷＳｉｘ膜２２
ｂはＳＦ₆ ／ＨＢｒガスを用いて、多結晶シリコン膜２
２ａ及び１２はＨＢｒ／Ｃｌ₂ の混合ガスを用いて、Ｏ
ＮＯ膜２１はＣＨＦ₃ ガスを用いてＲＩＥでエッチング
することにより行われる。この後、パッシベーション膜
（図示せず）等が形成される。

【００４２】次に、メモリセルの半導体基板内の拡散領
域の形成について更に詳述する。前述したように、本実
施形態では、多結晶シリコン膜の浮遊ゲート１２をエッ
チングで切り出した後に、浮遊ゲート１２をマスクとし
て用いて、Ｎ⁺ 拡散領域１９を形成するためにヒ素Ａｓ
が導入される。つまり、ヒ素Ａｓは浮遊ゲート１２と拡
散領域間にトンネル酸化膜１１ａを介してトンネル電流
を流すためのトンネル窓用のＮ⁺ 拡散領域１９を形成す
るために用いられる。従って、浮遊ゲート１２とオーバ
ーラップするこのトンネル窓用のＮ⁺ 拡散領域１９は、
浮遊ゲート−ドレイン拡散領域間に印加される電圧で空
乏化しないように、その濃度を高くしておく必要があ
る。

【００４３】具体的には、トンネル窓の表面つまりＮ⁺
拡散領域１９の基板表面の不純物濃度で１０¹⁹ないし１
０²¹ｃｍ^-3（固溶限）の間にある必要がある。この場
合、Ｎ^- 拡散領域２０の不純物濃度は５×１０¹⁹ｃｍ^-3
より低く設定することができる。また、不純物濃度１０
²⁰ないし１０²¹ｃｍ^-3のＮ⁺ 拡散領域１９が浮遊ゲート
１２とオーバーラップしていることが好適である。この
場合には、Ｎ^- 拡散領域２０の不純物濃度は５×１０¹⁸
ｃｍ^-3より低く設定してもよい。

【００４４】従来のＬＤＤ形成方法を用いた場合には、
Ｎ⁺ 拡散領域はスペーサの外側から浮遊ゲート１２まで
拡散してくるため、浮遊ゲートのエッジではその不純物
濃度は１０¹⁸ないし１０¹⁹ｃｍ^-3に低下してしまう。こ
のため、浮遊ゲートー拡散領域間に印加された電圧で容
易に空乏化し、Ｆ−Ｎトンネル電流が激減してしまうの
である。しかし、本実施形態では、Ｎ⁺ 不純物であるヒ
素Ａｓがゲートエッジに対応する部分からチャネル領域
１０ａに向けて拡散を開始するので、浮遊ゲート１２の
エッジに対応する部分でその不純物濃度を低下させずに
Ｎ⁺ 拡散領域を形成することができる。

【００４５】また、本実施形態では、Ｎ^- 不純物である
リンＰをスペーサ１５を形成した後に導入している。ト
ンネル窓１９ａを形成するヒ素ＡｓのＮ⁺ イオンがゲー
トエッジに対応する部分からチャネル領域１０ａに向け
て拡散を開始した時、バンド・バンド間トンネル電流を
制御するためのＮ^- 不純物であるリンＰがスペーサエッ
ジに対応する部分から拡散を開始する。リンＰはヒ素Ａ
ｓよりも拡散速度が速いため、条件を適正に選択すれ
ば、トンネル窓１９ａを形成するヒ素ＡｓのＮ⁺イオン
をリンＰのＮ^- イオンが追越し、傾斜接合からなる拡散
領域を形成することができる。

【００４６】Ｎ^- 不純物としてのリンＰによるＮ^- 拡散
領域は、接合部におけるＮ⁺ 不純物のヒ素Ａｓの急峻な
濃度勾配をなだらかにし、例えば、トンネル酸化膜１１
が５ｎｍないし３０ｎｍ、電位差ＶGDが１２Ｖ程度の場
合、バンド・バンド間トンネル電流が最大となるヒ素Ａ
ｓの濃度１０¹⁸ないし５×１０¹⁹ｃｍ-3の濃度勾配をな
だらかにし、自らが印加電圧で空乏化することによって
バンド間トンネル電流を抑制する。従って、Ｎ^- 拡散領
域２０のエッジの不純物濃度は、１０¹⁸ないし５×１０
¹⁹ｃｍ^-3より低くなければならない。

【００４７】なお、このようなＤＤＤ構造はドレイン領
域にだけ形成されるわけではなく、ソース・ドレイン両
領域あるいはソース領域のみに形成することもでき、使
用するメモリセルの動作条件に応じて使い分けることが
できる。このことは、この第１実施形態に限られず、他
の実施形態についても同様に当てはまる。

【００４８】この第１実施形態によれば、トンネル窓を
確保しつつ、バンド・バンド間トンネル電流及びショー
トチャネルを抑制することができる不揮発性メモリ用の
拡散層を簡便な方法で形成することができる。

【００４９】（第２実施形態）図７及び図８は本発明の
第２実施形態に係る浮遊ゲート型不揮発性半導体メモリ
セルの製造工程を説明する断面図である。

【００５０】この第２実施形態は、ソース・ドレイン領
域を形成する不純物のイオン注入に代えて、固相拡散源
を不純物源として用いた例である。つまり、半導体基板
にヒ素Ａｓを導入した後に、多結晶シリコン膜からなる
ゲート領域から離れた領域にリンＰを固相拡散源から拡
散により導入する。ＤＤＤ構造を作るための方法とし
て、この固相拡散源にイオンを注入する際にスペーサが
用いられる例が示されている。

【００５１】次に、図７及び図８を参照して、本発明の
第２実施形態の浮遊ゲート型不揮発性半導体メモリセル
の製造方法について説明する。

【００５２】まず、図７（ａ）に示すように、Ｐ型半導
体基板１０上の全表面に厚い酸化膜が形成され、フォト
ステップにより半導体基板１０上の浮遊ゲート形成領域
に酸化膜領域３０が形成され、続いて、全表面上に固相
拡散源として使用される所定膜厚の第１の多結晶シリコ
ン膜３１ａが形成される。

【００５３】その後、半導体基板１０のソース領域及び
ドレイン領域が形成される所定領域内で、第１の多結晶
シリコン膜３１ａに所定拡散速度の第２の導電型の第１
の不純物種つまりＮ⁺ 不純物のヒ素Ａｓが所定の濃度で
イオン注入される。

【００５４】次に、第１の熱処理が行われ、第１の多結
晶シリコン膜３１ａにドープされたＮ⁺ 不純物のヒ素Ａ
ｓが多結晶シリコン膜３１ａから半導体基板１０へ拡散
される。この時、Ｎ⁺ 不純物のヒ素Ａｓは、Ｎ⁺ 拡散領
域の一部が絶縁膜を介して酸化膜領域３０とオーバーラ
ップするように、酸化膜領域３０の内側に拡散される。

【００５５】次に、図７（ｂ）に示すように、第１の多
結晶シリコン膜３１ａの上に、第２の絶縁膜であるＨＴ
Ｏ膜３２ａが堆積され、続いて、図７（ｃ）に示すよう
に、ＨＴＯ膜３２ａがＲＩＥによりエッチングされて、
ソース領域及びドレイン領域内の第１の多結晶シリコン
膜３１ａの側面に所定形状のスペーサ３２が形成され
る。

【００５６】次に半導体基板１０のソース領域及びドレ
イン領域が形成される所定領域内で第１の多結晶シリコ
ン膜３１ａ内に所定深さで、その拡散速度がＮ⁺ 不純物
のヒ素Ａｓより速い第２の導電型の第２の不純物種であ
るＮ^- 不純物のリンＰを前記第１の濃度より低い第２の
濃度で注入する。このＮ^- 不純物であるリンＰのドーピ
ングは、ソース領域及びドレイン領域が形成される所定
領域内でスペーサ３２間の第１の多結晶シリコン膜３１
ａ内に所定深さで行われる。この時、リンＰは、半導体
基板１０と接し、スペーサ３２で挟まれた狭い領域内に
イオン注入されなければならない。後のエッチバックに
より、厚い酸化膜領域３０上の第１の多結晶シリコン膜
３１ａは除去されてしまうので、リンＰのイオン注入
は、少なくとも注入深さ中心までの距離Ｒｐが第１の多
結晶シリコン膜３１ａの膜厚を越えないようにして行え
ば良い。また、リンＰの注入エネルギーが低い場合に
は、拡散領域を制限するスペーサ３２は不要である。

【００５７】次に、図８（ａ）に示すように、エッチバ
ックにより厚い酸化膜領域３０上の第１の多結晶シリコ
ン膜３１ａが除去される。この時スペーサ３２の一部も
同時に除去される。引き続き図８（ｂ）に示すように、
酸化膜領域３０及びスペーサ３２がエッチングにより除
去され、第１の多結晶シリコン膜３１だけが残される。

【００５８】次に、図８（ｃ）に示すように、第２の熱
処理が行われ、多結晶シリコン膜と半導体、基板との酸
化速度の差を利用して、ソース領域及びドレイン領域上
の第１の多結晶シリコン膜３１上に厚い酸化膜１１ｃが
形成され同時に半導体基板１０のチャネル領域１０ａ上
にトンネル効果を有するトンネル酸化膜１１が形成され
る。また、この第２の熱処理により、第１の多結晶シリ
コン膜３１にドーピングされているリンＰが半導体基板
１０の内部に拡散され、Ｎ+ 拡散領域１９内のヒ素Ａｓ
も更に拡散される。その結果、拡散速度の速いリンＰが
拡散速度の遅いヒ素Ａｓより浮遊ゲート１２形成領域下
の半導体基板１０のより内側に拡散され、傾斜接合とし
てＮ⁺ 拡散領域１９及びＮ^- 拡散領域２０が形成され
る。

【００５９】次に、図８（ｄ）に示すように、浮遊ゲー
ト１２を形成するために、全表面上に第２の多結晶シリ
コン膜が堆積されエッチングにより半導体基板１０の浮
遊ゲート形成領域及びフィールド酸化膜１１ｃに所定領
域上に浮遊ゲート１２が形成される。続いて、全表面上
に第２の絶縁膜つまりＯＮＯ膜２１が形成され、更に全
表面上に第３の多結晶シリコン膜が形成される。ＯＮＯ
膜２１並びに第１、第２及び第３の多結晶シリコン膜が
同時にエッチングされ、第３の多結晶シリコン膜により
制御ゲート２２が形成されるとともに、メモリセルが切
り出される。

【００６０】この第２の実施例によれば、Ｎ⁺ 不純物で
あるとヒ素ＡｓとＮ^- 不純物であるリンＰとが固相拡散
源から半導体基板内に拡散により導入され、熱処理によ
るヒ素ＡｓとリンＰとの拡散速度差を利用して、ＤＤＤ
構造を形成する。このため、イオン注入による結晶のダ
メージを排除して拡散領域を形成することができる。

【００６１】（第３実施形態）図９は本発明の第３実施
形態に係る浮遊ゲート型不揮発性半導体メモリセルの製
造工程を説明する断面図である。

【００６２】この第３実施形態は、第２実施形態におけ
る多結晶シリコン膜の堆積工程とスペーサの形成工程と
を入れ換えたものである。やはり、ヒ素Ａｓを半導体基
板のソース・ドレイン領域に導入した後に、多結晶シリ
コン膜のゲート領域から離れた領域にリンＰを導入する
ためにスペーサを用いた例である。

【００６３】次に、図９を参照して、本発明の第３の実
施例の浮遊ゲート型不揮発性半導体メモリセルの製造方
法について説明する。なお、ここでは第２実施形態と異
なる部分についてのみ説明する。

【００６４】図９（ａ）に示すように、第２実施形態と
同様に、酸化膜領域４０が形成された後、Ｎ⁺ 不純物で
あるヒ素Ａｓが拡散されてＮ⁺ 拡散領域が形成され、続
いて図９（ｂ）に示すように、ＨＴＯ膜が堆積され、エ
ッチングされて、スペーサ４２が形成される。

【００６５】次に、図９（ｃ）に示すように、多結晶シ
リコン膜４１が堆積される。多結晶シリコン膜４１にＮ
^- 不純物であるリンＰがドーピングされ、熱処理によ
り、Ｎ^- 不純物のリンＰが多結晶シリコン膜４１から半
導体基板１０に拡散される。

【００６６】以下、第２実施形態の図８（ａ）に示す工
程に続き、第２実施形態と同様にリンＰとヒ素Ａｓの拡
散速度差を利用して、Ｎ⁺ 拡散領域１９及びＮ^- 拡散領
域２０が形成され、ＤＤＤ構造が実現される。

【００６７】つまり、この第３実施形態では、予めスペ
ーサ４２によりＮ^- 不純物のリンＰの拡散領域が制限さ
れるので、多結晶シリコン膜４１上のＮ^- 不純物のリン
Ｐの注入領域は特に制限されていない。

【００６８】この第３実施形態によれば、やはりイオン
注入による結晶のダメージを排除して半導体基板に拡散
領域を形成することができる。

【００６９】（第４実施形態）図１０の（ａ）〜（ｄ）
はは本発明の第４実施形態に係る浮遊ゲート型不揮発性
半導体メモリセルおよびその製造工程を説明する断面図
である。

【００７０】この第４実施形態は、図１４（ａ）に示す
ような、１ポリ型ＥＥＰＲＯＭ（ＮＭＯＳ）の浮遊ゲー
ト１２部の例であり、例えば、１９９３年VLSI Symposi
umで発表されたＥＥＰＲＯＭセルの浮遊ゲート部を示す
（１９９３、VLSI Symposium５Ａ−２）。

【００７１】図１０（ａ）では、Ｐ型半導体基板１０内
にＮ型ウエルが形成され、Ｎ型ウエル内にＰ⁺ 拡散領域
及びＮ⁺ 拡散領域が形成されている。Ｐ型半導体基板１
０内には、Ｎ⁺ 拡散領域が形成されている。半導体基板
１０上の全表面にトンネル効果を有する絶縁膜１１（図
示せず）が形成され、絶縁膜１１上に多結晶シリコン膜
をエッチングすることにより、半導体基板１０上に浮遊
ゲート１２が前記Ｎ型ウエル上にＰチャネルトランジス
タのゲートがそれぞれ電気的に接続した状態で形成され
ている。Ｎ型ウエル及びＰチャネルトランジスタが制御
ゲートとして作用する。浮遊ゲート１２はＦ−Ｎトンネ
ルにより電荷の引き抜きが行われるが、この場合もバン
ド・バンド間トンネルを防ぐためにはＤＤＤ構造が良
い。従って、トンネル領域を確保するためには、以下に
説明する製造方法が有利である。

【００７２】この態様に係る製造方法を図１０の（ｂ）
から（ｄ）参照して説明する。

【００７３】まず、図１０（ｂ）に示すように、拡散速
度の遅い第２の導電型の第１の不純物種つまりＮ⁺ 不純
物であるヒ素イオンが、半導体基板１０のソース領域及
びドレイン領域が形成される所定領域に、浮遊ゲート１
２をマスクとして用いてセルフアラインにより第１の濃
度で注入される。

【００７４】次に、図１０（ｃ）に示すように、全表面
に高温酸化膜（ＨＴＯ膜）が形成され、浮遊ゲート１２
のエッジから所定距離だけ離間させるために、前記ＨＴ
Ｏ膜をエッチングして浮遊ゲート１２の両側面に所定形
状のスペーサ４２が形成される。このスペーサ４２は、
例えば、膜厚０．１μｍ以上のサイドウォールとして形
成される。

【００７５】その後、半導体基板１０の前記ソース領域
及び前記ドレイン領域が形成される所定領域に、浮遊ゲ
ート１２の前記エッジからスペーサ４２により所定距離
だけ離間した位置に、その拡散速度がヒ素イオンのもの
より速い第２の導電型の第２の不純物種つまりリンＰオ
インが前記第１の濃度より低い第２の濃度で半導体基板
１０に注入される。

【００７６】次に、図１０（ｄ）に示すように、熱処理
が行われ、拡散速度の速いリンＰイオンが拡散速度の遅
いヒ素Ａｓイオンより浮遊ゲート１２下のチャネル領域
のより内側に拡散されて、Ｎ^- 拡散領域２０が形成さ
れ、かつヒ素ＡｓイオンによるＮ⁺ 拡散領域１９の一部
がトンネル酸化膜１１を介して浮遊ゲート１２の幅と重
なるトンネル領域を形成するようにＮ⁺ 拡散領域１９が
形成される。

【００７７】この第４実施形態によれば、拡散速度の速
いリンＰを浮遊ゲートから離して半導体基板に導入して
いるので、一般のトランジスタのＤＤＤ形式にも、ショ
ートチャネル制御の目的で使用することができる。ま
た、論理回路と一体化した１ポリ型のＥＥＰＲＯＭを形
成する際にメモリのイオン注入と論理回路のイオン注入
とを同時に行ってもメモリ部分及び論理回路部分の双方
にメリットがある。

【００７８】（第５実施形態）図１１の（ａ）及び
（ｂ）は本発明の第５実施形態に係る浮遊ゲート型不揮
発性半導体の製造工程を説明する断面図である。この第
５実施形態は、第２の導電型の第２の不純物種を浮遊ゲ
ートから離して半導体基板に導入する方法として、図１
１の（ａ）及び（ｂ）に示すように、斜めイオン注入を
行う方法を採用している。

【００７９】この方法においては、まず、半導体基板１
０上の全表面にトンネル効果を有する絶縁膜１１が形成
され、絶縁膜１１上に形成した多結晶シリコン膜をエッ
チングすることにより、半導体基板１０のチャネル領域
上に浮遊ゲート１２が形成される。その後、フォトステ
ップによりフォトレジストをパターニングし、ドレイン
領域及びソース領域のいずれかを覆う。第２の導電型の
第２の不純物種つまりＮ^- イオンのリンＰが、図１１
（ａ）では浮遊ゲート１２及びフォトレジスト６０をマ
スクとして用いて、また、図１１（ｂ）では浮遊ゲート
１２及びフォトレジスト６１をマスクとして用いて、表
面上の法線方向から２０°以上の角度の斜めイオン注入
によりソース領域及びドレイン領域について個別に浮遊
ゲート１２から離して注入される。

【００８０】この第５実施形態によれば、スペーサを形
成する必要がないため、半導体基板内に拡散領域を形成
する製造工程を簡単化することができる。

【００８１】（第６実施形態）図１２の（ａ）から
（ｃ）は本発明の第６実施形態に係る浮遊ゲート型不揮
発性半導体メモリセルを説明する断面図である。この第
６の実施例では、フォトレジストをマスクとして用い
ず、浮遊ゲート１２だけをマスクとして用いて、第２の
導電型の第１の不純物種つまりＮ⁺ 不純物であるヒ素イ
オンが、表面上の法線方向から２０°以上の角度の斜め
イオン注入を用いることにより、浮遊ゲート１２の下側
に注入される。

【００８２】つまり、第６実施形態では、図１２（ａ）
に示すように、Ｎ⁺ 不純物であるヒ素Ａｓが、ソース領
域及びドレイン領域別に浮遊ゲート１２の下に食い込む
ように斜めイオン注入される。

【００８３】次に、図１２（ｂ）に示すように、第２の
導電型の第２の不純物種つまりＮ^-不純物であるリンＰ
は普通に浮遊ゲート１２をマスクとしてセルフアライン
でゲートエッジの直下に注入される。その後、図１２
（ｃ）に示すように、熱処理により、Ｎ⁺ 拡散領域１９
及びＮ^- 拡散領域２０が形成され、ＤＤＤ構造が実現さ
れる。なお、この実施形態では、浮遊ゲート１２の幅
は、Ｎ⁺ 不純物であるヒ素Ａｓの食い込みを考慮して、
チャネル長を確保するように決定される。

【００８４】この第６実施形態によれば、スペーサを形
成する必要がなく、またフォトレジストをマスクとして
用いる必要もないため、半導体基板内に拡散領域を形成
する製造工程をさらに簡単化することができる。

【００８５】（第７実施形態）図１３の（ａ）及び
（ｂ）、並びに図１４の（ａ）及び（ｂ）は本発明の第
７実施形態に係る浮遊ゲート型不揮発性半導体メモリセ
ルの製造工程を説明する断面図である。これらの図面を
参照して、以下、本実施形態の浮遊ゲート型不揮発性半
導体メモリセルの製造方法について説明する。

【００８６】まず、図１３（ａ）に示すように、Ｐ型の
半導体基板１０上の全表面にトンネル効果を有する第１
の絶縁膜１１が形成され、この第１の絶縁膜１１上に第
１の多結晶シリコン膜が形成される。

【００８７】第１の多結晶シリコン膜の形成後に、浮遊
ゲートの表面を保護する窒化（ＳｉＮ）膜が全表面に形
成される窒化膜及び第１の多結晶シリコン膜がエッチン
グされ、半導体基板１０のチャネル領域上に窒化膜領域
１３及び浮遊ゲート１２が形成される。半導体基板１０
のソース領域及びドレイン領域が形成される所定領域
で、窒化膜領域１３及び浮遊ゲート１２をマスクとして
用いてセルフアラインにより、半導体基板１０に所定拡
散速度の第２の導電型の第１の不純物種つまりＮ⁺ 不純
物であるヒ素Ａｓが第１の濃度でイオン注入される。

【００８８】次に、図１３（ｂ）に示すように、第１の
熱処理が行われ、Ｎ⁺ 不純物であるヒ素Ａｓが浮遊ゲー
ト１２の内側に拡散されて形成されたＮ⁺ 拡散領域１９
の一部が第１の絶縁膜１１を介して浮遊ゲート１２とオ
ーバーラップしてトンネル領域を形成し、かつ浮遊ゲー
ト１２の両側面に所定膜厚のサイド酸化膜１２ｃが形成
される。つまり、アニール及び酸化処理により、ヒ素Ａ
ｓイオンの浮遊ゲート１２下への追い込み及び多結晶シ
リコンのサイド酸化膜１２ｃが形成される。この浮遊ゲ
ート１２の幅は側面にサイド酸化膜１２ｃが形成される
ことを考慮して設計される。この第１の熱処理により、
半導体基板１０の所定領域に酸化膜１７が形成される。

【００８９】次に、図１４（ａ）に示すように、その拡
散速度が第１の不純物種により速い第２の導電型の第２
の不純物種つまりＮ^- 不純物であるリンＰが、浮遊ゲー
ト１２及びサイド酸化膜１２ｃをマスクとして用いてセ
ルフアラインにより、酸化膜１７を介して、半導体基板
１０のソース領域及びドレイン領域が形成される所定領
域に前記第１の濃度より低い第２の濃度で注入される。

【００９０】次に、図１４（ｂ）に示すように、第２の
熱処理が行われ、拡散速度の速いリンＰが拡散速度の遅
いヒ素Ａｓより浮遊ゲート１２下のより内側に拡散され
て、リンＰによるＮ^- 拡散領域２０が形成される。この
第２の熱処理によりＮ⁺ 拡散領域１９を形成するＮ⁺ イ
オンであるヒ素Ａｓも拡散される。この第２の熱処理に
より、酸化膜１７が所定膜厚に形成される。以後、図示
しないがＳｉＮ膜１３が除去され、全表面上に第２の絶
縁膜（ＯＮＯ膜）が形成され、更に第２の多結晶シリコ
ン膜が形成される。第２の絶縁膜及び第２の多結晶シリ
コン膜がそれぞれエッチングされ、第２の多結晶シリコ
ン膜により制御ゲートが形成される。

【００９１】この第７実施形態でも、多結晶シリコン膜
の浮遊ゲート１２が形成された後にＮ⁺ 不純物のヒ素Ａ
ｓのイオン注入が行われ、その後、Ｎ^- 不純物のリンＰ
のイオン注入が行われ、熱処理により拡散領域が形成さ
れる。

【００９２】この第７実施形態によれば、ＨＴＯ膜を堆
積してエッチングによりスペーサを形成する第１ないし
第４実施形態に比べて、酸化工程だけでサイド酸化膜が
形成できるので、半導体基板内に拡散領域を形成する製
造工程を簡単化することができる。

【００９３】以上説明したような本発明の各実施形態に
より、ショートチャネル効果を抑制することができる
が、以上のような方法を用いても、ＤＤＤ構造では、パ
ンチスルー耐性が低下するという問題が残存する。

【００９４】トランジスターのしきい値や、チャネル部
のＮ^- 幅を変えずにパンチスルー耐性を改善するために
は、第１の導電型不純物（Ｐ型不純物）であるホウ素Ｂ
のイオン注入が好適である。この場合に、ホウ素Ｂの拡
散速度はヒ素ＡｓやリンＰよりも遥かに速いので、以下
のように、ポリシリコンゲート形成→Ｎ⁺ 不純物として
のヒ素Ａｓ注入→スペーサー形成→Ｎ^- 不純物としての
リンＰ注入→熱処理→ホウ素Ｂブランク注入、という工
程で行われる。

【００９５】具体的には、まず、図１５（ａ）に示すよ
うに、浮遊ゲート１２を形成後、拡散速度の遅いＮ⁺ 不
純物であるＡｓイオンが、半導体基板１０のソース領域
及びドレイン領域が形成される所定領域に、浮遊ゲート
１２をマスクとして用いてセルフアラインで第１の濃度
で注入される。次に、図１５（ｂ）に示すように、全表
面に高温酸化膜（ＨＴＯ膜）が形成された後、このＨＴ
Ｏ膜がエッチングされることにより浮遊ゲート１２の両
側面に所定形状のスペーサ（サイドウォール）４４が形
成される。その後、半導体基板１０の前記ソース領域及
び前記ドレイン領域が形成される所定領域に、浮遊ゲー
ト１２の前記エッジからスペーサ４４によって離間した
位置に、その拡散速度がヒ素イオンより速いＰが前記第
１の濃度より低い第２の濃度で半導体基板１０に注入さ
れる。次いで、熱処理が行われ、拡散速度の速いリンＰ
イオンが拡散速度の遅いヒ素Ａｓイオンより浮遊ゲート
１２下のチャネル領域のより内側に拡散されて、図１５
（ｃ）に示すように、Ｎ^-拡散領域２０が形成され、か
つヒ素ＡｓイオンによるＮ⁺ 拡散領域１９の一部がトン
ネル酸化膜１１を介して浮遊ゲート１２の幅と重なるト
ンネル領域を形成するようにＮ⁺ 拡散領域１９が形成さ
れる。その後、図１５（ｄ）に示すように、ホウ素Ｂが
チャネル領域には入らない程度のエネルギーでイオン注
入され、そのホウ素Ｂが注入された領域が、Ｐ⁺ にはな
らないまでも、Ｎ^- の濃度を薄め、空乏層の拡がりを小
さくすることができる。これにより、結果としてパンチ
スルー耐性を向上させることができる。

【００９６】他の方法は、セル切り出し後、周辺トラン
ジスターにスペーサーを形成する際に、セルにもスペー
サーが形成されることを利用する方法である。すなわ
ち、セルのソース／ドレイン領域に厚い酸化膜を形成す
る場合、その断面図は図１６（ａ）に示すようになり、
周辺トランジスターにスペーサーを形成する場合、その
Ａ−Ａ´断面は図１６（ｂ）のようになる。すなわち、
浮遊ゲート１２、絶縁膜２１及び制御ゲート２２の側方
にスペーサー４６が形成される。このときセルにホウ素
Ｂをイオン注入すると（特に、斜めイオン注入）、その
後の熱処理でＢはチャネルの下のやや深い所まで拡散
し、Ｎ^- の膨らみを狭めることができ、結果としてパン
チスルー耐性を向上させることができる。

【００９７】ただし、斜めイオン注入の角度（鉛直軸と
の間の角度）があまり大きいと、セルのしきい値に影響
が出るため、鉛直方向から２０°程度の角度までである
ことが好ましい。

【００９８】なお、上記各実施形態では、Ｎ⁺ 不純物と
してヒ素Ａｓを用いて説明したが、本発明では、Ｎ⁺ 不
純物としてはヒ素Ａｓに代えてアンチモンＳｂ等を用い
ることができる。また、Ｎ^- イオンもリンＰに限るもの
ではない。

【００９９】

【発明の効果】以上説明したように、本発明によれば、
不揮発性メモリセルにおいて、基板のソース及びドレイ
ン領域が形成される所定領域内で拡散速度の遅い不純物
種、例えばヒ素をイオン注入した後スペーサを形成し、
その後拡散速度の速い不純物種、例えばリンを多結晶シ
リコンの浮遊ゲートのエッジに対応する部分から離間し
た位置にイオン注入しているので、リンの拡散によるシ
ョートチャネル効果を防止することができる。また、浮
遊ゲートのエッジに対応する部分に打ち込んだヒ素の拡
散領域により、浮遊ゲートとの間のＦ−Ｎトンネル電流
の通路を確保することができる。さらに、ＤＤＤ構造と
したためバンド・バンド間トンネル電流を抑制すること
もできる。さらにまた、本発明によれば、実用的な不揮
発性メモリセルを非常に簡便な方法で実現することがで
きる。

【図面の簡単な説明】

【図１】本発明の第１実施形態に係る浮遊ゲート型不揮
発性半導体メモリセルの構成を概略的に示す断面図及び
平面図。

【図２】本発明の浮遊ゲート型不揮発性半導体メモリセ
ルアレイの構成を概略的に示す平面図及び断面図。

【図３】本発明の浮遊ゲート型不揮発性半導体メモリセ
ルアレイの別の構成を概略的に示す平面図及び断面図。

【図４】本発明の第１実施形態に係る浮遊ゲート型不揮
発性半導体メモリセルの製造工程を説明する断面図。

【図５】本発明の第１実施形態に係る浮遊ゲート型不揮
発性半導体メモリセルの製造工程を説明する断面図。

【図６】本発明の第１実施形態に係る浮遊ゲート型不揮
発性半導体メモリセルの製造工程を説明する断面図。

【図７】本発明の第２実施形態に係る浮遊ゲート型不揮
発性半導体メモリセルの製造工程を説明する断面図。

【図８】本発明の第２実施形態に係る浮遊ゲート型不揮
発性半導体メモリセルの製造工程を説明する断面図。

【図９】本発明の第３実施形態に係る浮遊ゲート型不揮
発性半導体メモリセルの製造工程を説明する断面図。

【図１０】本発明の第４実施形態に係る浮遊ゲート型不
揮発性半導体メモリセルの製造工程を説明する断面図。

【図１１】本発明の第５実施形態に係る浮遊ゲート型不
揮発性半導体メモリセルの製造工程を説明する断面図。

【図１２】本発明の第６実施形態に係る浮遊ゲート型不
揮発性半導体メモリセルの製造工程を説明する断面図。

【図１３】本発明の第７実施形態に係る浮遊ゲート型不
揮発性半導体メモリセルの製造工程を説明する断面図。

【図１４】本発明の第７実施形態に係る浮遊ゲート型不
揮発性半導体メモリセルの製造工程を説明する断面図。

【図１５】ＤＤＤ構造において、パンチスルー耐性を向
上させるための方法を説明するための断面図。

【図１６】ＤＤＤ構造において、パンチスルー耐性を向
上させるための他の方法を説明するための断面図。

【図１７】ゲート及びドレインの両方にバイアスが印加
された際のゲート端部における空乏層の形成を一般的に
説明する断面図。

【図１８】従来のＤＤＤ構造を有する浮遊ゲート型不揮
発性半導体メモリセルの構成を例示する断面図。

【図１９】従来の１ポリ型のＤＤＤ構造を有する浮遊ゲ
ート型不揮発性半導体メモリセルの製造方法を説明する
概略断面図。

【符号の説明】

１０…Ｐ型半導体基板、１０ａ…チャネル領域、１１…
第１のゲート絶縁膜（トンネル酸化膜）、１２…浮遊ゲ
ート、１２ｃ…サイド酸化膜、１３…ＳｉＮ膜領域、１
４，１６…フォトレジスト、１５…スペーサ、１５ａ…
ＨＴＯ膜、１７…酸化膜、１７ａ…フィールド酸化膜、
１９…Ｎ⁺ 拡散領域、１９ａ…トンネル窓、２０…Ｎ^-
拡散領域、２１…第２のゲート絶縁膜（ＯＮＯ膜）、２
２…制御ゲート、２２ａ…多結晶シリコン膜、２２ｂ…
ＷＳｉｘ膜、３０，４０…酸化膜、３２，４２，４４，
４６…スペーサ。

Claims (8)

【特許請求の範囲】
1. 【請求項１】 第１の導電型の半導体基板の表面にトン
   ネル効果を有する絶縁膜を形成すること、 前記絶縁膜上に多結晶シリコン膜を形成すること、 前記多結晶シリコン膜をエッチングして、前記半導体基
   板のチャネル領域上に浮遊ゲートを形成すること、 前記半導体基板のソース領域及びドレイン領域が形成さ
   れる所定領域内で、前記浮遊ゲート近傍の第１の所定位
   置に、前記半導体基板に所定拡散速度の第２の導電型の
   第１の不純物種を第１の濃度で注入すること、 前記半導体基板の前記ソース領域及び前記ドレイン領域
   が形成される所定領域で、前記第１の所定位置から所定
   距離だけ離間した異なる第２の所定位置に、前記半導体
   基板にその拡散速度が第１の不純物種より速い第２の導
   電型の第２の不純物種を前記第１の濃度より低い第２の
   濃度で注入すること、及び拡散速度の速い前記第２の不
   純物種が拡散速度の遅い第１の不純物種より前記浮遊ゲ
   ート下のより内側に拡散されかつ前記第１の不純物種に
   よる拡散領域の一部が前記第１の絶縁膜を介して前記浮
   遊ゲートと重なるトンネル領域となるように、熱処理に
   より第２導電型の拡散領域を形成すること、 の各ステップから成ることを特徴とする拡散層の形成方
   法。
2. 【請求項２】 第１の導電型の半導体基板の表面にトン
   ネル効果を有する第１の絶縁膜を形成すること、 前記第１の絶縁膜上に第１の多結晶シリコン膜を形成す
   ること、 前記第１の多結晶シリコン膜をエッチングして、前記半
   導体基板のチャネル領域上に浮遊ゲートを形成するこ
   と、 前記半導体基板のソース領域及びドレイン領域が形成さ
   れる所定領域で、前記浮遊ゲートのエッジに対応する部
   分に接するように前記半導体基板に所定拡散速度の第２
   の導電型の第１の不純物を第１の濃度で注入すること、 前記半導体基板の前記ソース領域及び前記ドレイン領域
   が形成される所定領域で、前記浮遊ゲートの前記エッジ
   から所定距離だけ離間させ、前記半導体基板にその拡散
   速度が第１の不純物種より速い第２の導電型の第２の不
   純物種を前記第１の濃度より低い第２の濃度で注入する
   こと、 拡散速度の速い前記第２の不純物種が拡散速度の遅い第
   １の不純物種より前記浮遊ゲート下のより内側に拡散さ
   れかつ前記第１の不純物種による拡散領域の一部が前記
   第１の絶縁膜を介して前記浮遊ゲートと重なるトンネル
   領域となるように、熱処理により第２導電型の拡散領域
   を形成すること、 全表面上に第２の絶縁膜を形成すること、 前記第２の絶縁膜の表面上に第２の多結晶シリコン膜を
   形成すること、及び前記第２の絶縁膜並びに前記第１及
   び第２の多結晶シリコン膜をエッチングして、不揮発性
   メモリセルを形成すること、 の各ステップから成ることを特徴とする不揮発性半導体
   記憶装置の製造方法。
3. 【請求項３】 第１の導電型の半導体基板の表面にトン
   ネル効果を有する第１の絶縁膜を形成すること、 前記第１の絶縁膜上に第１の多結晶シリコン膜を形成す
   ること、 前記第１の多結晶シリコン膜をエッチングして、前記半
   導体基板のチャネル領域上に浮遊ゲートを形成するこ
   と、 前記半導体基板のソース領域及びドレイン領域が形成さ
   れる所定領域で、前記浮遊ゲートをマスクとして用いて
   セルフアラインにより前記半導体基板に所定拡散速度の
   第２の導電型の第１の不純物種を第１の濃度で注入する
   こと、 前記半導体基板の前記ソース領域及び前記ドレイン領域
   が形成される所定領域で、前記浮遊ゲートのエッジに対
   応する部分から所定距離だけ離間させ、前記半導体基板
   にその拡散速度が第１の不純物種より速い第２の導電型
   の第２の不純物種を前記第１の濃度より低い第２の濃度
   で注入すること、 拡散速度の速い前記第２の不純物種が拡散速度の遅い第
   １の不純物種より前記浮遊ゲート下のより内側に拡散さ
   れかつ前記第１の不純物種による拡散領域の一部が前記
   第１の絶縁膜を介して前記浮遊ゲートと重なるトンネル
   領域となるように、熱処理により第２導電型の拡散領域
   を形成すること、 全表面上に第２の絶縁膜を形成すること、 前記第２の絶縁膜の表面上に第２の多結晶シリコン膜を
   形成すること、及び前記第２の絶縁膜並びに前記第１及
   び第２の多結晶シリコン膜をエッチングして、不揮発性
   メモリセルを形成すること、 の各ステップから成ることを特徴とする不揮発性半導体
   記憶装置の製造方法。
4. 【請求項４】 第１の導電型の半導体基板の表面にトン
   ネル効果を有する絶縁膜を形成すること、 前記絶縁膜上に積層多結晶シリコン膜を形成すること、 前記積層多結晶シリコン膜をエッチングして、前記半導
   体基板のチャネル領域上に浮遊ゲートを前記半導体基板
   のカップリング領域上に制御ゲートをそれぞれ電気的に
   接続した状態で形成すること、 前記半導体基板のソース領域及びドレイン領域が形成さ
   れる所定領域で、前記浮遊ゲート及び前記制御ゲートを
   マスクとして用いてセルフアラインにより前記半導体基
   板に所定拡散速度の第２の導電型の第１の不純物種を第
   １の濃度で注入すること、 前記半導体基板の前記ソース領域及び前記ドレイン領域
   が形成される所定領域で、前記浮遊ゲートのエッジに対
   応する部分から所定距離だけ離間させ、前記半導体基板
   にその拡散速度が第１の不純物種より速い第２の導電型
   の第２の不純物種を前記第１の濃度より低い第２の濃度
   で注入すること、及び拡散速度の速い前記第２の不純物
   種が拡散速度の遅い第１の不純物種より前記浮遊ゲート
   下のより内側に拡散されかつ前記第１の不純物種による
   拡散領域の一部が前記絶縁膜を介して前記浮遊ゲートと
   重なるトンネル領域となるように、熱処理により第２導
   電型の拡散領域を形成すること、 の各ステップから成ることを特徴とする不揮発性半導体
   記憶装置の製造方法。
5. 【請求項５】 第１の導電型の半導体基板の表面に酸化
   膜を形成すること、 前記酸化膜をエッチングし、前記半導体基板のチャネル
   領域上の浮遊ゲート形成領域に酸化膜領域を形成するこ
   と、 前記半導体基板のソース領域、ドレイン領域及び前記酸
   化膜領域を含む全表面上に所定膜厚の第１の多結晶シリ
   コン膜を形成すること、 前記第１の多結晶シリコン膜の前記ソース領域及び前記
   ドレイン領域が形成される所定領域に、所定拡散速度の
   第２の導電型の第１の不純物種を第１の濃度で注入する
   こと、 前記第２の導電型の第１の不純物種を前記第１の多結晶
   シリコン膜から前記ソース領域及びドレイン領域内に拡
   散し、前記第１の不純物種による第１の拡散領域の一部
   が前記酸化膜領域と重なるように、第１の熱処理を行う
   こと、 前記半導体基板の前記ソース領域及び前記ドレイン領域
   が形成される所定領域内で前記第１の多結晶シリコン膜
   内に所定深さで、その拡散速度が第１の不純物種より速
   い第２の導電型の第２の不純物種を前記第１の濃度より
   低い第２の濃度で注入すること、 前記第１の多結晶シリコン膜をエッチバックして前記酸
   化膜領域の表面を露出させること、 前記酸化膜領域をエッチングにより除去すること、 前記ソース領域及び前記ドレイン領域上の前記第１の多
   結晶シリコン膜上に素子分離用フィールド酸化膜を形成
   し同時に前記半導体基板上にトンネル効果を有する第１
   の絶縁膜を形成し、かつ拡散速度の速い前記第２の不純
   物種が拡散速度の遅い第１の不純物種より前記浮遊ゲー
   ト形成領域下の前記半導体基板のより内側に拡散される
   ように、第２の熱処理を行うこと、 全表面上に第２の多結晶シリコン膜を形成すること、 前記第２の多結晶シリコン膜をエッチングして、前記半
   導体基板の前記チャネル領域及び前記フィールド酸化膜
   の所定領域上に浮遊ゲートを形成すること、 全表面上に第２の絶縁膜を形成すること、 前記第２の絶縁膜の表面上に第３の多結晶シリコン膜を
   形成すること、及び前記第２の絶縁膜並びに前記第１、
   第２及び第３の多結晶シリコン膜をエッチングして、不
   揮発性メモリセルを形成すること、 の各ステップから成ることを特徴とする不揮発性半導体
   記憶装置の製造方法。
6. 【請求項６】 第１の導電型の半導体基板の表面にトン
   ネル効果を有する第１の絶縁膜を形成すること、 前記第１の絶縁膜上に第１の多結晶シリコン膜を形成す
   ること、 前記第１の多結晶シリコン膜をエッチングして、前記半
   導体基板のチャネル領域上に浮遊ゲートを形成するこ
   と、 前記半導体基板のソース領域及びドレイン領域が形成さ
   れる所定領域で、前記浮遊ゲートをマスクとして用いて
   セルフアラインにより前記半導体基板に所定拡散速度の
   前記第２の導電型の第１の不純物種を第１の濃度で注入
   すること、 前記第２の導電型の第１の不純物種が前記浮遊ゲートの
   内側に拡散されて形成された前記第１の不純物種による
   第１の拡散領域の一部が前記第１の絶縁膜を介して前記
   浮遊ゲートと重なりトンネル領域となり、かつ前記浮遊
   ゲートの側面に所定膜厚のサイド酸化膜が形成されるよ
   うに、第１の熱処理を行うこと、 前記半導体基板の前記ソース領域及び前記ドレイン領域
   が形成される所定領域で、前記浮遊ゲート及び前記サイ
   ド酸化膜をマスクとして用いてセルフアラインにより前
   記半導体基板にその拡散速度が第１の不純物種より速い
   第２の導電型の第２の不純物種を前記第１の濃度より低
   い第２の濃度で注入すること、 拡散速度の速い前記第２の不純物種が拡散速度の遅い第
   １の不純物種より前記浮遊ゲート下のより内側に拡散さ
   れて形成された第２の不純物種による第２の拡散領域の
   一部が前記第１の絶縁膜を介して前記浮遊ゲートと重な
   り部分を形成するように、第２の熱処理を行うこと、 全表面上に第２の絶縁膜を形成すること、 前記第２の絶縁膜の表面上に第２の多結晶シリコン膜を
   形成すること、及び前記第２の絶縁膜並びに前記第１及
   び第２の多結晶シリコン膜をエッチングして、不揮発性
   メモリセルを形成すること、 の各ステップから成ることを特徴とする不揮発性半導体
   記憶装置の製造方法。
7. 【請求項７】 第１の導電型の半導体基板と、 前記半導体基板上にトンネル効果を有する第１の絶縁膜
   を介して形成され、前記第１の絶縁膜を介して前記ドレ
   イン領域との間で電荷の充放電を行う浮遊ゲート電極
   と、 前記半導体基板の表面上で所定の間隔をもって互いに平
   行に離間して並置され第２の導電型の濃度の高い不純物
   種と濃度の低い不純物種とを拡散して構成され前記濃度
   の高い不純物種と前記濃度の低い不純物種との傾斜接合
   を有する拡散層から成る第２導電型のソース領域と、 前記半導体基板の表面上で前記ソース領域に沿って延在
   し、チャネル領域を介して前記ソース領域と離間して形
   成され、第２の導電型の濃度の高い不純物種と濃度の低
   い不純物種とを拡散して形成され、前記浮遊ゲート電極
   と前記濃度の高い不純物種の拡散層との重なり部分をト
   ンネル領域として有し、かつ前記濃度の高い不純物種と
   前記濃度の低い不純物種との傾斜接合を有する第２の導
   電型のドレイン領域と、 第２の絶縁膜を介して前記浮遊ゲート電極上に形成さ
   れ、ソース領域と直交して延在する制御ゲート電極と、 を具備したことを特徴とする浮遊ゲート型不揮発性半導
   体メモリセル。
8. 【請求項８】 第１の導電型の半導体基板と、 マトリクス上に配列されたメモリセル群と、 制御電極となるワード線と、 前記メモリセル群を構成する各メモリセルに接続された
   ビット線と、を具備し、 前記メモリセル群を構成する各メモリセルは、 前記半導体基板上にトンネル効果を有する第１の絶縁膜
   を介して形成され、前記第１の絶縁膜を介して前記ドレ
   イン領域との間で電荷の充放電を行う浮遊ゲート電極
   と、 前記半導体基板の表面上で所定の間隔をもって互いに平
   行に離間して並置され第２の導電型の濃度の高い不純物
   種と濃度の低い不純物種とを拡散して構成され前記濃度
   の高い不純物種と前記濃度の低い不純物種との傾斜接合
   を有する拡散層から成る第２導電型のソース領域と、 前記半導体基板の表面上で前記ソース領域の沿って延在
   し、チャネル領域を介して前記ソース領域と離間して形
   成され、第２の導電型の濃度の高い不純物種と濃度の低
   い不純物種とを拡散して構成され、前記浮遊ゲート電極
   と前記濃度の高い不純物種の拡散層との重なり部分をト
   ンネル領域として有し、かつ前記濃度の高い不純物種と
   前記濃度の低い不純物種との傾斜接合を有する第２の導
   電型のドレイン領域と、を有し、 前記制御ゲート電極となるワード線は、前記第２の絶縁
   膜を介して前記浮遊ゲート電極上に形成され、前記ビッ
   ト線は前記各メモリセルの前記ソース領域及び前記ドレ
   イン領域に接続されることを特徴とする浮遊ゲート型不
   揮発性半導体メモリアレイ。