JP2000513879A - 電荷漏れ防止を伴うフローティングゲートメモリセル - Google Patents

Abstract

(57)【要約】 電荷の漏れが減じられたフローティングゲートメモリセル（６０）を作成するための方法である。酸化物再成長（７３）がフローティングゲート（６９）の側部上に形成され、次に酸化物保護コーティング（６４、６６）で覆われる。この構造はサリサイドメモリセルおよび非サリサイドメモリセルに適用でき、成形に異常のあるサイドウォールを有するゲートスタックを備えるフローティングゲートメモリセルにおいて特に有用である。

Description

【発明の詳細な説明】 電荷漏れ防止を伴うフローティングゲートメモリセル 技術分野 この発明は、より高い信頼性を伴うフローティングゲートメモリセル、および フローティングゲートメモリセルの製造を改善するための方法に関する。より特 定的には、この発明は、電荷漏れが低減されるサリサイドフローティングゲート メモリセルに関する。 背景技術 ＭＯＳトランジスタがますます微細に小型化されるにつれ、シリコン電極およ びポリシリコン電極のシート抵抗を、特に、シリコン／ポリシリコン領域と金属 リードビアとの間の接合部において低減することが必要となっている。これを行 なう１つの方法として、金属を、シリコンまたはポリシリコンの表面層と溶融さ せることが挙げられる。この金属とシリコンとの溶融または金属とポリシリコン との溶融はシリサイドと呼ばれる。特に重要なのは、サリサイドと呼ばれる、自 己整合したシリサイドを、トランジスタのゲート領域とドレイン領域とソース領 域との上に同時に形成することを可能にする処理である。サリサイドをＩＣの或 る部分上に形成し、他の部分には形成しないということは可能である。しかしな がら、サリサイドの形成には、ＩＣの或る部分がシリサイドを必要としないか否 かにかかわらず、そのＩＣのすべての部分上においてさらなる酸化物エッチング 工程が必要である。これらさらなる酸化物エッチング工程は、以下に説明するよ うに、たとえフローティングゲートメモリセルがシリサイドを受けない場合でも 、そのフローティングゲートメモリセルの信頼性を損ない得る。さまざまなサリ サイド処理がどのようにフローティングゲートメモリセルの信頼性を損なうかを 論じる前に、基本的なサリサイド処理を、それが単一ゲートＭＯＳトランジスタ に当てはまる場合についてまず説明し、従来のＭＯＳトランジスタ上におけるサ リサイドの形成に関する問題のいくつかについて説明することが役に立つであろ う。 基本的なサリサイド処理は、図１に示される従来のシリサイドＭＯＳトランジ スタを参照して説明することができる。トランジスタ１１は低濃度にドープされ たドレイン（ＬＤＤ）構造を有する。これは、そのようなドレイン構造がミクロ ン未満の技術においてしばしば必要とされるからである。トランジスタ１１はｎ チャネル型として示されているが、当業者ならば、このようなシリサイド構造は ｐチャネルトランジスタにも容易に適用され得ることを理解するであろう。 コントロールゲート２７は、ｐ型シリコン基板１３上のゲート酸化物層２０上 に形成される。低濃度にドープされたｎ−ソース領域１５ｂおよび低濃度にドー プされたｎ−ドレイン領域１７ｂは、コントロールゲート２７の両側において自 己整合する。酸化物サイドウォールスペーサ２３および２５を次いでコントロー ルゲート２７の両側に形成する。 酸化物サイドウォールスペーサ２３および２５は２つの機能を有する。第１に 、それらは、コントロールゲート２７からの所定の距離での、高濃度にドープさ れたｎ＋ソース領域１５ａおよび高濃度にドープされたｎ＋ドレイン領域１７ａ の形成を、自己整合させるよう働く。この所定の距離は、低濃度にドープされた ｎ−領域１５ｂおよび１７ｂの所望の長さによって規定される。低濃度にドープ されたｎ−領域１５ｂおよび１７ｂの長さの選択は、短チャネル効果を緩和し、 デバイス１１のトランジスタ動作を向上させながら、同時に、デバイス１１の動 作電圧を上げるようになされる。第２に、酸化物サイドウォールスペーサ２３お よび２５は、高濃度にドープされたｎ＋領域１５ａおよび１７ａ上およびコント ロールゲート２７上における自己整合したシリサイド２９の形成を規定するよう 働く。さらに、酸化物サイドウォールスペーサ２３および２５は、高濃度にドー プされたｎ＋領域１５ａおよび１７ａ上のシリサイド２９ｂがコントロールゲー ト２７およびコントロールゲート２７上のシリサイド２９ａに接触するのを防ぐ 。 一旦ソース領域１５およびドレイン領域１７が形成されると、シリサイド形成 のために用いられる金属膜をトランジスタ１１の全面にわたって堆積させる。こ の金属は、たとえばチタンまたはVIII族金属のような、高融点金属であってもよ い。 この選択された金属膜の堆積後、トランジスタ１１があるウェハを加熱する。金 属膜は、シリサイドを形成するよう露出したシリコンおよびポリシリコンとのア ニーリングによってこの熱に反応するが、露出した酸化物とは反応しない。ゆえ に、シリサイドの層２９ｂがシリコン領域１５ａおよび１７ａ上に形成され、シ リサイドの別の層２９ａがポリシリコンコントロールゲート２７上に形成される 。しかしながら、シリサイドは、酸化物サイドウォールスペーサ２３および２５ 上、ならびに酸化物サイドウォールスペーサ２３および２５によって保護される 低濃度にドープされたｎ−ソース１５ｂおよびドレイン１７ｂ領域上には形成さ れない。次いで、シリサイド２９、シリコン基板１３、および酸化物サイドウォ ールスペーサ２３および２５を損なわないエッチング剤を用いて、未反応の金属 を選択的に取除く。 ケイ化チタンＴｉＳｉ₂を形成すべくチタン金属を用いることは、他の高融点 金属に対しいくつかの利点を有するとして注目されている。これは、ＴｉＳｉ₂ が低い抵抗性を示し、かつ、熱反応を介して単結晶シリコン上および多結晶シリ コン上の両方にシリサイドを確実に形成し得るからである。しかしながら、ケイ 化チタンにはいくつかの欠点がある。 シリサイド２９の形成にチタン金属を用いることによる１つの好まくない結果 として、チタン金属は、サイドウォールスペーサ２３および２５がコントロール ゲート２７上のシリサイド２９ａをソース領域１５ａおよびドレイン領域１７ａ 上のシリサイド２９ｂから適切に分離のを妨げるかもしれない、ということがあ る。ある条件下では、ＭＯＳトランジスタのソース１５、ドレイン１７およびコ ントロールゲート２７からのシリコンがサイドウォールスペーサ２３および２５ を覆うチタン金属膜内に拡散することがわかっている。図２を参照して、ウェハ が加熱されると、サイドウォールスペーサ２３および２５を覆うチタン金属膜内 に拡散したシリコンがサイドウォールスペーサ２３および２５上に横方向シリサ イド層２８を形成する。この横方向シリサイド２８は、ソース領域１５ａまたは ドレイン領域１７ａとともに電気的に短いコントロールゲート２７にまで成長す るかもしれない。この問題はブリッジングと呼ばれる。 チタン金属膜が窒素（Ｎ）雰囲気中にてアニーリングされる場合、そのチタン 金属膜は大量の窒素を吸収することがわかっている。これによって、チタン金属 膜内へのシリコンの拡散を遅らせ、それによって、アニーリング処理工程中にお けるブリッジングの問題を緩和する。サイドウォールスペーサ２３および２５が 十分なサイズである限り、窒素雰囲気の使用は、横方向シリサイド２８がサイド ウォールスペーサ２３および２５にわたってブリッジングするのを防ぐのに十分 なほどシリコンの拡散を遅らせる。 このことは、トランジスタ１１のような従来のＭＯＳスイッチトランジスタの 微細な小型化に対してある問題を提示する。トランジスタがサイズにおいてさら に低減されるにつれ、そのソースおよびドレインのそれぞれ低濃度にドープされ たｎ−領域１５ｂおよび１７ｂは、適切なスケーリングおよび最適な動作のため 、長さを低減される必要がある。しかしながら、低濃度にドープされたｎ−領域 １５ｂおよび１７ｂの長さは、それぞれ、サイドウォールスペーサ２３および２ ５のサイズによって規定され、サイドウォールスペーサ２３および２５の最小サ イズはブリッジングを防止する必要性により制限される。 図３を参照して、ブリッジングを防止するために必要とされるサイドウォール スペーサ２３および２５の最小サイズは、適切なスケーリングのために必要とさ れる低濃度にドープされた領域１５ｂおよび１７ｂの所望の低減される長さより はるかに大きい。このことは、サイズが大きすぎる、低濃度にドープされたｎ− 領域１５ｂおよび１７ｂ、および、最適に満たない動作を、トランジスタ１１が 有する結果となり得る。 スー（Su）らへの米国特許第５，２０８，４７２号には、この問題に対処する 方法が教示されている。図４を参照して、スーらは、トランジスタ１１の酸化物 サイドウォールスペーサ２３および２５を２つの処理工程で形成することを教示 している。第１の処理工程において、酸化物スペーサの第１の部分２３ａおよび ２５ｂを、それぞれ、低濃度にドープされた領域１５ｂおよび１７ｂの最適サイ ズによって決定されるサイズに形成する。第２の処理工程において、酸化物スペ ーサの第２の部分２３ｂおよび２５ｂを、それぞれ、第１の部分２３ａおよび２ ５ａ上に形成することにより、組合せられた酸化物スペーサ２３および２５の最 終的なサイズを、ブリッジングを防止すろのに必要な適当なサイズにまで延ばす 。 ワン（Wang）らへの米国特許第５，５０８，２１２号には、この同じ問題に対 処する別の方策が教示されている。図５を参照して、ワンらは、トランジスタ１ １を覆うチタン金属膜Ｔｉ内に大きな角度で窒素Ｎを注入することを教示してい る。この注入された窒素Ｎによって、チタン金属膜Ｔｉとシリコンとをシリサイ ドにアニーリングする加熱工程の前にそのチタン金属膜Ｔｉ内に達する窒化チタ ンＴｉＮ層が形成される。ワンらの説明では、高角度の窒素注入のため、窒素Ｎ は、ソース１５、ドレイン１７およびゲート２７上の領域においてよりも、酸化 物スペーサ２３および２５上の領域においての方が、チタン膜Ｔｉ内により深く 達する。これは、酸化物スペーサ２３および２５の側部を覆う一方で、ソース１ ５、ドレイン１７およびゲート２７領域には達しないような窒化チタン層ＴｉＮ をもたらす結果となる。この結果、酸化物スペーサ２３、２５上の領域における チタン膜Ｔｉ内に拡散するシリコンがより少なく、したがって、横方向シリサイ ド２８がソース１５ａおよびドレイン１７ｄ間にわたってコントロールゲート２ ７にブリッジングするのを防ぎながら、酸化物スペーサ２３、２５のためのより 小さな最小サイズを達成する。この方策は、ブリッジングを防止するために必要 とされる酸化物スペーサ２３および２５の最小サイズを低減するものの、その達 成された、低減された最小サイズは最適動作に必要なサイズと必ずしも等しくは ないかもしれない。動作とブリッジング防止との間におけるトレードオフは依然 として必要である。 モスレイ（Moslehi）への米国特許第５，３２２，８０９号には、従来のＭＯ Ｓトランジスタの微細な小型化におけるサリサイドの使用を悩ませるようなさま ざまな問題が教示されている。モスレイの説明では、典型的なＭＯＳトランジス タが小型化されると、そのトランジスタのソース領域およびドレイン領域は、適 切なサイズスケーリングおよび動作を維持するよう、より浅く作られる必要が有 る。たとえば、エス・ウルフ（S．Wolf）による「ＶＬＳＩ時代のためのシリコ ン処理（Silicon Processing for the VLSI Era）」第２巻第１５４頁に説明さ れるように、０．８μｍ未満のチャネル長を有するＭＯＳトランジスタは、０． ２５μｍ未満の深さを有するソース領域およびドレイン領域を必要とする。ウル フによって第１６０頁にさらに説明されるように、０．２μｍ未満の浅いソース ／ドレイン接合上におけるシリサイドの形成には、それらソース／ドレイン領域 内の余計なＳｉがそのシリサイドによって消費されるのを防ぐよう、たとえばバ リヤ層の使用のような特別な注意および追加される処理工程が用いられなければ ならない。 このことも、浅いソース／ドレイン接合部上にシリサイドを形成する難しさの いくつかを説明するモスレイによって説明されている。モスレイの述べるところ によれば、ソース領域およびドレイン領域が浅いため、ソースおよびドレイン上 におけるシリサイドの形成は、そのトランジスタにとって致命的なほどソースお よびドレイン領域において多量のシリコンを消費するかもしれない。さらに、モ スレイは、単に、ソース領域およびドレイン領域の深さにおける低減で、形成さ れたシリサイドの深さを低減することはできず、なぜならば、コントロールゲー トがそのオーム抵抗を低減するために大量のシリサイド形成を依然として必要と するからである、と主張している。ソース領域およびドレイン領域上のシリサイ ドとは別個の処理工程でコントロールゲート上にシリサイドを形成するのではな く、モスレイは、ソース領域およびドレイン領域上におけるシリサイドの形成速 度を、コントロールゲート上におけるシリサイド形成の速度に影響を与えること なく低減する方法を教示している。これにより、サリサイド処理において同時に ソースとドレインとコントロールゲートとの上にシリサイドを形成することが依 然として可能である。 これを達成するため、モスレイは、薄いシリサイド境界、好ましくは薄い窒化 物層を、サイドウォールスペーサの形成後にソース領域およびドレイン領域上に 置くことを提案している。このシリサイド境界はコントロールゲート上には置か れない。このシリサイド境界は、ソース領域およびドレイン領域上におけるシリ サイドの形成を遅くするのに十分なほど薄いが、それを完全に妨げるほどには厚 くはない。 コントロールゲート上におけるシリサイド境界の形成を防ぐため、サイドウォ ールスペーサの形成前に、したがって、ソース領域およびドレイン領域上にシリ サイド境界を置く前に、酸化物マスクをコントロールゲート上に置く。シリサイ ド境界がソース領域およびドレイン領域上に形成された後、ゲートを覆っている 酸化物マスクを除去し、次いで、デバイス全体を高融点金属で覆う。モスレイは 、サイドウォールスペーサを、シリサイド境界と同じ材料から作ることを勧めて い る。 一般に、微細小型サリサイドＭＯＳトランジスタの形成に関して上で論じた問 題は、微細小型化に対して最適化されないサリサイドフローティングゲートメモ リセルの形成に悪影響を及ぼしはしない。 図６を参照して、フローティングゲートメモリセル３１は、典型的には、間に インターポリ酸化物３０が挟まれる状態でフローティングゲート３５の上に積重 ねられるコントロールゲート３７と、フローティングゲート３５下のさらなるゲ ート酸化物３１とを有する。コントロールゲート３７およびインターポリ酸化物 ３０は、典型的には、図１〜図５の典型的なＭＯＳトランジスタ１１のコントロ ールゲート２７および酸化物層２０と同様の厚みを有する。この結果、フローテ ィングゲートメモリセル３１のデュアルゲート構造は、上で論じた従来のＭＯＳ トランジスタ１１のゲート構造２７よりもはるかに大きい。この結果、フローテ ィングゲートメモリセル３１は、従来の単一ゲートＭＯＳトランジスタのサイド ウォールスペーサ２３および２５よりも高くかつ幅が広い酸化物サイドウォール スペーサ３９および３８を有する。したがって、一般には、横方向シリサイド成 長部３３は、ソース３２上のシリサイド３６ｂまたはドレイン３４上のシリサイ ド３６ｂとコントロールゲート３７上のシリサイド３６ａとの間に接触を引き起 こしてブリッジングを引き起こすほど十分遠くまでは延びない。 さらに、フローティングゲートメモリセル３１はさまざまな動作段階中におい て主電源Ｖｃｃの２．５〜４倍の電圧に耐える必要があるため、それらは浅いソ ースおよびドレイン接合を用いることもできなければ、せいぜい典型的には３Ｖ 〜５ＶのＶｃｃで耐えるよう設計される従来のＭＯＳトランジスタの程度にまで 小型化されることもできない。この結果、フローティングゲートメモリセル３１ は低濃度にドープされたドレイン構造を必要としない。したがって、フローティ ングゲートメモリセル３１は、スーらおよびワンらによって論じられるように、 ブリッジングを防止するような大きなサイドウォールスペーサと、低濃度にドー プされた領域のサイズ決めのための小さなサイドウォールスペーサという、矛盾 する要件を有しない。さらに、それらがそれらの電極にてＶｃｃの２．５〜４倍 に耐える必要性は、それらのソース３２およびドレイン３４領域が従来のＭＯＳ トランジスタにおいてよりも必ずはるかにより深くなければならないことを強要 する。したがって、フローティングゲートメモリセル３１は、モスレイによって 論じられるように、浅いソース領域およびドレイン領域を有さず、浅いソース領 域およびドレイン領域を有する従来の微細に小型化されたトランジスタにおいて サリサイドを用いることを悩ませるような問題の対象にはならない。 一方、フローティングゲートメモリセルと微細小型トランジスタとが同じデバ イス上に形成され、共通の処理ステップを用いることになって、フローティング ゲートメモリアレイが微細小型トランジスタとは別の処理工程にて形成されない 場合、サイドウォールスペーサのサイズは、典型的には、両方に対して妥協する か、またはフローティングゲートセルに対してのみもしくは微細小型化されたト ランジスタに対してのみ妥協されなければならない。微細小型化されたトランジ スタおよびフローティングゲートメモリセルが共通の処理工程を用いで実際に形 成され、スペーサのサイズが微細小型トランジスタに対して実際には最適化され た場合、フローティングゲートセル上のスペーサは、図６に示されるものよりも 小さくなるであろうが、微細小型トランジスタ上のそれよりは依然として概ね大 きいだろう。加えて、フローティングゲートメモリセルは依然として、浅いソー ス領域およびドレイン領域におけるシリサイドの使用を悩ませる問題の対象とは ならず、なぜならば、それらは依然としてＶｃｃの２．５〜４倍の電圧ストレス に耐える必要が有るからである。 サリサイド処理においてシリサイドを利用することを伴う別の憂慮される点は 、しばしば、シリサイドをＩＣの或る領域上に有することは必要とされるが、他 の領域上には必要とされない、という点である。上に説明されたように、シリサ イドはシリコン電極およびポリシリコン電極のシート抵抗を低減する傾向がある が、ある回路では高い抵抗を伴う電極が必要とされる。そのようなデバイスは、 たとえば、ＥＳＤおよびラッチアップ保護回路、レジスタおよびＩ／Ｏ回路など を含む。ＩＣの或る回路上にシリサイドを選択的に成長させ、他の回路上には成 長させない従来の方法では、すべてのトランジスタが形成された後かつサリサイ ド処理が開始される前に、そのＩＣ全体上に酸化物層をまず堆積させる。シリサ イドを受けてはならない回路を覆うフォトレジストパターンをそのＩＣ上に置き 、そ のフォトレジストパターンで覆われていないすべての露出した領域から酸化物層 をエッチング除去する。次いで、そのフォトレジストパターンを除去して、シリ サイドを受けてはならない回路上のみに酸化物層境界を残す。酸化物層の除去は 、しかしながら、酸化物スペーサの完全性に影響を与えて、メモリセルの期待さ れる寿命の低減に至るとして発明者により識別されている構造上の異常をフロー ティングゲートメモリセルにもたらし得る。 この発明の目的は、データ保持が改善されたサリサイドフローティングゲート メモリセルのための処理を提供することである。 この発明の別の目的は、故障率が低減されたサリサイドフローティングゲート メモリセル構造を提供することである。 この発明の別の目的は、さらなる小型化に対して十分に適合されるフローティ ングゲートメモリセル構造を提供することである。 この発明のさらに別の目的は、メモリＩＣの或る領域においてサリサイドを選 択的に成長させ、他の領域には成長させずに、メモリセルまたはサリサイドトラ ンジスタの信頼性を損なわない処理を提供することである。 発明の開示 上記の目的は、この発明の発明者によって認識された、これまでは知られてい なかった電荷漏れの問題の原因をただすフローティングゲートメモリセルにおい て満足される。 シリサイドを受けるようフローティングゲートメモリＩＣの或る領域を指定し 、シリサイドを受けないよう他の領域を指定する際、酸化物の層をまずそのＩＣ のすべての能動領域上に堆積させる。次いで、この酸化物層を、シリサイドを受 けることになるすべての領域からエッチングで除去する。このメモリセルがシリ サイドを受けるよう指定されない場合には、それはサリサイド処理工程中はその 酸化物層によって覆われたままとなる。サリサイド処理工程後、酸化物層を除去 する。したがって、すべてのデバイスは、サリサイド処理工程前または後のいず れかに、それらが酸化物マスクで覆われることを必要とし、その酸化物マスクが 後に除去されることを必要とする。この酸化物層の除去は、メモリセルのフロー テ ィングゲートを取囲む酸化物再成長部または再酸化物成長部の領域を薄くし得る 。この再酸化物成長部は、後のイオン注入または他の処理工程中におけるダメー ジからポリシリコンを保護するべく予め形成されている。しかしながら、この再 酸化物成長部は、たとえポリシリコンを後の処理工程から保護するほど依然とし て十分厚いものであったとしても、メモリセルのフローティングゲートから電荷 が漏れ出すのに十分なほど薄い領域を形成し得ることがわかっている。 メモリセルがシリサイドを受けるように指定され、したがって再酸化物成長部 を覆う先行技術の酸化物サイドウォールスペーサを有する場合、酸化物層がサリ サイド処理工程に対する準備においてフローティングゲートメモリセルからエッ チング除去されると、そのメモリセルの先行技術酸化物サイドウォールスペーサ はその再酸化物成長部にまで部分的にエッチングされる領域を形成し得、それに よって、フローティングゲートは包み込まれることがわかっている。したがって 、フローティングゲートを取囲む再酸化物成長部は、それが先行技術による酸化 物サイドウォールスペーサによって覆われるか否かにかからず、薄くなり得る。 フローティングゲートメモリセルの先行技術酸化物サイドウォールスペーサの低 減は単一ゲートＭＯＳスイッチトランジスタに関連して上で論じられたタイプの シリサイド関連欠陥には一般には至らないが、この発明の発明者は、再酸化物成 長部の厚みにおけるこの低減は、これまでには認識されていなかったフローティ ングゲートからの電荷漏れの源につながり得ることを発見した。 コントロールゲートおよびフローティングゲートの積層は、典型的には、これ らゲートの側部を覆う再酸化物成長部を有する。この再酸化物成長部は、フロー ティングゲートを包み込み、後のイオン注入および他の処理工程中においてすべ てのポリシリコンゲートに対し保護コーティングを与える。しかしながら、その 再酸化物成長部が約１００Åというある点を下まわって薄くなる場合には、たと えそれが後の処理工程中におけるダメージからポリシリコンゲートを保護するよ うに十分に厚いものであったとしても、フローティングゲートからゆっくりと電 荷が漏れ出す経路を与え得ることがわかっている。たとえ、先行技術による酸化 物サイドウォールスペーサの高さが、メモリセルのコントロールゲートとソース 電極およびドレイン電極との間のブリッジングを防止するほど十分高いままであ ったとしても、サリサイド処理工程前または後における酸化物マスク層の除去に よる、先行技術の酸化物サイドウォールスペーサの幅における低減は、上に記載 したように、再酸化物成長部が薄くなることを引き起こし得る。これは、ポリフ ローティングゲートまたは異常に形成されたポリ層から異常な突出部がある場合 には、フローティングゲートから出る導電経路を生じさせ得る。さらに、先行技 術のサイドウォールスペーサの幅における低減は、分離トポグラフィ問題も引き 起こし得る。再酸化物成長部は完全にはエッチング除去されず、したがって依然 としてフローティングゲートを包み込んでいるが、再酸化物成長部は、そのフロ ーティングゲートからそこを通って通り抜け出るかもしれない薄くなった領域を 形成するかもしれない。 不揮発性メモリセルが電気的に消去可能なタイプのものである場合、それは、 典型的には、フローティングゲートの下において、ソースとドレインとの間に、 電荷がそこを通ってフローティングゲートに出入りする薄い酸化物トンネル領域 を有する。フローティングゲートのサイドウォールにおける再酸化物成長部上の 障害物は、さらなる制御不可能な電荷トンネル領域を効果的に形成する。この結 果、メモリセルは電荷を損失し得る。これは、低減された性能およびより低い信 頼性を伴うフローティングゲートメモリセルをもたらす結果となる。 したがって、不揮発性フローティングゲートメモリセルは、それがシリサイド を受けるか否かにかかわらず、この、これまでは認識されていなかった電荷漏れ の問題に影響を受けやすい。他のトランジスタまたはそれ自身が先行技術シリサ イド処理を受ける限り、メモリセルの再酸化物成長部はそのフローティングゲー トのまわりにおいて深刻なほど薄くなるかもしれない。 メモリアレイは、典型的には、ストレスをかけられた条件下におけるそのメモ リセルに対する初期速度試験の結果に基づいて、予測される循環および速度定格 を与えられる。フローティングゲートを取囲む再酸化物成長部の、薄くなった領 域は、徐々にではあるが破滅的ではない電荷漏れ経路を可能にするため、それら 薄くなった領域はメモリセルの初期性能には影響しないと考えると、メモリセル の初期性能はその再酸化物成長部において電荷漏れ経路を有するにもかかわらず 高い循環耐久性を示すであろう。それにもかかわらず、電荷漏れは、漸進的なデ ータの損失に至り、フローティングゲートメモリアレイの早すぎる寿命の終わり に至る。したがって、メモリセルの初期性能試験は、もはや、メモリの将来の性 能に対する信頼できる指標ではなくなる。 したがって、この発明は、フローティングゲートメモリセルがシリサノドを受 けるか否かにかかわらず、そのフローティングゲートを取囲む再酸化物成長部の 完全性を維持するような選択的サリサイド形成を伴う、ＩＣにおけるフローティ ングゲートメモリセルのための方法および構造を提案する。 再酸化物成長部が薄くなることは、メモリセルのデュアルゲート構造のまわり で生ずる。しかしながら、このメモリセルからの電荷漏れは、フローディングゲ ートのサイドウォール上の再酸化物成長部の薄くなった領域においてのみ生ずる 。これは、デュアルゲートメモリセルがそのフローティングゲートにおいでのみ 電荷を蓄積するからである。電荷漏れを誘導するために電圧電位がメモリセルに 与えられる必要はない。フローティングゲートからの電荷漏れは制御不可能であ り、フローティングゲート内に蓄積される電荷から生ずる、そのフローティング ゲートにおける固有のビルトインポテンシャルによって駆動される。したがって 、電荷漏れを防ぐためには、再酸化物成長部の完全性を、フローティングゲート のサイドウォールにおいてのみ保護する必要がある。 これは、酸化物保護被覆をフローティングゲートの側部上およびその再酸化物 成長部上に形成することによって達成される。この酸化物保護被覆は、サリサイ ド処理工程前に酸化物マスク層を除去するのに用いられるエッチング剤に対して 抵抗性を有するという特性を有する。この酸化物マスク層が、サリサイド成長の ためにＩＣの或る領域を指定するための準備の際に、フローティングゲート上に 置かれる場合、この酸化物保護被覆は酸化物マスク層と再酸化物成長部との間に バリヤを形成する。メモリセルがシリサイドを受けるか否かに依るサリサイド処 理前または後のいずれかにこの酸化物マスク層をメモリセルからエッチング除去 する場合、再酸化物成長部上の酸化物保護被覆はエッチング剤には影響されずし たがってその下の再酸化物成長部の完全性を維持する。好ましくは、この保護被 覆は、すべてのシリサイドがそれを貫通してフローティングゲートのサイドウォ ール上の再酸化物成長部に達するのを防ぐほど十分厚く形成される窒化物構造物 である。 シリサイドもメモリセル上に形成されることが所望される場合には、酸化物か らなる先行技術のサイドウォールスペーサを用いる代わりに、酸化物保護窒化物 被覆をフローティングゲートへメモリセルのためのサイドウォールスペーサ内に 構成してもよい。この場合、フッ化水素エッチング剤を用いて酸化物マスクをメ モリセルから除去する。このフッ化水素エッチング剤は窒化物に対して高い選択 性を有し、窒化物サイドウォールスペーサをひどく損傷することなく酸化物マス クを除去する。チタン層またはいくつかの他の適当な金属膜をメモリセル上に置 き、この後熱アニーリング工程を行なう。 この態様では、サリサイドの形成前にＩＣ全体上に酸化物マスク層をさらに成 長させ、次いで、薄いトンネル領域を再酸化物成長部においてメモリのフローテ ィングゲートの側部のところで引き起こすことなく、選択された領域にて酸化物 マスク層をエッチング除去することが可能である。さらに、この発明の処理は、 窒化物サイドウォールスペーサの幅における劣化を防止し、したがっで、ＬＤＤ ＭＯＳスイッチトランジスタの低濃度にドープされた領域の完全性も保護する。 図面の簡単な説明 図１は、先行技術のサリサイドＭＯＳトランジスタである。 図２は、コントロールゲートからソース領域およびドレイン領域へのシリサイ ドのブリッジングを示す、先行技術のサリサイドＭＯＳトランジスタである。 図３は、シリサイドのブリッジングを防ぐよう大きな酸化物スペーサを有する 、先行技術のサリサイドＭＯＳトランジスタである。 図４は、酸化物スペーサが２つの工程にて形成される、先行技術のサリサイド ＭＯＳトランジスタである。 図５は、窒化チタン境界層を伴う、先行技術のサリサイドＭＯＳトランジスタ である。 図６は、先行技術のサリサイドフローティングメモリデバイスである。 図７〜図１９は、この発明に従う、フローティングゲートメモリデバイスを形 成する処理工程である。 図２０は、非均一なゲート構造を有する、この発明に従うフローティングゲー トメモリセルの例である。 この発明を実施するベストモード 図７を参照して、３つのデバイスが、図示されないウェハの一部である共通の 基板４８に構築される。これら３つのデバイスはｎ型デバイスであるが、これは 例示の目的にすぎず、当業者には、以下の処理および構造はｐ型およびＣＭＯＳ 構造に容易に広げられ得ることが理解されるであろう。１つのデバイスはサリサ イドフローティングゲートメモリセルであり、他の２つのデバイスは、ｎ型エン ハンスメントモードのＭＯＳスイッチトランジスタであって、２つのうちの一方 はサリサイドｎ型ＭＯＳスイッチトランジスタであり、他方はシリサイドを受け ない。以下の処理は３つのデバイスの形成において示されるものであるが、それ より多くのデバイスを、同じ処理工程に従って、共通のウェハ内に形成すること もできることが理解される。 以下のベストモードの説明において、ｎ型ＭＯＳスイッチトランジスタは両方 ともＬＤＤ構造を有するが、あるＭＯＳスイッチトランジスタがＬＤＤ構造を有 さないことが所望される場合には、ある処理工程を省略して、追加のマスキング 工程が必要となるかもしれない。しかしながら、これら基本的な処理の変形は、 この発明の範囲内にあると考えられ、当業者の能力内にあると考えられる。以下 のベストモードの説明では、典型的にはメモリセルの大きなアレイの一部である フローティングゲートメモリセルは、２つのｎ型エンハンスメントモードＭＯＳ スイッチトランジスタと同時に構築される。しかしながら、所望される場合には 、ＩＣのメモリセルアレイ領域をそのＩＣのすべての周辺領域から分離するよう 適切なマスキング工程をとることによって、メモリセルアレイを別に構築するこ とも可能であろう。次いで、メモリＩＣの周辺回路をメモリアレイの完成後に構 築するか、またはその逆に構築することになる。 参照番号４０および５０は２つのｎ型ＭＯＳトランジスタを示す。トランジス タ４０はサリサイドトランジスタであり、トランジスタ５０はシリサイドを全く 受けない。参照番号６０は、好ましい実施例においてはシリサイドを受けるフロ ーティングゲートメモリセルを示す。 好ましいモードでは、フローティングゲートメモリセル６０の構築はトランジ スタ４０および５０の構築を開始する前に始められる。基板４８が適切に清浄に され、能動領域が規定され分離された後、トランジスタ４０および５０が構築さ れることになる領域上にマスク７０を置く。マスク７０を置く前に、図示されな い保護バッファ酸化物層を基板４８上に選択的に成長させてもよい。基板４８の 表面上において、不揮発性ゲートメモリセル６０が形成されることになる領域内 に、酸化物層７２を成長させる。不揮発性メモリセル６０がＥＰＲＯＭセルとな る場合には、酸化物層７２は１２０Å〜２５０Åの好ましい厚みを有することに なるが、不揮発性メモリセルセル６０がＥＥＰＲＯＭセルとなる場合には、酸化 物層７２は５０Å〜１００Åの好ましい厚みを有することになるだろう。第１の ポリシリコン層７４を酸化物層７２上に置く。第１のポリシリコン層７４は後に パターニングされてメモリセル６０のフローティングゲートを形成し、酸化物層 ７２はフローティングゲート下のメモリセルのゲート酸化物にパターニングされ る。 図８を参照し、第１のポリシリコン層７４の上を含むデバイス４０〜６０が構 築されるべき区域の上から、マスク７０が除去され、厚い酸化物層７６が成長さ せられる。厚い酸化物層７６は電荷のトンネル現象を防ぐため十分な厚さに形成 され１２０Åから２５０Åまでの好ましい厚さを有する。第２のポリシリコン層 ７８が次に厚い酸化物層７６の上に堆積される。図示しない、第２のマスクおよ びポリシリコンゲートパターンが、エッチャントステップの間にデバイス４０〜 ６０のゲートを構成し、図９に示す構造ができる。 図９を参照し、このエッチャントステップで、厚い酸化物層７６と第２のポリ シリコン層７８とが構成され、厚いゲート酸化物４９および５９ならびにトラン ジスタ４０および５０のコントロールゲート４３および５３がそれぞれ形成され る。コントロールゲート４３は、０．２μｍから１．５μｍの好ましいチャネル 長を有する。ゲート５３は同様に０．２μｍから１．５μｍの好ましいチャネル 長を有する。同じくエッチャントステップにおいて、メモリセル６０のインター ポリ酸化物６８、コントロールゲート６３、ゲート酸化物６１およびフローティ ングゲート６９が形成される。メモリセル６０は、０．２５μｍから１．０μｍ の好ましいチャネル長を有し、コントロールゲート６３はフローティングゲート ６９への一次容量接続を形成する。 デバイス４０〜６０のゲート構造の形成後に、図１０に示すように、再酸化ス テップで、基板４８の表面およびデバイス４０、５０および６０のゲートへの上 に、酸化物再成長部、または再酸化物層７３が形成される。従来、再酸化物層７ ３は、続く処理ステップにおけるダメージからシリコン基板４８ならびにポリシ リコン層４３、５３、６３および６９の表面を保護するため成長される。しかし 、本発明者は、フローティングゲート６９のサイドウォールの再酸化物７３の厚 さが一定水準よりも薄くなると、以下に説明するように、たとえ再酸化物７３が 続く処理ステップにおいてダメージからフローティングゲート６９の表面を保護 するためにまだ十分な厚みを有していても、フローティングゲート６９の完全性 に悪影響を及ぼし得るということを、見出した。次に、マスク層７１がメモリセ ル６０の上に形成される。この時点で、低濃度にドープされた−ｎ領域４５ｂ／ ４７ｂおよび５５ｂ／５７ｂが、それぞれコントロールゲート４３および５３の 両側部に自己整合される。マスク７１は、低濃度にドープされた−ｎ領域の形成 の間、メモリセル６０を保護する。 第１の砒素イオン注入「Ａ」で、トランジスタ４０内に低濃度にドープされた ｎ−領域４５ｂおよび４７ｂが、ならびにトランジスタ５０内に低濃度にドープ された領域５５ｂおよび５７ｂが形成される。低濃度にドープされた領域４５ｂ ／４７ｂおよび５５ｂ／５７ｂは、１０¹⁵ｃｍ^-2から１０¹⁹ｃｍ^-2の好ましいイ オン濃度および０．１５μｍから０．３μｍの好ましい深さを有する。次に、マ スク７１がフローティングゲートメモリセル６０から除去される。 図１１を参照し、新しいマスク層７５がトランジスタ４０および５０の上に位 置づけられ、第２の砒素イオン注入「Ｂ」で、フローティングゲートメモリセル ６０内に高濃度にドープされたｎ＋ソース領域６５および高濃度にドープされた ｎ＋ドレイン領域６７が、１０²⁰ｃｍ^-2から１０²¹ｃｍ^-2の好ましいイオン濃度 および０．３μｍから０．６μｍの好ましい深さに形成される。 次にマスク層７５が除去され、図１２の構造ができる。図１２は、それぞれ部 分的に構築されたソース領域４５ｂおよび５５ｂ、ならびにそれぞれ部分的に構 築されたドレイン領域４７ｂおよび５７ｂを備えるトランジスタ４０および５０ を図示する。再酸化物層７３は依然としてデバイス４０〜６０を覆っている。次 に、サリサイド処理ステップの準備としてサイドウォールスペーサの構築が開始 される。 図１３を参照し、ＬＰＣＶＤ反応剤またはＣＶＤ反応剤およびエッチャントス テップによって、ＭＯＳトランジスタ４０および５０の上ならびにフローティン グゲートメモリセル６０の上に窒化物層７７が形成される。フローティングゲー トメモリ６０用のサイドウォールスペーサの構築において窒化物を使用すること で、以下に説明するように、本発明の発明者により特定された、これまでは認識 されていなかった問題による、フローティングゲート６９からの電荷の漏れが防 止される。窒化物層７７は、デバイス４０〜６０の再酸化物層７３の上に、酸化 物保護被覆またコーティングを形成するため使用される。もしメモリセル６０が 、シリサイドを受けないように指定されていれば、窒化物層７７はやはり再酸化 物層７３の上に酸化物保護被覆を形成するため使用されるであろう。こうして形 成された窒化物被覆は、以下に示すようにこの後の酸化物マスク層の除去のため に、再酸化物層７３が薄くならないよう保護するであろう。したがって、メモリ セルが続いてサリサイド処理ステップを受けるか受けないかに拘わらず、フロー ティングゲート６９の側部の再酸化物層７３の上に窒化物である、酸化物保護被 覆が形成される。 図１４を参照し、窒化物層７７は基板までエッチングされ、トランジスタ４０ 用のサイドウォールスペーサ４４／４６、トランジスタ５０用のサイドウォール スペーサ５４／５６およびメモリセル６０用のサイドウォールスペーサ６４／６ ６を形成する。サイドウォールスペーサは、フローティングゲート６９の側部の 再酸化物層７３の上の酸化物保護被覆として役立つ。窒化物サイドウォールスペ ーサを形成することで、コントロールゲート４３、５３および６３の上から再酸 化物が除去されるが、後のパッシベーション層がコントロールゲートの頂部を保 護するので、これによるコントロールゲートに対する構造的なダメージは生じな い。また、コントロールゲートは電荷を蓄積せずしたがってフローティングゲー ト６９に影響する電荷の漏れの問題をも受けないので、コントロールゲート４３ 、５３および６３の上から再酸化物層７３を除去することによっては、デバイス ４０〜６０の信頼性に悪影響はない。 図１４を参照し、レジストマスク７８がメモリセル６０の上に位置づけられ、 続いて、すべてのデバイス・４０〜６０に、第３の高濃度ドーピング＋ｎ砒素イ オン注入「Ｃ」が行なわれる。トランジスタ４０中、サイドウォールスペーサ４ ４および４６が低濃度にドープされた−ｎ領域４５ｂおよび４７ｂの長さをそれ ぞれ規定する。イオン注入「Ｃ」は、高濃度にドープされた＋ｎソース領域４５ ａおよび高濃度にドープされた＋ｎドレイン領域４７ａを形成し、トランジスタ ４０の低濃度にドープされたドレイン、ＬＤＤ構造を完成させる。同様に、トラ ンジスタ５０中、サイドウォールスペーサ５４および５６が、低濃度にドープさ れた−ｎソース領域５５ｂおよび低濃度にドープされた−ｎドレイン領域５７ｂ の長さを規定し、一方、自己整合された高濃度にドープされたｎ＋ソース領域５ ５ａおよび高濃度にドープされた＋ｎドレイン領域５７ａが形成できる。高濃度 にドープされた領域４５ａ、４７ａ、５５ａおよび５７ａは、１０²⁰ｃｍ^-2から １０²¹ｃｍ^-2の好ましいイオン濃度および０．２μｍから０．４μｍの好ましい 深さを有する。 図１５中、デバイス４０〜６０の上に酸化物層７９が堆積される。酸化物層７ ９はシリサイド層が必要な装置からは除去され、シリサイド層が必要ない装置上 には残されるであろう。この例示的な例においては、デバイス４０および６０は サリサイド処理を受け、一方トランジスタ５０はサリサイドを受けないであろう 。したがって、第５のマスク８１はトランジスタ５０上に形成されるが、デバイ ス４０および６０上には形成されない。次に、酸化物に作用を及ぼし窒化物に対 し選択性の高いエッチャントであるフッ化水素ＨＦを使用して、デバイス４０お よび６０から酸化物層７９がエッチングで取除かれる。もしメモリセルがシリサ イドを受けないことが所望であれば、マスク層８１はメモリセル６０上にも位置 づけられるであろう。 もし、先行技術の典型であるように、サイドウォールスペーサが酸化物で作ら れるのであれば、酸化物サイドウォールスペーサにも影響することなく、酸化物 層７９のエッチングを制御することは難しいであろう。図１６および図１７は、 メモリセル６０およびトランジスタ４０のサイドウォールスペーサが酸化物で構 築されている場合の、デバイス４０および６０からの酸化物層７９の除去のいく つかの結果を示す。図１６は先行技術のトランジスタ４０’および５０’を図示 し、図１７は本発明者がフローティングゲート６９’の電荷の漏れの原因として 特定した、メモリセル６０’の考えられる変形の３つの例を図示する。簡潔性お よび明瞭性のため、図１５の要素に類似する図１６および図１７中の要素はすべ て、同様の参照符号にプライムシンボルを加えて示す。 図１６ａおよび図１６ｂ中、デバイス４０’およびデバイス５０’は、それぞ れ図１５のデバイス４０およびデバイス５０を表わす。デバイス５０’はサリサ イドを受けることを意図していないので、図１６ａ中デバイス５０’の上には保 護酸化物層７９’が残っていることが示され、デバイス４０’および６０’を含 むすべてのデバイスの上にチタン金属層８３’が形成される。チタン金属層８３ ’は、上に説明したように熱アニーリングステップの後、すべての露出されるシ リコンおよびポリシリコン区域の上に自己整合されるシリサイド層を形成する。 デバイス５０’のシリコン表面全体は酸化物マスク７９’の下に保護されるので 、そのソース５５’、ドレイン５７’またはコントロールゲート５３’の上には シリサイドは形成されない。しかし、デバイス４０’はシリサイドを受けるよう 意図されており、図１６ａはチタン金属層８３’の堆積の前に保護酸化物マスク ７９’がエッチングで取除かれることを示している。 図１６ａを参照し、酸化物層７９’の除去の後、チタン金属膜８３’がすべて のデバイスの上に形成される。もし、酸化物層７９’の除去の間に酸化物サイド ウォールスペーサ４４’および４６’の大きさが減じられると、２つの問題が生 じるかもしれない。第１の問題は前に述べたような、横方向シリサイドブリッジ ングの形成である。しかし、酸化物サイドウォールスペーサ４４’および４６は 、ゲート４３’と、ソース４５ａ’およびドレイン４７ａ’領域の間の横方向シ リサイドブリッジングのために十分なほど高さが減じられるのではないと考え、 本発明者は、性能の劣化のもう１つの原因は、酸化物サイドウォールスペーサ４ ４’および４６’の高さに関係するのではなく、むしろ酸化物サイドウォールス ペーサ４４’および４６’の幅の減少によるものであると特定した。 酸化物サイドウォールスペーサ４４’および４６’の幅の減少によって、トラ ンジスタ４０’の低濃度にドープされたドレイン構造の劣化が生じる。もし酸化 物サイドウォールスペーサ４４’および４６’の幅が減じられると、スペーサは 、低濃度にドープされた−ｎドレイン領域４７ｂ’および高濃度にドープされた ＋ｎドレイン領域４７ａ’または低濃度にドープされた−ｎソース領域４５ｂ’ および高濃度にドープされた＋ｎソース領域４５ａ’のそれぞれの当接する境界 線から「Ｌ」の量だけ引き離されるであろう。 熱アニーリングステップの後、チタン金属膜４０’は、ソース４５’、ドレイ ン４７’およびコントロールゲート４３’の露出されたシリコンと反応する。前 に説明したように、熱アニーリング処理の間に、コントロールゲート４３’、ソ ース４５’およびドレイン４７’から、若干のシリコンが酸化物サイドウォール スペーサ４４’および４６’へと拡散し、酸化物スペーサ４４’および４６’に 部分的縦方向シリサイドが形成される。シリサイドの形成後、余分なチタン金属 はすべて除去され、図１６ｂの構造ができる。 図１６ｂを参照し、特定した先行技術を参照し上に説明したように、縦方向シ リサイド９５’がいかなるブリッジングの問題も起こさないよう十分な高さを有 する先行技術の酸化物サイドウォールスペーサ４４’および４６’が図示され、 いかなる問題も起こさないよう深すぎない、ソース４５ａ’およびドレイン４７ ａ’領域上のシリサイド９３ｂ’が図示される。しかし、先行技術のサイドウォ ールスペーサ４４’および４６’の幅は量Ｌだけ減じられている。シリサイド９ ３ｂ’は、低濃度にドープされたｎ−ドレイン４７ｂ’領域および低濃度にドー プされたｎ−ソース４５ｂ’領域の露出された表面上に形成される。これによっ て、低濃度にドープされたｎ−領域４５ｂ’および４７ｂ’がそれぞれ高濃度に ドープされたｎ＋領域４５ａ’および４７ａ’と部分的にシャントされる。この 結果、低濃度にドープされた領域４５ｂ’および４７ｂ’の抵抗、したがって有 効長が減じられる。低濃度にドープされたｎ−領域４５ｂ’および４７ｂ’の長 さはデバイス４０’のトランジスタ作用を高め、デバイスのソースドレイン間動 作電圧Ｖｄｓを増加させるので、低濃度にドープされた領域４５ｂ’および４７ ｂ’の有効長が減じられると、トランジスタの耐圧が下がり、性能が落ち、信頼 性が低くなる。 本発明者はまた、先行技術のフローティングゲートメモリセルにおける電荷の 損失の原因が、先行技術の酸化物サイドウォールスペーサの幅の減少にあると特 定した。図１６ａのデバイス４０’および５０’のような単一ゲートＭＯＳスイ ッチトランジスタはそれらのコントロールゲート４３’および５３’のそれぞれ に電荷を蓄積する必要がないため、この電荷の損失の問題は単一ゲートスイッチ トランジスタに悪影響を及ぼすことがなく、したがってＭＯＳスイッチトランジ スタアーキテクチャの分野においてはこれまで認識されていなかった。 サリサイド処理におけるサイドウォールスペーサの形成において酸化物を使用 することの問題点は、基本的にフローティングゲートメモリセルと、単一ゲート エンハンスメントモードスイッチトランジスタとでは異なっている。上に説明し たように、フローティングゲートメモリセルは、単一ゲートエンハンスメントモ ードトランジスタに比べ、より大きなサイドウォールスペーサを使用しているた め、サイドウォールスペーサにかかるシリサイドブリッジングに対し一般により 耐性があり、かつ、フローティングゲートメモリセルは、単一ゲートスイッチト ランジスタに比べ、単一ゲートエンハンスメントモードトランジスタには印加さ れない高電圧に耐えるようより深いソースおよびドレイン領域を使用しているた め、ソースおよびドレイン領域にかかるシリサイドの成長の深さに対し、より耐 性がある。また、フローティングゲートトランジスタは一般に、低濃度にドープ されたドレイン構造を必要としないため、ソースまたはドレインの低濃度にドー プされたｎ−領域のそれらそれぞれの高濃度にドープされたｎ＋領域へのシャン トに悩まされることはない。したがって、フローティングゲートメモリセニルは 一般に、サリサイド処理において単一ゲートエンハンスメントモードトランジス タに関連づけられる構造劣化を受けないであろう。 同様に本発明者により認識された、サリサイド処理においてフローティングゲ ートメモリセルに影響する問題は、単一ゲートエンハンスメントモードトランジ スタの性能および構造においては本質的に存在しない。当業においては既知のよ うに、フローティングゲートメモリセルは、それらのフローティングゲート内に 捕まえられた電荷の形で情報を記憶する。本発明者は、時期尚早なセルの故障お よびメモリアレイの性能の全体的な劣化を引き起こしかねない、メモリセルのフ ローティングゲートからの電荷の漏れの原因を特定した。電荷の漏れの原因は、 フローティングゲートを囲む再酸化物層を薄くさせ得る、さまざまなメモリセル の変形にある。単一ゲートエンハンスメントモードトランジスタは、適切な動作 のためにこのような電荷の捕捉を全く必要としない。事実、単一ゲートエンハン スメントモードトランジスタは、このような捕捉がその挙動特性を変え、その寿 命を減じかねない構造欠陥をゲート酸化物に起こしかねないため、そのコントロ ールゲート内に電荷が捕捉されることを防止するよう設計される。 図１７Ａ〜図１７Ｃは、フローティングゲート６９’を囲む再酸化物層７３’ を薄くし、先行技術の酸化物サイドウォールスペーサ６４’および６６’の使用 によって電荷の漏れを引き起こしかねない、考えられるメモリセルの変形の３つ の例を示す。フローティングゲートメモリセルに影響する問題は、シリサイドの 使用から直接的に生じるのではない。むしろ、この問題は、シリサイドを形成す るために必要とされる処理ステップの結果である。したがって、図１７Ａから図 １７Ｃは、シリサイドそれ自体の位置には全く触れずに、本発明者により特定さ れた電荷漏れの原因を示す。 図１７Åを参照し、保護酸化物層７９’がチップ内のすべてのセルの上に形成 され、チップの特定の区域がシリサイドを受けるよう指定される、図１５に前に 示した処理ステップにおける、先行技術のフローティングゲートメモリセルを、 ６０ａ’が示す。先行技術のフローティングゲートメモリセル６０ｂ’は、チタ ン金属膜の形成およびシリサイドの形成の準備として、保護酸化物層７９’を除 去した後の、メモリセルの状態を示す。 メモリアレイは、数十万または数百万のメモリセルを含む。完全に形成された メモリセルのみからなるメモリアレイを作ることは難しい。メモリアレイ内のあ る割合のメモリセルは構造的な異常を有するであろう。図１７Ａは、成形に異常 のあるフローティングゲートへ６９’を備えるメモリセル６０ａ’を示す。再酸 化物７３’が露出されたシリコン区域上に成長される。再酸化物７３’は、先行 技術の酸化物サイドウォールスペーサ６４’および６６’の形成よりも前に形成 さ れるため、図示される再酸化物７３’は、コントロールゲート６３’、フローテ ィングゲート６９’ならびに先行技術の酸化物サイドウォールスペーサ６４’お よび６６’の下の区域を囲む。 セル６０ｂ’は、保護酸化物層７９’の除去の後の、先行技術のメモリセルの 状態を示す。先行技術のサイドウォールスペーサ６４’および６６’は同様に酸 化物で形成されているため、これらは保護酸化物層７９’の除去の間に部分的に エッチングされる。図示される先行技術の酸化物スペーサ６４’および６６’は 、それらのほぼ元の高さを有しているが、その幅はほとんどなくなっている。特 定１的には、酸化物スペーサ６６’は、ドレイン６７’の側部の再酸化物層７３ ’の部分を削るほど幅が狭められている。矢印８０’は再酸化物層７３’の電荷 漏れ領域を示す。電荷漏れ領域８０’は、再酸化物層７３’が薄い酸化物トンネ リング領域６１’に匹敵するかまたはそれより薄くなるほど薄くされている区域 である。事実、電荷漏れ領域８０’の区域内の再酸化物層７３’の厚さは、１０ ０Åよりも小さく減じられる。結果的に、薄い酸化物トンネリング領域６１’を 通じてフローティングゲート６９’へ移動されるはずであった電荷が、電荷漏れ 領域８０’を通じて漏れるか、またはトンネルアウトすることができる。この実 施例においては、メモリセル６０’はＥＥＰＲＯＭであり、したがって、１００ Åよりも薄いゲート酸化物６１’を有するが、もしメモリセル６０’がＥＩＰＲ ＯＭであれば、ゲート酸化物６１’は当然１２０Åよりも厚くなるであろう。し たがって、もしメモリセル６０’がＥＰＲＯＭであれば、電荷漏れ領域８０’の 区域内の再酸化物層７３’はゲート酸化物６１’よりも薄くなるであろう。 ユーザは、電荷漏れ領域８０’を通じて漏れ出す電荷を制御することができな い。電荷がフローティングゲート６９’内に蓄積されるとき、メモリセル６０ｂ ’は、フローティングゲート６９’内に蓄積される電荷のためにビルトインポテ ンシャルを発生させる。このビルトインポテンシャルがメモリセル６０ｂ’の電 荷損失機構を働かせる。電荷漏れ領域８０’を通じての電荷の損失はゆっくりし たものであり、すぐに目につくものではない。さらに、メモリセル６０ｂ’から 漏れ出す電荷は典型的には、接地に結合される基板に引き付けられる。典型的に は、この電荷の漏れはいかなる検出可能な回路論理エラーにもそれ自体は現れ てこないが、時期尚早なデータの損失を引き起こす。したがって、このメモリセ ルの欠陥はシリサイドの存在に依存するものではなく、電荷漏れ領域８０’の形 成を引き起こす再酸化物層７３’が極端に薄くなることにのみよるのである。し たがって、フローティングゲートメモリセル６０ｂ’は、シリサイドに関係する 欠陥が存在しないため、初期テストの間は良好に機能するであろうが、通常使用 の間に電荷漏れ領域８０’が徐々にフローティングゲート６９’から電荷を漏れ 出させ、時期尚早なデータの損失およびメモリセルの耐久性の低下を引き起こす 。メモリセルの耐久性の定格は初期テストの結果に基づいており、この電荷の漏 れの問題は初期性能テストの間はそれ自体表われてこないので、メモリセルの初 期性能はその将来の性能を測る信頼性のある方策とはもはや言えないであろう。 図１７Ｂは、電荷漏れ領域の形成を引き起こし得る第２の構造の変形例を示す 。図１７Ｂを参照し、メモリセル６０ａ’は、フローティングゲート６９’より も短いコントロールゲート６３’を示す。再び、再酸化物層７３’が、コントロ ールゲート６３’およびフローティングゲート６９’の両方ならびに先行技術の 酸化物スペーサ６４’および６６’の下の領域を囲む。保護酸化物層７９’の除 去の間に、酸化物サイドウォールスペーサ６４’および６６’の部分もエッチン グで取除かれ、６０ｂ’の構造となる。コントロールゲート６３’の長さが短い ため、先行技術の酸化物スペーサ６４’および６６’は、メモリセル６０ｂ’に より図示されるカスケード構造となる。いくつかのセルの先行技術の酸化物サイ ドウォールスペーサを他のスペーサよりも削ることができ、たとえば、メモリセ ル６０ｂ’内の酸化物サイドウォールスペーサ６６’は再酸化物層７３’を劣化 させるまで食刻される。これによってフローティングゲート６９’に隣接する再 酸化物層７３’が薄くなり、電荷漏れ領域８０’が形成される。したがって、電 荷漏れ領域８０’を通じてフローティングゲート６９’から電荷が漏れ出すこと ができる。 図１７Ｃを参照し、電荷漏れ領域の形成を引き起こし得るメモリセルの構造上 の変形の第３のメモリセルの例を図示する。図示されるメモリセル６０ａ’のコ ントロールゲート６３’は、フローティングゲート６９’の長さに匹敵する長さ の底を有するが、図示されるコントロールゲート６３’はテーパされその上部が その底部よりも短い長さになっている。しかしやはり、再酸化物層７３’が、コ ントロールゲート６３’およびフローティングゲート６９’ならびに先行技術の 酸化物スペーサ６４’および６６’の下の領域を囲む。しかし、コントロールゲ ート６３’がテーパされているため、さらに多くのサイドウォールスペーサ６４ ’および６６’が、メモリセル６０ｂ’に示されるように、保護酸化物層７９’ の除去の間にエッチングで除去される。メモリセル６０ｂ’中、酸化物サイドウ ォールスペーサ６４’は完全にコントロールゲート６３’からエッチングで取除 かれ、フローティングゲート６９’の角部で再酸化物層７３’を削り、電荷漏れ 領域８０’を形成している。 フローティングゲードセル内のサイドウォールスペーサの形成において窒化物 を使用することで、保護酸化物層７９のより高度な制御が可能になり、したがっ て、フローティングゲートを囲む再酸化物層のよりよい制御ができることがわか っている。窒化物に対する選択性の高いエッチャントであるフッ化水素ＨＦを使 用することによって、より小さな寸法においてはメモリセルの構造的形成の制御 の程度が低くなるものの、高い信頼性を維持しつつ、はるかに寸法の小さいメモ リセルを得ることができる。サイドウォールスペーサのエッチングを防止するこ とによって、フローティングゲートを囲む再酸化物層が過度に薄くなることを防 止でき、それによって、これまで認識されていなかった電荷の漏れの問題を防止 することができる。もしこの発明において提案されるように、窒化物のサイドウ ォールスペーサを使用するのであれば、図１６および図１７に強調した問題が回 避され、フッ化水素エッチャントを使用しての図１５の保護酸化物層７０の除去 の後に、図１８に示す処理ステップに進むだろう。 図１８を参照し、露出されたシリコンおよびポリシリコンと反応しシリサイド を形成するための、好ましくはチタンである金属膜８３がすべてのデバイス４０ 〜６０の上に堆積される。トランジスタ５０は、まだこれを覆う酸化物層７９を 有しており、したがって、チタン膜８３に接触せずまたこれと反応せず、シリサ イドを形成しない。しかし、酸化物層７９はデバイス４０および６０からエッチ ングで取除かれており、チタン膜８３はこれらのそれぞれのソース、ドレインお よびコントロールゲート領域に直接接触する。トランジスタ４０のサイドウォー ルスペーサ４４および４６ならびにフローティングゲートメモリセル６０のサイ ドウォールスペーサ６４および６６は、これらの構築において窒化物が使用され ており、酸化物層７９の除去において窒化物に対する選択性の高いエッチャント が使用されているため、大きさの減少が最低限に留まっている。したがって、ト ランジスタ４０の低濃度にドープされた−ｎ領域４５ｂおよび４７ｂも同様に大 きさの減少を示していない。同様に、フローティングゲート６９の側部の再酸化 物層７３も薄くなっておらず、電荷漏れ領域を全く生成していない。好ましくは ６００℃〜８００℃の熱アニーリングステップが、好ましい窒素雰囲気中で１０ 秒から６０秒の期間行なわれる。これによって、チタン膜８３がデバイス４０お よび６０の露出されたシリコンおよびポリシリコンと反応するが、酸化物層７９ がチタン膜８３がトランジスタ５０と反応するのを防止する。アニーリング後、 反応しなかったチタン８３はすべて除去される。次にデバイス４０〜６０にフッ 化水素のエッチャントを与えることによって酸化物マスク７９が除去され、ウェ ハの表面、すなわち基板４８が次に水酸化アンモニウムを用いて洗浄され、図１ ９の構造ができる。 図１９を参照し、図示されるフローティングゲートメモリセル６０は、そのソ ース６５、ドレイン６７およびコントロールゲート６３上にシリサイドの成長物 ９９を有する。同様に、図示されるＭＯＳトランジスタ４０はそのソース４５ａ 、ドレイン４７ａおよびコントロールゲート４３上にシリサイド９７を有する。 図１９は、所望のサリサイド９９に加えて、窒化物サイドウォールスペーサ６ ４および６６上のメモリセル６０上の縦方向シリサイド１０３の形成を示す。縦 方向シリサイド１０３は、サイドウォールスペーサ６４および６６の上の図１８ のチタン膜８３に部分的に拡散した、ソース領域６５、ドレイン領域６７および コントロールゲート６３からのシリコンにより生じる。縦方向シリサイド１０３ は短すぎるのでブリッジングエラーは全く生じない。より重要なことには、窒化 物サイドウォールスペーサ６４および６６は、再酸化物層７３が薄くなることを 防止しそれによって電荷漏れ領域の形成を防止する、再酸化物層７３上の酸化物 保護被覆として役立つ。トランジスタ４０中、サイドウォールスペーサ４４およ び４６が受ける幅の減少は最低限であり、したがって、トランジスタ４０の低濃 度にドープされた−ｎソース領域４５ｂおよび低濃度にドープされたドレイン領 域４７ｂは有効長の減少を全く受けない。トランジスタ４０はまた、その窒化物 サイドウォールスペーサ上にいくらかの横方向シリサイド１０１を示すが、サイ ドウォールスペーサ４４および４６はブリッジングを防止するのに十分な高さが ある。同様に、デバイス５０の窒化物サイドウォールスペーサ５４は、図１８の 酸化物マスク層７９のエッチングによる除去によっては比較的影響を受けないま まである。 図１９中、図示されるメモリセル６０は、シリサイド９９を受け、そのゲート ６３および６９は成形に歪みがない。しかし、上に説明したように、上述の電荷 漏れ領域が形成されるためには、メモリセルがシリサイド処理ステップにさらさ れる必要はない。図２０は、歪んで形成されたゲートスタック構造を備え、シリ サイドを受けず、したがってすべてのサリサイド処理ステップの間も図１５の酸 化物マスク層７９により覆われたままである、メモリセルの３つの例を示す。図 ２０に図示する構造的な変形例は、上述の図１７に図示したものと類似する。 図２０Ａを参照し、図示されるメモリセル６０は突出する端部を備えるフロー ティングゲート６９を有する。図１８から図１９に図示するように、すべてのサ リサイド処理ステップの完了時に酸化物マスク層７９が除去されるとき、窒化物 層６４および６６は、再酸化物層７３を保護するために役立ち、それによって、 電荷漏れ領域の形成を防止する。同様に、図２０Ｂは、フローティングゲート６ ９よりも短い長さを有するコントロールゲート６３を示し、図２０Ｃは、コント ロールゲート６３が上に向かってテーパされていることを示す。これらの構造的 変形例は、これまでならば、図１７Ａから図１７Ｃに図示するように、酸化物マ スク層７９が除去されるときに、再酸化物層７３内に電荷漏れ領域を形成するお それがあった。しかし、マスク層７９がフッ化水素などの窒化物に対し選択性の エッチャントで除去されるのであれば、酸化物マスク層７９の除去の間、窒化物 層６４および６６は再酸化物層７３の完全性を維持する。 したがって、サリサイド処理ステップの準備において酸化物マスクを堆積する 前に、フローティングゲートの側部の再酸化物層の上に窒化物などの酸化物保護 被覆を使用することにより、フローティングゲートに隣接する制御不可能な電荷 漏れ領域の形成を著しく減じるかまたは防止することができる。この保護は、フ ッ化水素などの窒化物に対し選択性の高い酸化物エッチャントを使用することに よってさらに向上する。結果的に、メモリセルはより高い信頼性を有するであろ う。

Claims (1)

1. 【特許請求の範囲】 １．電荷の漏れの減じられたフローティングゲートメモリセルを含む集積回路メ モリであって、 第１の導電型の基板上のゲート酸化物の上のフローティングゲートを含み、前 記フローティングゲートの長さは、前記フローティングゲートの側部を規定する 第１の壁の対により決定され、前記集積回路メモリはさらに、 前記フローティングゲートの上のインターポリ酸化物と、 前記インターポリ酸化物の上のコントロールゲートとを含み、前記コントロー ルゲートの長さは、前記コントロールゲートの側部を規定する第２の壁の対によ り決定され、前記集積回路メモリはさらに、 前記コントロールゲートの前記第２の壁の対の第１の壁に隣接して位置づけら れる第２の導電型のソース領域と、 前記コントロールゲートの前記第２の壁の対の第２の壁に隣接して位置づけら れる第２の導電型のドレイン領域とを含み、前記第２の壁は前記第１の壁の反対 側に位置づけられ、前記集積回路メモリはさらに、 前記フローティングゲートの前記第１の壁の対を覆う酸化物再成長部を含み、 前記酸化物再成長部は、前記酸化物再成長部を通じての電荷のトンネル効果を実 質的に防止するため十分な厚みを有し、前記酸化物再成長部はさらに、予め定め られたエッチャントに対する感度を特徴とし、前記集積回路メモリはさらに、 前記第１の壁の対の少なくとも１つの壁の上の、前記酸化物再成長部を覆う絶 縁コーティングを含み、前記絶縁コーティングは前記予め定められたエッチャン トに対する耐性を特徴とする、集積回路メモリ。 ２．前記第１の壁の対および第２の壁の対の少なくとも１つの壁は非均一なプロ ファイルを有する、請求項１に記載のフローティングゲートメモリセル。 ３．非均一なプロファイルを有する前記壁は、外向きに突出する、内向きに引っ 込む、および傾斜するプロファイルの１つを有する、請求項２に記載のフローテ ィングゲートメモリセル。 ４．前記コントロールゲートおよびフローティングゲートは異なった長さを有す る、請求項１に記載のフローティングゲートメモリセル。 ５．前記コントロールゲートは、前記フローティングゲートよりも短い長さを有 し、前記酸化物再成長部は前記コントロールゲートの前記側部の少なくとも部分 を覆い、前記絶縁コーティングは前記コントロールゲートの前記側部および前記 フローティングゲートの上にカスケード構造を形成する、請求項４に記載のフロ ーティングゲートメモリセル。 ６．前記絶縁コーティングは、窒化物からなり、前記予め定められたエッチャン トはフッ化水素である、請求項１に記載のフローティングゲートメモリセル。 ７．前記フローティングゲートメモリセルはＥＰＲＯＭセルであり、前記ゲート 酸化物は少なくとも１２０Åの厚さを有し、前記酸化物再成長部は少なくとも前 記ゲート酸化物に等しい厚さを有する、請求項１に記載のフローティングゲート メモリセル。 ８．前記フローティングゲートメモリセルはＥＥＰＲＯＭおよびフラッシュセル の１つであり、前記ゲート酸化物は１００Å以下の厚さを有し、前記酸化物再成 長部は前記ゲート酸化物よりも大きな厚みを有する、請求項１に記載のフローテ ィングゲートメモリセル。 ９．前記ドレイン領域全体は、実質的に均一なドーピングレベルを有する、請求 項１に記載のフローティングゲートメモリセル。 １０．前記ソース領域、ドレイン領域およびコントロールゲートの少なくとも１ つの上にシリサイドをさらに有し、前記絶縁コーティングはさらに、その下にシ リサイドが形成されることを完全に防止するため十分な厚さを有する、請求項１ に記載のフローティングゲートメモリセル。 １１．前記ソース領域およびドレイン領域は０．３μｍよりも深い深さに形成さ れ、前記フローティングゲートは０．２５μｍよりも大きい長さを有するよう形 成される、請求項１に記載のフローティングゲートメモリセル。 １２．前記フローティングゲートメモリセルはシリサイドではないフローティン グゲートメモリセルである、請求項１に記載のフローティングゲートメモリセル 。 １３．ＭＯＳトランジスタをさらに含み、 前記基板の区域上の第２のゲート酸化物の上の第２のコントロールゲートと、 前記第２のコントロールゲートに隣接する第２のソース領域と前記第２のコン トロールゲートに隣接する第２のドレイン領域とを含み、前記第２のソースおよ びドレイン領域は前記第２の導電型であり、前記ソースおよびドレイン領域の少 なくとも１つはＬＤＤアーキテクチャを有し、さらに、 前記ＬＤＤアーキテクチャの低濃度にドープされた領域の長さを規定するサイ ドウォールスペーサを含み、前記サイドウォールスペーサは前記絶縁コーティン グと同じ材料で構築される、請求項１に記載の集積回路メモリ。