KR20000023619A - 전하 누설을 방지하는 부동 게이트 메모리 셀 - Google Patents

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control gate
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KR1019997000068A
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라슨브래들리제이
우슝칭
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페레고스 조지, 마이크 로스
아트멜 코포레이숀
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Abstract

본 발명은 감소된 전하 누설을 갖는 부동 게이트 메모리 셀(60)을 제조하는 방법에 관한 것이다. 산화물 성장(73)은 부동 게이트(69)의 측면상에 형성된 후, 산화물 보호 코팅(64, 66)을 덮는다. 이러한 구조는 살리사이드 및 비휘발성 메모리 셀에 적용할 수 있으며, 비정상적으로 형성된 측벽을 갖는 게이트 스택을 구비한 부동 게이트 메모리 셀에 특히 유용하다.

Description

전하 누설을 방지하는 부동 게이트 메모리 셀{FLOATING GATE MEMORY CELL WITH CHARGE LEAKAGE PREVENTION}
MOS 트랜지스터가 더욱 소형화됨에 따라, 특히 실리콘/폴리실리콘 영역과 금속 리드 비어 사이의 접합부에서 실리콘 및 폴리실리콘 전극의 시트 저항을 감소시키는 것이 필요하게 되었다. 이것을 달성하는 하나의 방법은 실리콘 또는 폴리실리콘의 표면층과 금속을 용접하는 것이다. 금속과 실리콘 또는 금속과 폴리실리콘의 용융물은 실리사이드로 칭해진다. 특히 중요한 것은 동시에 트랜지스터의 게이트, 드레인 및 소스 영역 상에 자기 정렬 실리사이드, 즉 살리사이드를 형성하는 처리이다. 다른 부분을 제외한 IC의 일부분상에 살리사이드를 형성하는 것이 가능하다. 그러나, 살리사이드의 구성은 IC의 임의의 부분이 실리사이드를 필요로 하지 않는지의 여부에 무관하게 IC의 모든 부분에 추가의 산화물 에칭 단계를 필요로 한다. 이들 추가의 산화물 에칭 단계는 부동 게이트 메모리 셀이 후술하는 바와 같이 실리사이드를 수용하지 않을지라도 부동 게이트 메모리 셀의 신뢰도를 저하시킬 수 있다. 다양한 살리사이드 처리가 어떻게 부동 게이트 메모리 셀의 신뢰도를 저하시키는지를 논의하기 전에, 단일 게이트 MOS 트랜지스터에 인가할 때의 기본 살리사이드 처리를 먼저 설명하고, 종래의 MOS 트랜지스터에 살리사이드의 구성에 관한 일부 논의를 설명하는 것이 도움이 될 수 있을 것이다.
기본 살리사이드 처리는 도 1에 도시되어 있는 종래의 실리사이드 MOS 트랜지스터를 참조하여 설명할 수 있다. 트랜지스터(11)는 엷게 도핑된 드레인, LDD, 구조를 가지며, 이러한 드레인 구조는 종종 초소형 기술을 필요로 한다. 트랜지스터(11)가 n 채널형으로 도시되어 있지만, 당업자라면 그러한 실리사이드 구조가 p 채널 트랜지스터에 용이하게 적용될 수 있다는 것을 이해할 것이다.
제어 게이트(27)는 p형 실리콘 기판(13)상의 게이트 산화물층(20)의 최상부에 형성된다. 엷게 도핑된 n- 소스 영역(15b)과 엷게 도핑된 n- 드레인 영역(17b)은 제어 게이트(27)의 양측면에 자기 정렬된다. 산화물 측벽 스페이서(23, 25)는 그 후 제어 게이트(27)의 양측면에 형성된다.
산화물 측벽 스페이서(23, 25)는 2가지 기능을 수행한다. 첫째로, 이들 스페이서는 제어 게이트(27)로부터 소정의 거리에 두껍게 도핑된 n+ 드레인 영역(17a)과 두껍게 도핑된 n+ 소스 영역(15a)의 형성을 자기 정렬시키는 작용을 한다. 이 소정의 거리는 엷게 도핑된 n- 영역(15b, 17b)의 정해진 길이로 정의된다. 엷게 도핑된 n- 영역(15b, 17b)의 길이는 단채널 효과가 완화되고 장치(11)의 트랜지스터 작용이 향상되면서 동시에 장치(11)의 동작 전압을 상승시키도록 선택된다. 둘째로, 산화물 측벽 스페이서(23, 25)는 두껍게 도핑된 n+ 영역(15a, 17a) 및 제어 게이트(27)에 자기 정렬된 실리사이드(28)의 형성을 한정하는 작용을 한다. 산화물 측벽 스페이서(23, 25)는 또한 두껍게 도핑된 n+ 영역(15a, 17a)상의 실리사이드(29b)가 제어 게이트(27) 또는 제어 게이트(27)상의 실리사이드(29a)와 접촉하는 것을 방지한다.
소스 영역(15) 및 드레인 영역(17)이 형성되면, 실리사이드의 형성에 사용된 금속 필름은 트랜지스터(11)의 전체 표면에 증착된다. 그 금속은 티타늄 또는 그룹 Ⅷ 금속과 같은 내화성 금속일 수 있다. 선택된 금속 필름의 증착 후에, 트랜지스터(11)가 위치되는 웨이퍼가 가열된다. 금속 필름은 실리사이드를 형성하기 위해 임의의 노출된 실리콘 및 폴리실리콘으로 어닐링에 의해 열에 반응하지만, 금속 필음은 노출된 산화물과 반응하지는 않는다. 따라서, 실리사이드층(29b)은 실리콘 영역(15a, 17a)에 형성되고, 다른 실리사이드층(29a)은 폴리실리콘 제어 게이트(27)에 형성된다. 그러나, 실리사이드는 산화물 측벽 스페이서(23, 25) 또는 산화물 측벽 스페이서(23, 25)에 의해 보호되는 엷게 도핑된 n- 소스(15b) 및 드레인(17b) 영역에 형성되지는 않는다. 임의의 비반응 금속은 그 후 실리사이드(29), 실리콘 기판(13) 또는 산화물 측벽 스페이서(23, 25)를 부식시키지 않는 부식액을 사용하여 선택적으로 제거된다.
티타늄 실리사이드(TiSi2)를 형성하기 위해 티타늄 금속을 사용하는 것은 TiSi2가 낮은 저항을 나타내고 열 반응을 통해 단결정 실리콘과 다결정 실리콘 모두에 실리사이드를 확실하게 형성할 수 있기 때문에 다른 내화성 금속보다 다소 이점을 갖는 것으로 알려져 왔다. 그러나, 티타늄 실리사이드는 다소 결점을 갖는다.
실리사이드(29)의 형성에 티타늄 금속을 사용하는 바람직하지 못한 결과중 하나는 티타늄 금속이 측벽 스페이서(23, 25)가 소스 영역(15a) 및 드레인 영역(17a)상의 실리사이드(29b)로부터 제어 게이트(27)상의 실리사이드(29a)를 적절하게 절연하는 것을 금지시킬 수 있다는 것이다. 임의의 조건 하에서, MOS 트랜지스터의 소스(15), 드레인(17) 및 제어 게이트(27)로부터의 실리콘이 측벽 스페이서(23, 25)를 덮는 티타늄 금속 필름으로 확산하는 것으로 밝혀진 바 있다. 도 2를 참조하면, 웨이퍼가 가열될 때, 측벽 스페이서(23, 25)를 덮는 티타늄 금속 필름으로 확산된 실리콘은 측벽 스페이서(23, 25)상의 측면 실리사이드층(28)을 형성한다. 측면 실리사이드(28)는 소스 영역(15a) 또는 드레인 영역(17a)과 함께 전기 단락 제어 게이트(27)까지 성장할 수 있다. 이 문제는 브리징이라 칭해진다.
티타늄 금속 필름이 질소(N) 분위기에서 어닐링된 경우, 티타늄 금속 필름은 대량의 질소를 흡수한다는 것이 밝혀진 바 있다. 이것이 티타늄 금속 필름으로의 실리콘의 확산을 지연시키며, 그것에 의해 어닐링 처리 단계 중에 브리징 문제를 완화시킨다. 측벽 스페이서(23, 25)가 충분한 크기로 이루어지는 한, 질소 대기의 사용은 측면 실리사이드(28)에 측벽 스페이서(23, 25) 양단의 브리징을 방지하기에 충분한 실리콘의 확산을 지연시킨다.
이것은 트랜지스터(11)와 같은 종래의 MOS 스위치 트랜지스터의 초소형화의 문제에 빠지게 한다. 트랜지스터의 크기가 더욱 감소됨에 따라, 소스 및 드레인 각각의 엷게 도핑된 n- 영역(15b, 17b)은 적절한 비례 축소 및 최적의 성능을 위한 길이로 감소될 필요가 있다. 그러나, 엷게 도핑된 n- 영역(15b, 17b)의 길이는 각각 측벽 스페이서(23, 25)의 크기에 의해 한정되고, 측벽 스페이서(23, 25)의 최소 크기는 브리징을 방지할 필요성에 의해 제한된다.
도 3을 참조하면, 브리징을 방지하는데 필요한 측벽 스페이서(23, 25)의 최소 크기는 적절한 비례 축소를 위해 필요한 엷게 도핑된 영역(15b, 17b)의 원하는 감소 길이보다 매우 클 수 있다. 이것은 엷게 도핑된 n- 영역(15b, 17b)보다 매우 크고 최적 성능보다 낮은 성능을 갖는 트랜지스터(11)를 생성할 수 있다.
수(Su) 등에게 허여된 미국 특허 제5,208,472호는 이 문제를 다루는 방법에 관해 기술한다. 도 4를 참조하면, 수 등은 2개의 처리 단계로 트랜지스터(11)의 산화물 측벽 스페이서(23, 25)를 형성하는 방법을 기술한다. 제1 처리 단계 중에, 산화물 스페이서의 제1 부분(23a, 25a)은 각각 엷게 도핑된 영역(15b, 17b)의 최적의 크기로 결정된 크기로 형성된다. 제2 처리 단계 중에, 산화물 스페이서의 제2 부분(23b, 25b)은 브리징을 방지하는데 필요한 적절한 크기로 결합된 산화물 스페이서(23, 25)의 최종 크기를 확장시키도록 각각 제1 부분(23a, 25a)상에 형성된다.
왕(Wang) 등에게 허여된 미국 특허 제5,508,212호는 동일한 문제를 다루는 상이한 방법을 기술한다. 도 5를 참조하면, 왕 등은 트랜지스터(11)를 덮는 티타늄 금속 필름(Ti)으로 큰 각도로 질소(N)를 주입시키는 방법을 기술한다. 주입된 질소(N)는 티타늄 니트라이드(TiN)층을 형성하여 티타늄 금속 필름(Ti)와 실리콘이 실리사이드로 어닐하도록 가열하는 단계 이전에 티타늄 금속 필름(Ti)에 도달한다. 왕 등은 큰 각도의 질소 주입에 기인하여, 질소(N)가 소스(15), 드레인(17) 및 게이트(27)상의 영역에서 보다는 산화물 스페이서(23, 25)상의 영역에서 티타늄 필름(Ti)에 더 깊이 도달하는 것으로 설명한다. 이것은 산화물 스페이서(23, 25)의 측면을 덮지만, 소스(15), 드레인(17) 및 게이트(27) 영역에 도달하지 않는 티타늄 니트라이드층(TiN)을 생성한다. 그 결과, 실리콘이 산화물 스페이서(23, 25)상의 영역의 티타늄 필름(Ti)으로 더욱 적게 확산되며, 그것에 의해 산화물 스페이서(23, 25)의 더 작은 최소 크기를 달성하는 동시에 측면 실리사이드(28)가 소스(15a) 및 드레인(17a)을 가로질러 제어 게이트(27)까지의 브리징을 방지한다. 비록 이 방법이 브리징을 방지하는데 필요한 산화물 스페이서(23, 25)의 최소 크기를 감소시킨다고 하더라도, 달성된 감소된 최소 크기는 최적의 성능을 위해 필요한 것과 반드시 동일할 수는 없다. 성능과 브리징의 방지 사이의 트레이드오프는 여전히 필요할 수도 있다.
모슬리(Moslehi)에게 허여된 미국 특허 제5,322,809호는 종래의 MOS 트랜지스터의 초소형화에 살리사이드의 사용을 방해하는 다른 문제를 기술한다. 모슬리는 일반적인 MOS 트랜지스터가 소형화될수록, 트랜지스터의 소스 및 드레인 영역은 적절한 크기 비례 축소 및 성능을 유지하도록 더욱 얕게 제조되는 것이 필요하다고 설명한다. 예를 들어, 0.8 ㎛ 미만의 채널 길이를 갖는 MOS 트랜지스터는 에스 울프(S. Wolf)의 VLSI 시대의 실리콘 처리(Silicon Processing for the VLSI Era) 2권의 154쪽에 설명되어 있는 바와 같이, 0.25 ㎛ 보다 작은 폭을 갖는 소스 및 드레인 영역을 요구한다. 울프의 저서 160쪽을 추가로 설명하면, 장벽층의 사용과 같은 특별한 주의 및 부가된 처리 단계가 소스/드레인 영역의 잉여 Si가 실리사이드에 의해 소모되는 것을 방지하도록 0.2 ㎛ 보다 작은 얕은 소스/드레인 접합부상에 실리사이드의 형성에 사용되어야 한다.
이것은 또한 얕은 소스/드레인 접합부상에 실리사이드를 형성하는 다소의 어려움을 상술한 모슬리에 의해 설명된다. 모슬리는 소스 및 드레인 영역이 얕게 이루어지기 때문에, 소스 및 드레인상의 실리사이드의 형성은 트랜지스터에 해로울 만큼 소스 및 드레인 영역에서 많은 실리콘을 소모될 수 있다는 것을 기술한다. 모슬리는 또한 제어 게이트가 그 오옴 저항을 감소시키기 위해 대량의 실리사이드 형성을 여전히 필요로 하기 때문에, 소스 및 드레인 영역의 깊이의 감소와 함께 형성된 실리사이드의 깊이를 간단하게 감소시킬 수 없음을 주장한다. 소스 및 드레인 영역상의 실리사이드로부터 별개의 처리 단계에서 제어 게이트상의 실리사이드를 형성하는 것보다는, 모슬리는 제어 게이트상의 실리사이드 형성의 속도에 영향을 주지 않고 소스 및 드레인 영역상에 실리사이드의 형성을 감속시키는 방법을 기술한다. 그것에 의해 살리사이드 처리 시에 소스, 드레인 및 제어 게이트상에 동시에 실리사이드를 형성하는 것 역시 가능하다.
이것을 달성하기 위해, 모슬리는 얇은 실리사이드 경계, 바람직하게는 얇은 니트라이드층이 측벽 스페이서의 형성 후에 소스 및 드레인 영역상에 놓이는 것을 제안한다. 실리사이드 경계는 제어 게이트상에 놓이지 않는다. 실리사이드 경계는 소스 및 드레인 영역상의 실리사이드의 형성을 감속시키기에 충분하게 얇지만, 완전히 그것을 금지시키기에 충분히 두껍지는 않다.
제어 게이트상의 실리사이드 경계의 형성을 방지하기 위해, 산화물 마스크가 측벽 스페이서의 형성 이전, 따라서 소스 및 드레인 영역상의 실리사이드 경계의 배치 이전에 제어 게이트상에 위치된다. 실리사이드 경계가 소스 및 드레인 영역상에 형성된 후에, 게이트를 덮는 산화물 마스크는 제거되고, 이어서 전체 장치가 내화성 금속으로 덮힌다. 모슬리는 실리사이드 경계와 동일한 물질의 측벽 스페이서를 형성하는 것을 권장한다.
초소형 살리사이드 MOS 트랜지스터의 구성에 관한 전술한 문제들은 통상적으로 살리사이드 부동 게이트 메모리 셀의 구성에 나쁜 영향을 주지는 않지만, 이것이 초소형화에 최적은 아니다.
도 6을 참조하면, 부동 게이트 메모리 셀(31)은 일반적으로 사이에 공중합(interpoly) 산화물(30)을 갖는 부동 게이트(35)의 최상부에 스택되는 제어 게이트(37)와 부동 게이트(35) 아래에 추가의 게이트 산화물(31)을 갖는다. 제어 게이트(37) 및 공중합 산화물(30)은 일반적으로 도 1 내지 도 5의 일반적인 MOS 트랜지스터(11)의 산화물층(20) 및 제어 게이트(27)와 유사한 두께를 갖는다. 그 결과, 부동 게이트 메모리 셀(31)의 이중 게이트 구조는 전술한 종래의 MOS 트랜지스터(11)의 게이트 구조(27)보다 매우 크다. 이것은 종래의 단일 게이트 MOS 트랜지스터의 측벽 스페이서(23, 25)보다 크고 넓은 산화물 측벽 스페이서(39, 38)를 갖는 부동 게이트 메모리 셀(31)을 생성한다. 따라서, 임의의 측면 실리사이드 성장(33)은 접촉부를 생성하고 소스(32)상의 실리사이드(36b) 또는 드레인(34)상의 실리사이드(36b)와 제어 게이트(37)상의 실리사이드(36a) 사이에 브리징을 야기하기에 충분히 멀리 확장하지는 않는다.
더욱이, 부동 게이트 메모리 셀(31)이 다양한 동작 상태 중에 메인 전원(Vcc)의 2½내지 4배의 전압에 견디는 것이 필요하기 때문에, 이들 셀은 얕은 소스 및 드레인 접합을 사용할 수 없으며 많아야 일반적으로 3 V 내지 5 V의 Vcc에 견디도록 설계된 종래의 MOS 트랜지스터의 범위로 소형화될 수 없다. 그 결과, 부동 게이트 메모리 셀(31)은 엷게 도핑된 드레인 구조를 필요로 하지 않는다. 따라서, 부동 게이트 메모리 셀(31)은 수 등 및 왕 등에 의해 논의된 바와 같은 엷게 도핑된 영역의 크기 조정을 위한 소형 측벽 스페이서와 브리징을 방지하기 위한 대형 측벽 스페이서의 모순되는 요구를 하지 않는다. 또한, 그러한 전극들에서 2½내지 4배의 Vcc에 견디도록 하는 요구는 또한 소스(32) 및 드레인(34) 영역이 종래의 MOS 트랜지스터에서 보다 더욱 깊어지게 한다. 따라서, 부동 게이트 메모리 셀(31)은 얕은 소스 및 드레인 영역을 갖지 않으며, 모슬리에 의해 논의된 바와 같이, 얕은 소스 및 드레인 영역을 갖는 종래의 초소형화된 트랜지스터에서 살리사이드의 사용을 곤란하게 만드는 문제에 의존하지 않는다.
반면에, 부동 게이트 메모리 셀과 초소형 트랜지스터가 동일한 장치상에 구성되게 하고 부동 게이트 메모리 어레이가 초소형 트랜지스터와 별개의 처리 단계에서 구성되지 않도록 공통 처리 단계를 사용하는 경우, 측벽 스페이서 크기는 일반적으로 양자의 절충, 또는 부동 게이트 셀에 대해서만 또는 초소형화된 트랜지스터에 대해서만 최적으로 되어야 한다. 초소형화된 트랜지스터 및 부동 게이트 메모리 셀이 공통 처리 단계를 사용하여 확실히 구성되고 스페이서 크기가 초소형 트랜지스터에 대해 확실히 최적화된 경우, 부동 게이트 셀상의 스페이서는 도 6에 도시되어 있는 것보다 작게 되지만, 초소형 트랜지스터상의 스페이서보다는 통상적으로 크게 된다. 또한, 부동 게이트 메모리 셀은 소스 및 드레인 영역이 2½ 내지 4배의 Vcc의 전압 스트레스에 견디는 것이 여전히 필요하기 때문에, 얕은 소스 및 드레인 영역에 실리사이드의 사용을 곤란하게 만드는 문제에 의존하지 않는다.
살리사이드 처리 시에 실리사이드의 사용을 수반하는 다른 중요성은 IC의 다른 영역이 아니라 일부 영역상에 실리사이드를 갖는 것이 종종 필요하다는 것이다. 전술한 바와 같이, 실리사이드는 실리콘 및 폴리실리콘 전극의 시트 저항을 감소시키기 쉽지만, 일부 회로는 높은 저항을 갖는 전극을 필요로 한다. 그러한 장치는 예컨대, ESD 및 래치 업 보호 회로, 저항 및 I/O 회로를 포함한다. 다른 회로가 아니라 IC의 일부 회로상에서 실리사이드를 선택적으로 성장시키는 종래의 방법은 첫 번째로 모든 트랜지스터가 구성된 후에 그러나 임의의 살리사이드 처리를 개시하기 전에 전체 IC상에 산화물층을 증착시키는 것이다. 실리사이드를 수용하지 않는 상기 회로를 덮는 포토레지스트 패턴은 IC상에 위치되고, 산화물층은 포토레지스트 패턴에 의해 덮이지 않은 모든 노출 영역에서 에칭된다. 포토레지스트 패턴은 그 후 제거되어 실리사이드를 수용하지 않는 상기 회로들상에만 산화물 경계를 남긴다. 그러나, 산화물층의 제거는 산화물 스페이서의 완전성에 영향을 줄 수 있고, 메로리 셀의 기대되는 수명의 감소를 유도하는 것으로서 본 발명자에 의해 확인된 바 있는 부동 게이트 메모리 셀으로 구조적인 변형을 유도할 수 있다.
본 발명의 목적은 향상된 데이터 보유성을 갖는 살리사이드 부동 게이트 메모리 셀의 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 감소된 불량률을 갖는 살리사이드 부동 게이트 메모리 셀 구조를 제공하는 것이다.
본 발명의 또 다른 목적은 더욱 초소형화하는데 적합한 부동 게이트 메모리 셀 구조를 제공하는 것이다.
본 발명의 또 다른 목적은 메모리 셀 도는 살리사이드 트랜지스터의 신뢰도를 저하시키지 않으면서 다른 영역이 아닌 메모리 IC의 일부 영역에서 살리사이드를 선택적으로 성장시키는 방법을 제공하는 것이다.
본 발명은 향상된 신뢰도를 갖는 부동 게이트 메모리 셀 및 부동 게이트 메모리 셀의 개선된 제조 방법에 관한 것으로, 더욱 상세히 말하자면, 본 발명은 전하 누설이 감소된 살리사이드 부동 게이트 메모리 셀에 관한 것이다.
도 1은 종래 기술의 살리사이드 MOS 트랜지스터를 도시한 도면이다.
도 2는 제어 게이트로부터 소스 및 드레인 영역까지 실리사이드의 브리징을 나타내는 종래 기술의 살리사이드 MOS 트랜지스터를 도시한 도면이다.
도 3은 실리사이드 브리징을 방지하기 위해 대형 산화물 스페이서를 갖는 종래 기술의 살리사이드 MOS 트랜지스터를 도시한 도면이다.
도 4는 2개의 단계로 형성된 산화물 스페이서를 갖는 살리사이드 MOS 트랜지스터를 도시한 도면이다.
도 5는 티타늄 니트라이드 경계층을 갖는 종래 기술의 살리사이드 MOS 트랜지스터를 도시한 도면이다.
도 6은 종래 기술의 살리사이드 부동 메모리 장치를 도시한 도면이다.
도 7 내지 도 19는 본 발명에 따라 부동 게이트 메모리 장치를 형성하는 처리 단계를 도시한 도면이다.
도 20A 내지 도 20C는 불균일한 게이트 구조를 갖는 본 발명에 따른 부동 게이트 메모리 셀의 예를 도시한 도면이다.
상기 목적은 본 발명의 발명자에 의해 확인된 이전에 공지되지 않은 전하 누설 문제의 원인을 정정한 부동 게이트 메모리 셀에서 충족된다.
부동 게이트 메모리 IC의 임의의 영역이 실리사이드를 수용하고 다른 영역이 실리사이드를 수용하지 않도록 지정하는 경우, 산화물층은 먼저 IC의 모든 활성 영역상에 증착된다. 산화물층은 이어서 실리사이드가 수용되는 모든 영역에서 에칭된다. 메모리 셀이 실리사이드를 수용하도록 지정되지 않은 경우, 이 메모리 셀은 살리사이드 처리 단계 중에 산화물층에 의해 덮여진 채 유지된다. 살리사이드 처리 단계 이후에, 산화물층은 제거된다. 그러므로, 모든 장치는 살리사이드 처리 단계 이전 또는 이후에 산화물 마스크에 의해 덮여지는 것이 필요하고, 모든 장치는 산화물 마스크가 그 후 제거되는 것이 필요하다. 산화물층의 제거는 메모리 셀의 부동 게이트 둘레에 산화물 재성장 또는 재산화물 성장의 영역을 적어지게 할 수 있다. 재산화물 성장은 후속 이온 주입 및 다른 처리 단계 중에 손상으로부터 폴리실리콘을 보호하기 위해 미리 형성된다. 그러나, 재산화물 성장은 폴리실리콘을 후속 처리 단계로부터 보호하기에 충분히 두꺼운 경우에도 메모리 셀의 부동 게이트의 누설을 충전하기에 충분히 얇은 영역을 형성할 수 있다는 것이 밝혀졌다.
메모리 셀이 실리사이드를 수용하도록 설계되어 그에 따라 재산화물 성장을 덮는 종래 기술의 산화물 측벽 스페이서를 갖는 경우, 산화물층이 살리사이드 처리 단계의 준비 시에 부동 게이트 메모리 셀에서 에칭될 때, 메모리 셀의 종래 기술 산화물 측벽 스페이서가 부동 게이트를 싸는 재산화물 성장에 대해 부분적으로 에칭되는 영역을 형성할 수 있다. 그러므로, 부동 게이트를 둘러싸는 재산화물 성장은 종래 기술의 산화물 측벽 스페이서에 의해 덮여지는지의 여부에 무관하게 얇아지는 것을 알 수 있다. 부동 게이트 메모리 셀의 종래 기술 산화물 측벽 스페이서의 감소가 단일 게이트 MOS 스위치 트랜지스터에 관련하여 전술한 실리사이드 관련 불량을 통상적으로 유도하지는 않지만, 본 발명의 발명자는 이러한 재산화물 성장의 두께의 감소가 부동 게이트로부터의 전하 누설의 미리 인식되지 않은 소스를 유도할 수 있다는 것을 발견하였다.
제어 게이트 및 부동 게이트 스택은 일반적으로 게이트의 측면을 덮는 재산화물 성장을 갖는다. 재산화물 성장은 부동 게이트를 에워싸고 후속 이온 주입 및 다른 처리 단계 중에 모든 폴리실리콘 게이트에 보호 코팅을 제공한다. 그러나, 재산화물 성장이 약 100 Å의 임의의 포인트 이하로 얇아지면, 후속 처리 단계 중에 폴리실리콘 게이트를 손상으로부터 보호하기에 충분한 두께일지라도 부동 게이트의 전하 누설을 감속시키기 위한 경로를 제공할 수 있다. 종래 기술 산화물 측벽 스페이서가 메모리 셀의 소스 및 드레인 전극과 제어 게이트 사이에 브리징을 방지하기에 충분히 크게 유지될지라도, 살리사이드 처리 단계 이전 또는 이후의 산화물 마스크층의 제거에 기인하는 종래 기술 산화물 측벽 스페이서의 폭의 감소는 전술한 재산화물 성장의 얇아짐을 야기할 수 있다. 이것은 폴리 1 부동 게이트 또는 임의의 변형적으로 형성된 폴리층으로부터의 임의의 변칙 돌출부가 존재할지라도 부동 게이트 외부에 도전 경로를 생성할 수 있다. 종래 기술의 측벽 스페이서의 폭의 감소는 또한 고립 구조 문제를 야기할 수 있다. 재산화물 성장이 완전히 에칭되지 않고 그에 따라 부동 게이트를 여전히 에워싸고 있을지라도, 재산화물 성장은 부동 게이트의 외부로 전하가 통과할 수 있는 얇은 영역을 형성할 수 있다.
비휘발성 메모리 셀이 전기적으로 소거 가능한 형태로 이루어진 경우, 일반적으로 부동 게이트의 아래의 소스 및 드레인의 사이에 전하가 부동 게이트의 내부 및 외부로 이동되는 얇은 산화물 터널 영역을 갖는다. 부동 게이트의 측벽에서의 재산화물 성장의 방해는 추가의 제어 불가능한 전하 터널 영역을 효율적으로 형성한다. 결과적으로, 메모리 셀은 전하 손실을 입을 수 있다. 이것은 감소된 성능 및 더 낮은 신뢰도의 부동 게이트 메모리 셀을 생성한다.
따라서, 비휘발성 부동 게이트 메모리 셀은 실리사이드가 수용되는지의 여부에 무관한 이러한 미리 인식되지 않은 전하 누설 문제에 민감하다. 다른 트랜지스터 또는 그 자체가 종래 기술의 실리사이드 처리에 종속되는 한, 메모리 셀의 재산화물 성장은 부동 게이트 둘레에서 매우 얇아지는 것을 경험할 수 있다.
메모리 어레이는 일반적으로 압축 조건 하에서 메모리 셀에 대한 초기 속도 테스트의 결과에 기초하여 계획된 순환 및 속도 정격이 제공된다. 부동 게이트를 둘러싸는 재산화물 성장의 얇아진 영역이 메모리 셀의 초기 성능에 영향을 줄 수 없다고 가정하면, 얇아진 영역이 불연속적이 아닌 점진적인 전하 누설 경로를 제공하기 때문에, 메모리 셀의 초기 성능은 재산화물 성장내에 전하 누설 경로를 가짐에도 불구하고 높은 순환 내구력을 나타낼 수 있다. 그럼에도 불구하고, 전하 누설은 데이터의 점진적인 손실 및 부동 게이트 메모리 어레이의 조기 소멸을 유도한다. 그러므로, 메모리 셀의 초기 성능 테스트는 더 이상 신뢰할 수 있는 메모리의 미래 성능의 지시기일 수 없다.
그러므로, 본 발명은 메모리 셀이 실리사이드를 수용할지의 여부에 무관하게 부동 게이트를 둘러싸는 재산화물 성장의 완전성을 유지하는 선택적인 살리사이드 구성을 갖는 IC내의 부동 게이트 메모리 셀에 대한 구조 및 방법을 제안한다.
메모리 셀의 이중 게이트 구조 둘레에서 재산화물 성장의 얇아짐이 발생한다. 그러나, 메모리 셀 외부로의 전하 누설은 부동 게이트의 측면 벽상의 재산화물 성장의 얇아지는 영역에서만 발생한다. 이것은 이중 게이트 메모리 셀이 부동 게이트내에서만 전하를 저장하기 때문이다. 전하 누설을 유도하기 위해 메모리 셀에 전위를 인가할 필요는 없다. 부동 게이트 외부로의 전하 누설은 제어 불가능하고 자체내에 저장되어 있는 전하에 기인하는 부동 게이트내의 고유 빌트인 전위에 의해 도출된다. 그러므로, 전하 누설을 방지하기 위해, 부동 게이트의 측벽에서만 재산화물 성장의 완전성을 보호하는 것이 필요하다.
이것은 부동 게이트의 측면상에 및 그 재산화물 성장상에 산화물 보호 커버를 형성함으로써 달성된다. 산화물 보호 커버는 살리사이드 처리 단계 이전에 산화물 마스크층을 제거하는데 사용되는 부식액에 내성을 갖는다. 산화물 마스크층이 IC의 일부 영역을 살리사이드 성장으로 지정하기 위한 준비 시에 부동 게이트상에 놓이는 경우, 산화물 보호 커버는 산화물 마스크층과 재산화물 성장 사이에 장벽을 형성한다. 산화물 마스크층이 메모리 셀에서 에칭될 때, 메모리 셀이 실리사이드를 수용할 것인지의 여부에 의존하여 살리사이드 처리 이전 또는 이후에, 재산화물 성장상의 산화물 보호 커버는 부식액에 의해 영향을 받지 않으며, 따라서 그 아래의 재산화물 성장의 완전성을 유지한다. 바람직하게는, 상기 보호 커버는 모든 실리사이드가 자체를 통과하여 부동 게이트의 측벽상의 재산화물 성장에 도달하는 것을 방지하기에 충분히 두껍게 제조된 니트라이드 구조이다.
실리사이드가 메모리 셀상에 형성되는 것이 요구되는 경우, 산화물 보호 니트라이드 커버는 산화물로 제조된 종래 기술의 측벽 스페이서를 사용하는 대신에 부동 게이트 메모리 셀용의 측벽 스페이서로 구성될 수 있다. 이 경우에, 플루오르화 수소 부식액이 메모리 셀에서 산화물 마스크를 제거하는데 사용된다. 플루오르화 수소 부식액은 높은 선택성의 니트라이드이고, 니트라이드 측벽 스페이서를 크게 손상시킴없이 산화물 마스크를 제거한다. 티타늄층 또는 임의의 다른 적절한 금속 필름은 열 어닐링 단계에 이어서 메모리 셀상에 놓인다.
이 방법으로, 살리사이드의 형성 이전에 전체 IC상에서 산화물 마스크층을 더욱 성장시킨 후 메모리의 부동 게이트의 측면에서 재산화물 성장내에 얇은 터널 영역을 야기함없이 선택된 영역의 산화물 마스크층을 에칭하는 것이 가능하다. 본 발명의 방법은 니트라이드 측벽 스페이서의 폭의 감소를 또한 방지하며, 그것에 의해 LDD MOS 스위치 트랜지스터의 엷게 도핑된 영역의 완전성을 또한 보호한다.
도 7을 참조하면, 3개의 장치가 도시 생략된 웨이퍼의 일부분인 공통 기판(48)내에 구성된다. 3개의 장치는 n형 장치이지만, 이것은 단지 예시적인 목적을 위한 것이고 당업자라면 후속하는 방법 및 구조가 p형 및 CMOS 구조에도 쉽게 적용될 수 있다는 것을 이해할 것이다. 하나의 장치는 살리사이드 부동 게이트 메모리 셀이고, 다른 2개의 장치는 둘중 하나가 살리사이드 n형 MOS 스위치 트랜지스터이고 다른 하나는 살리사이드를 수용하지 않는 n형 증가 모드 MOS 스위치 트랜지스터이다. 후속하는 방법이 3개의 장치의 구성에서 설명되지만, 다수의 장치들이 공통 웨이퍼내의 동일 처리 단계에 따라 구성될 수도 있다는 것을 이해할 것이다.
아래의 최상의 모드 설명에서, n형 MOS 스위치 트랜지스터 모두는 LDD 구조를 갖지만, 임의의 MOS 스위치 트랜지스터가 LDD 구조를 갖지 않기를 원하는 경우, 임의의 처리 단계들이 생략될 수 있고 추가의 마스킹 단계가 필요할 수도 있다. 그러나, 이들 기본 처리 변화는 본 발명의 범위내에서 그리고 당업자의 능력내에서 고려된다. 아래의 최상 모드 설명에서, 일반적으로 큰 메모리 셀의 어레이의 일부인 부동 게이트 메모리 셀은 2개의 n형 증가 모드 MOS 스위치 트랜지스터와 동시에 구성된다. 그러나, 원한다면, IC의 메모리 셀 어레이 영역을 IC의 모든 주변 영역에서 고립시키도록 적절한 마스킹 단계를 취함으로써 분리하여 메모리 셀 어레이를 구성하는 것이 가능하다. 메모리 IC의 주변 회로는 메모리 어레이의 완성 후에 구성되거나 메모리 어레이의 완성 전에 구성된다.
참조 부호 40 및 50은 2개의 n형 MOS 트랜지스터를 나타낸다. 트랜지스터(40)는 살리사이드 트랜지스터이고, 트랜지스터(50)는 어떠한 실리사이드도 수용하지 않는다. 참조 부호 60은 바람직한 실시예에서 실리사이드를 수용하는 부동 게이트 메모리 셀을 나타낸다.
바람직한 모드에서, 부동 게이트 메모리 셀(60)의 구성은 트랜지스터(40, 50)의 구성을 개시하기 전에 개시된다. 기판(48)이 적절하게 세척되고 활성 영역이 한정되어 고립된 후, 마스크(70)는 트랜지스터(40, 50)가 구성되는 영역상에 놓인다. 도시 생략된 보호 버퍼 산화물층은 마스크(70)를 위치시키기 전에 기판(48)상에서 선택적으로 성장될 수 있다. 산화물층(72)은 비휘발성 게이트 메모리 셀(60)이 구성되는 영역에서 기판(48)의 표면상에서 성장된다. 비휘발성 메모리 셀(60)이 EPROM 셀인 경우, 산화물층(72)은 120 Å 내지 250 Å의 바람직한 두께를 갖지만, 비휘발성 메모리 셀(60)이 EEPROM 셀인 경우, 산화물층(72)은 50 Å 내지 100 Å의 바람직한 두께를 갖는다. 제1 폴리실리콘층(74)은 산화물층(72)상에 놓인다. 제1 폴리실리콘층(74)은 메모리 셀(60)의 부동 게이트를 형성하기 위해 패터닝되고, 산화물층(72)은 부동 게이트아래의 메모리 셀의 게이트 산화물로 패터닝된다.
도 8을 참조하면, 마스크(70)는 제거되고, 두꺼운 산화물층(76)은 제1 폴리실리콘층(74)을 포함하는 장치(40 내지 60)가 구성되는 영역의 최상부에서 성장된다. 두꺼운 산화물층(76)은 전하 터널링을 방지하기에 충분한 두께로 제조되고, 바람직하게는 120 Å 내지 250 Å의 두께를 갖는다. 그 후, 제2 폴리실리콘층(78)이 두꺼운 산화물층(76)상에 증착된다. 제2 마스크 및 폴리실리콘 게이트 패턴(도시 생략)은 도 9에 도시되어 있는 구조를 생성하는 부식 단계 중에 장치(40 내지 60)의 게이트를 형성한다.
도 9를 참조하면, 부식 단계는 두꺼운 게이트 산화물(49, 59) 뿐만 아니라 각각 트랜지스터(40, 50)의 제어 게이트(43, 53)를 형성하기 위해 두꺼운 산화물층(76) 및 제2 폴리실리콘층(78)을 형성한다. 제어 게이트(43)는 바람직하게는 0.2 ㎛ 내지 1.5 ㎛의 채널 길이를 갖는다. 게이트(53)는 유사하게 바람직하게는 0.2 ㎛ 내지 1.5 ㎛의 채널 길이를 갖는다. 동일한 부식 단계는 또한 공중합 산화물(68), 제어 게이트(63), 게이트 산화물(61) 및 메모리 셀(60)의 부동 게이트(69)를 형성한다. 메모리 셀(60)은 바람직하게는 0.25 ㎛ 내지 1.0 ㎛의 채널 길이를 가지며, 제어 게이트(63)는 부동 게이트(69)로의 주요 용량성 접속을 형성한다.
장치(40 내지 60)의 게이트 구조의 형성 후에, 재산화 단계는 도 10에 도시되어 있는 바와 같이 장치(40, 50, 60)의 게이트상에 및 기판(48)의 표면상에 산화물 재성장 또는 재산화물층(73)을 형성한다. 종래, 재산화물층(73)은 실리콘 기판(48)과 폴리실리콘층(43, 53, 63, 69)을 후속 처리 단계 중의 손상으로부터 보호하기 위해 성장되었다. 그러나, 본 발명자들은 부동 게이트(69)의 측벽에서의 재산화물(73)의 두께가 임의의 포인트까지 하강하는 경우, 재산화물(73)이 후술되는 바와 같이 후속 처리 단계 중의 손상으로부터 부동 게이트(69)의 표면을 더욱 보호하기에 충분한 두께를 유지할지라도 부동 게이트(69)의 완전성에 영향을 줄 수 있다. 그 후, 마스크층(71)이 메모리 셀(60)상에 놓인다. 이 포인트에서, 엷게 도핑된 n- 영역(45b/47b, 55b/57b)가 각각 제어 게이트(43, 53)의 양측면에 자기 정렬된다. 마스크(71)는 엷게 도핑된 n- 영역의 형성 중에 메모리 셀(60)을 보호한다.
제1 비소 이온 주입 "A"는 트랜지스터(40)내에 엷게 도핑된 n- 영역(45b, 47b) 및 트랜지스터(50)내에 엷게 도핑된 영역(55b, 57b)을 형성한다. 엷게 도핑된 영역(45b/47b, 55b/57b)은 1015㎝-2내지 1019㎝-2의 바람직한 이온 농도 및 0.15 ㎛ 내지 0.3 ㎛의 바람직한 깊이를 갖는다. 그 후, 마스크(71)가 부동 게이트 메모리 셀(60)에서 제거된다.
도 11을 참조하면, 새로운 마스킹층(75)이 트랜지스터(40, 50)상에 위치되고, 제2 비소 이온 주입 "B"는 1020㎝-2내지 1021㎝-2의 바람직한 이온 농도 및 0.3 ㎛ 내지 0.6 ㎛의 바람직한 깊이로 부동 게이트 메모리 셀(60)내에 두껍게 도핑된 n+ 소스(65) 및 드레인(67) 영역을 형성한다.
마스킹층(75)은 그 후 제거되어 도 12의 구조를 생성한다. 도 12는 각각 부분적으로 구성된 소스 영역(45b, 55b)과 각각 부분적으로 구성된 드레인 영역(47b, 57b)을 갖는 트랜지스터(40, 50)를 도시한다. 재산화물층(73)은 장치(40 내지 60)을 더욱 덮는다. 살리사이드 처리 단계의 준비 시에 측벽 스페이서의 구성은 이제 개시된다.
도 13을 참조하면, 니트라이드층(77)이 LPCVD 반응체 또는 CVD 반응 및 부식 단계에 의해 MOS 트랜지스터(40, 50)상에 및 부동 게이트 메모리 셀(60)상에 놓인다. 부동 게이트 메모리(60)용의 측벽 스페이서의 구성에 니트라이드를 사용하는 것은 후술하는 바와 같이 본 발명의 발명자들에 의해 확인된 이전에 인식되지 못한 문제에 기인하는 부동 게이트(69)의 전하 누설을 방지한다. 니트라이드층(77)은 장치(40 내지 60)의 재산화물층(73)상에 보호 커버 또는 코팅을 형성하는데 사용된다. 메모리 셀(60)이 실리사이드를 수용하지 않도록 지정된 경우, 니트라이드층(77)은 재산화물층(73)상에 산화물 보호 커버를 형성하는데 사용된다. 형성된 니트라이드 커버는 후술하는 더 뒤의 산화물 마스킹층의 제거에 기인하여 얇아지는 것으로부터 재산화물층(73)을 보호한다. 그러므로, 니트라이드 산화물 보호 커버는 메모리 셀이 후속하는 살리사이드 처리 단계에 종속되는지의 여부에 무관하게 부동 게이트(69)의 측면에서 재산화물층(73)상에 형성된다.
도 14를 참조하면, 니트라이드층(77)은 트랜지스터(40)용의 측벽 스페이서(44/46), 트랜지스터(50)용의 측벽 스페이서(54/56) 및 메모리 셀(60)용의 측벽 스페이서(64/65)를 형성하도록 기판까지 에칭된다. 측벽 스페이서는 부동 게이트(69)의 측면에서 재산화물층(73)상의 산화물 보호 커버로서 작용한다. 니트라이드 측벽 스페이서의 형성은 제어 게이트(43, 53, 63)의 최상부에서 재산화물의 제거를 야기하지만, 이것은 더 뒤의 패시베이션층이 제어 게이트의 최상부에 보호를 제공하기 때문에 제어 게이트에 구조적인 손상을 야기하지 않는다. 제어 게이트(43, 53, 63)의 최상부로부터 재산화물층(73)을 제거하는 것은 또한 제어 게이트가 전하를 저장하지 않고 따라서 부동 게이트(69)에 영향을 주는 전하 누설 문제에 종속되지 않기 때문에 장치(40 내지 60)의 신뢰도에 영향을 주지 않는다.
도 14를 참조하면, 레지스트 마스크(78)가 모든 장치(40 내지 60)에 적용되는 제3의 두껍게 도핑된 n+ 비소 이온 주입 "C"에 후속하여 메모리 셀(60)상에 위치된다. 트랜지스터(40)에서, 측벽 스페이서(44, 46)는 각각 엷게 도핑된 n- 영역(45b, 47b)의 길이를 한정한다. 이온 주입 "C"는 트랜지스터(40)의 엷게 도핑된 드레인(LDD) 구성을 완성하도록 두껍게 도핑된 n+ 소스 영역(45a) 및 두껍게 도핑된 n+ 드레인 영역(47a)을 형성한다. 유사하게, 트랜지스터(50)에서, 측벽 스페이서(54, 56)는 엷게 도핑된 n- 소스 영역(55b) 및 엷게 도핑된 n- 드레인 영역(57b)의 길이를 한정하면서, 자기 정렬된 두껍게 도핑된 n+ 소스 영역(55a) 및 두껍게 도핑된 n+ 드레인 영역(57a)을 형성하게 한다. 두껍게 도핑된 영역(45a, 47a, 55a, 57a)은 1020㎝-2내지 1021㎝-2의 바람직한 이온 농도 및 0.2 ㎛ 내지 0.4 ㎛의 바람직한 깊이를 갖는다.
도 15에서, 산화물층(79)이 장치(40 내지 60)상에 증착된다. 산화물층(79)은 실리사이드층이 필요한 장치에서 제거되고 실리사이드층이 필요하지 않은 장치에서 유지된다. 본 예시의 경우에, 장치(40, 60)는 살리사이드 처리되는 반면에 트랜지스터(50)는 실리사이드를 수용하지 않는다. 따라서, 제5 마스크(81)가 트랜지스터(50)상에 놓이고 장치(40, 60)상에는 놓이지 않는다. 산화물층(79)은 그 후 산화물에 손상을 가하는 높은 선택성의 니트라이드인 플루오르화 수소(HF) 부식액을 사용하여 장치(40, 60)에서 에칭 제거된다. 메모리 셀이 실리사이드를 수용하지 않기를 원하는 경우, 마스크층(81)은 메모리 셀(60)상에 또한 위치된다.
종래 기술에서 일반화된 바와 같이, 측벽 스페이서가 산화물로 제조된 경우, 산화물 측벽 스페이서에 영향을 주지 않고 산화물층(79)의 에칭을 제어하는 것은 어렵다. 도 16A, 도 16B 및 도 17A 내지 도 17C는 메모리 셀(60) 및 트랜지스터(40)의 측벽이 산화물로 구성된 경우 장치(40, 60)에서 산화물층(79)을 제거한 임의의 결과를 나타낸다. 도 16A 및 도 16B는 종래 기술의 트랜지스터(40', 50')를 도시하고, 도 17A 내지 도 17C는 본 발명자가 부동 게이트(69')의 전하 누설의 소스로서 확인한 메모리 셀(60')의 3개의 가능한 변형예를 도시한다. 간략하고 명확하게 하기 위해, 도 15의 구성 요소와 유사한 도 16A, 도 16B 및 도 17A 내지 도 17C의 모든 구성 요소는 유사한 참조 부호에 프라임 부호를 부가하여 분류되어 있다.
도 16A 및 도 16B에서, 장치(40', 50')는 각각 도 15의 장치(40, 50)을 나타낸다. 장치(50')가 살리사이드를 수용하도록 의도되지 않았기 때문에, 보호 산화물층(79')는 도 16A에서 장치(50')의 최상부에 유지되는 것으로 도시되어 있는 반면에 티타늄 금속층(83')은 장치(40', 60')를 포함하는 모든 장치상에 놓인다. 티타늄 금속층(83')은 후술하는 바와 같이 열 어닐링 단계에 후속하여 모든 노출된 실리콘 및 폴리실리콘 영역상에 자기 정렬된 실리사이드층을 형성한다. 장치(50')의 모든 실리콘 표면이 산화물 마스크(79') 아래에서 보호되기 때문에, 실리사이드는 소스(55'), 드레인(57') 또는 제어 게이트(53')를 형성하지 않는다. 그러나, 장치(40')는 실리사이드를 수용하도록 의도되며, 도 16A는 보호 산화물 마스크(79')가 티타늄 금속층(83')이 놓이기 전에 에칭되는 것을 도시한다.
도 16A를 참조하면, 산화물층(79)의 제거 후에, 티타늄 금속 필름(83')이 모든 장치상에 놓인다. 산화물 측벽 스페이서(44', 46')가 산화물층(79)의 제거 중에 크기가 감소되는 경우, 2가지 문제가 발생할 수 있다. 첫 번째 문제는 전술한 바와 같은 측면 실리사이드 브리징의 형성이다. 그러나, 산화물 측벽 스페이서(44', 46')가 게이트(43') 및 소스(45a') 및 드레인(47a') 영역 사이의 측면 실리사이드 브리징에 충분한 높이로 감소되지 않는다고 가정하면, 본 발명자들은 산화물 측벽 스페이서(44', 46')의 높이에 관련되지 않지만 산화물 측벽 스페이서(44', 46')의 폭의 감소에 기인하는 성능 저하의 부가적인 소스를 확인하였다.
산화물 측벽 스페이서(44', 46')의 폭 감소는 트랜지스터(40')의 엷게 도핑된 드레인 구조의 저하를 야기한다. 산화물 측벽 스페이서(44', 46')의 폭이 감소되는 경우, 이 산화물 측벽 스페이서들은 엷게 도핑된 n- 드레인 영역(47b')과 두껍게 도핑된 n+ 드레인 영역(47a') 또는 엷게 도핑된 n- 소스 영역(45b')과 두껍게 도핑된 n+ 소스 영역(45a')을 부착시키는 각각의 경계로부터 임의의 양 "L"만큼 이동한다.
열 어닐링 단계 후에, 티타늄 금속 필름(40')은 소스(45'), 드레인(47') 및 제어 게이트(43')의 노출된 실리콘과 반응한다. 전술한 바와 같이, 제어 게이트(43'), 소스(45') 및 드레인(47')으로부터 실리콘의 일부가 산화물 스페이서(44', 46')상에 부분적인 수직 실리사이드를 형성하게 하는 열 어닐링 처리 중에 산화물 측벽 스페이서(44', 46')로 확산한다. 실리사이드의 형성 후에, 모든 잉여 티타늄 금속은 제거되어 도 16B의 구조를 생성한다.
도 16B를 참조하면, 종래 기술의 산화물 측벽 스페이서(44', 46')는 수직 실리사이드(95')가 임의의 브리징 문제를 야기하는 것을 방지하기에 충분히 크게 되도록 도시되어 있고, 소스(45a') 및 드레인(47a') 영역상의 실리사이드(93b')는 확인된 종래 기술을 참조하여 전술한 바와 같이, 임의의 문제를 야기할 정도로 충분히 깊지 않다. 그러나, 종래 기술의 측벽 스페이서(44', 46')의 폭은 임의의 양 L만큼 감소된다. 실리사이드(93b')는 엷게 도핑된 n- 드레인(47') 및 엷게 도핑된 n- 소스(45b') 영역의 노출된 표면상에 형성된다. 이것은 엷게 도핑된 n- 영역(45b', 47b')과 그들 각각의 두껍게 도핑된 n+ 영역(45a', 47a')의 부분적인 분로를 생성한다. 결국, 엷게 도핑된 영역(45b', 47b')의 저항 및 그에 따른 유효 길이는 감소된다. 엷게 도핑된 n- 영역(45b', 47b')의 길이가 장치(40')의 트랜지스터 동작을 향상시킬 뿐만 아니라 장치의 동작 중인 소스 대 드레인(Vds) 전압을 상승시키기 때문에, 엷게 도핑된 영역(45b', 47b')의 유효 길이의 감소는 더 낮은 항복 전압, 감소된 성능 및 더 낮은 신뢰도를 갖는 트랜지스터를 생성한다.
본 발명자들은 종래 기술의 산화물 측벽 스페이서의 폭의 감소에 기인한 종래 기술의 부동 게이트 메모리 셀에서의 전하 손실의 소스를 확인한 바 있다. 도 16A의 장치(40', 50')와 같은 단일 게이트 MOS 스위치 트랜지스터는 각각 제어 게이트(43', 53')에 전하를 저장할 필요가 없기 때문에, 이 전하 손실 문제는 단일 게이트 스위치 트랜지스터에 손상을 주지 않으며, 따라서 MOS 트랜지스터 설계 분야에서 이전에 확인된 바 없다.
살리사이드 처리에서 측벽 스페이서의 형성에 산화물을 사용하는 문제점은 단일 게이트 증가 모드 스위치 트랜지스터에서 보다 부동 게이트 메모리 셀에서 기본적인 차이가 있다. 전술한 바와 같이, 부동 게이트 메모리 셀은 대형 측벽 스페이서의 사용에 기인하여 단일 게이트 증가 모드 트랜지스터보다 측벽 스페이서상에서 실리사이드 브리징에 더욱 내성이 있으며, 부동 게이트 메모리 셀은 단일 게이트 증가 모드 트랜지스터에 적용되지 않는 고전압에 견디도록 더 깊은 소스 및 드레인 영역의 사용에 기인하여 단일 게이트 스위치 트랜지스터보다 소스 및 드레인 영역상에서 실리사이드 성장의 깊이에 더욱 내성이 있다. 또한, 부동 게이트 트랜지스터는 통상적으로 엷게 도핑된 드레인 구조를 필요로 하지 않기 때문에, 소스 또는 드레인의 엷게 도핑된 n- 영역을 그들 각각의 두껍게 도핑된 n+ 영역으로 분로를 생성하지 않는다. 그러므로, 부동 게이트 메모리 셀은 통상적으로 살리사이드 처리 시에 단일 게이트 증가 모드 트랜지스터와 관련된 구조적인 저하는 발생하지 않는다.
유사하게, 본 발명자들에 의해 확인된 살리사이드 처리에 있어서의 부동 게이트 메모리 셀에 손상을 가하는 문제점은 단일 게이트 증가 모드 트랜지스터의 성능 및 구조에는 원래 존재하지 않는다. 당업계에 공지되어 있는 바와 같이, 부동 게이트 메모리 셀은 자체의 부동 게이트내에 포획된 전하의 형태로 정보를 저장한다. 본 발명자들은 조기 셀 고장 및 메모리 어레이의 성능의 완전 저하를 유도할 수 있는 메모리 셀의 부동 게이트의 전하 누설의 소스를 확인한 바 있다. 전하 누설의 소스는 부동 게이트를 둘러싸는 재산화물층의 얇아짐을 유도할 수 있는 다양한 메모리 셀 변형에 기인한다. 단일 게이트 증가 모드 트랜지스터는 적절한 동작을 위해 임의의 그러한 전하의 포획을 필요로 하지 않는다. 실제로, 단일 게이트 증가 모드 트랜지스터는 그러한 포획이 자체의 동작 특성을 변경시키고 예측 수명을 감소시키는 구조적인 결함을 자체의 게이트 산화물에 도입하기 때문에, 자체의 제어 게이트에서 전하 포획을 방지하도록 지정된다.
도 17A 내지 도 17C는 부동 게이트(69')를 둘러싸는 재산화물층(73')의 얇아짐과 종래 기술의 산화물 측벽 스페이서(64', 66')의 사용에 기인하는 전하 누설을 유도할 수 있는 3개의 가능한 메모리 셀 변형의 예를 도시한다. 부동 게이트 메모리 셀에 손상을 가하는 문제점은 실리사이드를 직접 사용하는 것에 기인하지는 않는다. 오히려, 그 문제점은 실리사이드를 형성하는 필요한 처리 단계의 결과이다. 따라서, 도 17A 내지 도 17C는 실리사이드 자체의 위치에 어떠한 기준을 생성함없이 본 발명자들에 의해 확인된 전하 누설의 소스를 나타낸다.
도 17A를 참조하면, 60a'는 보호 산화물층(79')이 칩내의 모든 셀상에 놓이고 칩의 임의의 영역들이 실리사이드를 수용하도록 지정되는 도 15에 도시되어 있는 최종 처리 단계에서의 종래 기술의 부동 게이트 메모리 셀을 도시한다. 종래 기술의 부동 게이트 메모리 셀(60b')은 티타늄 금속 필름의 배치 및 실리사이드의 형성을 위한 준비 시에 보호 산화물층(79')의 제거 후의 메모리 셀의 상태를 나타낸다.
메모리 어레이는 수십만 또는 수백만개의 메모리 셀을 포함한다. 완전하게 형성된 메모리 셀로 이루어진 메모리 어레이를 생성하는 것은 어렵다. 메모리 어레이내의 메모리 셀의 백분율은 구조적인 불규칙성을 갖는다. 도 17A는 불규칙적으로 형성된 부동 게이트(69')를 갖는 메모리 셀(60a')을 도시한다. 재산화물(73')은 노출된 실리콘 영역에서 성장된다. 재산화물(73')이 종래 기술의 산화물 측벽 스페이서(64', 66')의 형성 전에 형성되기 때문에, 재산화물(73')은 제어 게이트(63'), 부동 게이트(69') 및 종래 기술의 산화물 측벽 스페이서(64', 66') 아래의 영역을 둘러싸는 것으로 도시되어 있다.
셀(60b')은 보호 산화물층(79')의 제거 후의 종래 기술의 메모리 셀의 상태를 나타낸다. 종래 기술의 측벽 스페이서(64', 66')는 산화물과 유사하게 제조되기 때문에, 보호 산화물층(79')의 제거 중에 부분적으로 에칭된다. 종래 기술의 산화물 스페이서(64', 66')는 같은 고유 높이를 갖지만 거의 같지 않은 폭을 갖는 것으로 도시되어 있다. 특히, 산화물 스페이서(66')는 드레인(67')의 측면에서 재산화물층(73')의 부식 부분을 갖는 포인트까지 아래로 협소해진다. 화살표(80')는 재산화물층(73')의 전하 누설 영역을 나타낸다. 전하 누설 영역(80')은 재산화물층(73')이 얇은 산화물 터널 영역(61') 이하의 포인트까지 아래로 협소해진다. 실제로, 전하 누설 영역(80')의 영역에서 재산화물층(73')의 두께는 100 Å 이하로 감소된다. 그 결과, 얇은 산화물 터널링 영역(61')을 통해 부동 게이트(69')로 이동될 수 있는 전하는 전하 누설 영역(80')을 통해 누설 또는 통과할 수 있다. 본 실시예에 있어서, 메모리 셀(60')은 EEPROM이므로 100 Å 미만의 게이트 산화물(61')을 갖지만, 메모리 셀(60')이 EPROM인 경우 게이트 산화물(61')은 반드시 120 Å보다 큰 두께를 갖는다. 그러므로, 메모리 셀(60')이 EPROM인 경우, 전하 누설 영역(80')의 영역내의 재산화물층(73')은 게이트 산화물(61')보다 얇아진다.
사용자는 전하 누설 영역(80')을 통해 빠져나오는 전하를 제어할 수 없다. 전하가 부동 게이트(69')에 저장될 때, 메모리 셀(60b')은 부동 게이트(69')에 저장된 전하에 기인하여 빌트인 전위를 형성한다. 이 빌트인 전위는 메모리 셀(60b')의 전하 손실 메카니즘을 구동시킨다. 전하 누설 영역(80')을 통한 전하 손실은 즉시 눈에 띄지 않고 점진적이다. 더욱이, 메모리 셀(60b')에서 누설되는 전하는 일반적으로 접지에 결합되는 기판으로 끌려온다. 이 전하 누설은 일반적으로 자체를 임의의 검출 가능한 회로 논리 에러로 나타내지 않고, 데이터의 조기 손실을 유도한다. 그러므로, 이 메모리 셀 고장은 실리사이드의 존재에 무관하고, 전하 누설 영역(80')의 형성을 유도하는 재산화물층(73')의 극도의 얇아짐에만 기인한다. 따라서, 부동 게이트 메모리 셀(60b')은 실리사이드 관련 고장이 존재하지 않음에 기인하여 초기 테스트 중에 잘 수행될 수 있지만, 전하 누설 영역(80')은 정상적인 사용 중에 부동 게이트(69')가 전하를 느리게 누설하게 하여 데이터의 조기 손실 및 더 낮은 내구성의 메모리 셀을 생성한다. 메모리 셀의 내구도는 초기 테스트 결과에 기초하고 이 전하 누설 문제는 초기 성능 테스트 중에 나타나지 않기 때문에, 메모리 셀의 초기 성능은 미래의 성능을 측정하는 신뢰할 수 있는 방법은 아니다.
도 17B는 전하 누설 영역의 형성을 야기할 수 있는 제2 구조적인 편향을 나타낸다. 도 17B를 참조하면, 메모리 셀(60a')은 부동 게이트(69')보다 작은 길이를 갖는 제어 게이트(63')를 나타낸다. 또, 재산화물층(73')은 제어 게이트(63') 및 부동 게이트(69') 뿐만 아니라 종래 기술의 산화물 스페이서(64', 66') 아래의 영역 모두를 둘러싼다. 보호 산화물층(79')의 제거 중에, 산화물 측벽 스페이서(64', 66')의 부분은 또한 에칭되어 60b'의 구조를 생성한다. 더 작은 거리의 제어 게이트(63')에 기인하여, 종래 기술의 산화물 스페이서(64', 66')는 메모리 셀(60b')에 의해 나타내는 계단 구조와 직립한다. 일부 셀의 종래 기술 산화물 측벽 스페이서는 예컨대, 메모리 셀(60b')에서 산화물 측벽 스페이서(66')가 재산화물층(73')을 저하시키는 포인트까지 아래로 부식되도록 다른 것보다 더 많이 부식될 수도 있다. 이것은 전하 누설 영역(80')을 형성하는 부동 게이트(69')에 인접한 재산화물층(73')을 얇게 형성한다. 전하는 그 후 전하 누설 영역(80')을 통해 부동 게이트(69')에서 누설될 수 있다.
도 17C를 참조하면, 전하 누설 영역의 형성을 유도할 수 있는 메모리 셀의 메모리 셀 구조적인 편향의 제3 실시예를 도시한다. 메모리 셀(60a')의 제어 게이트(63')는 부동 게이트(69')의 것과 같은 길이의 베이스를 갖는 것으로 나타나 있지만, 제어 게이트(63')는 또한 테이퍼되어 자체의 베이스에서보다 최상부에서 더 작은 길이를 갖는 것으로 나타나 있다. 그럼에도 불구하고, 재산화물층(73')은 여전히 제어 게이트(63') 및 부동 게이트(69') 뿐만 아니라 종래 기술의 산화물 스페이서(64', 66') 아래의 영역을 둘러싼다. 그러나, 제어 게이트(63')의 테이퍼에 기인하여, 메모리 셀(60b')에 나타나는 바와 같이 더욱 많은 측벽 스페이서(64', 66')가 보호 산화물층(79')의 제거 중에 에칭된다. 메모리 셀(60b')에서, 산화물 측벽 스페이서(64')는 제어 게이트(63')에서 완전히 에칭되고, 부동 게이트(69')의 코너의 재산화물층(73')에서 부식되어 전하 누설 영역(80')을 형성한다.
부동 게이트 셀에 측벽 스페이서의 형성 시에 니트라이드의 사용은 보호 산화물층(79)을 더욱 잘 제어할 수 있게 하고, 그에 따라 부동 게이트를 둘러싸는 재산화물층을 더욱 잘 제어할 수 있게 한다. 니트라이드의 선택성이 높은 부식액인 플루오르화 수소(HF)를 사용함으로써, 작은 크기에서 메모리 셀 구조 형성의 낮은 제어에도 불구하고 높은 신뢰도를 유지하면서 매우 감소된 크기를 갖는 메모리 셀을 달성하는 것이 가능하다. 측벽 스페이서의 에칭을 방지함으로써, 부동 게이트를 둘러싸는 재산화물층의 얍아짐을 방지할 수 있고, 그것에 의해 이 인식되지 않은 전하 누설 문제를 방지한다. 본 발명에서 제안된 바와 같이 니트라이드 측벽 스페이서가 사용되는 경우, 도 16A, 도 16B 및 도 17A 내지 도 17C에서 강조된 문제점들은 방지되고, 플루오르화 수소 부식액을 사용하여 도 15의 보호 산화물층(70)의 제거에 후속하여 도 18에 도시되어 있는 처리 단계로 진행한다.
도 18을 참조하면, 노출된 실리콘, 폴리실리콘과 반응하여 실리사이드를 형성하는 바람직하게는 티타늄인 금속 필름(83)이 모든 장치(40 내지 60)상에 증착된다. 트랜지스터(50)는 자체를 덮는 산화물층(79)을 갖고, 그에 따라 티타늄 필름(83)과 접촉 또는 반응하지 않으며, 실리사이드를 형성하지 않는다. 그러나, 산화물층(79)은 장치(40, 60)에서 에칭되고, 티타늄 필름(83)은 각각의 소스, 드레인 및 제어 게이트 영역과 직접 접촉한다. 트랜지스터(40)의 측벽 스페이서(44, 46)와 부동 게이트 메모리 셀(60)의 측벽 스페이서(64, 66)는 자체의 구성에 니트라이드의 사용 및 산화물층(79)의 제거에 사용되는 니트라이드 선택 부식액에 기인하여 최소의 크기 감소를 나타낸다. 따라서, 트랜지스터(40)의 엷게 도핑된 n- 영역(45b, 47b)은 유사하게 크기 감소를 나타내지 않는다. 유사하게, 부동 게이트(69)의 측면에서 산화물층(73)은 얇아지지 않고 임의의 전하 누설 영역을 형성하지 않는다. 바람직하게는 600℃ 내지 800℃의 열 어닐링 단계가 바람직한 질소 분위기에서 10 초 내지 60 초의 주기동안 적용된다. 이것은 장치(40, 60)의 노출된 실리콘 및 폴리실리콘과 티타늄 필름(83)을 반응시키기 위한 것이지만, 산화물층(79)은 티타늄 필름(83)이 트랜지스터(50)와 반응하는 것을 방지한다. 어닐링 후에, 임의의 비반응 티타늄(83)은 제거된다. 산화물 마스크(79)는 그 후 장치(40 내지 60)에 플루오르화 수소 부식액을 적용함으로써 제거되고, 웨이퍼의 표면, 즉 기판(48)은 그 후 암모늄 하이드로옥사이드를 사용하여 세척되어 도 19의 구조를 생성한다.
도 19를 참조하면, 부동 게이트 메모리 셀(60)은 소스(65), 드레인(67) 및 제어 게이트(63)상에 실리사이드 성장(99)을 갖는 것으로 도시된다. 유사하게, MOS 트랜지스터(40)는 소스(45a), 드레인(47a) 및 제어 게이트(43)상에 실리사이드(97)를 갖는 것으로 도시된다.
도 19는 또한 원하는 살리사이드(99)에 추가하여 니트라이드 측벽 스페이서(64, 66)상에 메모리 셀(60)에 대한 수직 실리사이드(103)의 형성을 도시한다. 수직 실리사이드(103)는 측벽 스페이서(64, 66)상에서 도 18의 티타늄 필름(83)으로 부분적으로 확산하는 소스 영역(65), 드레인 영역(67) 및 제어 게이트(63)로부터의 실리콘에 기인한다. 수직 실리사이드(103)는 어떠한 브리징 에러를 야기할 수 없을 만큼 짧다. 더욱 중요하게는, 니트라이드 측벽 스페이서(64, 66)는 재산화물층(73)의 얇아짐을 방지하는 재산화물층(73)상의 산화물 보호 커버로 작용하며, 그것에 의해 전하 누설 영역의 생성을 방지한다. 트랜지스터(40)에서, 측벽 스페이서(44, 46)는 폭이 최소로 감소되고, 따라서 트랜지스터(40)의 엷게 도핑된 n- 소스 영역(45b) 및 엷게 도핑된 드레인 영역(47b)은 유효 길이로 감소되지 않는다. 트랜지스터(40)는 또한 자체의 니트라이드 측벽 스페이서상에 일부 측면 실리사이드(101)를 나타내지만, 측벽 스페이서(44, 46)는 브리징을 방지하기에 충분할 정도로 길다. 유사하게, 장치(50)의 니트라이드 측벽 스페이서(54)는 도 18의 산화물 마스크층(79)을 에칭하는 것에 비교적 영향을 받지 않게 유지된다.
도 19에서, 메모리 셀(60)은 실리사이드(99)를 수용하는 것으로 도시되고, 게이트(63, 69)는 잘못 형성되지 않는다. 그러나, 전술한 바와 같이, 전술한 전하 누설 영역을 형성하기 위해 실리사이드 처리 단계에 메모리 셀이 종속되게 할 필요는 없다. 도 20은 실리사이드를 수용하지 않고 따라서 모든 살리사이드 처리 단계 중에 도 15의 산화물 마스크층(79)에 의해 덮여진 채로 유지되는 기형 게이트 스택 구조를 갖는 메모리 셀의 3개의 예를 도시한다. 도 20A 내지 도 20C에 도시되어 있는 구조적인 편향은 상기 도 17A 내지 도 17C에 도시되어 있는 것과 유사하다.
도 20A를 참조하면, 메모리 셀(60)은 돌출단을 갖는 부동 게이트(69)를 갖는 것으로 도시되어 있다. 산화물 마스크층(79)이 도 18 및 도 19에 도시되어 있는 바와 같이 모든 살리사이드 처리 단계의 완료 시에 제거되면, 니트라이드층(64, 66)은 재산화물층(73)을 보호하도록 작용하고, 따라서 전하 누설 영역의 형성을 방지한다. 유사하게, 도 20B는 부동 게이트(69)보다 작은 길이를 갖는 제어 게이트(63)를 도시하고, 도 20C는 제어 게이트(63)가 최상부를 향해 테이퍼되는 것을 도시한다. 이들 구조적인 편향은 도 17A 내지 도 17C에 도시되어 있는 바와 같이 산화물 마스크층(79)이 제거될 때 재산화물층(73)내에 전하 누설 영역의 형성을 유도할 수 있었다. 그러나, 니트라이드층(64, 66)은 마스크층(79)이 플루오르화 수소와 같은 니트라이드 선택 부식액으로 제거되는 경우, 산화물 마스크층(79)의 제거 중에 재산화물층(73)의 완전성을 유지한다.
따라서, 살리사이드 처리 단계의 준비 시에 산화물 마스크의 배치 이전에 부동 게이트의 측면에서 재산화물층상에 니트라이드와 같은 산화물 보호 커버의 사용은 크게 감소할 수 있거나 부동 게이트에 인접한 제어 불가능한 전하 누설 영역의 형성을 방지할 수 있다. 이 보호는 플루오르화 수소와 같은 니트라이드 선택성이 높은 산화물 부식액을 사용하여 더욱 증가된다. 그 결과, 메모리 셀은 더 높은 신뢰도를 갖는다.

Claims (13)

  1. 전하 누설이 감소된 부동 게이트 메모리 셀을 포함하는 집적 회로 메모리에 있어서:
    제1 도전형의 기판상의 게이트 산화물 위에 있고, 부동 게이트의 측면을 한정하는 제1의 벽의 쌍에 의해 결정되는 길이를 갖는 부동 게이트와;
    상기 부동 게이트 위에 있는 공중합 산화물과;
    상기 공중합 산화물 위에 있고, 제어 게이트의 측면을 한정하는 제2의 벽의 쌍에 의해 결정되는 길이를 갖는 제어 게이트와;
    상기 제어 게이트의 상기 제2의 벽의 쌍중 제1 벽에 근접하게 위치되는 제2 도전형의 소스 영역과;
    상기 제어 게이트의 상기 제2의 벽의 쌍중 상기 제1 벽과 대향하여 위치된 제2 벽에 근접하게 근접하게 위치되는 제2 도전형의 드레인 영역과;
    상기 부동 게이트의 상기 제1의 벽의 쌍을 덮고, 산화물 재성장을 통한 전하 터널링을 방지하기에 충분한 두께를 가지며, 소정의 부식액에 민감한 특성을 추가로 갖는 산화물 재성장층과;
    상기 제1의 벽의 쌍중의 적어도 하나의 벽 위에 있고, 상기 소정의 부식액에 내성이 있는 것이 특징인 절연 코팅층을 포함하는 것을 특징으로 하는 집적 회로 메모리.
  2. 제1항에 있어서, 상기 제1 및 제2의 벽의 쌍중의 적어도 하나의 벽은 불균일한 외형을 갖는 것을 특징으로 하는 집적 회로 메모리.
  3. 제2항에 있어서, 불균일한 외형을 갖는 상기 벽은 외부 돌출, 내부 만입 및 경사진 외형중 하나를 갖는 것을 특징으로 하는 집적 회로 메모리.
  4. 제1항에 있어서, 상기 제어 게이트 및 부동 게이트는 상이한 길이를 갖는 것을 특징으로 하는 집적 회로 메모리.
  5. 제4항에 있어서, 상기 제어 게이트는 상기 부동 게이트보다 짧은 길이를 갖고, 상기 산화물 재성장층은 상기 제어 게이트의 상기 측면의 적어도 일부를 덮으며, 상기 절연 코팅층은 상기 제어 게이트 및 상기 부동 게이트의 상기 측면상의 계단 구조를 형성하는 것을 특징으로 하는 집적 회로 메모리.
  6. 제1항에 있어서, 상기 절연 코팅층은 니트라이드로 이루어지고, 상기 소정의 부식액은 플루오르화 수소인 것을 특징으로 하는 집적 회로 메모리.
  7. 제1항에 있어서, 상기 부동 게이트 메모리 셀은 EPROM 셀이고, 상기 게이트 산화물은 적어도 120 Å의 두께를 가지며, 상기 산화물 재성장층은 상기 게이트 산화물과 적어도 동일한 두께를 갖는 것을 특징으로 하는 집적 회로 메모리.
  8. 제1항에 있어서, 상기 부동 게이트 메모리 셀은 EEPROM 및 플래시 셀중 하나이고, 상기 게이트 산화물은 최대 100 Å의 두께를 가지며, 상기 산화물 재성장층은 상기 게이트 산화물보다 큰 두께를 갖는 것을 특징으로 하는 집적 회로 메모리.
  9. 제1항에 있어서, 상기 드레인 영역의 전체는 실질적으로 균일한 도핑 레벨을 갖는 것을 특징으로 하는 집적 회로 메모리.
  10. 제1항에 있어서, 상기 소스 영역, 드레인 영역 및 제어 게이트중의 적어도 하나상에 실리사이드를 추가로 가지며, 상기 절연 코팅층은 아래에 실리사이드가 형성되는 것을 완전히 방해하기에 충분한 두께를 갖는 것을 특징으로 하는 집적 회로 메모리.
  11. 제1항에 있어서, 상기 소스 및 드레인 영역은 0.3 ㎛ 보다 큰 깊이로 형성되고, 상기 부동 게이트는 0.25 ㎛ 보다 큰 길이를 갖도록 제조되는 것을 특징으로 하는 집적 회로 메모리.
  12. 제1항에 있어서, 상기 부동 게이트 메모리 셀은 비실리사이드 부동 게이트 메모리 셀인 것을 특징으로 하는 집적 회로 메모리.
  13. 제1항에 있어서,
    상기 기판의 영역상의 제2 게이트 산화물의 최상부의 제2 제어 게이트와;
    상기 제2 제어 게이트에 근접한 제2 소스 영역 및 상기 제2 제어 게이트에 근접한 제2 드레인 영역을 구비하고, 상기 제2 소스 및 드레인 영역은 상기 제2 도전형이며, 상기 소스 및 드레인 영역중 적어도 하나는 LDD 구조를 가지고;
    상기 LDD 구조의 엷게 도핑된 영역의 길이를 한정하고 상기 절연 코팅층과 동일한 물질로 구성되는 측벽 스페이서를 구비하는 MOS 트랜지스터를 추가로 포함하는 것을 특징으로 하는 집적 회로 메모리.
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