CN1227001A - 具有防止电荷泄漏的浮栅存储单元 - Google Patents

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Abstract

一种减少了电荷泄漏的浮栅存储单元(60)的制造工艺。在浮栅(69)的侧面上形成再生长氧化物(73),然后被氧化物保护涂层(64、66)所覆盖。该结构适用于自对准硅化物和非自对准硅化物存储单元,在具有异常侧壁形状的栅极堆叠的浮栅存储单元中尤其有用。

Description

具有防止电荷泄漏的浮栅存储单元
技术领域
本发明涉及提高了可靠性的浮栅存储单元以及用于改进浮栅存储单元的制造的方法。尤其是，本发明涉及减少电荷泄漏的自对准硅化物浮栅存储单元。
背景技术
随着MOS晶体管不断向小型化发展，必须减小硅和多晶硅电极尤其是位于硅/多晶硅区域和金属导线通路之间的结处的薄层电阻。这样做的一个方法是把金属与硅或多晶硅的表面层熔合。金属与硅或金属与多晶硅的熔合物叫做硅化物。尤其感兴趣的是在晶体管的栅区、漏区和源区上同时形成自对准硅化物(叫做自对准硅化物)的工艺。在IC的某些部分形成而在其它部分不形成自对准硅化物是可能的。然而，不管IC的某些部分是否需要硅化物，自对准硅化物的结构都需要对IC的所有部分进行附加的氧化物蚀刻步骤。如下所解释的，即使在浮栅存储单元没有硅化物时，这些附加的氧化物蚀刻步骤也会降低浮栅存储单元的可靠性。在讨论各种自对准硅化物工艺如何降低浮栅存储单元的可靠性之前，首先说明应用于单个栅极MOS晶体管的基本自对准硅化物工艺并说明与在常规MOS晶体管上的自对准硅化物结构有关的某些事项是有帮助的。
可参考图1所示的常规硅化物MOS晶体管来描述基本的自对准硅化物工艺。因为在亚微米技术中这种漏极构造通常是必需的，因此晶体管11具有轻掺杂漏极(LDD)结构。虽然示出的晶体管是n沟型，但本领域内的技术人员应该理解这种硅化物结构也适用于p沟晶体管。
在p型硅衬底13上的栅氧化层20的顶部上形成控制栅极27。轻掺杂n-源区15b和轻掺杂n-漏区17b在控制栅极27的两侧自对准。然后，在控制栅极27的两侧上形成氧化物侧壁衬垫(spacer)23和25。
氧化物侧壁衬垫23和25起到两个功能。首先，它们用于使在离开控制栅极27预定距离处形成的重掺杂n+源区15a和重掺杂漏区17a自对准。此预定距离由轻掺杂的n-区15b和17b的所需长度来限定。选择轻掺杂的n-区15b和17b的长度，从而使得在提高器件11的操作电压时，减轻短沟道效应并增强器件11的晶体管行为，其次，氧化物侧壁衬垫23和25用于限定自对准硅化物29在重掺杂的n+区15a和17a以及在控制栅极27上的形成。氧化物侧壁衬垫23和25还防止重掺杂n+区15a和17a上的硅化物29b与控制栅极27接触或与控制栅极27上的硅化物29a接触。
一旦形成源区15和漏区17，就在晶体管11的整个表面上淀积用于形成硅化物的金属薄膜。金属可以是诸如钛或VIII族金属等耐火金属。在淀积了选中的金属薄膜后，对晶体管11所在的晶片进行加热。金属薄膜通过退火对热起反应而与暴露的硅和多晶硅形成硅化物，但金属薄膜不与暴露的氧化物起反应。因此，在硅区15a和17a上形成一层硅化物29b，在多晶硅控制栅极27上形成另一层硅化物29a。但是，在氧化物侧壁衬垫23和25上或在被氧化物侧壁衬垫23和25所保护的轻掺杂n-源区15b和漏区17b上不形成硅化物。然后，使用不会腐蚀硅化物29、硅衬底13或氧化物侧壁衬垫23和25的蚀刻剂来选择性地除去未起反应的金属。
已注意到使用钛金属来形成硅化钛TiSi2比使用其它耐火金属要好，这是因为TiSi2表现出低的电阻率且能通过热反应在单晶硅和多晶硅上都能可靠地形成硅化物。但是，硅化钛也有一些缺点。
在形成硅化物29时使用钛金属的一个不利结果是，钛金属可抑制侧壁衬垫23和25将控制栅极27上的硅化物29a与源区15a和漏区17a上的硅化物29b适当地隔离。已发现，在某些情况下，来自MOS晶体管的源极15、漏极17和控制栅极27的硅将扩散到覆盖侧壁衬垫23和25的钛金属薄膜中。参考图2，在晶片被加热时，扩散到覆盖侧壁衬垫23和25的钛金属薄膜中的硅将在侧壁衬垫23和25上形成横向的硅化物层28。此横向的硅化物28可能生长，使控制栅极27与源区15a或漏区17a电气短路。这个问题叫做桥接。
已发现，如果在氮N气氛中对钛金属薄膜进行退火，则钛金属薄膜将吸收大量的氮。这样延迟了硅扩散到钛金属薄膜中，从而减轻了退火工艺步骤期间的桥接问题。只要侧壁衬垫23和25具有足够的尺寸，则使用氮气氛都足以延迟硅的扩散而防止横向硅化物28跨越侧壁衬垫23和25而形成桥接。
这样给诸如晶体管11等常规的MOS开关晶体管的小型化提出了一个问题。随着晶体管尺寸的进一步减小，为了尺度合适和性能最佳，必须分别减小源极和漏极的轻掺杂n-区15b和17b的长度。然而，侧壁衬垫23和25的尺寸分别限定了轻掺杂n-区15b和17b的长度，而侧壁衬垫23和25的最小尺寸由防止桥接所限止。
参考图3，防止桥接所需的侧壁衬垫23和25的最小尺寸可能比合适尺度所需的轻掺杂区15b和17b所需减少的长度大得多。这可导致晶体管11具有过大的轻掺杂-n区15b和17b从而降低最佳性能。
Su等人的5,208,472号美国专利揭示了解决此问题的一个方法。参考图4，Su等人揭示了在两个工艺步骤中形成晶体管11的氧化物侧壁衬垫23和25。在第一工艺步骤中，使氧化物衬垫的第一部分23a和25a形成分别由轻掺杂区15b和17b的最佳尺寸所确定的尺寸。在第二工艺步骤中，分别在第一部分23a和25a上形成氧化物衬垫的第二部分23b和25b，以使组合的氧化物衬垫23和25的最终尺寸扩展到防止桥接所需的适当尺寸。
Wang等人的5,508,212号美国专利揭示了解决同一问题的另一个途径。参考图5，Wang等人揭示了以大的角度把氮(N)注入覆盖晶体管11的钛金属薄膜Ti中。注入的氮(N)在加热步骤前形成延伸到钛金属薄膜Ti的一层氮化钛TiN，以使钛金属薄膜Ti和硅退火成为硅化物。Wang等人解释说，由于大角度的氮注入，所以与源极15、漏极17和栅极27上的区域相比，氮(N)更深地进入到氧化物衬垫23和25上的区域处的钛薄膜Ti中。这导致氮化钛层TiN覆盖氧化物衬垫23和25的侧面，而不到达源极15、漏极17和栅极27这些区域。结果，在氧化物衬垫23、25上的区域中只有极少的硅扩散到钛薄膜Ti中，从而防止横向硅化物28将源极15a和漏极17a与控制栅极27桥接，同时使氧化物衬垫23、25实现更小的最小尺寸。虽然此途径减小了防止桥接所需的氧化物衬垫23和25的最小尺寸，但所实现的减小了的最小尺寸并不一定等于最佳性能所需的最小尺寸。仍旧需要在性能和防止桥接之间进行妥协。
Moslehi的5,322,809号美国专利中揭示了在常规的MOS晶体管的微小型化中使用自对准硅化物所遭受的另一个问题。Moslehi解释说，随着典型MOS晶体管的小型化，需要使晶体管的源区和漏区更浅以保持适当的尺寸和性能。例如，如S.Wolf在Silicon Processing for the VLSI Era，vol.2，page 154中所述，沟道长度小于0.8μm的MOS晶体管要求源区和漏区深度小于0.25μm。如Wolf在160页上的进一步所述，在小于0.2μm的浅源/漏结上形成硅化物时应特别当心并使用势垒层等附加的工艺步骤，以防止硅化物消耗源/漏区中过量的硅。
Moslehi在解释了在浅的源/漏结上形成硅化物的一些困难时也对此进行了说明。Moslahi解释说，由于源区和漏区是浅的，所以在源极和漏极上形成硅化物可能要消耗源区和漏区中的许多硅从而对晶体管有害。Moslehi也断言，不能简单地随源区和漏区深度的减小而减小形成的硅化物的深度，这是因为控制栅极仍需要形成大量的硅化物来减小其欧姆电阻。Moslehi揭示了减缓在源区和漏区上形成硅化物而不影响在控制栅极上形成硅化物的速率的方法，而不是在与源区和漏区上的硅化物分离的工艺步骤中在控制栅极上形成硅化物。从而，仍可用自对准硅化物工艺中在源极、漏极和控制栅极上同时形成硅化物。
为此，Moslehi提出在形成侧壁衬垫后把薄的硅化物边界(最好是薄的氮化层)置于源区和漏区上。不把此硅化物边界置于控制栅极上。此硅化物边界足够薄，从而减缓在源区和漏区上形成硅化物，但也不厚到足以完全阻止硅化物的形成。
为了防止在控制栅极上形成硅化物边界，在形成侧壁衬垫前从而也在源区和漏区上形成硅化物边界前，在控制栅极上放置氧化物掩模。在源区和漏区上形成硅化物边界后，除去覆盖栅极的氧化物掩模，然后用耐火金属来覆盖整个器件。Moslehi推荐用与硅化物边界相同的材料来形成侧壁衬垫。
以上所讨论的有关微小型化的自对准硅化物MOS晶体管的结构问题一般不影响未进行最小优化的自对准硅化物浮栅存储单元的结构。
参考图6，浮栅存储单元31通常具有堆叠在浮栅35顶部上的控制栅极37，其间有共晶(interpoly)氧化物30，在浮栅35下有附加的栅氧化物31。控制栅极37和共晶氧化物30通常具有与图1-5的典型MOS晶体管的控制栅极27和氧化层20相似的厚度。结果，浮栅存储单元31的双栅极结构比如上所述的常规MOS晶体管11的栅极结构27大得多。这导致浮栅存储单元31的氧化物侧壁衬垫39和38比常规的单个栅极的MOS晶体管的侧壁衬垫23和25更高且更宽。因此，横向硅化物的生长33不会延伸得太远，从而不会在源极32上的氧化物36b或漏极34上的硅化物36b与控制栅极37上的硅化物36a之间造成接触和引起桥接。
此外，由于浮栅存储单元31需要在工作的各种阶段中承受2到4倍于主电源Vcc的电压，所以它们不能使用浅的源和漏结，而且也不能把它们最小化到常规MOS晶体管(把这些晶体管设计成最多可承受通常为3V到5V的Vcc)的程度。结果，浮栅存储单元31不需要轻掺杂的漏极结构。因此，浮栅存储单元31没有Su等人和Wang等人所述的防止桥接的大侧壁衬垫和对轻掺杂区定尺寸的小侧壁衬垫的矛盾需求。此外，它们的电极需要承受2到4倍于Vcc的电压，也迫使源区32和漏区34需要比常规MOS晶体管更深。因此，浮栅存储单元31没有浅的源区和漏区，而且也不经受Moslehi所述的在具有浅的源区和漏区的常规微小型化晶体管中使用自对准硅化物所遭受的问题。
另一方面，如果在同一器件上构成浮栅存储单元和小型化的晶体管并使用共同的工艺步骤在将小型化晶体管分开的工艺步骤中不构成浮栅存储阵列，则侧壁衬垫的尺寸一般必须与两者妥协，或只对浮栅单元或只对小型化的晶体管进行优化。如果的确要使用共同的工艺步骤来构成小型化的晶体管和浮栅存储单元且的确要对小型化的晶体管进行衬垫尺寸的优化，则浮栅单元上的衬垫将比图6所示的衬垫小，但仍旧大于小型化的晶体管上的衬垫。此外，浮栅存储单元不会经受在浅的源区和漏区中使用硅化物所遭受的问题，这是因为它们仍需要承受2到4倍于Vcc的电压。
涉及在自对准硅化物工艺中使用硅化物的另一个担心是，在集成电路(IC)的某些区域上通常必须有硅化物，而在其它区域不能有硅化物。如上所述，硅化物将减小硅和多晶硅电极的薄层电阻，但某些电路需要具有高电阻的电极。例如，这种器件包括ESD和锁定(latch-up)保护电路、电阻器和I/O电路。在IC的某些电路上选择性地生长硅化物而在其它电路上不生长硅化物的常规方法是在构成所有的晶体管后但在开始任何自对准硅化物工艺前首先在整个IC上淀积氧化层。把覆盖在不应形成(receive)硅化物的那些电路上的光致抗蚀剂图案置于IC上，在氧化层上蚀刻掉未被光致抗蚀剂图案覆盖的所有暴露区域。然后，除去光致抗蚀剂图案，只留下不应形成硅化物的那些电路上的氧化层边界。然而，除去氧化层可影响氧化衬垫的完整性，并在浮栅存储单元中引入结构上的异常，这已被发明人证实将缩短存储单元的期望寿命。
本发明的一个目的是提供一种用于提高数据保存能力的自对准硅化物浮栅存储单元的工艺。
本发明的另一个目的是提供一种减少失败比率的自对准硅化物浮栅存储单元结构。
本发明的再一个目的是提供一种适用于进一步小型化的浮栅存储单元结构。
本发明又一个目的是提供一种用于在存储器IC的某些区域上选择性地生长自对准硅化物但在其它区域上不生长自对准硅化物且不降低存储单元或自对准硅化物晶体管的可靠性的工艺。
发明内容
在一种浮栅存储单元中已满足了上述目的，该单元改正了由本发明的发明人所证实的引起先前未知的电荷泄漏问题。
在指定浮栅存储IC的某些区域形成硅化物而其它区域不形成硅化物时，首先在IC的所有有源区上淀积一层氧化物。然后，在形成硅化物的所有区域刻蚀掉氧化物。如果指定存储单元不形成硅化物，则在自对准硅化物工艺步骤中保持该存储单元被氧化层覆盖。在自对准硅化物工艺步骤后，除去氧化层。于是，在自对准硅化物工艺步骤前后，所有的器件都需要被氧化物掩模所覆盖，且它们都需要在以后除去该氧化物掩模。除去氧化层可使包围存储单元的浮栅的氧化物再生长或再生长氧化物区变细。先前已进行再生长氧化物，以防止多晶硅在随后的离子注入和其它工艺步骤中被破坏。然而，已发现，即使再生长氧化物的厚度足以在随后的工艺步骤中保护多晶硅，再生长氧化物也可形成薄到足以使电荷漏出存储单元的浮栅的区域。
如果存储单元被指定形成硅化物继而使存储单元具有覆盖再生长氧化物的已有技术的氧化物侧壁衬垫，则已发现，在为自对准硅化物工艺步骤作准备而蚀刻掉浮栅存储单元的氧化层时，存储单元的已有技术的氧化物侧壁衬垫可生长到被局部向下蚀刻到包裹浮栅的再生长氧化物的区域。于是，包围浮栅的再生长氧化物可变薄，而不管它是否被已有技术的氧化物侧壁衬垫所覆盖。虽然减少浮栅存储单元的已有技术的氧化物侧壁衬垫一般不会导致上面讨论的相对于单个栅极MOS开关晶体管的与硅化物类型相关的失败，但本发明的发明人已发现，再生长氧化物厚度的减小可导致先前没有认识到的电荷漏出浮栅的根源。
控制栅极和浮栅堆一般具有覆盖栅极侧面的再生长氧化物。再生长氧化物密封浮栅并在随后的离子注入和其它工艺步骤中对所有的多晶硅栅极提供保护涂层。然而，已发现如果再生长氧化物减薄到大约100的某点以下时，虽然该氧化物的厚度仍足以保护多晶硅栅极在随后的工艺步骤中不被破坏，但它仍可提供使电荷缓慢漏出浮栅的路径。即使已有技术的氧化物侧壁衬垫保持足够高来防止存储单元的控制栅极与源极和漏极之间的桥接，但在自对准硅化物工艺步骤前后除去氧化物掩模层而引起的已有技术氧化物侧壁衬垫宽度的减小可引起上述再生长氧化物变薄的问题。这样，如果存在从多晶1浮栅的任何不规则突起或任何异常形成的多晶层，则可产生离开浮栅的导电路径。已有技术侧壁衬垫宽度的减小还可引起隔离拓扑的问题。虽然没有把再生长氧化物完全蚀刻掉从而它仍旧把浮栅密封起来，但再生长氧化物可形成变薄的区域，电荷可通过这些区域穿出浮栅。
如果非易失性存储单元是电可擦型，则它一般将具有位于源极和漏极之间的浮栅下面的薄的氧化物隧道区，电荷通过该区域移入和移出浮栅。对浮栅侧壁处再生长氧化物的干扰有效地形成了附加的不可控制的电荷隧道区。结果，存储单元可遭受电荷损失。这将导致浮栅存储单元性能下降和可靠性降低。
因此，非易失性浮栅存储单元易受到此先前没有认识到的电荷泄漏问题的影响，而与是否形成硅化物无关。只要其它晶体管或其本身经受已有技术的硅化物工艺，那么存储单元的再生长氧化物就可能在其浮栅周围变得非常薄。
通常根据在严格的条件下对存储阵列的存储单元进行原始速度测试的结果来给出存储阵列的计划的(projected)循环和额定速度。考虑到浮栅周围再生长氧化物的变薄区域不可能影响存储单元的原始性能，这是因为变薄区域只提供缓慢而非严重的电荷泄漏路径，所以存储单元的原始性能可表现出高的循环耐久性，而不管其再生长氧化物中是否具有电荷泄漏路径。否则，电荷泄漏将导致数据的缓慢丢失和浮栅存储阵列的过早失效。于是，存储单元的原始性能测试不再是存储器未来性能的可靠标志。
因而，本发明提出了一种用于IC中浮栅存储单元的方法和结构，具有保持浮栅周围再生长氧化物完整性而不管存储单元是否形成硅化物的选择性自对准硅化物结构。
在存储单元的双栅极结构周围发生再生长氧化物的变薄。但只在浮栅侧壁上再生长氧化物的变薄区域处发生电荷从存储单元泄漏出来。这是因为双栅极存储单元只在其浮栅中存储电荷。不必把一电势加到存储单元而引入电荷泄漏。来自浮栅的电荷泄漏是不可控制的，且由存储在浮栅中的电荷所引起的浮栅中的固有内建电势来驱动。于是，为了防止电荷泄漏，只需要保护浮栅侧壁出再生长氧化物的完整性。
这是通过在浮栅的侧面及其再生长氧化物上形成氧化物保护层来实现的。氧化物保护层具有抵抗在自对准硅化物工艺步骤前除去氧化物掩模层用的蚀刻剂的特性。在为指定IC的某些区域用于自对准硅化物生长作准备而把氧化物掩模层置于浮栅上时，氧化物保护层在氧化物掩模层和再生长氧化物之间形成一个势垒。在把氧化物掩模层从存储单元上蚀刻掉时，在自对准硅化物工艺前后(根据存储单元是否将形成硅化物)，再生长氧化物上的氧化物保护层将不会受到蚀刻剂的影响，从而保持其下再生长氧化物的完整性。保护层最好是氮化物结构，其厚度足以防止所有的硅化物穿过并到达浮栅侧壁上的再生长氧化物。
如果想要在存储单元上也形成硅化物，则可使氧化物保护氮化物层构成用于浮栅存储单元的侧壁衬垫而不是使用已有技术的由氧化物构成的侧壁衬垫。在此情况下，使用氢氟酸蚀刻剂从存储单元除去氧化物掩模。氢氟酸蚀刻剂是对氮化物有高度的选择性，并将除去氧化物掩模而不太会腐蚀氮化物侧壁衬垫。在存储单元上放置钛层或某些其它适当的金属薄膜，接着进行热退火步骤。
这样，在形成自对准硅化物然后蚀刻掉选中区域中的氧化物掩模层以前，仍旧可在整个IC上生长氧化物掩模层，而不会在位于存储器的浮栅侧面处的再生长氧化物中引起薄的隧道区。本发明的工艺还防止了氮化物侧壁衬垫宽度的减小，从而还保护了轻掺杂漏极MOS开关晶体管的轻掺杂区的完整性。
附图概述
图1是已有技术的自对准硅化物MOS晶体管。
图2是已有技术的自对准硅化物MOS晶体管，示出硅化物从控制栅极到源区和漏区的桥接。
图3是已有技术的自对准硅化物MOS晶体管，具有防止硅化物桥接的大的氧化物衬垫。
图4是已有技术的自对准硅化物MOS晶体管，具有在两个步骤中形成的氧化物衬垫。
图5是已有技术的自对准硅化物MOS晶体管，具有氮化钛边界层。
图6是已有技术的自对准硅化物浮栅存储器件。
图7-19是依据本发明形成浮栅存储器件的工艺步骤。
图20是依据本发明具有不均匀的栅极结构的浮栅存储单元的一个例子。
本发明的较佳实施方式
参考图7，在晶片(未示出)的一部分的公共衬底48上构成三个器件。这三个器件是n型器件，但这只是为了示意的目的，本领域内的技术人员应理解，以下工艺和结构可容易地延伸到p型和CMOS结构的器件上。一个器件是自对准硅化物浮栅存储单元，另外两个器件是n型增强型MOS开关晶体管，这两个器件中的一个是自对准硅化物n型MOS开关晶体管，而另一个不形成硅化物。虽然将在三个器件的结构中演示以下工艺，但应理解可在一公共晶片上按照相同的的工艺步骤来构成更多的器件。
在以下所示的最佳模式中，这两个n型MOS开关晶体管都具有轻掺杂漏(LDD)的结构，但如果想要一些不具有LDD结构的MOS开关晶体管，则可省略一些工艺步骤，而可能需要附加的掩模步骤。然而，认为这些基本工艺的变化在本发明的范围内并且也在本技术的技术人员的能力之内。在以下所示的最佳模式中，浮栅存储单元(它通常是一大的存储单元阵列的一部分)和另外两个n型增强型MOS开关晶体管同时构成。然而，如果需要，则可通过采用适当的掩模步骤把IC的存储单元阵列区域与IC所有的外围区域相隔离来分别构成存储单元阵列。然后，在存储阵列完成后构成存储器IC的外围电路，或者反之亦然。
标号40和50表示两个n型MOS晶体管。晶体管40是自对准硅化物晶体管，晶体管50不形成任何硅化物。标号60表示浮栅存储单元，在较佳实施例中它形成硅化物。
在较佳模式中，在开始构成晶体管40和50前先构成浮栅存储单元60。在对衬底48进行适当地清洁并已限定和隔离有源区后，把掩模70置于待构成晶体管40和50的区域上。可在放置掩模70前在衬底48上任意地生长保护缓冲氧化层(未示出)。衬底48的表面上待构成非易失性栅极存储单元60的区域中生长氧化层72。如果非易失性存储单元60是EPROM单元，则氧化层72的较佳厚度为120到250，而如果非易失性存储单元60是EEPROM单元，则氧化层72的较佳厚度为50到100。在氧化层72上放置第一多晶硅层74。以后将对第一多晶硅层74进行构图而形成存储单元60的浮栅，在将对氧化层72进行构图而成为位于浮栅以下的存储单元的栅氧化物。
参考图8，除去掩模70，在待构成器件40-60的区域的顶部包括在第一多晶硅层74上生长厚氧化层76。使厚氧化层76厚到足以防止电荷遂道效应，且其较佳厚度为120到250。然后在厚氧化层76上淀积第二多晶硅层78。在蚀刻步骤中，第二掩模和多晶硅栅极图案(未示出)构成器件40-60的栅极，导致图9所示的结构。
参考图9，蚀刻步骤构成了厚氧化层76和第二多晶硅层78，以分别形成厚的栅氧化物49和59以及晶体管40和50的控制栅极43和53。控制栅极43的较佳沟道长度为0.2μm到1.5μm。栅极53具有0.2μm到1.5μm的类似的较佳沟道长度。同一蚀刻剂步骤还形成了存储单元60的共晶氧化物68、控制栅极63、栅氧化物61和浮栅69。存储单元60的较佳沟道长度为0.25μm到1.0μm，控制栅极63形成与浮栅69的初级电容性连接。
如图10所示，在形成器件40-60的栅极结构后，再氧化步骤在衬底48的表面上以及器件40、50和60的栅极上形成再生长氧化物或再氧化层73。传统上，生长再氧化层73来保护硅衬底48和多晶硅层43、53、63和69的表面在随后的工艺步骤中不被破坏。但正如下面要解释的发明人已发现，如果位于浮栅69的侧壁处的再氧化物73的厚度降到某一点以下，那么即使再氧化物73的厚度保持在足以保护浮栅69的表面不在随后的工艺步骤期间被破坏，它也将影响浮栅69的完整性。然后把掩模层71置于存储单元60上。此时，轻掺杂的-n区45b/47b和55b/57b分别在控制栅极43和53的两侧自对准。掩模71在形成轻掺杂-n区期间保护存储单元60。
第一砷离子注入“A”形成形成晶体管40中的轻掺杂n-区45b和47以及晶体管50中的轻掺杂区55b和57b。轻掺杂区45b/47b和55b/57b的较佳离子浓度为1015cm-2到1019cm-2，较佳深度为0.15μm到0.3μm。然后，把掩模71从浮栅存储单元60上除去。
参考图11，把新的掩模层75置于晶体管40和50上，第二砷离子注入“B”在浮栅存储单元60中形成重掺杂的n+源区65和漏区67，其较佳离子浓度为1010cm-2到1021cm-2，较佳深度为0.3μm到0.36μm。
然后除去掩模层75，导致图12的结构。图12示出分别具有局部构成的源区45b和55b以及局部构成的漏区47b和57b的晶体管40和50。再氧化层73仍旧覆盖了器件40-60。现在在为自对准硅化物工艺步骤作准备时开始构成侧壁衬垫。
参考图13，利用LPCVD工艺或CVD工艺和蚀刻剂步骤把氮化层77置于MOS晶体管40和50以及浮栅存储单元60上。在构成用于浮栅存储器60的侧壁衬垫时使用氮化物防止了如下所述的由本发明的发明人认识到的而先前未曾认识到的电荷从浮栅69漏出的问题。使用氮化层77在器件40-60的再氧化层73上形成氧化保护层或涂层。如果指定存储单元60不形成硅化物，则仍旧使用氮化层77在再氧化层73上形成氧化保护层。形成的氮化物层将保护再氧化层73不会因如下所示的在除去以后的氧化物掩模层而变薄。于是，在位于浮栅69侧面的再氧化层73上形成氮化物的氧化物保护层，而不管存储单元是否经历随后的自对准硅化物工艺步骤。
参考图14，把氮化层77蚀刻到衬底，以形成用于晶体管40的侧壁衬垫44/46、用于晶体管50的侧壁衬垫54/56以及用于存储单元60的侧壁衬垫64/66。侧壁衬垫用作浮栅69侧面的再氧化层73上的氧化物保护层。形成氮化物侧壁衬垫导致从控制栅极43、53和63的顶部除去再氧化物，但这样不会对控制栅极产生结构上的破坏，这是因为以后的钝化层给控制栅极的顶部提供了保护。从控制栅极43、53和63的顶部除去再氧化层73也不会影响器件40-60的可靠性，这是因为控制栅极不存储电荷因而不会遭受影响浮栅69的电荷泄漏问题。
参考图14，把抗蚀剂掩模78置于存储单元60上，接着对所有的器件40-60进行第三次重掺杂的+n砷离子注入“C”。在晶体管40中，侧壁衬垫44和46分别限定了轻掺杂-n区45b和47b的长度。离子注入“C”形成了重掺杂+n源区45a和重掺杂+n漏区47a以完成晶体管40的轻掺杂漏极LDD结构。类似地，在晶体管50中，侧壁衬垫54和56限定了轻掺杂-n源区55和轻掺杂-n漏区57的的长度，同时形成了自对准的重掺杂n+源区55a和重掺杂漏区57a。重掺杂区45a、47a、55a和57a的较佳离子浓度为1020cm-2到1021cm-2，较佳深度为0.2μm到0.4μm。
在图15中，在器件40-60上淀积氧化层79。在需要硅化物层时要除去氧化层79，而在不需要硅化物层时把氧化层79保留在器件上。在所示的情况下，器件40和60将经历自对准硅化物工艺，而晶体管50不形成硅化物。因此，把第五掩模81置于晶体管50上而不置于器件40和60上。然后，使用腐蚀氧化物而对氮化物有高度选择性的氢氟酸HF蚀刻剂来蚀刻掉器件40和60上的氧化层79。如果想要使存储单元不形成硅化物，则也可把掩模层81置于存储单元60上。
如果象已有技术一样由氧化物来构成侧壁衬垫，则难于控制氧化层79的蚀刻而不影响氧化物侧壁衬垫。图16和17示出在由氧化物来构成存储单元60和晶体管40的侧壁衬垫时从器件40和60上除去氧化层79的一些结果。图16示出已有技术的晶体管40′和50′，图17示出存储单元60′的可能变形的三个例子，发明人认为这些变形是电荷漏出腐蚀69′的根源。为了简单明了，以类似的标号附加撇号来表示图16和17中类似于图15的元件。
在图16a和16b中，器件40′和50′分别代表图15的器件40和50。由于器件50′将不形成自对准硅化物，所以在图16a中示出把保护氧化层79′保留在器件50′的顶部，同时把钛金属层83′置于包括器件40′和60′的所有器件上。如上所述，在热退火步骤后，钛金属层83′将在所有暴露的硅和多晶硅区域上形成自对准的硅化物层。由于器件50′的所有硅表面都在氧化物掩模79′的保护之下，所以在其源极55′、漏极57′或控制栅极53′上不形成硅化物。然而，器件40′将形成硅化物，图16a示出在放置钛金属层83′前蚀刻掉保护氧化物掩模79′。
参考图16a，在除去氧化层79′后，把钛金属薄膜83′置于所有的器件上。如果在除去氧化层79期间减小氧化物侧壁衬垫44′和46′的尺寸，则可导致两个问题。第一个问题是如上所述的形成横向硅化物桥接。但假设氧化物侧壁衬垫44′和46′的高度减小不足以在栅极43′与源区45a′和漏区47a′之间形成横向硅化物桥接，那么发明人已证实性能降低的附加根源与氧化物侧壁衬垫44′和46′的高度无关，而是由氧化物侧壁衬垫44′和46′的宽度减小引起的。
氧化物侧壁衬垫44′和46′宽度的减小使晶体管40′的轻掺杂漏极结构的退化。如果减小氧化物侧壁衬垫44′和46′的宽度，则它们将从其各自的边界离开一段距离“L”，这些边界毗邻轻掺杂-n漏区47b′和重掺杂+n漏区47a′或轻掺杂-n源区45b′和重掺杂+n源区45a′。
在热退火步骤后，钛金属薄膜40′与源极45′、漏极47′和控制栅极43′的暴露的硅反应。如上所述，在热硅化处理期间，一些硅从控制栅极43′、源极45′和漏极47′扩散到氧化物侧壁衬垫44′和46′上，从而导致在氧化物衬垫44′和46′上形成部分竖直的硅化物。在形成硅化物后，除去所有多余的钛金属从而形成图16b所示的结构。
参考图16b，正如上面参照相同的已有技术所讨论的，表明已有技术的氧化物侧壁衬垫44′和46′足够高，从而防止竖直的硅化物95′引起任何桥接问题，也表明源区45a′和漏区47a′上的硅化物93b′的深度不足以引起任何问题。然而，已有技术侧壁衬垫44′和46′的宽度已经减小了L的数量。在轻掺杂漏区47b′和轻掺杂源区45b′的暴露表面上形成硅化物93b′。这引起轻掺杂n-区45b′和47b′与其各自的重掺杂n+区45a′和47a′局部短路(shunt)。结果，减小了轻掺杂区45b′和47b′的电阻从而也减小了有效长度。由于轻掺杂n-区45b′和47b′的长度增强了器件40′的晶体管作用并提高了器件的源-漏工作电压Vds，所以轻掺杂区45b′和47b′的有效长度的减小将导致晶体管的击穿电压降低、性能下降以及可靠性降低。
发明人还认为由于已有技术氧化物侧壁衬垫宽度的减小引起了已有技术的浮栅存储单元上电荷损失。由于诸如图16a的器件40′和50′等单个栅极的MOS开关晶体管不需要分别在器控制栅极43′和53′上存储电荷，所以此电荷损失的问题不会影响单个栅极的开关晶体管，因而先前在MOS开关晶体管的构造领域中未认识到这个问题。
在浮栅存储单元中，在以自对准硅化物工艺形成侧壁衬垫时使用氧化物的问题根本不同于单栅增强型开关晶体管。如上所述，由于浮栅存储单元使用更大的侧壁衬垫从而使它们比单栅增强型晶体管更能抵抗侧壁衬垫上的硅化物桥接，且由于浮栅存储单元使用更深的源区和漏区来抵抗高电压(这种高电压不加到单栅增强型晶体管上)从而使它们比单栅开关晶体管更能忍受源区和漏区上硅化物生长的深度。此外，由于浮栅晶体管一般不需要轻掺杂漏极结构，所以它们没有源和漏的轻掺杂n-区与其各自的重掺杂n+区短路的问题。于是，浮栅存储单元一般不会产生在自对准硅化物工艺中与单栅增强型晶体管有关的结构退化问题。
同样，对于单栅增强型晶体管的性能和结构，本来就不存在发明人所知的在自对准硅化物工艺中影响浮栅存储单元的问题。在本领域的人都知道，浮栅存储单元在其浮栅中以俘获电荷的形式来存储信息。发明人已发现电荷从存储单元的浮栅漏出的根源，它可导致单元过早失效以及存储阵列性能全面退化。电荷泄漏的根源是由于存储单元的各种变形，它们可引起浮栅周围再氧化层变薄。为了正常工作，单栅增强型晶体管不需要俘获电荷。事实上，把单栅增强型晶体管设计成避免电荷被俘获在其控制栅极中，这是因为这种俘获将改变其性能特征并在其栅极氧化物中引入结构上的缺陷从而降低其期望寿命。
图17A-17C示出可导致浮栅69′周围的再氧化层73′变薄以及因使用已有技术的氧化物侧壁衬垫64′和66′而引起电荷泄漏的存储单元变形的三个可能的例子。影响浮栅存储单元的问题并非直接由使用硅化物而产生。相反，这些问题是形成硅化物所需的工艺步骤所造成的。因此，图17A-17C示出发明人所确认的电荷泄漏的根源，而与硅化物本身的位置无关。
参考图17A，60a′表示在图15中最后所示的工艺步骤中的已有技术的浮栅存储单元，其中已把保护氧化层79′置于芯片中的所有单元上，且已确定在芯片的某些区域形成硅化物。已有技术的浮栅存储单元60b′表示在为放置钛金属薄膜和形成硅化物作准备时除去保护氧化层79′后存储单元的状态。
存储阵列包括成百上千或上百万个存储单元。很难产生只由完美的存储单元构成的存储阵列。存储阵列内将有一定百分数的存储单元具有结构上的异常。图17a示出浮栅69′形状异常的存储单元60a′。在暴露的硅区域上生长再生长氧化物73′。由于在形成已有技术的氧化物侧壁衬垫64′和66′前形成再生长氧化物73′，所以示出再氧化物73′包围控制栅极63′、浮栅69′和已有技术的氧化物侧壁衬垫64′和66′以下的区域。
单元60b′示出在除去保护氧化层79′后的已有技术存储单元的状态。由于已有技术的侧壁衬垫64′和66′也由氧化物构成，所以它们在除去保护氧化层79′期间也被局部蚀刻。示出的已有技术的氧化物衬垫64′和66′具有足够的原始高度，但其宽度有所损失。尤其是，氧化物衬垫66′窄到已侵蚀掉位于漏极67′侧面的部分再生长氧化层73′。箭头80′示出再生长氧化层73′的电荷泄漏区。电荷泄漏区80′指再生长氧化层73′薄到可与薄的氧化物隧道区61′相比或更薄的区域。实际上，电荷泄漏区80′的区域内，再生长氧化层73′的厚度被减小到低于100。结果，可能通过薄的氧化物隧道区61′移动到浮栅69′中的电荷现在可通过电荷泄漏区80′漏出或穿出。在本实施例中，存储单元60′是EEPROM，因而它具有小于100的栅氧化物61′，但如果存储单元60′是EPROM，则栅氧化物61′必须具有大于120的厚度。于是，如果存储单元60′是EPROM，则电荷泄漏区80′的区域内的再生长氧化层73′会比栅氧化物61′薄。
用户不能对通过电荷泄漏区80′逃逸的电荷加以控制。在把电荷存储在浮栅69′中时，存储单元60b′因存储浮栅69′中的电荷而产生内建电势。此内建电势驱动存储单元60b′的电荷损失机构。通过电荷泄漏区80′的电荷损失是逐步的而不是马上可以看见的。此外，从存储单元60′漏出的电荷通常将被吸引到耦合到地的衬底上。此电荷泄漏通常不会在任何可检测到的电路逻辑错误中表现出来，但将导致数据的过早丢失。于是，此存储单元的失效与是否存在硅化物无关，而只是由可导致形成电荷泄漏区80′再生长氧化层73′变得极薄而引起的。因此，浮栅存储单元60b′在最初的测试期间可能由于不存在相关的硅化物失效而表现良好，但电荷泄漏区80′将引起浮栅69′在正常使用期间缓慢地泄漏电荷并导致数据的过早丢失以及降低存储单元的耐久性。由于存储单元的耐久性以最初的测试结果为基础，且此电荷泄漏问题在最初的性能测试并未表现出来，所以存储单元的最初性能不再是估算其未来性能的可靠方式。
图17B示出可导致形成电荷泄漏区的第二种结构偏差。参考图17b，存储单元60a′示出控制栅极63′的长度小于浮栅69′的长度。此外，再生长氧化层73′包围控制栅极63′和浮栅69′以及已有技术的氧化物衬垫64′和66′以下的区域。在除去保护氧化层79′时，氧化物侧壁衬垫64′和66′的一部分也被蚀刻掉从而导致60b′的结构。由于控制栅极63′的长度较小，所以已有技术的氧化物衬垫64′和66′形成由存储单元60b′所示的层叠结构。某些单元的已有技术氧化物侧壁衬垫可能比其它衬垫被侵蚀得更多，从而例如在存储单元60b′中，氧化物侧壁衬垫66′被侵蚀到使再生长氧化层73′受侵蚀的程度。这使毗连浮栅69′的再生长氧化层73′变薄，导致形成电荷泄漏区80′。然后，电荷可通过电荷泄漏区80′漏出浮栅69′。
参考图17C，示出可导致形成电荷泄漏区的存储单元结构偏差的第三个例子。示出存储单元60a′的控制栅极63′具有可与浮栅69′的长度相比的底部长度，但还示出控制栅极63′有锥度，其顶部的长度比其底部的长度小。而再生长氧化层73′仍包围控制栅极63′和浮栅69′以及已有技术的氧化物衬垫64′和66′以下的区域。然而，由于控制栅极63′的锥度，所以如存储单元60b′所示，在除去保护氧化层79′期间蚀刻掉非常多的侧壁衬垫64′和66′。在存储单元60b′中，直到控制栅极63′的氧化物侧壁衬垫64′被完全蚀刻掉且在位于浮栅69′角上的再生长氧化层73′处的氧化物侧壁衬垫也被侵蚀，于是形成电荷泄漏区80′。
已发现，在形成浮栅单元中的侧壁衬垫中使用氮化物允许对保护氧化层79有较好的控制从而较好地控制包围浮栅的再生长氧化层。通过使用对氮化物有高度选择性的氢氟酸HF，可实现尺寸减小很多且同时保持高的可靠性的存储单元，而不管尺寸减小将降低对存储单元结构形成的控制。通过防止蚀刻侧壁衬垫，可避免包围浮栅的再生长氧化层变薄，从而防止先前未认识到的电荷泄漏的问题。如果如本发明所述使用氮化物侧壁衬垫，则避免了图16和17中的显著问题，且在使用氢氟酸蚀刻剂除去图15中的保护氧化层70后，则可进到图18所示的工艺步骤。
参考图18，在所有的器件40-60上淀积金属薄膜83(最好是钛)，以与暴露的硅和多晶硅起反应并形成硅化物。晶体管50还具有覆盖它的氧化层79，因此不会与钛薄膜83接触或起反应，而且也不会形成硅化物。然而，已从器件40和60上蚀刻掉氧化层79，且钛薄膜83与其各自的源区、漏区和控制栅极区直接接触。由于在其结构中使用氮化物并在除去氧化层79时使用对氮化物有选择性的蚀刻剂，引起所示晶体管40的侧壁衬垫44和46以及浮栅存储单元60的侧壁衬垫64和66的尺寸减到最小。因此，同样地示出晶体管40的轻掺杂-n区45b和47b的尺寸没有减小。类似地，位于浮栅69侧面的再生长氧化层73没有变薄且未产生任何电荷泄漏区。在较佳的氮气环境下，把最好为600℃到800℃的热退火步骤进行10秒到60秒。这使得钛薄膜83与器件40和60暴露的硅和多晶硅反应，但氧化层79防止了钛薄膜83与晶体管50起反应。在退火后，除去任何未反应的钛83。然后，把氢氟酸蚀刻剂加到器件40-60来除去氧化物掩模79，然后使用氢氧化铵来清洁晶片即衬底48的表面，从而形成图19的结构。
参考图19，示出的浮栅存储单元60具有在其源极65、漏极67和控制栅极63上生长的硅化物99。同样，示出的MOS晶体管40具有在其源极45a、漏极47a和控制栅极43上生长的硅化物97。
图19还示出，除了所需的自对准硅化物99以外，在存储单元60的氮化物侧壁衬垫64和66上形成竖直的硅化物103。竖直硅化物103是由来自源区65、漏区67和控制栅极63的硅部分地扩散到侧壁衬垫64和66上图18的钛薄膜83中所引起的。竖直硅化物103太短，因而不能引起任何桥接错误。更重要的是，氮化物侧壁衬垫64和66用作再生长氧化层73上的氧化物保护涂层，它防止了再生长氧化层73变薄从而防止了产生电荷泄漏区。在晶体管40中，侧壁衬垫44和46的宽度减到最小，于是晶体管40的轻掺杂-n源区45b和轻掺杂漏区47b的有效长度将不会减小。还示出，晶体管40的氮化物侧壁衬垫上有一些横向的硅化物101，但侧壁衬垫44和46高得足以防止桥接。类似地，通过蚀刻掉图18中的氧化物掩模层79，可相对保持器件50的氮化物侧壁衬垫54不受影响。
在图19中，示出的存储单元60形成硅化物99，其栅极63和69未变形。但如上所述，不必使存储单元经过硅化物工艺步骤而形成以上所述的电荷泄漏区。图20表示具有畸形的栅极堆叠结构且不形成硅化物因而在所有的自对准硅化物工艺步骤中保持被图15的氧化物掩模层79所覆盖的存储单元的三个例子。图20所示的结构上的偏差类似于以上图17中所示的偏差。
参考图20A，示出的存储单元60的浮栅69具有突起的末端。在完成图18-19所示的所有自对准硅化物工艺步骤时除去氧化物掩模层79时，氮化物层64和66用于保护再生长氧化层73因而防止了形成电荷泄漏区。类似地，图20B示出控制栅极63的长度小于浮栅69的长度，图20C示出控制栅极63以锥形向顶部渐缩。这些结构上的偏差原本可导致在如图17A-17C所示在除去氧化物掩模层79时在再生长氧化层73内形成电荷泄漏区。然而，如果使用诸如氢氟酸等对氮化物有选择性的蚀刻剂来除去掩模层79，则在除去氧化物掩模层79时氮化物层64和66保持了再氧化层73完整性。
因此，在为自对准硅化物工艺步骤作准备时在放置氧化物掩模前在位于浮栅侧面的再生长氧化层上使用诸如氮化物等氧化物保护层，则可大大减少或防止在浮栅附近形成不可控制的电荷泄漏区。使用诸如氢氟酸等对氮化物有高度选择性的氧化物蚀刻剂进一步增强了这种保护功能。结果，存储单元将具有较高的可靠性。

Claims (13)

1.一种集成电路存储器，包括减少了电荷泄漏的浮栅存储单元，其特征在于该存储器包括：
位于第一导电类型的衬底上的栅氧化物上的浮栅，所述浮栅的长度由限定所述浮栅的侧面的第一对内壁来确定；
所述浮栅上的共晶氧化物；
位于所述共晶氧化物上的控制栅极，所述控制栅极的长度由限定所述控制栅极的侧面的第二对内壁来确定；
靠近所述控制栅极的所述第二对内壁中第一内壁的第二导电类型的源区；
靠近所述控制栅极的所述第二对内壁中第二内壁的第二导电类型的漏区，所述第二内壁与所述第一内壁相对；
覆盖所述浮栅的所述第一对内壁的再生长氧化物，所述再生长氧化物的厚度足以基本上防止电荷穿过所述再生长氧化物，所述再生长氧化物进而敏感于预定的蚀刻剂；以及
位于所述第一对内壁的至少一个内壁上并覆盖所述再生长氧化物的绝缘涂层，所述绝缘涂层可抵抗所述预定蚀刻剂。
2.如权利要求1所述的浮栅存储单元，其特征在于所述第一和第二对内壁中的至少一个内壁具有不均匀的轮廓。
3.如权利要求2所述的浮栅存储单元，其特征在于具有不均匀轮廓的所述内壁具有向外的突起、向内的凹陷和倾斜轮廓中的一种。
4.如权利要求1所述的浮栅存储单元，其特征在于所述控制栅极和浮栅具有不同的长度。
5.如权利要求4所述的浮栅存储单元，其特征在于所述控制栅极的长度比所述浮栅的长度短，所述再生长氧化物至少覆盖所述控制栅极的所述侧面的一部分，所述绝缘涂层在所述控制栅极和所述浮栅的所述侧面上形成层叠结构。
6.如权利要求1所述的浮栅存储单元，其特征在于所述绝缘涂层由氮化物构成，所述预定蚀刻剂是氢氟酸。
7.如权利要求1所述的浮栅存储单元，其特征在于所述浮栅存储单元是EPROM单元，所述栅氧化物的厚度至少为120，所述再生长氧化物的厚度至少等于所述栅氧化物的厚度。
8.如权利要求1所述的浮栅存储单元，其特征在于所述浮栅存储单元是EEPROM和快擦写单元，所述栅氧化物的厚度至多为100，所述再生长氧化物的厚度大于所述栅氧化物的厚度。
9.如权利要求1所述的浮栅存储单元，其特征在于所述整个漏区都具有基本上均匀的掺杂水平。
10.如权利要求1所述的浮栅存储单元，其特征在于在所述源区、漏区和控制栅极的至少一个上有硅化物，所述绝缘涂层的厚度还足以完全阻止在其下形成硅化物。
11.如权利要求18所述的浮栅存储单元，其特征在于形成的所述源区和漏区的深度大于0.3μm，并使所述浮栅的长度大于0.25μm。
12.如权利要求1所述的浮栅存储单元，其特征在于所述浮栅存储单元是非硅化物浮栅存储单元。
13.如权利要求1所述的集成电路存储器，还包括一个MOS晶体管，其特征在于所述MOS晶体管包括：
位于所述衬底区域上的第二栅氧化物顶部上的第二控制栅极；
靠近所述第二控制栅极的第二源区和靠近所述第二控制栅极的第二漏区，所述第二源区和漏区属于第二导电类型，所述源区和漏区中的至少一个具有LDD构造；
侧壁衬垫限定了所述LDD构造的轻掺杂区的长度，所述侧壁衬垫由与所述绝缘涂层相同的材料来构成。
CN98800616A 1997-05-09 1998-04-30 具有防止电荷泄漏的浮栅存储单元 Pending CN1227001A (zh)

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