KR100784870B1 - 이이피롬 장치 및 그 제조 방법 - Google Patents
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Abstract
이 장치는 반도체 기판에 배치되고 메모리 트랜지스터 및 선택 트랜지스터를 포함하는 이이피롬 셀을 포함한다. 상기 이이피롬 셀 양측의 기판에 각각 소오스 영역 및 드레인 영역이 형성되고, 상기 메모리 트랜지스터 및 상기 선택 트랜지스터 사이에 배치된 플로팅 영역이 형성된다. 본 발명에서, 상기 소오스 영역은 제 1 도우핑 영역, 제 2 도우핑 영역 및 제 3 도우핑 영역을 포함한다. 상기 제 1 도우핑 영역, 상기 제 2 도우핑 영역 및 상기 제 3 도우핑 영역 순으로 깊이는 얕고 불순물 농도는 높게 형성하여 그레이디드 구조의 소오스 영역을 형성할 수 있다.
이이피롬, 소오스 영역, 드레인 영역, 플로팅 영역
Description
도 1은 종래기술에 따른 이이피롬 장치의 단면도.
도 2 및 도 3은 본 발명의 제 1 실시예에 따른 이이피롬 장치를 나타낸 도면.
도 4 내지 도 8은 본 발명의 제 1 실시예에 따른 이이피롬 장치의 제조 방법을 설명하기 위한 단면도들.
도 9 및 도 10은 본 발명의 제 2 실시예에 따른 이이피롬 장치를 나타낸 도면.
도 11 내지 도 14는 본 발명의 제 2 실시예에 따른 이이피롬 장치의 제조 방법을 설명하기 위한 단면도들.
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 더 구체적으로 이이피롬 장치는 및 그 제조 방법에 관한 것이다.
이이피롬 장치는 전기적으로 기입 및 소거가 가능하고 전원이 차단되어도 데 이터가 유지되는 비휘발성 기억 장치에 속한다. 2트랜지스터 이이피롬 장치는 메모리 트랜지스터와 선택 트랜지스터로 구성되는 이이피롬 셀을 포함한다.
다른 기억 장치들과 마찬가지로 이이피롬 셀이 축소되면서, 기입 또는 소거된 셀의 문턱 전압은 산포가 커지고 충분한 전류의 확보가 어려워지고 있는 추세이다. 따라서, 셀 축소에 따른 문제를 극복하고자 여러가지 방법들이 제안되고 소개되어지고 있다.
도 1은 종래의 이이피롬 셀을 나타낸 단면도이다.
도 1을 참조하면, 종래의 2-트랜지스터 FN터널링 이이피롬 셀은 메모리 트랜지스터와 선택 트랜지스터로 구성된다. 상기 이이피롬 셀은 반도체 기판 상에 미러 대칭으로 배치되고, 인접한 메모리 트랜지스터들은 공통소오스 영역으로 연결된 소오스 영역을 공유하고, 인접한 선택 트랜지스터들은 드레인 영역을 공유한다.
반도체 기판(10)에 메모리 트랜지스터의 게이트 스택(메모리 게이트 스택; 14)과 선택 트랜지스터의 게이트(선택 게이트; 16)가 배치된다. 상기 메모리 게이트 스택(14)과 상기 선택 게이트(16)의 측벽들에 스페이서 패턴(17)이 형성된다. 상기 소오스 영역(30s) 및 상기 드레인 영역(30d)은 각각 제 1 도우핑 영역(24) 및 제 2 도우핑 영역(26)을 포함한다. 상기 메모리 게이트 스택(14)와 상기 선택 게이트(16) 사이의 반도체 기판에 플로팅 영역(22)이 형성되고, 상기 플로팅 영역(22)은 상기 메모리 게이트 스택(14)하부의 기판까지 확산된다. 상기 메모리 게이트 스택(14)은 게이트간 유전막, 부유 게이트(18) 및 제어 게이트 전극(20)을 포함한다.
상기 이이피롬 셀은 상기 부유 게이트(18) 하부에 형성된 게이트 절연막의 얇은 부분(이하 터널절연막)을 통한 FN터널링에 의해 기입 및 소거가 이루어진다.
기입 모드에서, 상기 드레인 영역(30d)으로 부터 상기 선택 트랜지스터의 채널을 통해 상기 플로팅 영역(22)에 로우 신호가 전달되고, 상기 메모리 게이트 스택(14)에 높은 양의 기입 전압이 인가되면 터널절연막을 통하여 터널링된 전자가 상기 부유 게이트(18)에 저장된다. 반대로, 상기 메모리 게이트 스택(14)에 높은 음의 소거 전압이 인가되면 터널절연막을 통하여 부유 게이트에 저장된 전자가 플로팅 영역(22)으로 빠져나온다.
종래의 이이피롬 셀은 상기 플로팅 영역(22)이 상기 터널 절연막과 중첩되어 집적도가 낮은 단점이 있었다. 따라서, 집적도 향상을 위하여 상기 메모리 게이트 스택(14) 및 상기 선택 게이트(16)의 선폭이 축소되고, 상기 소오스 영역(30s) 및 상기 드레인 영역(30d)의 면적이 축소되었다.
상기 제 1 도우핑 영역(24)은 통상적으로 1×1012 ~ 1×1013 ions/㎠의 도우즈로 불순물이 주입되어 형성되며, 상기 제 2 도우핑 영역(24)은 통상적으로 1×1015 ~ 1×1016 ions/㎠의 도우즈로 불순물이 주입되어 형성된다.
상기 제 1 도우핑 영역(24)과 상기 제 2 도우핑 영역(26)으로 구성되는 DDD(Double Diffused Drain) 구조의 소오스 영역은 고농도의 도우핑 영역을 저농도의 도우핑 영역이 감싸는 구조를 가진다. DDD구조는 정션 항복 전압이 높고 펀치-쓰루의 발생이 억제되는 장점을 가진다.
상기 제 1 도우핑 영역의 농도는 펀치-쓰루에 영향을 주기 때문에 농도가 낮 은 것이 유리하고, 상기 제 2 도우핑 영역의 농도는 저항에 영향을 주기 때문에 농도가 높은 것이 유리하다. 그러나, 상기 제 2 도우핑 영역의 정션과 제 1 도우핑 영역의 정션의 거리가 가깝거나 도우핑 농도차이가 큰 경우 항복 전압이 낮아질 수 있기 때문에, DDD구조에서 도우핑 영역의 농도를 조절하는 것은 제한적이다.
또한, 소오스 영역 및 드레인 영역 상에 실리사이드를 형성하여 저항이 낮은 살리사이드 구조를 채택하는 경우, 실리사이드가 고농도의 제 2 도우핑 영역을 넘어 저농도의 제 1 도우핑 영역까지 확대됨으로써 누설 전류가 증가될 수도 있다.
한편, 노어 셀 어레이 구조로 형성되는 이이피롬 기억 장치에서 워드라인과 평행하게 이이피롬 셀의 소오스 영역들(30s)이 연결되어 공통소오스 영역을 구성한다. DDD구조의 저농도 확산 영역은 도우핑 농도가 낮기 때문에 고집적화에 따른 소오스 영역의 면적이 축소되는 경우 저항이 증가한다. 또한, 상기 소오스 영역의 면적 축소와 함께 상기 스페이서 패턴(17) 사이에 정렬되어 형성되는 고농도의 상기 제 2 도우핑 영역의 폭도 축소되어 저항이 더욱 증가한다.
결국, 공통 소오스 구조와 같이 캐리어의 이동거리가 상대적으로 긴 구조에서는 이러한 저항의 증가가 더욱 심화될 수 있다. 이와같이 공통 소오스 라인의 저항이 높은 경우 캐리어의 이동거리에 따라 전달되는 신호의 강도가 감소하여, 메모리 셀 어레이의 문턱 전압 산포가 높은 것으로 감지된다.
본 발명이 이루고자하는 기술적 과제는 고집적 이이피롬 셀을 가지는 이이피롬 장치 및 그 제조 방법을 제공하는데 있다.
본 발명이 이루고자하는 다른 기술적 과제는 공통 소오스 라인의 저항이 낮은 이이피롬 장치 및 그 제조 방법을 제공하는데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 공통 소오스 라인의 저항이 낮은 것 뿐만 아니라, 높은 항복 전압 및 펀치-쓰루에 강한 소오스 영역을 가지는 이이피롬 장치 및 그 제조 방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은 그레이디드(graded) 소오스 영역을 가지는 이이피롬 장치 및 그 제조 방법을 제공한다.
이 장치는 반도체 기판에 배치되고 메모리 트랜지스터 및 선택 트랜지스터를 포함하는 이이피롬 셀을 포함한다. 상기 이이피롬 셀 양측의 기판에 각각 소오스 영역 및 드레인 영역이 형성되고, 상기 메모리 트랜지스터 및 상기 선택 트랜지스터 사이에 배치된 플로팅 영역이 형성된다. 본 발명에서, 상기 소오스 영역은 제 1 도우핑 영역, 제 2 도우핑 영역 및 제 3 도우핑 영역을 포함한다.
구체적으로, 상기 제 1 도우핑 영역은 상기 제 2 도우핑 영역의 밑면 및 측면을 연속적으로 감싸고, 상기 제 2 도우핑 영역은 상기 제 3 도우핑 영역의 밑면 및 측면을 연속적으로 감싼다.
상기 기술적 과제를 달성하기 위한 이이피롬 제조 방법은 반도체 기판 상에 메모리 게이트 스택 및 선택 게이트를 형성하는 것을 포함한다. 상기 반도체 기판에 불순물을 주입하여 플로팅 영역 및 드레인 영역, 그리고 제 1 도우핑 영역이 밑면 및 측면을 연속적으로 감싸는 제 2 도우핑 영역을 형성한다.
상기 플로팅 영역은 상기 메모리 게이트 스택 및 상기 선택 게이트의 서로 마주보는 일 측벽들 사이의 기판에 형성된다. 상기 드레인 영역은 상기 메모리 게이트 스택의 다른 측벽에 인접한 기판에 형성되고, 상기 제 1 도우핑 영역 및 상기 제 2 도우핑 영역은 상기 선택 게이트 스택의 다른 측벽에 인접한 기판에 형성된다.
상기 메모리 게이트 스택 및 상기 선택 게이트의 측벽에 각각 스페이서 패턴을 형성하고, 상기 반도체 기판에 불순물을 주입하여 제 3 도우핑 영역을 형성한다. 상기 제 3 도우핑 영역은 이웃하는 스페이서 패턴들 사이의 상기 제 2 도우핑 영역에 형성된다. 그 결과, 상기 제 2 도우핑 영역이 상기 제 3 도우핑 영역의 밑면 및 측면을 연속적으로 감싸는 구조가 형성된다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한, 어느 구성부분이 다른 구성부분에 인접한다고 언급되어지는 경우에 그것은 다른 구성부분과 직접 접촉되거나 또는 그들 사이에 제 3의 구성부분이 개재되어 이격될 수도 있다. 명세서 전 체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 2는 본 발명의 제 1 실시예에 따른 이이피롬 장치의 일부분을 나타낸 평면도이고, 도 3은 도 2의 I-I'를 따라 취해진 단면도이다.
도 2 및 도 3을 참조하면, 반도체 기판(50)에 소자분리막(53)이 형성되어 활성영역을 한정한다. 상기 반도체 기판은 p형의 도전형을 가질 수 있고, 상기 반도체 기판(50)에 불순물이 주입되어 n-웰 및 p웰이 형성되어 있다. 상기 p웰은 상기 n웰에 의해 하부 및 측벽이 연속적으로 둘러싸여 격리될 수 있다.
상기 반도체 기판(50) 상에 메모리 게이트 스택(54)이 배치되고, 상기 메모리 게이트 스택(54)와 이격되어 선택 게이트(56)이 배치되어 있다. 상기 메모리 게이트 스택(54)은 상기 활성영역 상에 배치된 부유 게이트(58)와 상기 부유 게이트(58)과 중첩되어 상기 활성영역 및 상기 소자분리막의 상부를 가로지르는 제어 게이트 전극(60)을 포함한다. 상기 부유 게이트(58)와 상기 제어 게이트 전극(60) 사이에는 게이트간 유전막(inter-gate dielectric)이 개재되고, 상기 부유 게이트(58)와 상기 활성영역 사이에는 터널 절연막이 개재된다.
상기 선택 게이트(56)는 하부 도전막 및 상부 도전막으로 구성되거나, 도전막 단일층으로 형성될 수 있다. 상기 선택 게이트(56)는 상기 제어 게이트 전극(60)과 평행하게 상기 활성영역 및 상기 소자분리막의 상부를 가로지른다.
상기 하부 도전막과 상기 부유 게이트는 제 1 도전막이 식각된 것이고, 상기 상부 도전막과 상기 제어 게이트 전극은 제 2 도전막이 식각된 것이다. 상기 하부 도전막과 상기 상부 도전막 사이에는 상기 게이트간 유전막과 동일한 유전막이 개 재될 수도 있으며, 일부분이 제거되어 상기 상부 도전막 및 상기 하부 도전막이 전기적으로 연결된다.
상기 반도체 기판 내에 상기 제어 게이트 전극(60)과 평행하게 공통 소오스 영역(84)이 형성되어 있다. 상기 공통 소오스 영역(84)의 일 방향에 상기 선택 게이트(워드라인;56)와 상기 메모리 게이트 스택(센싱라인; 54)이 배치되고, 상기 메모리 게이트 스택(54)과 상기 선택 게이트(56)은 상기 공통 소오스 영역(84)을 기준으로 미러 대칭(mirror symmetry)으로 반복된다.
상기 메모리 게이트 스택(54) 및 상기 선택 게이트(56)의 측벽들에 각각 스페이서 패턴(76)이 형성된다. 상기 메모리 게이트 스택(54)과 상기 선택 게이트(56) 사이의 스페이서 패턴들(76)은 서로 연결되어 활성영역을 덮을 수 있다. 그러나, 드레인 영역(68) 또는 상기 소오스 영역(84)에 인접한 스페이서 패턴들(76)은 각각 상기 드레인 영역(68) 또는 상기 소오스 영역(84)의 일부분 상에만 형성된다.
상기 소오스 영역(84)은 제 1 도우핑 영역(64), 제 2 도우핑 영역(74) 및 제 3 도우핑 영역(82)으로 구성된다. 상기 기판의 내부로부터 표면으로 갈 수록 제 1 도우핑 영역(64), 제 2 도우핑 영역(74) 및 제 3 도우핑 영역(82)이 순차적으로 형성되고, 상기 제 1 도우핑 영역(64)은 상기 제 2 도우핑 영역(74)의 하부면 및 측벽을 연속적으로 감싸고, 상기 제 2 도우핑 영역(74)은 상기 제 3 도우핑 영역(82)의 하부면 및 측벽을 연속적으로 감싼다.
상기 제 1 도우핑 영역(64)의 불순물 농도는 상기 제 2 도우핑 영역(74)의 불순물 농도보다 낮고, 상기 제 2 도우핑 영역(74)의 불순물 농도는 상기 제 3 도우핑 영역(82)의 불순물 농도보다 낮다.
본 발명의 제 1 실시예에서, 플로팅 영역(66) 및 상기 드레인 영역(68)의 불순물 농도는 상기 제 1 도우핑 영역(64)의 불순물 농도와 동일하고, 그 깊이 또한 상기 제 1 도우핑 영역(64)의 깊이와 동일할 수 있다. 예컨대, 상기 제 1 도우핑 영역(64), 상기 플로팅 영역(66) 및 상기 드레인 영역(68)은 이온주입 공정으로 동시에 형성될 수 있다. 상기 제 1 도우핑 영역(64), 상기 플로팅 영역(66) 및 상기 드레인 영역(68)의 메모리 게이트 스택의 측벽 또는 선택 게이트의 측벽으로부터 메모리 게이트 스택 또는 선택 게이트 하부로 측방향 확산된 거리도 동일할 수 있다.
상기 워드라인 및 상기 센싱 라인의 일부분은 상기 제 1 도우핑 영역 상에 중첩되고, 상기 스페이서 패턴은 상기 제 2 도우핑 영역 상에 중첩된다. 또한, 상기 제 3 도우핑 영역은 상기 스페이서 패턴들 사이의 활성영역에 형성된다.
도시하지는 않았지만, 상기 제 3 도우핑 영역(82)의 상부에 실리사이드층이 더 형성되어 상기 공통 소오스 라인(84)의 저항이 낮아질 수 있다. 상기 실리사이드층은 상기 스페이서 패턴들(76)의 외측벽에 자기 정렬되어 상기 활성영역에 형성된다.
본 발명에 따른 이이피롬 장치의 이이피롬 셀은 선택 트랜지스터 및 메모리 트랜지스터를 포함할 수 있다. 상기 선택 트랜지스터는 상기 소오스 영역(84), 상기 플로팅 영역(66) 및 상기 선택 게이트(56)를 포함할 수 있다. 상기 메모리 트랜지스터는 상기 플로팅 영역(66), 상기 드레인 영역(68) 및 상기 메모리 게이트 스택(54)을 포함할 수 있다. 상기 소오스 영역(84)과 상기 플로팅 영역(66) 사이의 활성영역에 상기 선택 트랜지스터의 채널이 정의되고, 상기 플로팅 영역(66)과 상기 드레인 영역(68) 사이의 활성영역에 상기 메모리 트랜지스터의 채널이 정의된다.
기입 모드에서, 상기 워드라인에 음의 전압이 인가되고, 상기 센싱 라인에 양의 기입 전압이 인가된다. 선택된 이이피롬 셀의 드레인 영역에 음의 전압이 인가되면 상기 메모리 트랜지스터의 채널은 음의 포텐셜이 되어 상기 터널절연막을 통하여 상기 부유 게이트(58)로 전자가 터널링되어 저장된다.
비선택 이이피롬 셀의 드레인 영역에는 기입 억제 전압(program inhibit voltage)가 인가되어, 비선택 메모리 트랜지스터는 기입 되지 않는다. 상기 기입 억제 전압은 양의 전압 또는 접지 전압일 수 있다.
소거 모드에서, 상기 워드라인에는 접지 전압 또는 양의 전압이 선택 전압이 인가되고, 상기 센싱 라인에는 음의 소거 전압, 상기 p-웰에는 양의 전압, 상기 소오스 영역 및 상기 드레인 영역은 플로팅시킨다. 상기 센싱 라인과 상기 p-웰의 전위차에 의해 상기 터널 절연막을 통하여 상기 부유 게이트(58)에 저장된 전자가 터널링된다.
본 발명에서, 상기 제 1 도우핑 영역(64) 내의 불순물 이온은 인 및 비소이고, 상기 제 2 도우핑 영역(74) 내의 불순물 이온은 비소이고, 상기 제 3 도우핑 영역(82)의 불순물 이온은 인 및 비소일 수 있다.
도 4 내지 도 8은 본 발명의 제 1 실시예에 따른 이이피롬 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 4를 참조하면, 반도체 기판(50) 내에 깊은 n-웰을 형성하고, 이온주입 마스크(52)를 사용하여 상기 n-웰 내에 p-웰을 형성한다. 상기 반도체 기판(50)은 바 람직하게는 p형 도전형의 반도체 기판일 수 있다.
도 5를 참조하면, 반도체 기판의 일부 영역(Rx)을 이용하여 이이피롬 장치의 제조 방법을 설명할 수 있다. 반도체 기판(50)에 도 3에 도시된 것과 같이 활성영역을 한정하고, 상기 활성영역 및 상기 소자분리막의 상부를 가로지르는 선택 게이트(56) 및 메모리 게이트 스택(54)을 형성한다.
상기 메모리 게이트 스택(54) 및 상기 선택 게이트(56)을 이온주입 마스크로 사용하는 제 1 이온주입 공정(62)에서, 상기 활성영역 내에 불순물이 주입되어 제 1 도우핑 영역(64), 플로팅 영역(66) 및 드레인 영역(68)이 형성된다.
상기 제 1 이온주입 공정(62)에서, n형 도전형의 불순물로서 예컨대 인 및 비소 이온이 상기 활성영역 내에 주입된다. 이 때, 상기 불순물은 25 keV ~ 60 keV의 에너지, 1.0×1012 ~ 1.0×1014 ion/㎠ 도우즈로 주입할 수 있다.
상기 제 1 이온주입 공정(62)은 셀 어레이 영역에만 제한적으로 실시하여, 주변회로의 활성영역에는 불순물이 주입되지 않을 수 있다.
도 6을 참조하면, 상기 기판의 전면에 제 1 이온주입 마스크(70)을 형성한다. 상기 제 1 이온주입 마스크(70)은 상기 제 1 도우핑 영역(64)이 노출되는 오프닝을 가진다. 상기 오프닝은 상기 선택 게이트(56)과 평행하게 신장되며, 상기 선택 게이트(56)의 일부분이 상기 오프닝에 노출될 수도 있다.
상기 제 1 이온주입 마스크(70)을 이용하여 제 2 이온 주입 공정(72)을 실시한다. 상기 제 1 도우핑 영역(64)이 형성된 기판에 불순물이 주입되어 제 2 도우핑 영역(74)이 형성된다. 상기 제 2 이온주입 공정에서 불순물의 주입깊이(projection range)는 상기 제 1 이온주입 공정보다 짭다. 따라서, 상기 제 2 도우핑 영역(74)은 상기 제 1 도우핑 영역(64) 내에 형성되어, 상기 제 1 도우핑 영역(64)은 상기 제 2 도우핑 영역(74)의 하부면 및 측벽을 감싼다.
상기 제 2 이온주입 공정(72)에서, n형 도전형의 불순물이 주입될 수 있으며, 예컨대 비소 이온이 상기 활성영역 내에 주입된다. 이 때, 상기 불순물은 20 keV ~ 55 keV의 에너지, 1.0×1014~ 1.0×1015 ion/㎠ 정도의 도우즈로 주입할 수 있다. 따라서, 상기 제 2 도우핑 영역(74)은 상기 제 1 도우핑 영역(64)에 비해 얕게 형성되고, 상기 제 1 도우핑 영역(64)에 비해 높은 불순물 농도를 가진다.
상기 제 2 이온주입 공정에서, n형 도전형의 불순물이 주입되기 전에 p형 불순물을 주입할 수 있다. 예컨대, 붕소 이온을 20 keV ~ 60 keV의 에너지, 1.0×1013~ 5.0×1013 ion/㎠의 도우즈로 주입할 수 있다. 상기 p형 불순물은 제 2 도우핑 영역의 n형 불순물 확산 거리를 제한하고, 내압을 높이는 효과가 있다.
상기 제 1 이온주입 마스크(70)은 주변회로의 일부분이 노출된 오프닝을 더 가지며, 주변회로의 활성영역의 일부에도 불순물이 주입되어 도우핑 영역이 형성될 수 있다.
상기 제 1 도우핑 영역(64)는 상기 메모리 게이트 스택(54) 및 상기 선택 게이트(56) 하부의 기판으로 소정 거리 확산되고, 상기 제 2 도우핑 영역(74)은 상기 메모리 게이트 스택(54) 및 상기 선택 게이트(56)의 측벽에 정렬되거나, 이들 하부의 기판으로 소정 거리 확산될 수 있다. 그러나, 상기 제 2 도우핑 영역(74)의 확산 거리, 즉 메모리 게이트 스택 및 선택 게이트와의 중첩폭은 상기 제 1 도우핑 영역(54)의 중첩폭보다 작다.
도 7을 참조하면, 상기 제 1 이온주입 마스크(70)을 제거하고, 상기 메모리 게이트 스택(54) 및 상기 선택 게이트(56)의 측벽들에 각각 스페이서 패턴(76)을 형성한다. 이 때, 상기 메모리 게이트 스택(54) 및 상기 선택 게이트(56)의 간격이 좁은 경우, 이들 사이의 스페이서 패턴(76)은 서로 연결될 수도 있다.
도 8을 참조하면, 상기 기판의 전면에 제 2 이온주입 마스크(78)을 형성한다. 상기 제 2 이온주입 마스크(78)은 상기 제 2 도우핑 영역(74)이 노출된 제 2 오프닝을 가진다. 상기 제 2 오프닝은 상기 상기 선택 게이트(56)과 평행하게 신장되고, 상기 선택 게이트(56)의 일부분이 상기 제 2 오프닝에 노출될 수도 있다.
상기 제 2 이온주입 마스크(78)을 이용하여 제 3 이온 주입 공정(80)을 실시한다. 상기 제 2 도우핑 영역(74)이 형성된 기판에 불순물이 주입되어 제 3 도우핑 영역(82)이 형성된다. 상기 제 3 이온주입 공정(80)에서 불순물의 주입깊이(projection range)는 상기 제 2 이온주입 공정(72)보다 짧다. 따라서, 상기 제 3 도우핑 영역(82)은 상기 제 2 도우핑 영역(74) 내에 형성되어, 상기 제 2 도우핑 영역(74)은 상기 제 3 도우핑 영역(82)의 하부면 및 측벽을 감싼다. 상기 제 3 도우핑 영역(82)은 상기 스페이서 패턴들(76)에 정렬되어 상기 스페이서 패턴들(76) 사이에 노출된 활성영역에 형성된다.
상기 제 3 이온주입 공정(80)에서, n형 도전형의 불순물이 주입될 수 있으 며, 예컨대 인 및 비소 이온이 상기 활성영역 내에 주입된다. 이 때, 상기 불순물은 3 keV ~ 10 keV의 에너지, 1.0×1015~ 7.0×1015 ion/㎠ 정도의 도우즈로 주입할 수 있다. 따라서, 상기 제 3 도우핑 영역(82)은 상기 제 2 도우핑 영역(74)에 비해 얕게 형성되고, 상기 제 2 도우핑 영역(74)에 비해 높은 불순물 농도를 가진다.
상기 제 2 이온주입 마스크(78)은 주변회로의 일부분이 노출된 오프닝을 더 가지며, 주변회로의 활성영역의 일부에도 불순물이 주입되어 도우핑 영역이 형성될 수 있다. 따라서, 주변회로 영역에는 상기 제 2 도우핑 영역(74)과 상기 제 3 도우핑 영역(82)으로 구성된 소오스 영역 및/또는 드레인 영역이 형성될 수 있다.
결과적으로, 상기 제 1 도우핑 영역(64), 제 2 도우핑 영역(74) 및 제 3 도우핑 영역(82)로 구성되는 소오스 영역(84)이 형성되고, 상기 소오스 영역(84)은 상기 선택 게이트(56)와 평행하게 신장되어 공통 소오스 영역을 형성한다.
상기 소오스 영역(84)은 p웰과의 경계로 부터 점진적으로 농도가 낮아지는 그래이디드된 구조를 가진다. 상기 소오스 영역(84)의 그래이디드 구조는 별도의 어닐링 공정을 통하여 불순물을 확산시켜 형성할 수도 있으며, 이이피롬 장치의 제조 과정에서 실시되는 열처리에 의해 형성될 수도 있다. 상기 그래이디드 구조에 의해 상기 소오스 영역에서 펀치-쓰루의 발생이 억제되고 높은 항복 전압을 가질 수 있다.
도시하지는 않았지만, 상기 제 2 이온주입 마스크(80)을 제거하고, 자기정렬 실리사이드화 공정을 실시하여 상기 소오스 영역(84) 및 상기 드레인 영역(68)에 자기정렬된 실리사이드층(살리사이드)을 형성할 수 있다. 상기 살리사이드층은 상기 소오스 영역의 제 3 도우핑 영역(82) 상에 형성되어 상기 스페이서 패턴들(76)의 외측벽에 자기정렬될 수 있다. 상기 살리사이드층은 상기 메모리 게이트 스택(54)와 상기 선택 게이트(56) 사이의 활성영역에는 형성되지 않을 수 있다. 예컨대, 상기 메모리 게이트 스택(54)와 상기 선택 게이트(56)의 간격이 좁아 상기 스페이서 패턴(76)이 상기 플로팅 영역(66)을 덮는 경우이다.
본 발명에서, 상기 실리사이드층이 기판으로 확대되더라도, 제 1 불순물 영역(64), 제 2 불순물 영역(74) 및 제 3 불순물 영역(82)로 구성된 소오스 영역에서 누설전류의 증가가 억제될 수 있다.
도 9는 본 발명의 제 2 실시예에 따른 이이피롬을 설명하기 위한 평면도이고, 도 10은 도 9의 II-II'를 따라 취해진 단면도이다.
도 9 및 도 10을 참조하면, 제 1 실시예와 마찬가지로 상기 반도체 기판(50) 상에 메모리 게이트 스택(54)이 배치되고, 상기 메모리 게이트 스택(54)과 이격되어 선택 게이트(56)가 배치되어 있다. 상기 메모리 게이트 스택(54)은 상기 활성영역 상에 배치된 부유 게이트(58)와, 상기 부유 게이트(58)와 중첩되어 상기 활성영역 및 상기 소자분리막의 상부를 가로지르는 제어 게이트 전극(60)을 포함한다.
상기 선택 게이트(56)는 하부 도전막 및 상부 도전막으로 구성되거나, 도전막 단일층으로 형성될 수 있다. 상기 선택 게이트(56)는 상기 제어 게이트 전극(60)과 평행하게 상기 활성영역 및 상기 소자분리막의 상부를 가로지른다.
상기 반도체 기판 내에 상기 제어 게이트 전극(60)과 평행하게 공통 소오스 영역(30s)이 형성되어 있다. 상기 공통 소오스 영역(30s)의 일 방향에 상기 선택 게이트(워드라인; 56)와 상기 메모리 게이트 스택(센싱라인; 54)이 배치되고, 상기 메모리 게이트 스택(54)과 상기 선택 게이트(56)는 상기 공통 소오스 영역(84)을 기준으로 미러 대칭(mirror symmetry)으로 반복된다.
상기 메모리 게이트 스택(54) 및 상기 선택 게이트(56)의 측벽들에 각각 스페이서 패턴(76)이 형성된다. 상기 메모리 게이이트 스택(54)과 상기 선택 게이트(56) 사이의 스페이서 패턴들(76)은 서로 연결되어 활성영역을 덮을 수 있다. 그러나, 상기 드레인 영역(168) 또는 상기 소오스 영역(84)에 인접한 스페이서 패턴들(76)은 각각 상기 드레인 영역(168) 또는 상기 소오스 영역(84)의 일부분 상에만 형성된다.
상기 소오스 영역(84)은 제 1 도우핑 영역(64), 제 2 도우핑 영역(74) 및 제 3 도우핑 영역(82)으로 구성된다. 상기 기판의 내부로부터 표면으로 갈 수록 제 1 도우핑 영역(64), 제 2 도우핑 영역(74) 및 제 3 도우핑 영역(82)이 순차적으로 형성되고, 상기 제 1 도우핑 영역(64)은 상기 제 2 도우핑 영역(74)의 하부면 및 측벽을 연속적으로 감싸고, 상기 제 2 도우핑 영역(74)은 상기 제 3 도우핑 영역(82)의 하부면 및 측벽을 연속적으로 감싼다.
상기 제 1 도우핑 영역(64)의 불순물 농도는 상기 제 2 도우핑 영역(74)의 불순물 농도보다 낮고, 상기 제 2 도우핑 영역(74)의 불순물 농도는 상기 제 3 도우핑 영역(82)의 불순물 농도보다 낮다.
본 발명의 제 2 실시예에서, 상기 플로팅 영역(166) 및 상기 드레인 영 역(168)의 불순물 농도는 상기 제 2 도우핑 영역(74)의 불순물 농도와 동일하고, 그 깊이 또한 상기 제 2 도우핑 영역(74)의 깊이와 동일할 수 있다. 예컨대, 상기 제 2 도우핑 영역(74), 상기 플로팅 영역(166) 및 상기 드레인 영역(168)은 이온주입 공정으로 동시에 형성될 수 있다. 상기 제 2 도우핑 영역(74), 상기 플로팅 영역(166) 및 상기 드레인 영역(168)의 메모리 게이트 스택의 측벽 또는 선택 게이트의 측벽으로부터 메모리 게이트 스택 또는 선택 게이트 하부로 측방향 확산된 거리도 동일할 수 있다.
상기 워드라인 및 상기 센싱 라인의 일부분은 상기 제 1 도우핑 영역 상에 중첩되고, 상기 스페이서 패턴은 상기 제 2 도우핑 영역 상에 중첩된다. 또한, 상기 제 3 도우핑 영역은 상기 스페이서 패턴들 사이의 활성영역에 형성된다.
도시하지는 않았지만, 상기 제 3 도우핑 영역(82)의 상부에 실리사이드층이 더 형성되어 상기 공통 소오스 라인(84)의 저항이 낮아질 수 있다. 상기 실리사이드층은 상기 스페이서 패턴들(76)의 외측벽에 자기 정렬되어 상기 활성영역에 형성된다.
본 발명에 따른 이이피롬 장치에서, 상기 소오스 영역(84)와 상기 플로팅 영역(166) 사이의 활성영역에 선택 트랜지스터의 채널이 정의되고, 상기 플로팅 영역(166)과 상기 드레인 영역(168) 사이의 활성영역에 메모리 트랜지스터의 채널이 정의된다.
본 발명에서, 상기 제 1 불순물 영역(64) 내의 불순물 이온은 인 및 비소이고, 상기 제 2 불순물 영역(74) 내의 불순물 이온은 비소이고, 상기 제 3 불순물 영역(82)의 불순물 이온은 인 및 비소일 수 있다.
도 11 내지 도 14는 본 발명의 제 2 실시예에 따른 이이피롬 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 11을 참조하면, 반도체 기판(50)에 도 9에 도시된 것과 같이 활성영역을 한정하고, 상기 활성영역 및 상기 소자분리막의 상부를 가로지르는 선택 게이트(56) 및 메모리 게이트 스택(54)을 형성한다.
상기 기판 상에 제 1 이온주입 마스크(170)을 형성한다. 상기 제 1 이온주입 마스크(170)는 상기 선택 게이트들(56) 사이의 활성영역이 노출되는 제 1 오프닝을 가진다. 상기 제 1 이온주입 마스크(170)을 이용하여 제 1 이온주입 공정(162)을 실시한다. 상기 제 1 이온주입 공정(162)에서 상기 활성영역 내에 불순물이 주입되어 제 1 도우핑 영역(64)이 형성된다.
상기 제 1 이온주입 공정(162)에서, n형 도전형의 불순물로서 예컨대 인 및 비소 이온이 상기 활성영역 내에 주입된다. 이 때, 상기 불순물은 25 keV ~ 60 keV의 에너지, 1.0×1012 ~ 1.0×1014 ion/㎠ 도우즈로 주입할 수 있다.
도 12를 참조하면, 상기 제 1 이온주입 마스크(170)을 제거한다.
상기 메모리 게이트 스택(54) 및 상기 선택 게이트(56)를 이온주입 마스크로 사용하여 제 2 이온 주입 공정(172)을 실시한다. 상기 제 1 도우핑 영역(64)이 형성된 기판에 불순물이 주입되어 제 2 도우핑 영역(74)이 형성된다. 상기 제 2 이온주입 공정에서 불순물의 주입깊이(projection range)는 상기 제 1 이온주입 공정보 다 짭다. 따라서, 상기 제 2 도우핑 영역(74)은 상기 제 1 도우핑 영역(64) 내에 형성되어, 상기 제 1 도우핑 영역(64)은 상기 제 2 도우핑 영역(74)의 하부면 및 측벽을 감싼다.
상기 제 2 도우핑 영역(74)와 함께, 상기 메모리 게이트 스택(54) 및 상기 선택 게이트(56) 사이에 플로팅 영역(166)이 형성되고, 상기 메모리 게이트 스택들(54) 사이에 드레인 영역(168)이 형성된다. 이 때, 주변회로의 활성영역의 일부에도 불순물이 주입되어 도우핑 영역이 형성될 수 있다.
상기 제 2 이온주입 공정(172)에서, n형 도전형의 불순물이 주입될 수 있으며, 예컨대 비소 이온이 상기 활성영역 내에 주입된다. 이 때, 상기 불순물은 20 keV ~ 55 keV의 에너지, 1.0×1014~ 1.0×1015 ion/㎠ 정도의 도우즈로 주입할 수 있다. 따라서, 상기 제 2 도우핑 영역(74)은 상기 제 1 도우핑 영역(64)에 비해 얕게 형성되고, 상기 제 1 도우핑 영역(64)에 비해 높은 불순물 농도를 가진다.
상기 제 2 이온주입 공정(172)에서, n형 도전형의 불순물이 주입되기 전에 p형 불순물을 주입할 수 있다. 예컨대, 붕소 이온을 20 keV ~ 60 keV의 에너지, 1.0×1013~ 5.0×1013 ion/㎠의 도우즈로 주입할 수 있다. 상기 p형 불순물은 제 2 도우핑 영역의 n형 불순물 확산 거리를 제한하고, 내압 높이는 효과가 있다.
상기 제 1 도우핑 영역(64)는 상기 메모리 게이트 스택(54) 및 상기 선택 게이트(56) 하부의 기판으로 소정 거리 확산되고, 상기 제 2 도우핑 영역(64)은 상기 메모리 게이트 스택(54) 및 상기 선택 게이트(56)의 측벽에 정렬되거나, 이들 하부 의 기판으로 소정 거리 확산될 수 있다. 그러나, 상기 제 2 도우핑 영역(64)의 확산 거리, 즉 메모리 게이트 스택 및 선택 게이트와의 중첩폭은 상기 제 1 도우핑 영역(54)의 중첩폭보다 작다.
도 13을 참조하면, 상기 메모리 게이트 스택(54) 및 상기 선택 게이트(56)의 측벽들에 각각 스페이서 패턴(76)을 형성한다. 이 때, 상기 메모리 게이트 스택(54) 및 상기 선택 게이트(56)의 간격이 좁은 경우, 이들 사이의 스페이서 패턴(76)은 서로 연결될 수도 있다.
도 14를 참조하면, 상기 기판의 전면에 제 2 이온주입 마스크(178)을 형성한다. 상기 제 2 이온주입 마스크(178)은 상기 제 2 도우핑 영역(74)이 노출된 제 2 오프닝을 가진다. 상기 제 2 오프닝은 상기 상기 선택 게이트(56)과 평행하게 신장되고, 상기 선택 게이트(56)의 일부분이 상기 제 2 오프닝에 노출될 수도 있다.
상기 제 2 이온주입 마스크(178)을 이용하여 제 3 이온 주입 공정(180)을 실시한다. 상기 제 2 도우핑 영역(74)이 형성된 기판에 불순물이 주입되어 제 3 도우핑 영역(82)이 형성된다. 상기 제 3 이온주입 공정에서 불순물의 주입깊이(projection range)는 상기 제 2 이온주입 공정보다 짭다. 따라서, 상기 제 3 도우핑 영역(82)은 상기 제 2 도우핑 영역(74) 내에 형성되어, 상기 제 2 도우핑 영역(74)은 상기 제 3 도우핑 영역(82)의 하부면 및 측벽을 감싼다. 상기 제 3 도우핑 영역(82)은 상기 스페이서 패턴들(76)에 정렬되어 상기 스페이서 패턴들(76) 사이에 노출된 활성영역에 형성된다.
상기 제 3 이온주입 공정(180)에서, n형 도전형의 불순물이 주입될 수 있으 며, 예컨대 인 및 비소 이온이 상기 활성영역 내에 주입된다. 이 때, 상기 불순물은 3 keV ~ 10 keV의 에너지, 1.0×1015~ 7.0×1015 ion/㎠ 정도의 도우즈로 주입할 수 있다. 따라서, 상기 제 3 도우핑 영역(82)은 상기 제 2 도우핑 영역(74)에 비해 얕게 형성되고, 상기 제 2 도우핑 영역(74)에 비해 높은 불순물 농도를 가진다.
상기 제 2 이온주입 마스크(178)은 주변회로의 일부분이 노출된 오프닝을 더 가지며, 주변회로의 활성영역의 일부에도 불순물이 주입되어 도우핑 영역이 형성될 수 있다. 따라서, 주변회로 영역에는 상기 제 2 도우핑 영역(74)과 상기 제 3 도우핑 영역(82)으로 구성된 소오스 영역 및/또는 드레인 영역이 형성될 수 있다.
결과적으로, 상기 제 1 도우핑 영역(64), 제 2 도우핑 영역(74) 및 제 3 도우핑 영역(82)로 구성되는 소오스 영역(84)이 형성되고, 상기 소오스 영역(84)은 상기 선택 게이트(56)와 평행하게 신장되어 공통 소오스 영역을 형성한다.
상기 소오스 영역(84)은 p웰과의 경계로 부터 점진적으로 농도가 낮아지는 그래이디드된 구조를 가진다. 상기 소오스 영역(84)의 그래이디드 구조는 별도의 어닐링 공정을 통하여 불순물을 확산시켜 형성할 수도 있으며, 이이피롬 장치의 제조 과정에서 실시되는 열처리에 의해 형성될 수도 있다. 상기 그래이디드 구조에 의해 상기 소오스 영역에서 펀치-쓰루의 발생이 억제되고 높은 항복 전압을 가질 수 있다.
도시하지는 않았지만, 상기 제 2 이온주입 마스크(178)를 제거하고, 자기정렬 실리사이드화 공정을 실시하여 상기 소오스 영역(84) 및 상기 드레인 영역(168)에 자기정렬된 실리사이드층(살리사이드)을 형성할 수 있다. 상기 살리사이드층은 상기 소오스 영역의 제 3 도우핑 영역(82) 상에 형성되어 상기 스페이서 패턴들(76)의 외측벽에 자기정렬될 수 있다. 상기 플로팅 영역(166)은 상기 스페이서 패턴들(76)에 의해 덮여 실리사이드층이 형성되지 않을 수도 있다.
본 발명에서, 상기 실리사이드층이 기판으로 확대되더라도, 제 1 불순물 영역(64), 제 2 불순물 영역(74) 및 제 3 불순물 영역(82)로 구성된 소오스 영역에서 누설전류의 증가가 억제될 수 있다.
상술한 것과 같이 본 발명에 따르면, 고집적화된 이이피롬 장치를 제공할 수 있다. 또한, 캐리어의 이동 거리가 긴 소오스 영역을 그레이디드 구조로 형성함으로써 높은 항복 전압을 가질 수 있으며, 펀치-쓰루가 억제될 수 있다. 그레이디드 구조는 종래의 DDD구조에 비해 상대적으로 높은 불순물 농도를 가질 수 있기 때문에 공통 소오스 라인의 저항을 낮출 수 있다.
또한, 펀치-쓰루를 억제하면서 상대적으로 깊은 소오스 영역을 형성할 수 있기 때문에, 저항 감소를 위한 살리사이드 구조를 채택하는 경우 누설 전류가 적은 소오스 구조를 가질 수 있다.
Claims (20)
- 반도체 기판;상기 반도체 기판에 배치되고 메모리 트랜지스터 및 선택 트랜지스터를 포함하는 이이피롬 셀;상기 이이피롬 셀 양측의 기판에 각각 형성된 소오스 영역 및 드레인 영역; 및상기 메모리 트랜지스터 및 상기 선택 트랜지스터 사이에 배치된 플로팅 영역을 포함하되,상기 소오스 영역은 제 1 도우핑 영역, 제 2 도우핑 영역 및 제 3 도우핑 영역을 포함하되, 상기 제 1 도우핑 영역은 상기 제 2 도우핑 영역의 밑면 및 측면을 연속적으로 감싸고, 상기 제 2 도우핑 영역은 상기 제 3 도우핑 영역의 밑면 및 측면을 연속적으로 감싸는 것을 특징으로 하는 이이피롬 장치.
- 청구항 1에 있어서,상기 제 2 도우핑 영역은 상기 제 1 도우핑 영역보다 불순물 농도가 높고, 상기 제 3 도우핑 영역은 상기 제 2 도우핑 영역보다 불순물 농도가 높은 것을 특징으로 하는 이이피롬 장치.
- 청구항 1에 있어서,제 1 도우핑 영역 및 제 3 도우핑 영역 내의 불순물 이온은 인 및 비소이고,상기 제 2 도우핑 영역 내의 불순물 이온은 비소인 것을 특징으로 하는 이이피롬 장치.
- 청구항 1에 있어서,상기 제 3 도우핑 영역 상에 자기정렬된 실리사이드층을 더 포함하는 것을 특징으로 하는 이이피롬 장치.
- 청구항 1에 있어서,상기 플로팅 영역 및 상기 드레인 영역은 상기 제 1 도우핑 영역과 같은 불순물 농도 및 깊이를 가지는 것을 특징으로 하는 이이피롬 장치.
- 청구항 1에 있어서,상기 플로팅 영역 및 상기 드레인 영역은 상기 제 2 도우핑 영역과 같은 불순물 농도 및 깊이를 가지는 것을 특징으로 하는 이이피롬 장치.
- 반도체 기판에 정의된 활성영역;상기 활성영역에 이격되어 형성된 한 쌍의 드레인 영역;상기 드레인 영역들 사이에 배치되고, 상기 드레인 영역에 인접한 활성영역의 상부를 가로지르는 한 쌍의 센싱 라인;상기 센싱 라인들 사이에 배치된 한쌍의 워드라인;상기 센싱 라인 및 상기 워드라인의 측벽들에 형성된 스페이서 패턴들;상기 워드라인과 상기 센싱 라인 사이의 활성영역에 각각 형성된 플로팅 영역;상기 워드라인들 사이의 활성영역에 형성된 공통 소오스 영역을 포함하되,상기 소오스 영역은 제 1 도우핑 영역, 제 2 도우핑 영역 및 제 3 도우핑 영역을 포함하되, 상기 제 1 도우핑 영역은 상기 제 2 도우핑 영역의 밑면 및 측면을 연속적으로 감싸고, 상기 제 2 도우핑 영역은 상기 제 3 도우핑 영역의 밑면 및 측면을 연속적으로 감싸는 것을 특징으로 하는 이이피롬 장치.
- 청구항 7에 있어서,상기 워드라인들 사이의 활성영역은 이웃하는 스페이서 패턴들 사이에 노출되고, 상기 워드라인과 상기 센싱 라인 사이의 활성영역은 이웃하는 스페이서 패턴들로 덮인 것을 특징으로 하는 이이피롬 장치.
- 청구항 8에 있어서,상기 노출된 활성영역에 상기 스페이서 패턴들의 외측벽(outer sidewall)에 자기정렬된 실리사이드층을 더 포함하는 것을 특징으로 하는 이이피롬 장치.
- 청구항 8에 있어서,상기 워드라인 및 상기 센싱 라인의 일부분은 상기 제 1 도우핑 영역 상에 중첩되고,상기 스페이서 패턴은 상기 제 2 도우핑 영역 상에 중첩되고,상기 제 3 도우핑 영역은 상기 스페이서 패턴들 사이의 활성영역에 형성된 것을 특징으로 하는 이이피롬 장치.
- 청구항 10에 있어서,상기 플로팅 영역 및 상기 드레인 영역은 상기 제 1 도우핑 영역과 깊이 및 불순물 농도가 같은 것을 특징으로 하는 이이피롬 장치.
- 청구항 10에 있어서,상기 플로팅 영역 및 상기 드레인 영역은 상기 제 2 도우핑 영역과 깊이 및 불순물 농도가 같은 것을 특징으로 하는 이이피롬 장치.
- 청구항 7에 있어서,제 1 도우핑 영역 및 제 3 도우핑 영역에 주입된 불순물 이온은 인 및 비소이고,상기 제 2 도우핑 영역에 주입된 불순물 이온은 비소인 것을 특징으로 하는 이이피롬 장치.
- 청구항 13에 있어서,상기 드레인 영역 및 상기 플로팅 영역에 주입된 불순물 이온은 인 및 비소인 것을 특징으로 하는 이이피롬 장치.
- 청구항 13에 있어서,상기 드레인 영역 및 상기 플로팅 영역에 주입된 불순물은 비소인 것을 특징으로 하는 이이피롬 장치.
- 반도체 기판 상에 메모리 게이트 스택 및 선택 게이트를 형성하는 단계;상기 반도체 기판에 불순물을 주입하여, 상기 메모리 게이트 스택 및 상기 선택 게이트의 서로 마주보는 일 측벽들 사이의 기판에 플로팅 영역을 형성하고, 상기 메모리 게이트 스택의 다른 측벽에 인접한 기판에 제 1 도우핑 영역 및 상기 제 1 도우핑 영역이 밑면 및 측면을 연속적으로 감싸는 제 2 도우핑 영역을 형성하고, 상기 선택 게이트의 다른 측벽에 인접한 기판에 드레인 영역을 형성하는 단계;상기 메모리 게이트 스택 및 상기 선택 게이트의 측벽에 각각 스페이서 패턴을 형성하는 단계; 및상기 반도체 기판에 불순물을 주입하여, 이웃하는 스페이서 패턴들 사이에 상기 제 2 도우핑 영역이 밑면 및 측면을 연속적으로 감싸는 제 3 도우핑 영역을 형성하는 단계를 포함하는 이이피롬 장치의 제조 방법.
- 청구항 16에 있어서,상기 플로팅 영역 및 상기 드레인 영역은 상기 제 1 도우핑 영역과 동시에 형성되는 것을 특징으로 하는 이이피롬 장치의 제조 방법.
- 청구항 16에 있어서,상기 플로팅 영역 및 상기 드레인 영역은 상기 제 2 도우핑 영역과 동시에 형성되는 것을 특징으로 하는 이이피롬 장치의 제조 방법.
- 청구항 16에 있어서,상기 제 1 도우핑 영역의 불순물 농도는 상기 제 2 도우핑 영역의 불순물 농도보다 낮고, 상기 제 2 도우핑 영역의 불순물 농도는 상기 제 3 도우핑 영역의 불순물 농도보다 낮은 것을 특징으로 하는 이이피롬 장치의 제조 방법.
- 청구항 16에 있어서,상기 제 3 도우핑 영역이 형성된 기판을 실리사이드화하여 상기 스페이서 패턴들 사이에 자기정렬된 실리사이드층을 형성하는 단계를 더 포함하는 이이피롬 장치의 제조 방법.
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