KR19990024780A - 불휘발성 메모리 장치 및 그 제조 방법 - Google Patents

Abstract

NOR형 불휘발성 메모리 장치 및 그 제조 방법이 개시되어 있다. 상기 불휘발성 메모리 장치는, 워드라인에 연결된 컨트롤 게이트; 상기 컨트롤 게이트의 하부에 위치한 플로팅 게이트; 상기 컨트롤 게이트와 플로팅 게이트의 사이에 형성된 층간 유전막; 반도체 기판의 액티브 영역과 상기 플로팅 게이트 사이에 형성된 게이트 절연막; 상기 반도체 기판의 상부에 상기 액티브 영역을 정의하기 위하여 형성된 소자 분리막; 상기 두 개의 게이트 아래에 위치하는 제1 도전형의 채널 영역을 사이에 두고 상기 반도체 기판의 액티브 영역 내에 형성된 제2 도전형의 소오스 및 드레인 영역; 및 상기 제2 도전형의 드레인 영역을 완전히 감싸고 그 일부가 상기 제1 도전형의 채널 영역의 일부까지 확장되며, 또다른 일부는 이웃하는 메모리 셀 사이의 소자 분리막의 아래로 확장되어 형성된 제1 도전형의 불순물 영역을 구비한다. 상기 제1 도전형의 불순물 영역에 의해 채널 열전자의 주입 효율을 높이고 비트라인 간의 아이솔레이션을 강화할 수 있다.

Description

불휘발성 메모리 장치 및 그 제조 방법

본 발명은 불휘발성 메모리 장치(non-volatile memory device) 및 그 제조 방법에 관한 것으로, 보다 상세하게는 NOR형 플래쉬(flash) 메모리 셀에 있어서, 고에너지 이온주입 방법을 통해 p^-형 포켓(pocket) 영역을 형성함으로써 비트라인 간의 아이솔레이션(isolation) 특성을 강화하면서 프로그램 효율을 증가시킬 수 있는 불휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.

반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile)이면서 데이터의 입·출력이 빠른 RAM 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입·출력이 느린 ROM(read only memory) 제품으로 크게 구분할 수 있다. 이러한 ROM 제품 중에서, 전기적으로 데이터의 입·출력이 가능한 EEPROM(electrically erasable and programmable ROM) 또는 플래쉬 메모리에 대한 수요가 늘고 있다. 플래쉬 메모리 장치는 회로 보드로부터 제거하지 않으면서 고속으로 전기적 소거가 가능한 EEPROM의 진보된 형태로서, F-N 터널링(Fowler-Nordheim tunneling) 또는 열-전자(hot electron)를 이용하여 전기적으로 데이터의 입·출력을 제어하는 구조이다. 플래쉬 메모리 장치는 메모리 셀 구조가 간단하여 단위 메모리당 제조 원가가 싸고 데이터를 보존하기 위한 리프레쉬(refresh) 기능이 불필요하다는 장점이 있지만, 데이터의 입·출력 속도가 수백 ㎲에서 수 ms로서 RAM 제품의 수십 ns에 비해 현저하게 느리다는 단점이 있다.

플래쉬 메모리 장치를 회로적 관점에서 살펴보면, 몇개의 메모리 셀을 하나의 묶음체로 제어할 수 있어 고집적화에 유리한 NAND형과, 각각의 메모리 셀을 독립적으로 제어할 수 있어 동작 속도가 빠르지만 2셀당 1개의 콘택이 필요하여 셀 면적이 커지는 NOR형으로 구분할 수 있다.

상기 NOR형 플래쉬 메모리 장치에서 데이터를 저장하는 메모리 셀은 플로팅 게이트(floating gate)와 컨트롤 게이트(control gate)가 적층된 스택형 게이트 구조를 갖는다. 또한, 트랜지스터의 소오스 영역은 소오스 라인에 연결되고, 드레인 영역은 비트라인에 연결된다. NOR형 플래쉬 메모리 셀의 동작은 프로그램(program), 소거(erase) 및 판독(read) 동작으로 나뉘어지는데, 이를 구체적으로 설명하면 다음과 같다.

먼저, 프로그램 동작은 채널 열전자(channel hot electron; 이하 CHE라 한다) 주입 방식으로 플로팅 게이트에 전자를 저장하는 동작으로서, 드레인과 컨트롤 게이트에 각각 5∼6V와 10∼12V의 전압을 인가하고 벌크 기판과 소오스에 0V (접지)를 인가하면, 드레인 접합 엣지의 공핍 영역에서 소오스와 드레인 간의 수평 전계(lateral electric field)에 의해 발생된 CHE가 게이트 전압에 의한 수직 전계(vertical electric field)에 의해 플로팅 게이트로 주입됨으로써 이루어진다.

소거 동작은 소오스 접합 또는 벌크 기판을 통한 F-N 터널링 방식으로 플로팅 게이트 내의 전자를 방출(discharge)시킴으로써 이루어진다. 즉, 드레인을 플로팅시키고 소오스에 12∼15V를 인가하고 컨트롤 게이트에 0V를 인가하면, 플로팅 게이트와 소오스 접합 사이의 전압 차에 의해 F-N 터널링 방식으로 플로팅 게이트 내의 전자가 소오스 접합으로 방출됨으로써 소거가 이루어진다.

판독 동작은 드레인과 컨트롤 게이트에 각각 1V와 4∼5V의 전압을 인가하고 벌크 기판과 소오스를 접지시킴으로써 플로팅 게이트 내의 전자의 유·무에 따라 드레인과 소오스 접합 사이의 전류 흐름이 달라지는 것을 판독하는 것이다.

상기한 CHE 주입 방식의 프로그램 속도를 개선하기 위한 방법으로는, 채널 길이를 작게 하는 방법과, 드레인 접합 구조를 계단 접합(abrupt junction)으로 하여 CHE 발생량을 증가시켜 프로그램 효율을 향상시키는 방법이 있다. 상기 채널 길이를 작게 하는 방법은 CHE 주입을 위한 드레인 전류의 소모가 같은 비율로 증가될 뿐만 아니라 펀치쓰루우(punchthrough) 특성이 저하되는 문제를 갖는다.

도 1은 종래의 계단 드레인 접합 구조를 갖는 NOR형 플래쉬 메모리 셀의 단면도이다.

도 1을 참조하면, 종래의 NOR형 플래쉬 메모리 셀에 있어서, p형 반도체 기판(10)의 주 표면에 소오스/드레인 영역(22,24)가 형성되며, 상기 소오스 영역(22)과 드레인 영역(24) 사이에 채널 영역이 존재한다. 상기 채널 영역의 상부에는 게이트 산화막(12), 제1 폴리실리콘층으로 이루어진 플로팅 게이트(14), ONO (oxide/nitride/oxide)막으로 구성된 층간 유전막(16), 및 제2 폴리실리콘층으로 이루어진 컨트롤 게이트(18)가 차례로 적층되어 있다.

소오스 영역(22)은 n⁺형 영역(22a)과 n^-형 영역(22b)으로 구성되는 이중 확산(double diffusion) 구조로 형성된다. 상기 n⁺형 영역(22a)에 의해 불순물 농도를 증가시키고, n⁺형 영역(22a)과 n^-형 영역(22b)에 의해 접합 깊이를 깊게 함으로써 소거 효율을 증가시키는 역할을 한다. 상기 n⁺형 영역(22a)과 n^-형 영역(22b)은 게이트에 자기정렬(self-alignment)되어 형성된다.

드레인 영역(24)은 n형 영역(24a)과 n⁺형 영역(24b)으로 구성된다. 낮은 불순물 농도를 갖는 n형 영역(24a)에 의해 비선택된 메모리 셀에서 드레인 영역의 근처에서 유도되는 전계의 세기가 낮아져서 열정공(hot hole)의 발생이 감소되고 표면 공핍이 보다 쉽게 일어나게 됨으로써, 상기 비선택된 메모리 셀에 프로그래밍된 데이터가 소거되는 것을 방지하여 전기적 신뢰성을 향상시킨다. 또한, 상기 n형 영역(24a)은 드레인 접합 깊이를 작게 만드므로, 드레인 영역(24)과 플로팅 게이트(14)와의 커플링 캐패시턴스를 감소시켜 비선택된 셀이 전도되어 누설 전류가 발생하는 것을 방지한다. 상기 n형 영역(24a)은 게이트에 자기정렬되어 형성되며, n⁺형 영역(24b)은 측벽 스페이서(20)에 자기정렬되어 형성된다.

상기 드레인 영역(24)의 외부 둘레를 따라 p^-형 포켓 영역(26)이 형성된다. 상기 p^-형 포켓 영역(26)은 선택된 메모리 셀이 프로그램 동작에 있을 때 드레인 영역의 근처에서 수평 전계의 세기를 높여서 전자사태 항복(avalanche breakdown)을 증가시킨다. 따라서, CHE의 발생량이 증가되어 프로그램 효율이 향상된다.

상기한 p^-형 포켓 영역을 형성하는 대표적인 방법으로 다음의 두가지 방법을 들 수 있다.

첫 번째 방법은 보론과 같은 p형 불순물을 이온주입한 후 열처리를 통해 확산시키는 방법으로서, 채널 아래쪽에서 n⁺형 드레인 영역과 p^-형 포켓 영역을 이격시키키 위해 많은 열처리가 요구된다는 단점이 있다.

두 번째 방법은 p^-형 포켓 영역을 약 30°내외의 경사 이온주입(large tilt angle implantation)을 통해 채널 아래쪽에 형성하는 방법으로서, 미합중국 특허공보 제5,147,811호에 개시되어 있다. 그러나, 상기한 경사 이온주입 방법은 통상적으로 사용되는 이온주입 장비가 7°의 경사각(tilt angle)으로 설정되어 있는 점을 고려할 때, 호환성 문제뿐만 아니라 양산시 공정 쓰루풋(throughut) 문제가 발생한다.

본 발명은 상술한 종래 방법의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 NOR형 플래쉬 메모리 셀에 있어서, 고에너지 이온주입 방법을 통해 p^-형 포켓 영역을 형성함으로써 비트라인 간의 아이솔레이션 특성을 강화하면서 프로그램 효율을 증가시킬 수 있는 불휘발성 메모리 장치를 제공하는데 있다.

본 발명의 다른 목적은 상기 불휘발성 메모리 장치를 제조하는데 특히 적합한 불휘발성 메모리 장치의 제조 방법을 제공하는데 있다.

도 1은 종래의 계단 드레인 접합 구조를 갖는 NOR형 플래쉬 메모리 셀의 단면도이다.

도 2는 본 발명에 의한 NOR형 플래쉬 메모리 셀의 레이아웃도이다.

도 3은 도 2의 b-b' 선에 따른 메모리 셀의 단면도들이다.

도 4a 내지 도 9b는 각각 도 2의 a-a' 선 및 b-b' 선에 따른 메모리 셀의 제조 방법을 설명하기 위한 단면도들이다.

도면의 주요 부분에 대한 부호의 설명

100 : 반도체 기판 102 : 필드 산화막

104 : 액티브 영역 106 : 게이트 산화막

108 : 플로팅 게이트 110 : 층간 유전막

112 : 컨트롤 게이트 116 : p^-형 포켓 영역

120 : n⁺형 소오스 영역 122 : n⁺형 드레인 영역

124 : 층간 절연막 126 : 비트라인 콘택

128 : 비트라인

상기 목적을 달성하기 위하여 본 발명은, 다수의 메모리 셀을 갖는 불휘발성 메모리 장치에 있어서, 워드라인에 연결된 컨트롤 게이트; 상기 컨트롤 게이트의 하부에 위치한 플로팅 게이트; 상기 컨트롤 게이트와 플로팅 게이트의 사이에 형성된 층간 유전막; 반도체 기판의 액티브 영역과 상기 플로팅 게이트 사이에 형성된 게이트 절연막; 상기 반도체 기판의 상부에 상기 액티브 영역을 정의하기 위하여 형성된 소자 분리막; 상기 두 개의 게이트 아래에 위치하는 제1 도전형의 채널 영역을 사이에 두고 상기 반도체 기판의 액티브 영역 내에 형성된 제2 도전형의 소오스 및 드레인 영역; 및 상기 제2 도전형의 드레인 영역을 완전히 감싸고 그 일부가 상기 제1 도전형의 채널 영역의 일부까지 확장되며, 또다른 일부는 이웃하는 메모리 셀 사이의 소자 분리막의 아래로 확장되어 형성된 제1 도전형의 불순물 영역을 구비하는 것을 특징으로 하는 불휘발성 메모리 장치를 제공한다.

바람직하게는, 상기 제2 도전형의 드레인 영역은 상기 플로팅 게이트의 일부분과 오버랩되어 형성되고, 그 농도가 상기 제1 도전형의 불순물 영역의 농도보다 높다.

바람직하게는, 상기 제1 도전형의 불순물 영역은 그 다른 일부가 이웃하는 메모리 셀의 제1 도전형의 불순물 영역과 공유된다.

상기 다른 목적을 달성하기 위하여 본 발명은, 다수의 메모리 셀을 갖는 불휘발성 메모리 장치의 제조 방법에 있어서, 반도체 기판의 상부에 소자 분리막을 형성하여 상기 반도체 기판에 액티브 영역을 정의하는 단계; 상기 반도체 기판의 액티브 영역의 상부에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막의 상부에, 층간 유전막을 사이에 두고 적층된 플로팅 게이트와 컨트롤 게이트로 이루어진 셀 게이트를 형성하는 단계: 드레인 형성 영역, 상기 셀 게이트 아래의 채널 형성 영역의 일 부위, 및 상기 소자 분리막을 오픈시킨 후 제1 도전형의 불순물을 이온주입함으로써, 상기 드레인 형성 영역, 상기 채널 형성 영역의 일 부위 및 상기 소자 분리막의 아래에 제1 도전형의 불순물 영역을 형성하는 단계; 및 상기 셀 게이트를 마스크로 하여 제2 도전형의 불순물을 이온주입함으로써, 상기 반도체 기판의 액티브 영역에 상기 셀 게이트에 자기정렬되는 제2 도전형의 소오스/드레인 영역을 형성하는 단계를 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법을 제공한다.

상기 게이트 절연막의 상부에, 층간 유전막을 사이에 두고 플로팅 게이트와 컨트롤 게이트가 적층된 셀 게이트를 형성하는 단계는, 상기 게이트 절연막의 상부에 플로팅 게이트로 사용될 제1 도전층을 형성하는 단계; 상기 소자 분리막 상부의 상기 제1 도전층을 식각하는 단계; 상기 결과물의 상부에 층간 유전막 및 컨트롤 게이트로 사용될 제2 도전층을 차례로 형성하는 단계; 및 상기 제2 도전층, 층간 유전막 및 제1 도전층을 패터닝하여 플로팅 게이트와 컨트롤 게이트로 이루어진 셀 게이트를 형성하는 단계를 포함한다.

바람직하게는, 상기 제1 도전형의 불순물 영역을 형성하는 단계는 보론을 100∼400keV의 고에너지로 이온주입함으로써 이루어진다.

본 발명은 n⁺형 드레인 영역을 완전히 감싸도록 p^-형 포켓 영역을 형성함으로써 공핍 영역의 확장을 억제하여 벌크 펀치쓰루우(bulk punchthrough) 특성을 개선할 수 있다. 상기 p^-형 포켓 영역은 그 일부가 채널 영역까지 확장되도록 형성됨으로써, 채널 영역에서 수평 전계의 세기가 증가하여 채널 열전자(CHE)의 주입 효율을 향상시킬 수 있다. 또한, 상기 p^-형 포켓 영역의 다른 일부를 이웃하는 메모리 셀의 소자 분리막 아래까지 확장되도록 형성함으로써, 상기 소자 분리막 아래의 p^-형 포켓 영역이 채널 스토퍼(channel stopper)로 작용하여 비트라인 간의 아이솔레이션을 강화할 수 있다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.

도 2는 본 발명에 의한 NOR형 플래쉬 메모리 셀의 레이아웃도이고, 도 3은 도 2의 b-b' 선에 따른 메모리 셀의 단면도들이다.

도 2 및 도 3을 참조하면, 본 발명의 NOR형 플래쉬 메모리 셀에 있어서, p형 반도체 기판(100)의 주 표면에 소오스/드레인 영역(120,122)가 형성되며, 상기 소오스 영역(120)과 드레인 영역(122) 사이에 p형 채널 영역이 존재한다. 상기 채널 영역의 상부에는 게이트 산화막(106), 제1 폴리실리콘층으로 이루어진 플로팅 게이트(108), ONO (oxide/nitride/oxide)막으로 구성된 층간 유전막(110), 및 제2 폴리실리콘층으로 이루어진 컨트롤 게이트(112)가 차례로 적층되어 있다.

소오스 영역(120)은 높은 불순물 농도를 갖는 깊은 접합의 n⁺형 영역으로 구성된다. 즉, 상기 n⁺형 소오스 영역(120)은 높은 불순물 농도를 갖기 때문에, 소거 동작시 소오스 영역(120)의 표면 공핍이 감소되고 상기 소오스 영역(120)의 표면에서 전압 강하(voltage drop)이 감소된다. 따라서, 터널링 전류의 양이 증가하여 소거 효율을 증가시킨다. 또한, 상기 n⁺형 소오스 영역(120)의 접합 깊이가 크기 때문에, 소오스 영역(120)에서 채널 영역의 측면으로의 확산량이 증가하여 소오스 영역(120)과 플로팅 게이트(108)와의 오버랩 영역이 증가한다. 따라서, 터널링 전류의 양이 증가하여 소거 효율을 증가시킨다. 상기 n⁺형 소오스 영역(120)은 게이트에 자기정렬되어 형성된다.

드레인 영역(122)은 높은 불순물 영역을 갖는 n⁺형 영역으로 구성되고, 플로팅 게이트(108)의 일부분과 오버랩되어 형성된다. 따라서, 드레인 영역(122)의 근처에서 수평 전계의 세기가 증가되어 플로팅 게이트(108)로의 CHE 주입 효율이 향상된다.

상기 n⁺형 드레인 영역(122)의 외부 둘레를 따라 p^-형 포켓 영역(116)이 형성된다. 상기 p^-형 포켓 영역(116)은 n⁺형 드레인 영역(122)을 완전히 감싸도록 형성되므로, 드레인 접합의 공핍 영역 확장을 억제하여 벌크 펀치쓰루우 특성을 개선한다. 또한, 상기 p^-형 포켓 영역(116)은 그 일부가 채널 영역까지 확장되도록 형성됨으로써, 선택된 메모리 셀이 프로그램 동작에 있을 때 n⁺형 드레인 영역(122)의 근처에서 채널 영역의 일부까지 수평 전계의 세기를 증대시켜 전자사태 항복(avalanche breakdown)을 증가시킨다. 따라서, CHE의 발생량이 증가되어 프로그램 효율이 향상된다. 또한, 상기 p^-형 포켓 영역(116)은 그 다른 일부가 이웃하는 메모리 셀의 드레인 영역(122) 사이의 소자 분리막(102) 아래까지 확장되어 상기 이웃한 셀의 p^-형 포켓 영역(116)과 공유됨으로써, 채널 스토퍼로 작용하여 비트라인 간의 아이솔레이션을 강화시킨다.

상기 소오스 영역(120)은 소오스 라인(도시하지 않음)에 연결되고, 드레인 영역(122)은 비트라인(128)에 연결된다.

이하, 도 3에 도시한 본 발명에 따른 NOR형 플래쉬 메모리 셀의 프로그램, 소거 및 판독 동작을 살펴보기로 한다.

먼저, 프로그램 동작은 선택 비트라인, 즉 드레인 영역(122)과 워드라인, 즉 컨트롤 게이트(112)에 각각 5∼6V와 10∼12V의 전압을 인가하고 벌크 기판(100)과 소오스 라인, 즉 소오스 영역(120)에 0V (접지)를 인가하면, 드레인 접합 엣지의 공핍 영역에서 소오스 영역(120)과 드레인 영역(122) 간의 수평 전계에 의해 발생된 CHE가 게이트 전압에 의한 수직 전계에 의해 플로팅 게이트(108)로 주입됨으로써 이루어진다. 이때, 이웃하는 비선택 비트라인을 플로팅시켜 선택 비트라인으로부터 비선택 비트라인으로의 누설 전류 경로를 제거함으로써, 셀 간의 외란 현상을 방지할 수 있다. 본 발명에서는 p^-형 포켓 영역(116)의 일부를 채널 영역까지 확장되도록 형성하여 드레인 영역(122)의 근처에서 채널 영역의 일부까지 수평 전계의 세기를 증대시킴으로써, CHE의 발생량을 증가시켜 프로그램 효율을 향상시킬 수 있다.

소거 동작은 드레인 영역(122)을 플로팅시키고 소오스 영역(120)에 12∼15V를 인가하고 컨트롤 게이트(112)에 0V를 인가하여, 플로팅 게이트(108)와 소오스 접합 사이의 전압 차에 의해 F-N 터널링 방식으로 플로팅 게이트(108) 내의 전자가 소오스 접합으로 방출됨으로써 이루어진다.

판독 동작은 드레인 영역(122)과 컨트롤 게이트(112)에 각각 1V와 4∼5V의 전압을 인가하고 벌크 기판(100)과 소오스 영역(120)을 접지시킴으로써 플로팅 게이트(108) 내의 전자의 유·무에 따라 드레인과 소오스 접합 사이의 전류 흐름이 달라지는 것을 판독하는 것이다.

도 4a 내지 도 9b는 각각 도 2의 a-a' 선 및 b-b' 선에 따른, 본 발명에 의한 NOR형 플래쉬 메모리 셀의 제조 방법을 설명하기 위한 단면도들이다.

도 4a 및 도 4b는 소자 분리막(102)을 형성하는 단계를 도시한다. p형의 반도체 기판(100)의 상부에 약 240Å 두께의 패드 산화막(도시하지 않음)을 열적 산화 방법으로 성장시킨 후, 그 위에 약 1000Å 두께의 폴리실리콘층(도시하지 않음)과 약 1500Å 두께의 질화막(도시하지 않음)을 연속적으로 증착한다. 이어서, 도 2에 도시한 액티브 영역(104)의 레이아웃에 따라 사진 공정을 통해 포토레지스트 패턴(도시하지 않음)을 형성한 후, 이를 마스크로 이용하여 상기 질화막을 건식 식각한다. 다음에, 상기 포토레지스트 패턴을 제거한 후, 열적 산화 방법을 실시하여 약 6000Å 두께의 소자 분리막(102)을 성장시킴으로써 상기 기판(100)에 액티브 영역(104)을 정의한다. 이때, 상기 포토레지스트 패턴을 제거하기 전에, 소자분리 특성을 강화시키기 위하여 노출된 기판 표면에 채널 스토퍼용 불순물을 이온주입하는 단계를 더 실시할 수 있다.

이어서, 상기 폴리실리콘층과 패드 산화막을 제거함으로써 소자분리 공정을 완료한다.

도 5a 및 도 5b는 셀 게이트를 형성하는 단계를 도시한다. 상기와 같이 소자 분리막(102)을 형성한 후, 기판(100)의 표면에 약 100Å 두께의 게이트 산화막(또는 터널 산화막이라 한다)(106)을 열적 산화 방법으로 성장시킨다. 이어서, 상기 게이트 산화막(106)의 상부에 플로팅 게이트로 사용될 제1 도전층, 예컨대 제1 폴리실리콘층(108)을 약 1500Å의 두께로 증착하고 POCl₃을 침적하여 상기 제1 폴리실리콘층(108)을 n⁺형으로 도핑시킨다. 다음에, 도 2에 도시한 플로팅 게이트의 레이아웃에 따라 사진식각 공정을 통해 상기 소자 분리막(102) 상부의 제1 폴리실리콘층(108)을 건식 식각한다.

이어서, 상기 제1 폴리실리콘층(108)을 산화시켜 약 100Å 두께의 제1 산화막을 성장시킨 후, 그 위에 약 120Å 두께의 질화막을 증착하고 상기 질화막을 산화시켜 30∼40Å 정도의 두께의 제2 산화막을 성장시킴으로써, ONO막으로 이루어진 층간 유전막(110)을 형성한다. 계속해서, 상기 층간 유전막(110)의 상부에 컨트롤 게이트로 사용될 제2 도전층, 예컨대 제2 폴리실리콘층(112)을 약 2000Å의 두께로 증착하고 POCl₃침적에 의해 상기 제2 폴리실리콘층(112)을 n⁺형으로 도핑시킨다.

다음에, 상기 도 2에 도시한 컨트롤 게이트의 레이아웃에 따라 사진식각 공정을 통해 상기 제2 폴리실리콘층(112), 층간 유전막(110) 및 제1 폴리실리콘층(108)을 연속적으로 건식 식각함으로써, 플로팅 게이트(108)와 컨트롤 게이트(112)가 적층된 메모리 셀의 게이트를 형성한다.

도 6a 및 도 6b는 p^-형 불순물(115)을 이온주입하는 단계를 도시한다. 상기와 같이 메모리 셀의 스택형 게이트를 형성한 후, 도 2에 도시한 p^-형 포켓 영역(116)의 레이아웃에 따라 사진 공정으로 드레인 형성 영역, 상기 셀 게이트 아래의 채널 형성 영역의 일 부위, 및 상기 소자 분리막(102)을 오픈시키는 포토레지스트 패턴(113)을 형성한다. 이어서, 상기 포토레지스트 패턴(113)을 이온주입 마스크로 사용하여 약 4000Å 두께의 셀 게이트와 약 3500∼4000Å 두께의 소자 분리막(102)을 통과시킬 수 있는 투사 범위(projected range; Rp)로 p형 불순물(115), 예컨대 보론을 주입한다. 바람직하게는, 보론을 100∼400keV의 높은 에너지와 5.0E12∼5.0E13 ions/cm²의 도즈로써 이온주입한다.

도 7a 및 도 7b는 n⁺형 불순물(118)을 이온주입하는 단계를 도시한다. 상기와 같이 p^-형 불순물(115)을 이온주입한 후, 상기 포토레지스트 패턴(113)을 제거한다. 이어서, 상기 셀 게이트를 이온주입 마스크로 사용하여 n형 불순물(118), 예컨대 비소(arsenic)를 6.0E15 ions/cm²의 도즈와 50keV의 에너지로 이온주입한다.

도 8a 및 도 8b는 어닐링(annealing) 공정을 실시하는 단계를 도시한다. 상기와 같이 n⁺형 불순물(118)을 이온주입한 후, 850∼950℃ 정도의 온도에서 어닐링을 실시한다. 그 결과, 상기 셀 게이트에 자기정렬되는 n⁺형 소오스/드레인 영역(120,122)이 형성된다. 또한, 소자 분리막(102)의 아래에서는 비트라인 간의 아이솔레이션을 강화하는 p^-형 채널 스톱 영역으로 제공되면서, 채널 영역의 아래에서는 CHE 주입 효율을 높이고 드레인 영역(122)의 아래에서는 벌크 펀치쓰루우를 개선할 수 있는 p^-형 포켓 영역(116)이 형성된다.

도 9a 및 도 9b는 비트라인(128) 및 소오스 라인(도시하지 않음)을 형성하는 단계를 도시한다. 상기와 같이 어닐링 단계를 거친 후, 결과물의 전면에 고온 산화막(high temperature oxide; HTO)을 증착하고 그 위에 BPSG(borophosphosilicate glass)막을 증착한 후 상기 BPSG막을 리플로우(reflow)하여 평탄화시킴으로써 층간 절연막(124)을 형성한다.

이어서, 사진식각 공정으로 상기 층간 절연막(124)을 식각하여 메모리 셀의 n⁺형 드레인 영역(122) 및 n⁺형 소오스 영역(120)을 노출시키는 비트라인 콘택(126) 및 소오스 라인 콘택(도시하지 않음)을 형성한다. 이어서, 상기 콘택들이 형성된 결과물의 상부에 금속층을 증착하고 이를 사진식각 공정으로 패터닝함으로써 상기 비트라인 콘택(126)을 통해 n⁺형 드레인 영역(122)에 접속되는 비트라인(128) 및 상기 소오스 라인 콘택을 통해 n⁺형 소오스 영역(120)에 접속되는 소오스 라인을 형성한다.

상술한 바와 같이 본 발명에 따른 불휘발성 메모리 장치에 의하면, n⁺형 드레인 영역을 완전히 감싸도록 p^-형 포켓 영역을 형성함으로써 공핍 영역의 확장을 억제하여 벌크 펀치쓰루우 특성을 개선할 수 있다. 상기 p^-형 포켓 영역은 그 일부가 채널 영역까지 확장되도록 형성됨으로써, 채널 영역에서 수평 전계의 세기가 증가하여 채널 열전자(CHE)의 주입 효율을 향상시킬 수 있다. 또한, 상기 p^-형 포켓 영역의 다른 일부를 이웃하는 메모리 셀의 소자 분리막 아래까지 확장되도록 형성함으로써, 상기 소자 분리막 아래의 p^-형 포켓 영역이 채널 스토퍼로 작용하여 비트라인 간의 아이솔레이션을 강화할 수 있다.

상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (9)

1. 다수의 메모리 셀을 갖는 불휘발성 메모리 장치에 있어서, 상기 메모리 셀은

   워드라인에 연결된 컨트롤 게이트;

   상기 컨트롤 게이트의 하부에 위치한 플로팅 게이트;

   상기 컨트롤 게이트와 플로팅 게이트의 사이에 형성된 층간 유전막;

   반도체 기판의 액티브 영역과 상기 플로팅 게이트 사이에 형성된 게이트 절연막;

   상기 반도체 기판의 상부에 상기 액티브 영역을 정의하기 위하여 형성된 소자 분리막;

   상기 두 개의 게이트 아래에 위치하는 제1 도전형의 채널 영역을 사이에 두고 상기 반도체 기판의 액티브 영역 내에 형성된 제2 도전형의 소오스 및 드레인 영역; 및

   상기 제2 도전형의 드레인 영역을 완전히 감싸고 그 일부가 상기 제1 도전형의 채널 영역의 일부까지 확장되며, 다른 일부는 이웃하는 메모리 셀 사이의 소자 분리막의 아래로 확장되어 형성된 제1 도전형의 불순물 영역을 구비하는 것을 특징으로 하는 불휘발성 메모리 장치.
2. 제 1 항에 있어서, 상기 제2 도전형의 드레인 영역은 상기 플로팅 게이트의 일부분과 오버랩되어 형성된 것을 특징으로 하는 불휘발성 메모리 장치.
3. 제 1 항에 있어서, 상기 제2 도전형의 드레인 영역의 농도가 상기 제1 도전형의 불순물 영역의 농도보다 높은 것을 특징으로 하는 불휘발성 메모리 장치.
4. 제 1 항에 있어서, 상기 제1 도전형의 불순물 영역은 상기 다른 일부가 이웃하는 메모리 셀의 제1 도전형의 불순물 영역과 공유된 것을 특징으로 하는 불휘발성 메모리 장치.
5. 다수의 메모리 셀을 갖는 불휘발성 메모리 장치의 제조 방법에 있어서, 상기 제조 방법은:

   반도체 기판의 상부에 소자 분리막을 형성하여 상기 반도체 기판에 액티브 영역을 정의하는 단계;

   상기 반도체 기판의 액티브 영역의 상부에 게이트 절연막을 형성하는 단계;

   상기 게이트 절연막의 상부에, 층간 유전막을 사이에 두고 적층된 플로팅 게이트와 컨트롤 게이트로 이루어진 셀 게이트를 형성하는 단계;

   드레인 형성 영역, 상기 셀 게이트 아래의 채널 형성 영역의 일 부위, 및 상기 소자 분리막을 오픈시킨 후 제1 도전형의 불순물을 이온주입함으로써, 상기 드레인 형성 영역, 상기 채널 형성 영역의 일 부위 및 상기 소자 분리막의 아래에 제1 도전형의 불순물 영역을 형성하는 단계; 및

   상기 셀 게이트를 마스크로 하여 제2 도전형의 불순물을 이온주입함으로써, 상기 반도체 기판의 액티브 영역에 상기 셀 게이트에 자기정렬되는 제2 도전형의 소오스/드레인 영역을 형성하는 단계를 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
6. 제5항에 있어서, 상기 게이트 절연막의 상부에, 층간 유전막을 사이에 두고 플로팅 게이트와 컨트롤 게이트가 적층된 셀 게이트를 형성하는 단계는,

   상기 게이트 절연막의 상부에 플로팅 게이트로 사용될 제1 도전층을 형성하는 단계;

   상기 소자 분리막 상부의 상기 제1 도전층을 식각하는 단계;

   상기 결과물의 상부에 층간 유전막 및 컨트롤 게이트로 사용될 제2 도전층을 차례로 형성하는 단계; 및

   상기 제2 도전층, 층간 유전막 및 제1 도전층을 패터닝하여 플로팅 게이트와 컨트롤 게이트로 이루어진 셀 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
7. 제 5 항에 있어서, 상기 제1 도전형의 불순물 영역을 형성하는 단계는 보론을 100∼400keV의 고에너지로 이온주입함으로써 이루어지는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
8. 제 5 항에 있어서, 상기 제2 도전형의 소오스/드레인 영역을 형성하는 단계에서, 상기 제2 도전형의 드레인 영역은 상기 플로팅 게이트의 일부분과 오버랩되도록 형성하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
9. 제 5 항에 있어서, 상기 제2 도전형의 드레인 영역의 농도가 상기 제1 도전형의 불순물 영역의 농도보다 높은 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.