JPH05102490A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPH05102490A JPH05102490A JP3281911A JP28191191A JPH05102490A JP H05102490 A JPH05102490 A JP H05102490A JP 3281911 A JP3281911 A JP 3281911A JP 28191191 A JP28191191 A JP 28191191A JP H05102490 A JPH05102490 A JP H05102490A
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Abstract
(57)【要約】
【目的】 部分的に浮遊ゲ−ト電極と半導体基板との間
の絶縁膜を厚くする事によりカップリング比を適宜大き
くした半導体記憶装置を提供する。 【構成】 選択ゲ−ト電極４を浮遊ゲ−ト電極５の下に
置いてその表面を酸化することにより、その部分のゲ−
ト酸化膜８１を他の部分のゲ−ト酸化膜８より厚くする
ことができ、その結果、メモリトランジスタのカップリ
ング比を大きくすることができる。
の絶縁膜を厚くする事によりカップリング比を適宜大き
くした半導体記憶装置を提供する。 【構成】 選択ゲ−ト電極４を浮遊ゲ−ト電極５の下に
置いてその表面を酸化することにより、その部分のゲ−
ト酸化膜８１を他の部分のゲ−ト酸化膜８より厚くする
ことができ、その結果、メモリトランジスタのカップリ
ング比を大きくすることができる。
Description
【０００１】
【産業上の利用分野】本発明は、選択ゲ−ト電極を有す
る絶縁ゲ−ト型電界効果トランジスタを備えた不揮発性
半導体記憶装置の構造およびその製造方法に関するもの
である。
る絶縁ゲ−ト型電界効果トランジスタを備えた不揮発性
半導体記憶装置の構造およびその製造方法に関するもの
である。
【０００２】
【従来の技術】従来の半導体装置の中でも不揮発性メモ
リは、良く知られているデバイスである。とくに、電気
的消去、再書き込み可能な読み出し専用メモリ（Electr
icallyErasable and Programmable Read Only Memory
：ＥＥＰＲＯＭ）消去のために紫外線の必要なＥＰＲ
ＯＭとは異なり、ボ−ドに実装したままで書換え可能で
あり、消去、書込みに必要な高圧の発生回路やその他の
周辺回路を内臓しているため使いやすい特長がある。Ｅ
ＥＰＲＯＭは多くのセル構造が提案されているが、フロ
−テイングゲ−ト型とＭＮＯＳ型に大別される。フロ−
テイングゲ−ト型は浮遊トタンジスタを有し、ＥＰＲＯ
Ｍと同様絶縁膜に完全に覆われたポリシリコン層に電子
を蓄える。ＭＮＯＳ型は、酸化膜と窒化膜の界面や窒化
膜中のトラップに電子やホ−ルを捕獲する。いずれの構
造もＭＯＳトタンジスタのゲ−トと基板との間に電子や
ホ−ルを捕獲することによってＭＯＳトタンジスタのし
きい値を変化させ、不揮発性記憶を行う。
リは、良く知られているデバイスである。とくに、電気
的消去、再書き込み可能な読み出し専用メモリ（Electr
icallyErasable and Programmable Read Only Memory
：ＥＥＰＲＯＭ）消去のために紫外線の必要なＥＰＲ
ＯＭとは異なり、ボ−ドに実装したままで書換え可能で
あり、消去、書込みに必要な高圧の発生回路やその他の
周辺回路を内臓しているため使いやすい特長がある。Ｅ
ＥＰＲＯＭは多くのセル構造が提案されているが、フロ
−テイングゲ−ト型とＭＮＯＳ型に大別される。フロ−
テイングゲ−ト型は浮遊トタンジスタを有し、ＥＰＲＯ
Ｍと同様絶縁膜に完全に覆われたポリシリコン層に電子
を蓄える。ＭＮＯＳ型は、酸化膜と窒化膜の界面や窒化
膜中のトラップに電子やホ−ルを捕獲する。いずれの構
造もＭＯＳトタンジスタのゲ−トと基板との間に電子や
ホ−ルを捕獲することによってＭＯＳトタンジスタのし
きい値を変化させ、不揮発性記憶を行う。
【０００３】図１４〜１５は、ゲ−トがスタック構造で
ある浮遊ゲ−ト型のトンネル酸化膜を用いたＥＥＰＲＯ
Ｍセルの従来例である。図１５は、ＥＥＰＲＯＭのセル
部分の断面図、図１４は、その平面図である。図におい
て、Ｐ型シリコンなどの半導体基板１には複数のＮ＋不
純物拡散層３、３１、３２が形成されており、その上に
ＳｉＯ2 膜などの絶縁膜８が形成されている。この絶縁
膜８上に、ポリシリコンの浮遊ゲ−ト電極５および選択
ゲ−ト電極４を形成する。この絶縁膜の厚さは約４００
０Ａ（オングストロ−ム）であるが、各電極４、５をそ
れぞれ挟むように半導体基板１内には、先の不純物拡散
層３、３１、３２がソ−ス、ドレイン領域として配置さ
れている。浮遊ゲ−ト電極５の上には、層間絶縁膜１１
を介してポリシリコンの制御ゲ−ト電極６が積層されて
いる。選択ゲ−ト電極４とこれを挟むソ−ス、ドレイン
領域３１、３とで第１の絶縁ゲ−ト型電界効果トランジ
スタ（以下、選択トランジスタという）を構成し、浮遊
ゲ−ト電極５および制御ゲ−ト電極６とこれらを挟むソ
−ス、ドレイン領域３２、３とで第２の絶縁ゲ−ト型電
界効果トランジスタ（以下、メモリトランジスタとい
う）を構成している。このメモリトランジスタの半導体
基板１と浮遊ゲ−ト電極５との間に存在する絶縁膜８の
一部領域には、領域３１の上に１００Ａ程度の薄い酸化
膜７が設けられている。この薄い絶縁膜７は、トンネル
酸化膜と呼ばれており、この酸化膜７中を電子をトンネ
ルさせることにより、浮遊ゲ−ト電極５に電子を注入し
たり、放出したりする。消去は、制御ゲ−ト電極６に１
５〜２０Ｖの高電圧を印加し、ドレインを接地し、浮遊
ゲ−ト電極５に電子を注入することにより行う。書込み
は制御ゲ−ト電極６を接地し、ドレインに高電圧を印加
し、浮遊ゲ−ト電極５から電子を放出することにより行
う。以上述べたセルの複数がワ−ド線およびビット線に
接続され、高圧発生回路のような周辺回路を含んで前述
のＥＥＰＲＯＭが構成される。この浮遊ゲ−ト型ＥＥＰ
ＲＯＭにおいては、このスタック構造のほかに制御ゲ−
ト電極を浮遊ゲ−ト電極と同一の平面に並べる構造のも
のもある。この構造は、フラットではあるが、素子面積
が大きくなる。
ある浮遊ゲ−ト型のトンネル酸化膜を用いたＥＥＰＲＯ
Ｍセルの従来例である。図１５は、ＥＥＰＲＯＭのセル
部分の断面図、図１４は、その平面図である。図におい
て、Ｐ型シリコンなどの半導体基板１には複数のＮ＋不
純物拡散層３、３１、３２が形成されており、その上に
ＳｉＯ2 膜などの絶縁膜８が形成されている。この絶縁
膜８上に、ポリシリコンの浮遊ゲ−ト電極５および選択
ゲ−ト電極４を形成する。この絶縁膜の厚さは約４００
０Ａ（オングストロ−ム）であるが、各電極４、５をそ
れぞれ挟むように半導体基板１内には、先の不純物拡散
層３、３１、３２がソ−ス、ドレイン領域として配置さ
れている。浮遊ゲ−ト電極５の上には、層間絶縁膜１１
を介してポリシリコンの制御ゲ−ト電極６が積層されて
いる。選択ゲ−ト電極４とこれを挟むソ−ス、ドレイン
領域３１、３とで第１の絶縁ゲ−ト型電界効果トランジ
スタ（以下、選択トランジスタという）を構成し、浮遊
ゲ−ト電極５および制御ゲ−ト電極６とこれらを挟むソ
−ス、ドレイン領域３２、３とで第２の絶縁ゲ−ト型電
界効果トランジスタ（以下、メモリトランジスタとい
う）を構成している。このメモリトランジスタの半導体
基板１と浮遊ゲ−ト電極５との間に存在する絶縁膜８の
一部領域には、領域３１の上に１００Ａ程度の薄い酸化
膜７が設けられている。この薄い絶縁膜７は、トンネル
酸化膜と呼ばれており、この酸化膜７中を電子をトンネ
ルさせることにより、浮遊ゲ−ト電極５に電子を注入し
たり、放出したりする。消去は、制御ゲ−ト電極６に１
５〜２０Ｖの高電圧を印加し、ドレインを接地し、浮遊
ゲ−ト電極５に電子を注入することにより行う。書込み
は制御ゲ−ト電極６を接地し、ドレインに高電圧を印加
し、浮遊ゲ−ト電極５から電子を放出することにより行
う。以上述べたセルの複数がワ−ド線およびビット線に
接続され、高圧発生回路のような周辺回路を含んで前述
のＥＥＰＲＯＭが構成される。この浮遊ゲ−ト型ＥＥＰ
ＲＯＭにおいては、このスタック構造のほかに制御ゲ−
ト電極を浮遊ゲ−ト電極と同一の平面に並べる構造のも
のもある。この構造は、フラットではあるが、素子面積
が大きくなる。
【０００４】
【発明が解決しようとする課題】ＥＥＰＲＯＭは、浮遊
ゲ−ト電極を有し、薄い酸化膜を介して、トンネル電流
により、この浮遊ゲ−ト電極に電荷を注入し、引き抜き
動作を行うデバイスであるが、この選択ゲ−ト電極が存
在するために、高集積化が期待できず、コスト的にも下
げるのは困難である。すなわち、高集積化に伴って選択
ゲ−ト電極と浮遊ゲ−ト電極とが接近してくるので、そ
の間のアスペクト比が高くなる。これらのゲ−ト電極
は、通常例えばＢＰＳＧやＰＳＧなどの堆積絶縁膜で絶
縁されるが、この間におけるゲ−ト電極端においてＢＰ
ＳＧあるいはＰＳＧの堆積形状が局所的に薄くなり、絶
縁破壊を起こしたり、この後のリン雰囲気中のリフロ−
工程において雰囲気中の高濃度のリンがＢＰＳＧ中のボ
ロンと反応して析出物が生じ、これが突起物として成長
するという不都合が生じる。この突起物は、金属配線の
断線あるいは短絡を引起こし、半導体装置の信頼性の低
下あるいは製造歩留まりの低下につながる。また浮遊ゲ
−ト電極の上に制御ゲ−ト電極を形成する際は、ポリシ
リコン膜をマスクを用いてエッチング処理するが、その
マスクは、浮遊ゲ−ト電極および選択ゲ−ト電極を形成
するときに用いたマスクと同じパタ−ンのものを用いる
ので、図示はしていないが実際には選択ゲ−ト電極の上
にはこれと同形のポリシリコン膜が形成されている。こ
のポリシリコン膜は、工程増を防ぐために通常は取り除
かずに、ダミ−のような状態にしておく。したがって、
ここにＢＰＳＧ、ＰＳＧのような絶縁膜を施せば、浮遊
ゲ−ト電極および選択ゲ−ト電極の間の絶縁膜には、深
い凹所ができ、絶縁膜が一層破壊され易すくなる。
ゲ−ト電極を有し、薄い酸化膜を介して、トンネル電流
により、この浮遊ゲ−ト電極に電荷を注入し、引き抜き
動作を行うデバイスであるが、この選択ゲ−ト電極が存
在するために、高集積化が期待できず、コスト的にも下
げるのは困難である。すなわち、高集積化に伴って選択
ゲ−ト電極と浮遊ゲ−ト電極とが接近してくるので、そ
の間のアスペクト比が高くなる。これらのゲ−ト電極
は、通常例えばＢＰＳＧやＰＳＧなどの堆積絶縁膜で絶
縁されるが、この間におけるゲ−ト電極端においてＢＰ
ＳＧあるいはＰＳＧの堆積形状が局所的に薄くなり、絶
縁破壊を起こしたり、この後のリン雰囲気中のリフロ−
工程において雰囲気中の高濃度のリンがＢＰＳＧ中のボ
ロンと反応して析出物が生じ、これが突起物として成長
するという不都合が生じる。この突起物は、金属配線の
断線あるいは短絡を引起こし、半導体装置の信頼性の低
下あるいは製造歩留まりの低下につながる。また浮遊ゲ
−ト電極の上に制御ゲ−ト電極を形成する際は、ポリシ
リコン膜をマスクを用いてエッチング処理するが、その
マスクは、浮遊ゲ−ト電極および選択ゲ−ト電極を形成
するときに用いたマスクと同じパタ−ンのものを用いる
ので、図示はしていないが実際には選択ゲ−ト電極の上
にはこれと同形のポリシリコン膜が形成されている。こ
のポリシリコン膜は、工程増を防ぐために通常は取り除
かずに、ダミ−のような状態にしておく。したがって、
ここにＢＰＳＧ、ＰＳＧのような絶縁膜を施せば、浮遊
ゲ−ト電極および選択ゲ−ト電極の間の絶縁膜には、深
い凹所ができ、絶縁膜が一層破壊され易すくなる。
【０００５】一方、前述したようにＥＥＰＲＯＭメモリ
を動作させるには、１５〜２０Ｖの高電圧を印加する
が、各ゲ−ト電極間の結合キャパシタンスのカップリン
グ比を大きくすれば、その動作電圧を下げることができ
る。図１１に、従来のＥＥＰＲＯＭのメモリトランジス
タのカップリング比ＣＲを示す。ＣＲは、制御ゲ−ト電
極と浮遊ゲ−ト電極との間のキャパシタンスＣ2 と浮遊
ゲ−ト電極と半導体基板との間キャパシタンスＣ1 ＋Ｃ
W ＋Ｃ31との比（Ｃ2 ／Ｃ1 ＋ＣW ＋Ｃ31）を表わして
いる。現在のカップリング比ＣＲは、通常２前後であ
る。この様に、ＥＥＰＲＯＭのような選択ゲ−ト電極を
有する半導体装置においては、ゲ−ト電極間のアスペク
ト比の増大に伴う絶縁物の変形による金属配線の断線や
短絡等を原因とする製造歩留まりの低下や信頼性の低下
といった問題があり、さらに、動作電圧を下げようとす
る要請が大きい。
を動作させるには、１５〜２０Ｖの高電圧を印加する
が、各ゲ−ト電極間の結合キャパシタンスのカップリン
グ比を大きくすれば、その動作電圧を下げることができ
る。図１１に、従来のＥＥＰＲＯＭのメモリトランジス
タのカップリング比ＣＲを示す。ＣＲは、制御ゲ−ト電
極と浮遊ゲ−ト電極との間のキャパシタンスＣ2 と浮遊
ゲ−ト電極と半導体基板との間キャパシタンスＣ1 ＋Ｃ
W ＋Ｃ31との比（Ｃ2 ／Ｃ1 ＋ＣW ＋Ｃ31）を表わして
いる。現在のカップリング比ＣＲは、通常２前後であ
る。この様に、ＥＥＰＲＯＭのような選択ゲ−ト電極を
有する半導体装置においては、ゲ−ト電極間のアスペク
ト比の増大に伴う絶縁物の変形による金属配線の断線や
短絡等を原因とする製造歩留まりの低下や信頼性の低下
といった問題があり、さらに、動作電圧を下げようとす
る要請が大きい。
【０００６】本発明は、以上のような事情によってなさ
れたものであり、絶縁膜の破壊、配線の断線や短絡を無
くして製造歩留まりや信頼性を高め、そして、カップリ
ング比を大きくすることができる半導体装置およびその
製造方法を提供することを目的としている。
れたものであり、絶縁膜の破壊、配線の断線や短絡を無
くして製造歩留まりや信頼性を高め、そして、カップリ
ング比を大きくすることができる半導体装置およびその
製造方法を提供することを目的としている。
【０００７】
【課題を解決するための手段】本発明は、カップリング
比を大きくするためには、少なくとも部分的に浮遊ゲ−
ト電極と半導体基板との間の絶縁膜を厚くする必要があ
り、そのためには半導体基板の酸化速度と選択ゲ−ト電
極の材料であるポリシリコンの酸化速度の相違を利用す
ることに特徴がある。すなわち、本発明の半導体記憶装
置は、半導体基板と、前記半導体基板に形成された第１
および第２の不純物拡散層と、前記半導体基板の前記第
１および第２の不純物拡散層の間の領域の上に形成され
た選択ゲ−ト電極と、前記半導体基板の前記第１および
第２の不純物拡散層の間の領域以外の領域に形成された
第３の不純物拡散層と、前記半導体基板の前記第１およ
び第２の不純物拡散層の間の領域および前記第２および
第３の不純物拡散層の間の領域の上に形成され、前記選
択ゲ−ト電極の上に少なくとも部分的に重なり、かつ前
記第２の不純物拡散層上にトンネル酸化膜を有する第１
のゲ−ト酸化膜と、前記第１のゲ−ト酸化膜上に形成さ
れ、かつ、前記半導体基板の前記第１および第２の不純
物拡散層の間の領域および前記第２および第３の不純物
拡散層の間の領域の上に形成され、前記選択ゲ−ト電極
の上に少なくとも部分的に重なる浮遊ゲ−ト電極と、前
記浮遊ゲ−ト電極の上に形成された第２のゲ−ト酸化膜
と、前記浮遊ゲ−ト電極の上に前記第２のゲ−ト酸化膜
を介して形成された制御ゲ−ト電極とを備え、前記第１
及び第２の不純物拡散層と選択ゲ−ト電極は選択トラン
ジスタを構成し、前記第２及び第３の不純物拡散層、前
記第１および第２のゲ−ト酸化膜、前記浮遊ゲ−ト電極
および前記制御ゲ−ト電極はメモリトランジスタを構成
していることを第１の特徴としている。
比を大きくするためには、少なくとも部分的に浮遊ゲ−
ト電極と半導体基板との間の絶縁膜を厚くする必要があ
り、そのためには半導体基板の酸化速度と選択ゲ−ト電
極の材料であるポリシリコンの酸化速度の相違を利用す
ることに特徴がある。すなわち、本発明の半導体記憶装
置は、半導体基板と、前記半導体基板に形成された第１
および第２の不純物拡散層と、前記半導体基板の前記第
１および第２の不純物拡散層の間の領域の上に形成され
た選択ゲ−ト電極と、前記半導体基板の前記第１および
第２の不純物拡散層の間の領域以外の領域に形成された
第３の不純物拡散層と、前記半導体基板の前記第１およ
び第２の不純物拡散層の間の領域および前記第２および
第３の不純物拡散層の間の領域の上に形成され、前記選
択ゲ−ト電極の上に少なくとも部分的に重なり、かつ前
記第２の不純物拡散層上にトンネル酸化膜を有する第１
のゲ−ト酸化膜と、前記第１のゲ−ト酸化膜上に形成さ
れ、かつ、前記半導体基板の前記第１および第２の不純
物拡散層の間の領域および前記第２および第３の不純物
拡散層の間の領域の上に形成され、前記選択ゲ−ト電極
の上に少なくとも部分的に重なる浮遊ゲ−ト電極と、前
記浮遊ゲ−ト電極の上に形成された第２のゲ−ト酸化膜
と、前記浮遊ゲ−ト電極の上に前記第２のゲ−ト酸化膜
を介して形成された制御ゲ−ト電極とを備え、前記第１
及び第２の不純物拡散層と選択ゲ−ト電極は選択トラン
ジスタを構成し、前記第２及び第３の不純物拡散層、前
記第１および第２のゲ−ト酸化膜、前記浮遊ゲ−ト電極
および前記制御ゲ−ト電極はメモリトランジスタを構成
していることを第１の特徴としている。
【０００８】また、半導体基板と、前記半導体基板に形
成された第１および第２の不純物拡散層と、前記半導体
基板の前記第１および第２の不純物拡散層の間の領域の
上に形成された選択ゲ−ト電極と、前記半導体基板の前
記第１および第２の不純物拡散層の間の領域以外の領域
に形成された第３の不純物拡散層と、前記半導体基板の
前記第１および第２の不純物拡散層の間の領域および前
記第２および第３の不純物拡散層の間の領域の上に形成
され、前記選択ゲ−ト電極の上に少なくとも部分的に重
なり、かつ、前記第２の不純物拡散層上にトンネル酸化
膜を有する第１のゲ−ト酸化膜と、前記第１のゲ−ト酸
化膜上に形成され、かつ、前記半導体基板の前記第１お
よび第２の不純物拡散層の間の領域および前記第２およ
び第３の不純物拡散層の間の領域の上に形成され、前記
選択ゲ−ト電極の上に少なくとも部分的に重なる浮遊ゲ
−ト電極と、前記半導体基板の前記第１および第２の不
純物拡散層の間の領域および前記第２および第３の不純
物拡散層の領域以外の領域の上に形成された第２のゲ−
ト酸化膜と、前記浮遊ゲ−ト電極の上に前記第２のゲ−
ト酸化膜を介して形成された制御ゲ−ト電極とを備え、
前記第１及び第２の不純物拡散層と選択ゲ−ト電極は選
択トランジスタを構成し、前記第２及び第３の不純物拡
散層、前記第１および第２のゲ−ト酸化膜、前記浮遊ゲ
−ト電極および前記制御ゲ−ト電極はメモリトランジス
タを構成していることを第２の特徴としている。前記半
導体基板はシリコン単結晶からなり、前記選択ゲ−ト電
極は、不純物を含んだポリシリコンからなることを特徴
とする。前記半導体基板の前記第１及び第２の不純物拡
散層の間に溝を形成し、前記選択ゲ−ト電極は、この溝
に設けることも可能である。前記第１のゲ−ト酸化膜の
前記選択ゲ−ト電極上に形成された部分の厚さは、前記
半導体基板上に形成された部分より厚くなっている。ま
た、前記第１の不純物拡散層は、ＬＤＤ構造にすること
もできる。
成された第１および第２の不純物拡散層と、前記半導体
基板の前記第１および第２の不純物拡散層の間の領域の
上に形成された選択ゲ−ト電極と、前記半導体基板の前
記第１および第２の不純物拡散層の間の領域以外の領域
に形成された第３の不純物拡散層と、前記半導体基板の
前記第１および第２の不純物拡散層の間の領域および前
記第２および第３の不純物拡散層の間の領域の上に形成
され、前記選択ゲ−ト電極の上に少なくとも部分的に重
なり、かつ、前記第２の不純物拡散層上にトンネル酸化
膜を有する第１のゲ−ト酸化膜と、前記第１のゲ−ト酸
化膜上に形成され、かつ、前記半導体基板の前記第１お
よび第２の不純物拡散層の間の領域および前記第２およ
び第３の不純物拡散層の間の領域の上に形成され、前記
選択ゲ−ト電極の上に少なくとも部分的に重なる浮遊ゲ
−ト電極と、前記半導体基板の前記第１および第２の不
純物拡散層の間の領域および前記第２および第３の不純
物拡散層の領域以外の領域の上に形成された第２のゲ−
ト酸化膜と、前記浮遊ゲ−ト電極の上に前記第２のゲ−
ト酸化膜を介して形成された制御ゲ−ト電極とを備え、
前記第１及び第２の不純物拡散層と選択ゲ−ト電極は選
択トランジスタを構成し、前記第２及び第３の不純物拡
散層、前記第１および第２のゲ−ト酸化膜、前記浮遊ゲ
−ト電極および前記制御ゲ−ト電極はメモリトランジス
タを構成していることを第２の特徴としている。前記半
導体基板はシリコン単結晶からなり、前記選択ゲ−ト電
極は、不純物を含んだポリシリコンからなることを特徴
とする。前記半導体基板の前記第１及び第２の不純物拡
散層の間に溝を形成し、前記選択ゲ−ト電極は、この溝
に設けることも可能である。前記第１のゲ−ト酸化膜の
前記選択ゲ−ト電極上に形成された部分の厚さは、前記
半導体基板上に形成された部分より厚くなっている。ま
た、前記第１の不純物拡散層は、ＬＤＤ構造にすること
もできる。
【０００９】さらに、本発明の半導体記憶装置の製造方
法は、シリコン単結晶からなる半導体基板に第１および
第２の不純物拡散層を形成する工程と、前記半導体基板
の前記第１および第２の不純物拡散層の間の領域の上に
選択ゲ−ト電極を形成する工程と、前記半導体基板の前
記第１および第２の不純物拡散層の間の領域以外の領域
に第３の不純物拡散層を形成する工程と、前記半導体基
板の前記第１および第２の不純物拡散層の間の領域およ
び前記第２および第３の不純物拡散層の間の領域の上
に、前記選択ゲ−ト電極の上に少なくとも部分的に重な
るように、前記第２の不純物拡散層上にトンネル酸化膜
を有する第１のゲ−ト酸化膜を形成する工程と、前記半
導体基板の前記第１および第２の不純物拡散層の間の領
域および前記第２および第３の不純物拡散層の間の領域
の上に、前記選択ゲ−ト電極の上に少なくとも部分的に
重なるように、前記第１のゲ−ト酸化膜を介して浮遊ゲ
−ト電極を形成する工程と、前記浮遊ゲ−ト電極の上も
しくは前記半導体基板の前記第１および第２の不純物拡
散層の間の領域および前記第２および第３の不純物拡散
層の間の領域以外の領域の上に第２のゲ−ト酸化膜を形
成する工程と、前記第２のゲ−ト酸化膜の上に制御ゲ−
ト電極を形成する工程とを備えたことを特徴としてい
る。前記ポリシリコンからなる選択ゲ−ト電極の不純物
濃度は、これを変えることによって、この選択ゲ−ト電
極上の第１のゲ−ト酸化膜の厚さを調整することができ
る。
法は、シリコン単結晶からなる半導体基板に第１および
第２の不純物拡散層を形成する工程と、前記半導体基板
の前記第１および第２の不純物拡散層の間の領域の上に
選択ゲ−ト電極を形成する工程と、前記半導体基板の前
記第１および第２の不純物拡散層の間の領域以外の領域
に第３の不純物拡散層を形成する工程と、前記半導体基
板の前記第１および第２の不純物拡散層の間の領域およ
び前記第２および第３の不純物拡散層の間の領域の上
に、前記選択ゲ−ト電極の上に少なくとも部分的に重な
るように、前記第２の不純物拡散層上にトンネル酸化膜
を有する第１のゲ−ト酸化膜を形成する工程と、前記半
導体基板の前記第１および第２の不純物拡散層の間の領
域および前記第２および第３の不純物拡散層の間の領域
の上に、前記選択ゲ−ト電極の上に少なくとも部分的に
重なるように、前記第１のゲ−ト酸化膜を介して浮遊ゲ
−ト電極を形成する工程と、前記浮遊ゲ−ト電極の上も
しくは前記半導体基板の前記第１および第２の不純物拡
散層の間の領域および前記第２および第３の不純物拡散
層の間の領域以外の領域の上に第２のゲ−ト酸化膜を形
成する工程と、前記第２のゲ−ト酸化膜の上に制御ゲ−
ト電極を形成する工程とを備えたことを特徴としてい
る。前記ポリシリコンからなる選択ゲ−ト電極の不純物
濃度は、これを変えることによって、この選択ゲ−ト電
極上の第１のゲ−ト酸化膜の厚さを調整することができ
る。
【００１０】
【作用】カップリング比を大きくするには、浮遊ゲ−ト
電極と半導体基板との間のキャパシタンスを小さくしな
ければならない。そのために、ポリシリコンからなる選
択ゲ−ト電極の少なくとも一部が浮遊ゲ−ト電極の下に
なるようにして半導体基板とこのポリシリコンの表面を
酸化するが、両者の酸化速度の違いによって酸化膜の厚
さは適宜調整される。さらに、選択ゲ−ト電極が浮遊ゲ
−ト電極の下に潜り込む形になるので、セル面積が縮小
して高集積化が一段と進む。また、選択ゲ−ト電極を半
導体基板に形成した溝内に納めた場合は、選択ゲ−ト電
極と半導体基板の表面がほぼ均一になるので、それらの
上に形成される酸化膜には格別顕著な段差は発生せず、
その上に形成されるゲ−ト電極となるポリシリコン膜に
段切れなどが生じることはない。
電極と半導体基板との間のキャパシタンスを小さくしな
ければならない。そのために、ポリシリコンからなる選
択ゲ−ト電極の少なくとも一部が浮遊ゲ−ト電極の下に
なるようにして半導体基板とこのポリシリコンの表面を
酸化するが、両者の酸化速度の違いによって酸化膜の厚
さは適宜調整される。さらに、選択ゲ−ト電極が浮遊ゲ
−ト電極の下に潜り込む形になるので、セル面積が縮小
して高集積化が一段と進む。また、選択ゲ−ト電極を半
導体基板に形成した溝内に納めた場合は、選択ゲ−ト電
極と半導体基板の表面がほぼ均一になるので、それらの
上に形成される酸化膜には格別顕著な段差は発生せず、
その上に形成されるゲ−ト電極となるポリシリコン膜に
段切れなどが生じることはない。
【００１１】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図１〜図６は、本発明の実施例１を説明するもの
である。図１は、実施例における半導体記憶装置である
ＥＥＰＲＯＭメモリのセル構造を示す断面図、図２は、
その平面図、図３〜図６はその製造工程断面図である。
図において、半導体基板１には、例えば、ｐ型シリコン
半導体を用いる。ここでは、微細加工技術は１．０μｍ
ル−ルを基本にしている。この半導体基板１には、３領
域に、第１、第２および第３の、不純物濃度が約１０20
／ｃｍ３、半導体基板表面からの深さ０．５〜１．０μ
ｍ程度の、ｎ＋不純物拡散層（以下、ｎ＋拡散層とい
う）３、３１、３２が形成されている。１対の第１およ
び第２の拡散層３、３１の間には、この拡散層が入るこ
とができる程度の深さの溝２が形成されており、その中
には、厚さが約０．０４μｍの酸化膜に囲まれた選択ゲ
−ト電極４が設けられている。選択ゲ−ト電極４の幅は
約１．６μｍ、厚さは、約０．４μｍである。この選択
ゲ−ト電極４と１対の第１および第２の拡散層３、３１
とは選択トランジスタを構成する。第１の拡散層３がド
レイン領域、第２の拡散層３１がソ−ス領域となる。拡
散層３、３１は０．２μｍ程度選択ゲ−ト電極４の下に
入り込んでいる。
する。図１〜図６は、本発明の実施例１を説明するもの
である。図１は、実施例における半導体記憶装置である
ＥＥＰＲＯＭメモリのセル構造を示す断面図、図２は、
その平面図、図３〜図６はその製造工程断面図である。
図において、半導体基板１には、例えば、ｐ型シリコン
半導体を用いる。ここでは、微細加工技術は１．０μｍ
ル−ルを基本にしている。この半導体基板１には、３領
域に、第１、第２および第３の、不純物濃度が約１０20
／ｃｍ３、半導体基板表面からの深さ０．５〜１．０μ
ｍ程度の、ｎ＋不純物拡散層（以下、ｎ＋拡散層とい
う）３、３１、３２が形成されている。１対の第１およ
び第２の拡散層３、３１の間には、この拡散層が入るこ
とができる程度の深さの溝２が形成されており、その中
には、厚さが約０．０４μｍの酸化膜に囲まれた選択ゲ
−ト電極４が設けられている。選択ゲ−ト電極４の幅は
約１．６μｍ、厚さは、約０．４μｍである。この選択
ゲ−ト電極４と１対の第１および第２の拡散層３、３１
とは選択トランジスタを構成する。第１の拡散層３がド
レイン領域、第２の拡散層３１がソ−ス領域となる。拡
散層３、３１は０．２μｍ程度選択ゲ−ト電極４の下に
入り込んでいる。
【００１２】これら拡散層が形成された活性領域の上に
は、約４０００Ａ厚の第１のゲ−ト酸化膜８、約１００
Ａ厚の薄いゲ−ト酸化膜７および約８０００Ａ厚の厚い
ゲ−ト酸化膜８１が形成されている。ゲ−ト酸化膜８
は、第２および第３の拡散層３１、３２の間、すなわ
ち、シリコン単結晶の半導体基板に形成され、薄い酸化
膜７は、第２の拡散層３１の上に形成され、そして、厚
い酸化膜８１は、ポリシリコンの選択ゲ−ト電極４の上
に形成されている。これら酸化膜の上には、ポリシリコ
ンからなる浮遊ゲ−ト電極５が形成されている。この上
に層間絶縁膜（第２のゲ−ト酸化膜）１１が形成され、
さらに、その上にポリシリコンからなる制御ゲ−ト電極
６が形成される。図示はしないが、これら各層を被覆す
るように、ＢＰＳＧもしくはＰＳＧの絶縁膜が施され
る。本発明のＥＥＰＲＯＭのセル部はこのような構成に
なっている。以上述べたセルの複数がワ−ド線およびビ
ット線に接続され、高圧発生回路のような周辺回路を含
んでＥＥＰＲＯＭが構成される。
は、約４０００Ａ厚の第１のゲ−ト酸化膜８、約１００
Ａ厚の薄いゲ−ト酸化膜７および約８０００Ａ厚の厚い
ゲ−ト酸化膜８１が形成されている。ゲ−ト酸化膜８
は、第２および第３の拡散層３１、３２の間、すなわ
ち、シリコン単結晶の半導体基板に形成され、薄い酸化
膜７は、第２の拡散層３１の上に形成され、そして、厚
い酸化膜８１は、ポリシリコンの選択ゲ−ト電極４の上
に形成されている。これら酸化膜の上には、ポリシリコ
ンからなる浮遊ゲ−ト電極５が形成されている。この上
に層間絶縁膜（第２のゲ−ト酸化膜）１１が形成され、
さらに、その上にポリシリコンからなる制御ゲ−ト電極
６が形成される。図示はしないが、これら各層を被覆す
るように、ＢＰＳＧもしくはＰＳＧの絶縁膜が施され
る。本発明のＥＥＰＲＯＭのセル部はこのような構成に
なっている。以上述べたセルの複数がワ−ド線およびビ
ット線に接続され、高圧発生回路のような周辺回路を含
んでＥＥＰＲＯＭが構成される。
【００１３】本発明では、この様に、浮遊ゲ−ト電極５
の下のゲ−ト酸化膜に厚い部分８１を容易に形成するこ
とができるので、カップリング比を必要に応じて大きく
することが可能になる（実施例の場合約７０％）。本発
明の半導体装置のカップリング比ＣＲは、図１１に示す
ように、Ｃ2 ／Ｃ1 ＋ＣW ＋Ｃ3 で表わされ、Ｃ3 を変
えることによってＣＲを大きくする。また、従来併置し
ていた浮遊ゲ−ト電極と選択ゲ−ト電極とを、選択ゲ−
ト電極が浮遊ゲ−ト電極の下にくるように配置したの
で、前述のように、アスペクト比を考慮する必要はな
く、さらに、素子面積を１０％以上も小さくできるの
で、高集積化が著しく進む。
の下のゲ−ト酸化膜に厚い部分８１を容易に形成するこ
とができるので、カップリング比を必要に応じて大きく
することが可能になる（実施例の場合約７０％）。本発
明の半導体装置のカップリング比ＣＲは、図１１に示す
ように、Ｃ2 ／Ｃ1 ＋ＣW ＋Ｃ3 で表わされ、Ｃ3 を変
えることによってＣＲを大きくする。また、従来併置し
ていた浮遊ゲ−ト電極と選択ゲ−ト電極とを、選択ゲ−
ト電極が浮遊ゲ−ト電極の下にくるように配置したの
で、前述のように、アスペクト比を考慮する必要はな
く、さらに、素子面積を１０％以上も小さくできるの
で、高集積化が著しく進む。
【００１４】ついで、図３〜図６を参照して、この実施
例の半導体装置の製造工程を説明する。既存のエッチン
グ技術を利用してｐ型シリコン半導体基板１に、フォト
レジストマスクでパタ−ニングされた溝２を形成し、溝
２の底部から半導体基板１へ例えば、ボロンなどの不純
物をイオン注入してチャネル部不純物領域（以下、チャ
ネル領域という）１０を形成する。ついで、溝２の内表
面に熱酸化により０．０４μｍ程度の厚さの酸化膜を形
成し、その上にポリシリコンからなる選択ゲ−ト電極４
を形成する。この実施例では、半導体基板１の表面と選
択ゲ−ト電極４の表面は、ほぼ同一平面にあるが、選択
ゲ−ト電極４の表面は、半導体基板１より高くてもよい
し、半導体基板１内に沈んでいてもよい（図３）。つぎ
に、溝２の一側面にそって、半導体基板１に、例えば、
Ａｓなどの不純物のイオン注入を行う。その後、注入さ
れたイオンを熱拡散をして高濃度の第２のｎ＋拡散層３
１を形成する。この熱拡散によって拡散層３１は、０．
２μｍ程選択ゲ−ト電極４の方へ延びる。この拡散層の
延びた部分は、斜めインプラによって外から形成するこ
ともできる。
例の半導体装置の製造工程を説明する。既存のエッチン
グ技術を利用してｐ型シリコン半導体基板１に、フォト
レジストマスクでパタ−ニングされた溝２を形成し、溝
２の底部から半導体基板１へ例えば、ボロンなどの不純
物をイオン注入してチャネル部不純物領域（以下、チャ
ネル領域という）１０を形成する。ついで、溝２の内表
面に熱酸化により０．０４μｍ程度の厚さの酸化膜を形
成し、その上にポリシリコンからなる選択ゲ−ト電極４
を形成する。この実施例では、半導体基板１の表面と選
択ゲ−ト電極４の表面は、ほぼ同一平面にあるが、選択
ゲ−ト電極４の表面は、半導体基板１より高くてもよい
し、半導体基板１内に沈んでいてもよい（図３）。つぎ
に、溝２の一側面にそって、半導体基板１に、例えば、
Ａｓなどの不純物のイオン注入を行う。その後、注入さ
れたイオンを熱拡散をして高濃度の第２のｎ＋拡散層３
１を形成する。この熱拡散によって拡散層３１は、０．
２μｍ程選択ゲ−ト電極４の方へ延びる。この拡散層の
延びた部分は、斜めインプラによって外から形成するこ
ともできる。
【００１５】つぎに、半導体基板１表面と選択ゲ−ト電
極４の表面を約９５０℃、酸素雰囲気中で熱酸化を行
う。半導体基板１のシリコン単結晶と選択ゲ−ト電極４
のポリシリコンとでは酸化速度が違うので、半導体基板
４上の酸化膜８が約４０００Ａに成長すると、選択ゲ−
ト電極４上の酸化膜８１は約８０００Ａになる。拡散層
３１上の酸化膜は、フォトエッチングにより取り除き、
改めて約１００Ａ程度の膜厚の薄いトンネル酸化膜７を
熱酸化により形成する。これら酸化膜の上にポリシリコ
ン膜を、例えば、ＣＶＤにより堆積させる。ついでこの
ポリシリコン膜表面を熱酸化して層間絶縁膜となる酸化
膜１１を形成する（図４）。さらに、この酸化膜１１上
にポリシリコン膜を、例えば、ＣＶＤにより堆積させる
（図５）。ついでフォトエッチングにより酸化膜８、８
１、ポリシリコン膜およびその間の酸化膜１１をパタ−
ニングして、半導体基板１上にゲ−ト酸化膜７、８、８
１、浮遊ゲ−ト電極５、層間絶縁膜１１および制御ゲ−
ト電極６を順次積層したスタック構造を形成する（図
６）。ついで、前述と同様な方法で、Ａｓなどの不純物
を前記スタック構造の両側面の半導体基板１へイオン注
入して第１および第３のｎ＋拡散層３、３２を形成す
る。前記ゲ−ト酸化膜、その上の浮遊ゲ−ト電極および
制御ゲ−ト電極、ソ−ス領域となるｎ＋拡散層３２およ
びドレイン領域となる第２のｎ＋拡散層３１とでメモリ
トランジスタを構成する。また、選択ゲ−ト電極、ソ−
ス領域となるｎ＋拡散層３１およびドレイン領域となる
ｎ＋拡散層３とで選択トランジスタを構成する。その
後、半導体基板やゲ−ト電極等は、例えば、ＣＶＤ法を
もちいてＰＳＧなどの絶縁膜（図示せず）でコ−トされ
る。
極４の表面を約９５０℃、酸素雰囲気中で熱酸化を行
う。半導体基板１のシリコン単結晶と選択ゲ−ト電極４
のポリシリコンとでは酸化速度が違うので、半導体基板
４上の酸化膜８が約４０００Ａに成長すると、選択ゲ−
ト電極４上の酸化膜８１は約８０００Ａになる。拡散層
３１上の酸化膜は、フォトエッチングにより取り除き、
改めて約１００Ａ程度の膜厚の薄いトンネル酸化膜７を
熱酸化により形成する。これら酸化膜の上にポリシリコ
ン膜を、例えば、ＣＶＤにより堆積させる。ついでこの
ポリシリコン膜表面を熱酸化して層間絶縁膜となる酸化
膜１１を形成する（図４）。さらに、この酸化膜１１上
にポリシリコン膜を、例えば、ＣＶＤにより堆積させる
（図５）。ついでフォトエッチングにより酸化膜８、８
１、ポリシリコン膜およびその間の酸化膜１１をパタ−
ニングして、半導体基板１上にゲ−ト酸化膜７、８、８
１、浮遊ゲ−ト電極５、層間絶縁膜１１および制御ゲ−
ト電極６を順次積層したスタック構造を形成する（図
６）。ついで、前述と同様な方法で、Ａｓなどの不純物
を前記スタック構造の両側面の半導体基板１へイオン注
入して第１および第３のｎ＋拡散層３、３２を形成す
る。前記ゲ−ト酸化膜、その上の浮遊ゲ−ト電極および
制御ゲ−ト電極、ソ−ス領域となるｎ＋拡散層３２およ
びドレイン領域となる第２のｎ＋拡散層３１とでメモリ
トランジスタを構成する。また、選択ゲ−ト電極、ソ−
ス領域となるｎ＋拡散層３１およびドレイン領域となる
ｎ＋拡散層３とで選択トランジスタを構成する。その
後、半導体基板やゲ−ト電極等は、例えば、ＣＶＤ法を
もちいてＰＳＧなどの絶縁膜（図示せず）でコ−トされ
る。
【００１６】つぎに、図７を参照して本発明の実施例２
を説明する。実施例１では、選択ゲ−ト電極は、半導体
基板に形成した溝内に納めたが、必ずしもこのようにす
る必要はない。選択ゲ−ト電極を溝に埋めるとゲ−ト酸
化膜が比較的平坦に形成されるという利点はあるが、溝
を形成する工程が加わるし、拡散層の形成も２度に分け
て行われるので製造工程は複雑になる。この実施例は、
選択ゲ−ト電極を半導体基板の溝に入れないで、半導体
基板の上に形成する。半導体基板１には、ｐ型シリコン
を用いる。図示したように、半導体基板１の３領域にｎ
＋拡散層３、３１、３２が形成されている。半導体基板
１上には、ゲ−ト酸化膜を介して選択４とこれに並んで
スタック構造の浮遊ゲ−ト電極５および制御ゲ−ト電極
６が形成され、選択トランジスタおよびメモリトランジ
スタを構成している。浮遊ゲ−ト電極５の下には、ゲ−
ト酸化膜８の中にトンネル酸化膜７が含まれている。浮
遊ゲ−ト電極５の下のゲ−ト酸化膜の内、選択ゲ−ト電
極４の上に形成されている部分は、厚い酸化膜８１を用
いている。製造工程としては、まず、半導体基板１に拡
散層３、３１、３２を形成してから、選択ゲ−ト電極４
をゲ−ト酸化膜を介して半導体基板１上に形成し、その
後、半導体基板１表面および選択ゲ−ト電極４表面を熱
酸化してゲ−ト酸化膜８、８１を成長させる。ついで、
トンネル領域のゲ−ト酸化膜を除去して、そこにトンネ
ル酸化膜７を形成する、ついで、浮遊ゲ−ト電極５、層
間絶縁膜１１および制御ゲ−ト電極６を順次積層してス
タック型のＥＥＰＲＯＭのセルを形成する。浮遊ゲ−ト
電極は、選択ゲ−ト電極をほぼ完全に覆うようにする。
酸化膜の段差が、溝を用いたものより大きくなるが、製
造工程が簡単になる。
を説明する。実施例１では、選択ゲ−ト電極は、半導体
基板に形成した溝内に納めたが、必ずしもこのようにす
る必要はない。選択ゲ−ト電極を溝に埋めるとゲ−ト酸
化膜が比較的平坦に形成されるという利点はあるが、溝
を形成する工程が加わるし、拡散層の形成も２度に分け
て行われるので製造工程は複雑になる。この実施例は、
選択ゲ−ト電極を半導体基板の溝に入れないで、半導体
基板の上に形成する。半導体基板１には、ｐ型シリコン
を用いる。図示したように、半導体基板１の３領域にｎ
＋拡散層３、３１、３２が形成されている。半導体基板
１上には、ゲ−ト酸化膜を介して選択４とこれに並んで
スタック構造の浮遊ゲ−ト電極５および制御ゲ−ト電極
６が形成され、選択トランジスタおよびメモリトランジ
スタを構成している。浮遊ゲ−ト電極５の下には、ゲ−
ト酸化膜８の中にトンネル酸化膜７が含まれている。浮
遊ゲ−ト電極５の下のゲ−ト酸化膜の内、選択ゲ−ト電
極４の上に形成されている部分は、厚い酸化膜８１を用
いている。製造工程としては、まず、半導体基板１に拡
散層３、３１、３２を形成してから、選択ゲ−ト電極４
をゲ−ト酸化膜を介して半導体基板１上に形成し、その
後、半導体基板１表面および選択ゲ−ト電極４表面を熱
酸化してゲ−ト酸化膜８、８１を成長させる。ついで、
トンネル領域のゲ−ト酸化膜を除去して、そこにトンネ
ル酸化膜７を形成する、ついで、浮遊ゲ−ト電極５、層
間絶縁膜１１および制御ゲ−ト電極６を順次積層してス
タック型のＥＥＰＲＯＭのセルを形成する。浮遊ゲ−ト
電極は、選択ゲ−ト電極をほぼ完全に覆うようにする。
酸化膜の段差が、溝を用いたものより大きくなるが、製
造工程が簡単になる。
【００１７】ついで、図８および図９を参照して本発明
の実施例３を説明する。この実施例では、選択ゲ−ト電
極が半導体基板の溝に形成され、制御ゲ−ト電極と浮遊
ゲ−ト電極とは同一平面に形成される。したがって実施
例１に於けるのとは異なり、１回のリソグラフィ工程で
両ゲ−ト電極が形成される。しかし、セル面積はスタッ
ク構造のものより大きくなる。ｐ型シリコン半導体基板
１表面に素子分離領域１２を形成し、１つの素子領域
に、溝２を形成し、その中に、ゲ−ト酸化膜および選択
ゲ−ト電極４を埋め込み、さらに、溝２の側面の半導体
基板１には、ソ−ス／ドレイン領域となる第１および第
３のｎ＋拡散層３、３１を形成して選択トランジスタを
構成する。ついで、半導体基板１と選択ゲ−ト電極４の
表面を熱酸化し、それらの酸化速度の違いを利用して半
導体基板１上にはゲ−ト酸化膜８、選択ゲ−ト電極４上
には厚いゲ−ト酸化膜８１を形成する。そして、選択ト
ランジスタのソ−ス領域となる第２のｎ＋拡散層３１の
上の酸化膜を部分的に除去してそこに薄い酸化膜７であ
るトンネル酸化膜を形成する。ついで、トンネル酸化膜
７、厚い酸化膜８１等の上に浮遊ゲ−ト電極５、他の素
子分離領域１２のゲ−ト酸化膜８の上に制御ゲ−ト電極
６をそれぞれ形成する。図９のように、浮遊ゲ−ト電極
５と制御ゲ−ト電極６とは同じポリシリコン膜から形成
されており、両者は繋がっている。ここで、ｎ＋拡散層
３１、３２間の領域上の酸化膜８は、第１のゲ−ト酸化
膜であり、図８に示すカップリング領域上の酸化膜８２
は、第２のゲ−ト酸化膜となる。そして、この拡散層３
１、３２、第１および第２ゲ−ト酸化膜、浮遊ゲ−ト電
極５および制御ゲ−ト電極６は、メモリトランジスタを
構成している。そして、スタック型では、電子の注入
（消去）には制御ゲ−ト電極６に高電圧をかけるが、こ
の型では半導体基板に高電圧を加えて制御ゲ−ト電極６
の電位を上げて電子の注入を行う。したがって、図１１
に示すカップリングＣ2 は、この領域で形成される。こ
のカップリング領域上の酸化膜８２の厚さは薄い方が良
く、拡散層３１、３２間の領域上の酸化膜８より薄く、
トンネル酸化膜７と同じか、これより厚くする。
の実施例３を説明する。この実施例では、選択ゲ−ト電
極が半導体基板の溝に形成され、制御ゲ−ト電極と浮遊
ゲ−ト電極とは同一平面に形成される。したがって実施
例１に於けるのとは異なり、１回のリソグラフィ工程で
両ゲ−ト電極が形成される。しかし、セル面積はスタッ
ク構造のものより大きくなる。ｐ型シリコン半導体基板
１表面に素子分離領域１２を形成し、１つの素子領域
に、溝２を形成し、その中に、ゲ−ト酸化膜および選択
ゲ−ト電極４を埋め込み、さらに、溝２の側面の半導体
基板１には、ソ−ス／ドレイン領域となる第１および第
３のｎ＋拡散層３、３１を形成して選択トランジスタを
構成する。ついで、半導体基板１と選択ゲ−ト電極４の
表面を熱酸化し、それらの酸化速度の違いを利用して半
導体基板１上にはゲ−ト酸化膜８、選択ゲ−ト電極４上
には厚いゲ−ト酸化膜８１を形成する。そして、選択ト
ランジスタのソ−ス領域となる第２のｎ＋拡散層３１の
上の酸化膜を部分的に除去してそこに薄い酸化膜７であ
るトンネル酸化膜を形成する。ついで、トンネル酸化膜
７、厚い酸化膜８１等の上に浮遊ゲ−ト電極５、他の素
子分離領域１２のゲ−ト酸化膜８の上に制御ゲ−ト電極
６をそれぞれ形成する。図９のように、浮遊ゲ−ト電極
５と制御ゲ−ト電極６とは同じポリシリコン膜から形成
されており、両者は繋がっている。ここで、ｎ＋拡散層
３１、３２間の領域上の酸化膜８は、第１のゲ−ト酸化
膜であり、図８に示すカップリング領域上の酸化膜８２
は、第２のゲ−ト酸化膜となる。そして、この拡散層３
１、３２、第１および第２ゲ−ト酸化膜、浮遊ゲ−ト電
極５および制御ゲ−ト電極６は、メモリトランジスタを
構成している。そして、スタック型では、電子の注入
（消去）には制御ゲ−ト電極６に高電圧をかけるが、こ
の型では半導体基板に高電圧を加えて制御ゲ−ト電極６
の電位を上げて電子の注入を行う。したがって、図１１
に示すカップリングＣ2 は、この領域で形成される。こ
のカップリング領域上の酸化膜８２の厚さは薄い方が良
く、拡散層３１、３２間の領域上の酸化膜８より薄く、
トンネル酸化膜７と同じか、これより厚くする。
【００１８】この様に、この実施例においても、厚いゲ
−ト酸化膜を得る事ができるので、カップリング比ＣＲ
をあげられる。本発明のようなメモリの動作電圧ＶPPと
このカップリング比ＣＲとは、ＶPP＝（１＋ＣＲ-1）Ｖ
FG という関係にある。ＶFGとは、フロ−テイングゲ−
トに加わる電圧である。ＶFGに１２Ｖを加えた時のＶPP
とＣＲとの関係を図１２に示す。図に示すように、ＣＲ
を大きくすると、動作電圧ＶPPを著しく下げることがで
き、動作電圧を従来と比較して３Ｖ以上下げることが可
能になる。また、メモリサイズも１０％以上小さくでき
る。
−ト酸化膜を得る事ができるので、カップリング比ＣＲ
をあげられる。本発明のようなメモリの動作電圧ＶPPと
このカップリング比ＣＲとは、ＶPP＝（１＋ＣＲ-1）Ｖ
FG という関係にある。ＶFGとは、フロ−テイングゲ−
トに加わる電圧である。ＶFGに１２Ｖを加えた時のＶPP
とＣＲとの関係を図１２に示す。図に示すように、ＣＲ
を大きくすると、動作電圧ＶPPを著しく下げることがで
き、動作電圧を従来と比較して３Ｖ以上下げることが可
能になる。また、メモリサイズも１０％以上小さくでき
る。
【００１９】本発明は、ポリシリコンと単結晶シリコン
の熱酸化速度の違いを利用することを特徴としている。
ポリシリコン（多結晶シリコン）は、酸化性雰囲気中で
熱処理することにより良好なＳｉＯ2 膜を表面に生ず
る。また、不純物を高濃度にポリシリコンにド−プする
と、その酸化速度は、単結晶シリコンに比較して著しく
大きくなる。図１３を参照して、前述の実施例における
ポリシリコンと単結晶シリコンの酸化速度の違いを説明
する。図は、縦軸にシリコンの熱処理による酸化膜厚
（オングストロ−ム、Ａ）をとり、横軸に熱処理時間
（分）をとる酸化速度−熱処理時間特性図を示してい
る。この例では、熱処理を酸素を含む窒素雰囲気で行っ
ている。加熱条件は、１０００℃であるが、８５０℃に
熱した酸化炉に被処理基板を入れ、１０℃／分で１００
０℃まで加熱し、処理が終了してから２℃／分の速度で
８５０℃まで冷却する。図示のように、ポリシリコンの
酸化速度は単結晶シリコンの酸化速度より大きい。さら
に、ポリシリコンの酸化速度は、不純物濃度によっても
かなり変化するので、本発明のように構成を取ることに
よって、半導体基板上の熱酸化膜厚と選択ゲ−ト電極上
の熱酸化膜厚との差を必要に応じ自由に変えることがで
きる。また、この実施例では、半導体基板の溝に選択ゲ
−ト電極を埋め込まなくてもよく、半導体基板上に選択
ゲ−ト電極を載せることもできる。
の熱酸化速度の違いを利用することを特徴としている。
ポリシリコン（多結晶シリコン）は、酸化性雰囲気中で
熱処理することにより良好なＳｉＯ2 膜を表面に生ず
る。また、不純物を高濃度にポリシリコンにド−プする
と、その酸化速度は、単結晶シリコンに比較して著しく
大きくなる。図１３を参照して、前述の実施例における
ポリシリコンと単結晶シリコンの酸化速度の違いを説明
する。図は、縦軸にシリコンの熱処理による酸化膜厚
（オングストロ−ム、Ａ）をとり、横軸に熱処理時間
（分）をとる酸化速度−熱処理時間特性図を示してい
る。この例では、熱処理を酸素を含む窒素雰囲気で行っ
ている。加熱条件は、１０００℃であるが、８５０℃に
熱した酸化炉に被処理基板を入れ、１０℃／分で１００
０℃まで加熱し、処理が終了してから２℃／分の速度で
８５０℃まで冷却する。図示のように、ポリシリコンの
酸化速度は単結晶シリコンの酸化速度より大きい。さら
に、ポリシリコンの酸化速度は、不純物濃度によっても
かなり変化するので、本発明のように構成を取ることに
よって、半導体基板上の熱酸化膜厚と選択ゲ−ト電極上
の熱酸化膜厚との差を必要に応じ自由に変えることがで
きる。また、この実施例では、半導体基板の溝に選択ゲ
−ト電極を埋め込まなくてもよく、半導体基板上に選択
ゲ−ト電極を載せることもできる。
【００２０】次に、図１０を参照して、実施例４を説明
する。前述のように、ＥＥＰＲＯＭメモリが書き込み状
態の時には、選択トランジスタのドレイン領域であるｎ
＋拡散層３に、例えば、２０Ｖのような高い電圧が加わ
るので、この領域のチャネル部よりで、ゲ−ト電極とド
レイン領域との間に不純物濃度の低いＮ−拡散層３３を
形成してＬＤＤ構造にする。このような構造にして、ド
レイン近傍の電界を緩和してドレイン領域の耐圧を高め
る。
する。前述のように、ＥＥＰＲＯＭメモリが書き込み状
態の時には、選択トランジスタのドレイン領域であるｎ
＋拡散層３に、例えば、２０Ｖのような高い電圧が加わ
るので、この領域のチャネル部よりで、ゲ−ト電極とド
レイン領域との間に不純物濃度の低いＮ−拡散層３３を
形成してＬＤＤ構造にする。このような構造にして、ド
レイン近傍の電界を緩和してドレイン領域の耐圧を高め
る。
【００２１】以上、各実施例では、ｐ型シリコン半導体
基板を用いたが、本発明は、勿論これに限定されず、例
えば、ｎ型シリコン半導体基板を用いても良いし、シリ
コン以外の半導体材料を用いることができる。
基板を用いたが、本発明は、勿論これに限定されず、例
えば、ｎ型シリコン半導体基板を用いても良いし、シリ
コン以外の半導体材料を用いることができる。
【００２２】
【発明の効果】本発明は、以上のような構成により、浮
遊ゲ−ト電極下のゲ−ト酸化膜を適宜厚くするので、カ
ップリング比を上げることができる。さらに、選択ゲ−
ト電極を浮遊ゲ−ト電極の下に配置するのでセルサイズ
を十分小さくすることができ、半導体記憶装置の集積度
を大きくすることが可能になる。
遊ゲ−ト電極下のゲ−ト酸化膜を適宜厚くするので、カ
ップリング比を上げることができる。さらに、選択ゲ−
ト電極を浮遊ゲ−ト電極の下に配置するのでセルサイズ
を十分小さくすることができ、半導体記憶装置の集積度
を大きくすることが可能になる。
【図１】本発明の実施例１の半導体記憶装置の断面図
（図２のＡ−Ａ′部の断面）。
（図２のＡ−Ａ′部の断面）。
【図２】本発明の実施例１の半導体記憶装置の平面図。
【図３】本発明の実施例１の半導体記憶装置の製造工程
断面図。
断面図。
【図４】本発明の実施例１の半導体記憶装置の製造工程
断面図。
断面図。
【図５】本発明の実施例１の半導体記憶装置の製造工程
断面図。
断面図。
【図６】本発明の実施例１の半導体記憶装置の製造工程
断面図。
断面図。
【図７】本発明の実施例２の半導体記憶装置の断面図。
【図８】本発明の実施例３の半導体記憶装置の断面図
（図９のＡ−Ａ′部の断面）。
（図９のＡ−Ａ′部の断面）。
【図９】本発明の実施例３の半導体記憶装置の平面図。
【図１０】本発明の実施例４の半導体記憶装置の断面
図。
図。
【図１１】半導体記憶装置のカップリング比を説明する
断面図。
断面図。
【図１２】本発明の半導体記憶装置の動作電圧とカップ
リング比との関係を示す特性図。
リング比との関係を示す特性図。
【図１３】ポリシリコンと単結晶シリコンの熱酸化速度
の違いを示す特性図。
の違いを示す特性図。
【図１４】従来例の半導体記憶装置の平面図。
【図１５】図１４の半導体記憶装置のＡ−Ａ′部断面
図。
図。
１ ｐ型シリコン半導体基板 ２ 溝 ３ 第１のｎ＋拡散層 ３１ 第２のｎ＋拡散層 ３２ 第３のｎ＋拡散層 ３３ ｎ−拡散層 ４ 選択ゲ−ト電極 ５ 浮遊ゲ−ト電極 ６ 制御ゲ−ト電極 ７ 薄いゲ−ト酸化膜 ８ ゲ−ト酸化膜（第１および第２のゲ−ト酸
化膜） ８１ 厚いゲ−ト酸化膜 ８２ カップリング領域のゲート酸化膜 １０ チャネル部不純物領域 １１ 層間絶縁膜（第２のゲ−ト酸化膜） １２ 素子分離領域
化膜） ８１ 厚いゲ−ト酸化膜 ８２ カップリング領域のゲート酸化膜 １０ チャネル部不純物領域 １１ 層間絶縁膜（第２のゲ−ト酸化膜） １２ 素子分離領域
Claims (8)
- 【請求項１】 半導体基板と、 前記半導体基板に形成された第１および第２の不純物拡
散層と、 前記半導体基板の前記第１および第２の不純物拡散層の
間の領域の上に形成された選択ゲ−ト電極と、 前記半導体基板の前記第１および第２の不純物拡散層の
間の領域以外の領域に形成された第３の不純物拡散層
と、 前記半導体基板の前記第１および第２の不純物拡散層の
間の領域および前記第２および第３の不純物拡散層の間
の領域の上に形成され、前記選択ゲ−ト電極の上に少な
くとも部分的に重なり、かつ、前記第２の不純物拡散層
上にトンネル酸化膜を有する第１のゲ−ト酸化膜と、 前記第１のゲ−ト酸化膜上に形成され、かつ、前記半導
体基板の前記第１および第２の不純物拡散層の間の領域
および前記第２および第３の不純物拡散層の間の領域の
上に形成され、前記選択ゲ−ト電極の上に少なくとも部
分的に重なる浮遊ゲ−ト電極と、 前記浮遊ゲ−ト電極の上に形成された第２のゲ−ト酸化
膜と、 前記浮遊ゲ−ト電極の上に前記第２のゲ−ト酸化膜を介
して形成された制御ゲ−ト電極とを備え、 前記第１及び第２の不純物拡散層と選択ゲ−ト電極は選
択トランジスタを構成し、前記第２及び第３の不純物拡
散層、前記第１および第２のゲ−ト酸化膜、前記浮遊ゲ
−ト電極および前記制御ゲ−ト電極はメモリトランジス
タを構成していることを特徴とする半導体記憶装置。 - 【請求項２】 半導体基板と、 前記半導体基板に形成された第１および第２の不純物拡
散層と、 前記半導体基板の前記第１および第２の不純物拡散層の
間の領域の上に形成された選択ゲ−ト電極と、 前記半導体基板の前記第１および第２の不純物拡散層の
間の領域以外の領域に形成された第３の不純物拡散層
と、 前記半導体基板の前記第１および第２の不純物拡散層の
間の領域および前記第２および第３の不純物拡散層の間
の領域の上に形成され、前記選択ゲ−ト電極の上に少な
くとも部分的に重なり、かつ、前記第２の不純物拡散層
上にトンネル酸化膜を有する第１のゲ−ト酸化膜と、 前記第１のゲ−ト酸化膜上に形成され、かつ、前記半導
体基板の前記第１および第２の不純物拡散層の間の領域
および前記第２および第３の不純物拡散層の間の領域の
上に形成され、前記選択ゲ−ト電極の上に少なくとも部
分的に重なる浮遊ゲ−ト電極と、 前記半導体基板の前記第１および第２の不純物拡散層の
間の領域および前記第２および第３の不純物拡散層の領
域以外の領域の上に形成された第２のゲ−ト酸化膜と、 前記浮遊ゲ−ト電極の上に前記第２のゲ−ト酸化膜を介
して形成された制御ゲ−ト電極とを備え、 前記第１及び第２の不純物拡散層と選択ゲ−ト電極は選
択トランジスタを構成し、前記第２及び第３の不純物拡
散層、前記第１および第２のゲ−ト酸化膜、前記浮遊ゲ
−ト電極および前記制御ゲ−ト電極はメモリトランジス
タを構成していることを特徴とする半導体記憶装置。 - 【請求項３】 前記半導体基板は、シリコン単結晶から
なり、前記選択ゲ−ト電極は、不純物を含んだポリシリ
コンからなることを特徴とする請求項１もしくは請求項
２に記載の半導体記憶装置。 - 【請求項４】 前記半導体基板の前記第１及び第２の不
純物拡散層の間に溝を形成し、前記選択ゲ−ト電極は、
この溝に設けられていることを特徴とする請求項１もし
くは請求項２に記載の半導体記憶装置。 - 【請求項５】 前記第１のゲ−ト酸化膜の前記選択ゲ−
ト電極上に形成された部分の厚さは、前記半導体基板上
に形成された部分より厚くなっていることを特徴とする
請求項３に記載の半導記憶体装置。 - 【請求項６】 前記第１の不純物拡散層は、ＬＤＤ構造
になっていることを特徴とする請求項１もしくは請求項
２に記載の半導体記憶装置。 - 【請求項７】 シリコン単結晶からなる半導体基板に第
１および第２の不純物拡散層を形成する工程と、 前記半導体基板の前記第１および第２の不純物拡散層の
間の領域の上に選択ゲ−ト電極を形成する工程と、 前記半導体基板の前記第１および第２の不純物拡散層の
間の領域以外の領域に第３の不純物拡散層を形成する工
程と、 前記半導体基板の前記第１および第２の不純物拡散層の
間の領域および前記第２および第３の不純物拡散層の間
の領域の上に、前記選択ゲ−ト電極の上に少なくとも部
分的に重なるように、前記第２の不純物拡散層上にトン
ネル酸化膜を有する第１のゲ−ト酸化膜を形成する工程
と、 前記半導体基板の前記第１および第２の不純物拡散層の
間の領域および前記第２および第３の不純物拡散層の間
の領域の上に、前記選択ゲ−ト電極の上に少なくとも部
分的に重なるように、前記第１のゲ−ト酸化膜を介して
浮遊ゲ−ト電極を形成する工程と、 前記浮遊ゲ−ト電極の上もしくは前記半導体基板の前記
第１および第２の不純物拡散層の間の領域および前記第
２および第３の不純物拡散層の間の領域以外の領域の上
に第２のゲ−ト酸化膜を形成する工程と、 前記第２のゲ−ト酸化膜の上に制御ゲ−ト電極を形成す
る工程とを備えたことを特徴とする半導体記憶装置の製
造方法。 - 【請求項８】 前記ポリシリコンからなる選択ゲ−ト電
極の不純物濃度を変えることによって、この選択ゲ−ト
電極上の第１のゲ−ト酸化膜の厚さを調整することを特
徴とする請求項７に記載の半導体記憶装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03281911A JP3124334B2 (ja) | 1991-10-03 | 1991-10-03 | 半導体記憶装置およびその製造方法 |
| US07/955,278 US5359218A (en) | 1991-10-03 | 1992-10-01 | Semiconductor memory device with selection gate in a groove |
| DE69226488T DE69226488T2 (de) | 1991-10-03 | 1992-10-02 | Halbleiterspeicheranordnung und Verfahren zu ihrer Herstellung |
| EP92116892A EP0535694B1 (en) | 1991-10-03 | 1992-10-02 | Semiconductor memory device and method of manufacturing the same |
| US08/257,008 US5514607A (en) | 1991-01-03 | 1994-06-08 | Method of manufacturing a semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03281911A JP3124334B2 (ja) | 1991-10-03 | 1991-10-03 | 半導体記憶装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05102490A true JPH05102490A (ja) | 1993-04-23 |
| JP3124334B2 JP3124334B2 (ja) | 2001-01-15 |
Family
ID=17645675
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| Country | Link |
|---|---|
| US (2) | US5359218A (ja) |
| EP (1) | EP0535694B1 (ja) |
| JP (1) | JP3124334B2 (ja) |
| DE (1) | DE69226488T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001223283A (ja) * | 1999-12-28 | 2001-08-17 | Hynix Semiconductor Inc | フラッシュメモリ素子のコード貯蔵セル |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
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