JP4636464B2 - フラッシュメモリ素子のコードアドレス指定可能なメモリセル及びその動作方法 - Google Patents
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- Microelectronics & Electronic Packaging (AREA)
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Description
【０００１】
【発明が属する技術分野】
本発明は、フラッシュメモリ素子のコードアドレス指定可能なメモリ（Ｃｏｄｅ Ａｄｄｒｅｓｓａｂｌｅ Ｍｅｍｏｒｙ）セル及びその動作方法に関する。
【０００２】
【従来の技術】
フラッシュメモリ素子は、電気的に消去及びプログラム可能な不揮発性メモリ素子として、フラッシュメモリ製品使用時、保護されるべきコード情報に対する保護／非保護（Ｐｒｏｔｅｃｔｉｏｎ／Ｕｎｐｒｏｔｅｃｔｉｏｎ）機能及び製品テスト過程で収率の向上のためのリペアなどを可能にする機能を備えている。
【０００３】
図１は、従来のフラッシュメモリ素子のコードアドレス指定可能なメモリセルの概略的な断面図である。図２は、図１の等価回路図である。
【０００４】
図１に示したように、半導体基板１１上にフローティングゲート１２とコントロールゲート１３とが積層されてゲートを構成し、ゲート両側の半導体基板１１に各々ソースＳ及びドレインＤが形成される。このように、従来のコードアドレス指定可能なメモリセルは、メインセル（Ｍａｉｎ ｃｅｌｌ）のような構造を有する。
【０００５】
一般的に、セルの情報を読み出す時には、コントロールゲートに電圧を印加しドレインＤに流れる電流量を感知して情報を読み出す。この場合、コントロールゲートに印加される電圧は、電源電圧（Ｖｃｃ）を直接使用する場合が大部分であるが、現在フラッシュメモリ素子が低電圧製品化される趨勢にあるので、電源電圧（Ｖｃｃ）を直接使用する場合、ドレインに流れる電流量があまりに小さいため、感知が不可能となるという問題点がある。
【０００６】
すなわち、コードアドレス指定可能なメモリセルの読出し時に、フローティングゲート１２とコントロールゲート１３との間の誘電体膜で発生する約０．５５程度のカップリング比（Ｃｏｕｐｌｉｎｇ Ｒａｔｉｏ）によりセルの導電度（Ｃｏｎｄｕｃｔａｎｃｅ：Ｇｍ）が低下し、これによって、約２．０Ｖのしきい電圧（ＶＴ）では、コントロールゲート１３の電圧として用いられるメモリ素子の動作電圧が低くなりながらセル電流量が急激に減ることとなる。したがって、任意のセル情報を読出すことが難しくなって、やむを得ずセルを過度に消去させてセルしきい電圧を０Ｖ以下に下げてコードアドレス指定可能なメモリセルのデータ感知を可能にする。
【０００７】
しかし、このようにコードアドレス指定可能なメモリセルを過度に消去することは、高温や高電圧で動作する種々の不利な環境では、セルの漏れ電流等によって長時間の情報貯蔵が困難となるという問題点がある。
【０００８】
また、フラッシュメモリ素子は、約１０年間の情報貯蔵能力を備えていなければならないために、トンネル酸化膜と層間絶縁膜とを厚く形成しなければならず、これによって、高集積素子では、セルの垂直方向縮小（Ｖｅｒｔｉｃａｌ ｓｈｒｉｎｋ）を容易に行うことが難しい。したがって、セルの情報貯蔵能力を考慮してトンネル酸化膜と層間絶縁膜とを薄く形成できなくなり、セルに流れる電流量が増加せず、従って、ノーマル（ｎｏｒｍａｌ）電源電圧ではメインセルの情報を読出しすることが難しくなる。したがって、ワードラインブート回路（Ｂｏｏｓｔｉｎｇ ｃｉｒｃｕｉｔ）等を使用してセルのゲート電圧を昇圧させてセル情報を読み出すことが一般的である。
【０００９】
しかし、周辺回路に形成されるコードアドレス指定可能なメモリセルの場合は、このような昇圧された電圧を使用するために、別途のブート回路を挿入しなければならない困難さがあり、周辺回路の面積が増加するという問題が発生するだけでなく、コードアドレス指定可能なメモリセルに貯蔵された情報を読出すための別途の時間が要求されて、好ましくない待機時間（Ｌａｔｅｎｃｙ ｔｉｍｅ）が発生するため、素子の動作特性が低下するという問題点がある。
【００１０】
【発明が解決しようとする課題】
したがって、本発明は、従来のフラッシュメモリ素子のコードアドレス指定可能なメモリセルにおける問題点に鑑みてなされたものであって、コードアドレス指定可能なメモリセルのカップリング比を増加させて低電圧においてもアドレス指定可能なメモリセルが安定的に動作し得るようにするフラッシュメモリ素子のコードアドレス指定可能なメモリセル及びその動作方法を提供することにその目的がある。
【００１１】
上記目的を達成するためになされた、本発明によるフラッシュメモリ素子のコードアドレス指定可能なメモリセルは、フローティングゲートとコントロールゲートとからなる単位セルと、前記単位セルと接続される別途のゲートカップリング部とを含むフラッシュメモリ素子のコードアドレス指定可能なメモリセルにおいて、前記コントロールゲートは、伝送ゲートを有するスイッチング回路を間において前記ゲートカップリング部と接続され、
前記ゲートカップリング部は、前記単位セルの前記フローティングゲートが延長され接続される下部電極と、前記単位セルのコントロールゲートと接続される上部電極とからなるスタックキャパシタであり、前記スイッチング回路は、前記単位セルのセルコントロールゲート電圧が印加される端子であるセルコントロールゲートコンタクトと、第１メタルラインを介して接続される伝送ゲート第１コンタクトと、前記スタックキャパシタの前記上部電極と第２メタルラインを介して接続される伝送ゲート第２コンタクトと、前記伝送ゲート第１コンタクトと、前記伝送ゲート第２コンタクトの間の導通を制御する伝送ゲートの入力端子である、伝送ゲート第３コンタクトから構成されることを特徴とする。
【００１２】
また、上記目的を達成するためになされた、本発明によるフラッシュメモリ素子のコードアドレス指定可能なメモリセルの動作方法は、請求項１に記載のフラッシュメモリ素子のコードアドレス指定可能なメモリセルにおいて、前記スイッチング回路は、コードアドレス指定可能なメモリセルの読出し動作時には、前記単位セルと前記ゲートカップリング部とが電気的に接続されるようにし、プログラムまたは消去動作時には、前記単位セルと前記ゲートカップリング部とが電気的に断線されるようにすることを特徴とする。
【００１３】
【発明の実施の形態】
次に、本発明にかかるフラッシュメモリ素子のコードアドレス指定可能なメモリセルの実施の形態の具体例を図面を参照しながら説明する。
【００１４】
図３は、本発明の第１実施例にかかるフラッシュメモリ素子のコードアドレス指定可能なメモリセルのレイアウト図である。図４は、図３の等価回路図である。
【００１５】
現在用いられているコードアドレス指定可能なメモリセルは、一般的な単位セル３００構造を有するが、このような構造では低電圧で情報を正確に読み出すことができないため、スタックキャパシタ３０１の形態に別途のゲートカップリング部を形成してコードアドレス指定可能なメモリセルの全体的なゲートカップリング比が増加するようにする。
【００１６】
図３に示したように、フローティングゲート３１、コントロールゲート３２、ソースＳ及びドレインＤから構成される単位セル３００で、単位セル３００のフローティングゲート３１とコントロールゲート３２とがカップリングされるようにする別途のゲートカップリング部をスタックキャパシタ３０１の形態に構成する。すなわち、単位セル３００のフローティングゲート３１と連結される下部電極及び単位セルのコントロールゲート３２と連結される上部電極からなるスタックキャパシタを構成する。
【００１７】
また、単位セル３００とスタックキャパシタ３０１との間には、スイッチング回路として作用する伝送ゲート３０２を構成する。伝送ゲート３０２は、セルゲート電圧が印加される端子であるセルコントロールゲートコンタクト３５及び伝送ゲート第１コンタクト３６を第１メタルライン３３で接続することによって単位セル３００と連結され、伝送ゲート第２コンタクト３７及びスタックゲートコンタクト３９を第２メタルラインで接続することによってスタックキャパシタ３０１と連結する。そしてスタックキャパシタ３０１と単位セル３００は、フローティングゲート３１により連結される。図面符号３８は、伝送ゲート３０２の入力端子に用いられる伝送ゲート第３コンタクトである。
【００１８】
コードアドレス指定可能なメモリセルの読出し動作時には、伝送ゲート３０２をオン（ＯＮ）状態にして単位セル３００とスタックキャパシタ３０１とが電気的に接続されるようにし、スタックキャパシタ３０１で発生するカップリング比ほど、全体コードアドレス指定可能なメモリセルのカップリング比が増加することとなる。
【００１９】
それに対し、プログラム及び消去動作時には、伝送ゲート３０２をオフ（ＯＦＦ）状態にして単位セル３００とスタックキャパシタ３０１とが電気的に断線されるようにする。
【００２０】
一方、単位セル３００とスタックキャパシタ３０１との間の接続状態をセル動作モードに応じてオン／オフする役割をする伝送ゲート３０２を構成しなくてコードアドレス指定可能なメモリセルを具現することも可能である。
【００２１】
図５は、本発明の第２実施例にかかるフラッシュメモリ素子のコードアドレス指定可能なメモリセルの等価回路図である。
【００２２】
図示したことのように、単位セル４００とスタックキャパシタ４０１が伝送ゲートなしに直接連結されており、スタックキャパシタ４０１により全体コードアドレス指定可能なメモリセルのカップリング比が増加することとなるので、セルの消去動作及び読出し動作を容易に行うことができる。
【００２３】
このような構造のコードアドレス指定可能なメモリセルは、単位セル以外に別途のゲートカップリング部（スタックキャパシタ形態）を備えているので、消去動作時大きいカップリング比を有することとなる。したがって、同じ消去しきい電圧において高い電流を得ることができるため、情報の感知が容易に行われる長所がある。
【００２４】
図６は、本発明と従来技術での各フラッシュメモリセルの電流−電圧特性を説明するためのグラフである。
【００２５】
図示したように、曲線Ａは、本発明にかかるフラッシュメモリセルの電流−電圧特性を示し、曲線Ｂは、従来技術にかかるフラッシュメモリセルの電流−電圧特性を示す。
【００２６】
ゲートカップリング比が、曲線Ｂより曲線Ａでさらに大きいために、所定のコントロールゲート電圧、例えば、ＶＴで、セル電流は、本発明のフラッシュメモリでさらに増加する。
【００２７】
尚、本発明は、本実施例に限られるものではない。本発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能である。
【００２８】
【発明の効果】
上述したように、本発明によるフラッシュメモリ素子のコードアドレス指定可能なメモリセルは、コードアドレス指定可能なメモリセルのカップリング比を増加させるによって、セル電流量を増加させることができるので、読出し動作を容易に行うことができる。これによって、コードアドレス指定可能なメモリセルの過度消去によるチャージリテンション（Ｃｈａｒｇｅ ｒｅｔｅｎｔｉｏｎ）特性の劣化を防止することができるのでコードアドレス指定可能なメモリセルの信頼性を改善することができる。
【００２９】
また、コードアドレス指定可能なメモリセルの消去速度も向上させることができるので、低電圧フラッシュ素子でコードアドレス指定可能なメモリセルが安定的に動作し得る効果がある。
【００３０】
【図面の簡単な説明】
【図１】従来のフラッシュメモリ素子のコードアドレス指定可能なメモリセルの概略的な断面図である。
【図２】従来のフラッシュメモリ素子のコードアドレス指定可能なメモリセルの概略的な等価回路図である。
【図３】本発明の第１実施例にかかるフラッシュメモリ素子のコードアドレス指定可能なメモリセルのレイアウト図である。
【図４】本発明の第１実施例にかかるフラッシュメモリ素子のコードアドレス指定可能なメモリセルの等価回路図である。
【図５】本発明の第２実施例にかかるフラッシュメモリ素子のコードアドレス指定可能なメモリセルの等価回路図である。
【図６】本発明と従来技術での各フラッシュメモリセルの電流−電圧特性を説明するためのグラフである。
【００３１】
【符号の説明】
３１ フローティングゲート
３２ コントロールゲート
３３ 第１メタルライン
３５ セルコントロールゲートコンタクト
３６ 伝送ゲート第１コンタクト
３７ 伝送ゲート第２コンタクト
３８ 伝送ゲート第３コンタクト
３９ スタックゲートコンタクト
３００、４００ 単位セル
３０１、４０１ ゲートカップリング部（スタックキャパシタ）
３０２ 伝送ゲート（スイッチング回路）
【発明が属する技術分野】
本発明は、フラッシュメモリ素子のコードアドレス指定可能なメモリ（Ｃｏｄｅ Ａｄｄｒｅｓｓａｂｌｅ Ｍｅｍｏｒｙ）セル及びその動作方法に関する。
【０００２】
【従来の技術】
フラッシュメモリ素子は、電気的に消去及びプログラム可能な不揮発性メモリ素子として、フラッシュメモリ製品使用時、保護されるべきコード情報に対する保護／非保護（Ｐｒｏｔｅｃｔｉｏｎ／Ｕｎｐｒｏｔｅｃｔｉｏｎ）機能及び製品テスト過程で収率の向上のためのリペアなどを可能にする機能を備えている。
【０００３】
図１は、従来のフラッシュメモリ素子のコードアドレス指定可能なメモリセルの概略的な断面図である。図２は、図１の等価回路図である。
【０００４】
図１に示したように、半導体基板１１上にフローティングゲート１２とコントロールゲート１３とが積層されてゲートを構成し、ゲート両側の半導体基板１１に各々ソースＳ及びドレインＤが形成される。このように、従来のコードアドレス指定可能なメモリセルは、メインセル（Ｍａｉｎ ｃｅｌｌ）のような構造を有する。
【０００５】
一般的に、セルの情報を読み出す時には、コントロールゲートに電圧を印加しドレインＤに流れる電流量を感知して情報を読み出す。この場合、コントロールゲートに印加される電圧は、電源電圧（Ｖｃｃ）を直接使用する場合が大部分であるが、現在フラッシュメモリ素子が低電圧製品化される趨勢にあるので、電源電圧（Ｖｃｃ）を直接使用する場合、ドレインに流れる電流量があまりに小さいため、感知が不可能となるという問題点がある。
【０００６】
すなわち、コードアドレス指定可能なメモリセルの読出し時に、フローティングゲート１２とコントロールゲート１３との間の誘電体膜で発生する約０．５５程度のカップリング比（Ｃｏｕｐｌｉｎｇ Ｒａｔｉｏ）によりセルの導電度（Ｃｏｎｄｕｃｔａｎｃｅ：Ｇｍ）が低下し、これによって、約２．０Ｖのしきい電圧（ＶＴ）では、コントロールゲート１３の電圧として用いられるメモリ素子の動作電圧が低くなりながらセル電流量が急激に減ることとなる。したがって、任意のセル情報を読出すことが難しくなって、やむを得ずセルを過度に消去させてセルしきい電圧を０Ｖ以下に下げてコードアドレス指定可能なメモリセルのデータ感知を可能にする。
【０００７】
しかし、このようにコードアドレス指定可能なメモリセルを過度に消去することは、高温や高電圧で動作する種々の不利な環境では、セルの漏れ電流等によって長時間の情報貯蔵が困難となるという問題点がある。
【０００８】
また、フラッシュメモリ素子は、約１０年間の情報貯蔵能力を備えていなければならないために、トンネル酸化膜と層間絶縁膜とを厚く形成しなければならず、これによって、高集積素子では、セルの垂直方向縮小（Ｖｅｒｔｉｃａｌ ｓｈｒｉｎｋ）を容易に行うことが難しい。したがって、セルの情報貯蔵能力を考慮してトンネル酸化膜と層間絶縁膜とを薄く形成できなくなり、セルに流れる電流量が増加せず、従って、ノーマル（ｎｏｒｍａｌ）電源電圧ではメインセルの情報を読出しすることが難しくなる。したがって、ワードラインブート回路（Ｂｏｏｓｔｉｎｇ ｃｉｒｃｕｉｔ）等を使用してセルのゲート電圧を昇圧させてセル情報を読み出すことが一般的である。
【０００９】
しかし、周辺回路に形成されるコードアドレス指定可能なメモリセルの場合は、このような昇圧された電圧を使用するために、別途のブート回路を挿入しなければならない困難さがあり、周辺回路の面積が増加するという問題が発生するだけでなく、コードアドレス指定可能なメモリセルに貯蔵された情報を読出すための別途の時間が要求されて、好ましくない待機時間（Ｌａｔｅｎｃｙ ｔｉｍｅ）が発生するため、素子の動作特性が低下するという問題点がある。
【００１０】
【発明が解決しようとする課題】
したがって、本発明は、従来のフラッシュメモリ素子のコードアドレス指定可能なメモリセルにおける問題点に鑑みてなされたものであって、コードアドレス指定可能なメモリセルのカップリング比を増加させて低電圧においてもアドレス指定可能なメモリセルが安定的に動作し得るようにするフラッシュメモリ素子のコードアドレス指定可能なメモリセル及びその動作方法を提供することにその目的がある。
【００１１】
上記目的を達成するためになされた、本発明によるフラッシュメモリ素子のコードアドレス指定可能なメモリセルは、フローティングゲートとコントロールゲートとからなる単位セルと、前記単位セルと接続される別途のゲートカップリング部とを含むフラッシュメモリ素子のコードアドレス指定可能なメモリセルにおいて、前記コントロールゲートは、伝送ゲートを有するスイッチング回路を間において前記ゲートカップリング部と接続され、
前記ゲートカップリング部は、前記単位セルの前記フローティングゲートが延長され接続される下部電極と、前記単位セルのコントロールゲートと接続される上部電極とからなるスタックキャパシタであり、前記スイッチング回路は、前記単位セルのセルコントロールゲート電圧が印加される端子であるセルコントロールゲートコンタクトと、第１メタルラインを介して接続される伝送ゲート第１コンタクトと、前記スタックキャパシタの前記上部電極と第２メタルラインを介して接続される伝送ゲート第２コンタクトと、前記伝送ゲート第１コンタクトと、前記伝送ゲート第２コンタクトの間の導通を制御する伝送ゲートの入力端子である、伝送ゲート第３コンタクトから構成されることを特徴とする。
【００１２】
また、上記目的を達成するためになされた、本発明によるフラッシュメモリ素子のコードアドレス指定可能なメモリセルの動作方法は、請求項１に記載のフラッシュメモリ素子のコードアドレス指定可能なメモリセルにおいて、前記スイッチング回路は、コードアドレス指定可能なメモリセルの読出し動作時には、前記単位セルと前記ゲートカップリング部とが電気的に接続されるようにし、プログラムまたは消去動作時には、前記単位セルと前記ゲートカップリング部とが電気的に断線されるようにすることを特徴とする。
【００１３】
【発明の実施の形態】
次に、本発明にかかるフラッシュメモリ素子のコードアドレス指定可能なメモリセルの実施の形態の具体例を図面を参照しながら説明する。
【００１４】
図３は、本発明の第１実施例にかかるフラッシュメモリ素子のコードアドレス指定可能なメモリセルのレイアウト図である。図４は、図３の等価回路図である。
【００１５】
現在用いられているコードアドレス指定可能なメモリセルは、一般的な単位セル３００構造を有するが、このような構造では低電圧で情報を正確に読み出すことができないため、スタックキャパシタ３０１の形態に別途のゲートカップリング部を形成してコードアドレス指定可能なメモリセルの全体的なゲートカップリング比が増加するようにする。
【００１６】
図３に示したように、フローティングゲート３１、コントロールゲート３２、ソースＳ及びドレインＤから構成される単位セル３００で、単位セル３００のフローティングゲート３１とコントロールゲート３２とがカップリングされるようにする別途のゲートカップリング部をスタックキャパシタ３０１の形態に構成する。すなわち、単位セル３００のフローティングゲート３１と連結される下部電極及び単位セルのコントロールゲート３２と連結される上部電極からなるスタックキャパシタを構成する。
【００１７】
また、単位セル３００とスタックキャパシタ３０１との間には、スイッチング回路として作用する伝送ゲート３０２を構成する。伝送ゲート３０２は、セルゲート電圧が印加される端子であるセルコントロールゲートコンタクト３５及び伝送ゲート第１コンタクト３６を第１メタルライン３３で接続することによって単位セル３００と連結され、伝送ゲート第２コンタクト３７及びスタックゲートコンタクト３９を第２メタルラインで接続することによってスタックキャパシタ３０１と連結する。そしてスタックキャパシタ３０１と単位セル３００は、フローティングゲート３１により連結される。図面符号３８は、伝送ゲート３０２の入力端子に用いられる伝送ゲート第３コンタクトである。
【００１８】
コードアドレス指定可能なメモリセルの読出し動作時には、伝送ゲート３０２をオン（ＯＮ）状態にして単位セル３００とスタックキャパシタ３０１とが電気的に接続されるようにし、スタックキャパシタ３０１で発生するカップリング比ほど、全体コードアドレス指定可能なメモリセルのカップリング比が増加することとなる。
【００１９】
それに対し、プログラム及び消去動作時には、伝送ゲート３０２をオフ（ＯＦＦ）状態にして単位セル３００とスタックキャパシタ３０１とが電気的に断線されるようにする。
【００２０】
一方、単位セル３００とスタックキャパシタ３０１との間の接続状態をセル動作モードに応じてオン／オフする役割をする伝送ゲート３０２を構成しなくてコードアドレス指定可能なメモリセルを具現することも可能である。
【００２１】
図５は、本発明の第２実施例にかかるフラッシュメモリ素子のコードアドレス指定可能なメモリセルの等価回路図である。
【００２２】
図示したことのように、単位セル４００とスタックキャパシタ４０１が伝送ゲートなしに直接連結されており、スタックキャパシタ４０１により全体コードアドレス指定可能なメモリセルのカップリング比が増加することとなるので、セルの消去動作及び読出し動作を容易に行うことができる。
【００２３】
このような構造のコードアドレス指定可能なメモリセルは、単位セル以外に別途のゲートカップリング部（スタックキャパシタ形態）を備えているので、消去動作時大きいカップリング比を有することとなる。したがって、同じ消去しきい電圧において高い電流を得ることができるため、情報の感知が容易に行われる長所がある。
【００２４】
図６は、本発明と従来技術での各フラッシュメモリセルの電流−電圧特性を説明するためのグラフである。
【００２５】
図示したように、曲線Ａは、本発明にかかるフラッシュメモリセルの電流−電圧特性を示し、曲線Ｂは、従来技術にかかるフラッシュメモリセルの電流−電圧特性を示す。
【００２６】
ゲートカップリング比が、曲線Ｂより曲線Ａでさらに大きいために、所定のコントロールゲート電圧、例えば、ＶＴで、セル電流は、本発明のフラッシュメモリでさらに増加する。
【００２７】
尚、本発明は、本実施例に限られるものではない。本発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能である。
【００２８】
【発明の効果】
上述したように、本発明によるフラッシュメモリ素子のコードアドレス指定可能なメモリセルは、コードアドレス指定可能なメモリセルのカップリング比を増加させるによって、セル電流量を増加させることができるので、読出し動作を容易に行うことができる。これによって、コードアドレス指定可能なメモリセルの過度消去によるチャージリテンション（Ｃｈａｒｇｅ ｒｅｔｅｎｔｉｏｎ）特性の劣化を防止することができるのでコードアドレス指定可能なメモリセルの信頼性を改善することができる。
【００２９】
また、コードアドレス指定可能なメモリセルの消去速度も向上させることができるので、低電圧フラッシュ素子でコードアドレス指定可能なメモリセルが安定的に動作し得る効果がある。
【００３０】
【図面の簡単な説明】
【図１】従来のフラッシュメモリ素子のコードアドレス指定可能なメモリセルの概略的な断面図である。
【図２】従来のフラッシュメモリ素子のコードアドレス指定可能なメモリセルの概略的な等価回路図である。
【図３】本発明の第１実施例にかかるフラッシュメモリ素子のコードアドレス指定可能なメモリセルのレイアウト図である。
【図４】本発明の第１実施例にかかるフラッシュメモリ素子のコードアドレス指定可能なメモリセルの等価回路図である。
【図５】本発明の第２実施例にかかるフラッシュメモリ素子のコードアドレス指定可能なメモリセルの等価回路図である。
【図６】本発明と従来技術での各フラッシュメモリセルの電流−電圧特性を説明するためのグラフである。
【００３１】
【符号の説明】
３１ フローティングゲート
３２ コントロールゲート
３３ 第１メタルライン
３５ セルコントロールゲートコンタクト
３６ 伝送ゲート第１コンタクト
３７ 伝送ゲート第２コンタクト
３８ 伝送ゲート第３コンタクト
３９ スタックゲートコンタクト
３００、４００ 単位セル
３０１、４０１ ゲートカップリング部（スタックキャパシタ）
３０２ 伝送ゲート（スイッチング回路）
Claims (2)
- フローティングゲートとコントロールゲートとからなる単位セルと、
前記単位セルと接続される別途のゲートカップリング部とを含むフラッシュメモリ素子のコードアドレス指定可能なメモリセルにおいて、
前記コントロールゲートは、伝送ゲートを有するスイッチング回路を間において前記ゲートカップリング部と接続され、
前記ゲートカップリング部は、
前記単位セルの前記フローティングゲートが延長され接続される下部電極と、
前記単位セルのコントロールゲートと接続される上部電極とからなるスタックキャパシタであり、
前記スイッチング回路は、
前記単位セルのセルコントロールゲート電圧が印加される端子であるセルコントロールゲートコンタクトと、第１メタルラインを介して接続される伝送ゲート第１コンタクトと、
前記スタックキャパシタの前記上部電極と第２メタルラインを介して接続される伝送ゲート第２コンタクトと、
前記伝送ゲート第１コンタクトと、前記伝送ゲート第２コンタクトの間の導通を制御する伝送ゲートの入力端子である、伝送ゲート第３コンタクトから構成されることを特徴とするフラッシュメモリ素子のコードアドレス指定可能なメモリセル。 - 請求項１に記載のフラッシュメモリ素子のコードアドレス指定可能なメモリセルにおいて、
前記スイッチング回路は、コードアドレス指定可能なメモリセルの読出し動作時には、前記単位セルと前記ゲートカップリング部とが電気的に接続されるようにし、プログラムまたは消去動作時には、前記単位セルと前記ゲートカップリング部とが電気的に断線されるようにすることを特徴とするフラッシュメモリ素子のコードアドレス指定可能なメモリセルの動作方法。
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| KR10-1999-0063890A KR100368317B1 (ko) | 1999-12-28 | 1999-12-28 | 플래쉬 메모리 소자의 코드저장 셀 |
| KR1999/P63890 | 1999-12-28 |
Publications (2)
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| JP2001223283A JP2001223283A (ja) | 2001-08-17 |
| JP4636464B2 true JP4636464B2 (ja) | 2011-02-23 |
Family
ID=19631209
Family Applications (1)
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