KR101982141B1 - 이이피롬 셀 및 이이피롬 장치 - Google Patents

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Abstract

본 발명은 이이피롬 셀에 관한 것이다. 본 발명의 이이피롬 셀을 포함한 이이피롬 장치는 인버터와 전달 게이트를 각각 포함하는 이이피롬 셀들이 행과 열의 매트릭스 형태로 배열된 이이피롬 셀 어레이를 포함하고, 상기 이이피롬 셀의 터널링을 위한 산화막은 상기 인버터와 상기 전달 게이트의 절연막과 동일한 두께의 절연막으로 형성된 보호 회로를 포함한다.

Description

이이피롬 셀 및 이이피롬 장치{EEPROM CELL AND EEPROM APPARATUS}
본 발명은 이이피롬 셀에 관한 것으로서, 특히 균일한 두께의 절연막을 갖는 트랜지스터 소자들을 포함하는 이이피롬 셀 및 이이피롬 장치에 관한 것이다.
이이피롬(EEPROM: Electrically Erasable Programmable Read-only Memory)은 피롬(PROM: programmable read only memory)의 한 종류로서, 자외선을 쐬어 주어야 내용을 지울 수 있는 이피롬(EPROM: Erasable programmable read only memory, EPROM)의 단점을 개선한 롬이다. 이이피롬은 칩의 한 핀에 전기적 신호를 가해줌으로써 내부 데이터를 지울 수 있다.
이러한 이이피롬은 비휘발성 기억소자로서 최근 시스템 온 칩(SoC: system on chip)이나 전파식별(RFID: Radio Frequency Identification) 태그 등에 사용되고 있다. 이때 이이피롬은 제품의 용도에 따라 그 용량이 수십 바이트에서 수 기가바이트까지 다양하고, 특히 RFID에 사용될 경우 부착성이 좋아야 하기 때문에 칩의 고밀도화, 초소형화가 요구된다.
현재 이이피롬의 터널링 절연막(일 예로, 터널링 산화막)은 두께가 약 70(Å)(옹스트롬) 이상의 값을 갖도록 제작된다. 따라서 이이피롬의 고밀도화, 초소형화를 위해서는 터널링 절연막의 두께를 감소시킴과 더불어 이이피롬 셀을 구성하는 소자들의 터널링 절연막의 두께를 하나로 통일해야할 필요성이 있다.
본 발명의 목적은 균일한 절연막 두께를 갖는 이이피롬 셀 및 이이피롬 장치를 제공함에 있다.
본 발명의 이이피롬 셀은 컨트롤 플레이트, 터널링 플레이트, 상기 컨트롤 플레이트와 상기 터널링 플레이트에 공통으로 대향하여 커패시터 영역을 형성하는 플로팅 플레이트, 상기 플로팅 플레이트의 전압 레벨을 판독하기 위한 인버터, 상기 터널링 플레이트와 연결되고, 제 1 및 제 2 비트라인들로부터 선택적으로 인가되는 동작 전압을 상기 터널링 플레이트로 전달하는 제 1 전달 게이트, 및 상기 인버터에 연결되고, 인접한 이이피롬 셀의 기록 동작과 소거 동작 시 상기 인버터를 플로팅 시키는 보호 회로, 및 상기 인버터의 출력 전압을 외부로 전달하는 제 2 전달 게이트를 포함한다.
이 실시예에 있어서, 상기 보호 회로는 외부로부터 인가된 읽기 전압에 응답하여 상기 인버터로 전원 전압을 공급하는 피모스 트랜지스터; 및 외부로부터 인가된 읽기 전압에 응답하여 상기 인버터로 접지 전압을 공급하는 엔모스 트랜지스터를 포함한다.
이 실시예에 있어서, 상기 피모스 트랜지스터는 접지단에 연결된 게이트, 상기 읽기 전압이 제공되는 읽기 전압 라인에 연결된 소스, 및 상기 인버터에 연결된 드레인을 포함하고, 상기 엔모스 트랜지스터는 상기 읽기 전압 라인에 연결된 게이트, 상기 접지단에 연결된 소스, 및 상기 인버터에 연결된 드레인을 포함한다.
이 실시예에 있어서, 상기 피모스 트랜지스터는 판독 동작 시 상기 읽기 전압에 응답하여 전원 전압을 상기 인버터로 제공하고, 상기 엔모스 트랜지스터는 상기 판독 동작 시 읽기 전압에 응답하여 접지 전압을 상기 인버터로 제공한다.
이 실시예에 있어서, 상기 읽기 전압은 상기 판독 동작 이외의 동작 시 접지 전압의 전압 레벨을 갖고, 상기 인버터의 소스와 드레인을 모두 플로팅시킨다.
이 실시예에 있어서, 상기 제 1 전달 게이트는 상기 제 1 비트라인의 전압을 상기 터널링 플레이트로 전달하는 피모스 트랜지스터, 및 상기 제 2 비트라인의 전압을 상기 터널링 플레이트로 전달하는 엔모스 트랜지스터를 포함한다.
이 실시예에 있어서, 상기 제 1 비트라인은 양의 전압을 제공받고, 상기 제 2 비트라인은 음의 전압을 제공받는다.
이 실시예에 있어서, 상기 제 1 비트라인과 상기 제 2 비트라인 중 하나로 전압이 인가될 때, 나머지 하나의 비트라인은 플로팅된다.
이 실시예에 있어서, 상기 피모스 트랜지스터는 접지단에 연결된 게이트, 상기 제 1 비트라인에 연결된소스, 및 상기 터널링 플레이트에 연결된 드레인를 포함하고, 상기 엔모스 트랜지스터는 상기 접지단에 연결된 게이트, 상기 제 2 비트라인에 연결된 소스, 및 상기 터널링 플레이트에 연결된 드레인을 포함한다.
이 실시예에 있어서, 상기 피모스 트랜지스터와 상기 엔모스 트랜지스터의 출력은 공통으로 연결되어 신호의 역류를 방지한다.
이 실시예에 있어서, 상기 제 2 전달 게이트는 제 1 센스 게이트 라인과 제 2 센스 게이트 라인에 연결되고, 상기 인버터로부터의 출력 전압을 센스 라인으로 출력한다.
이 실시예에 있어서, 상기 제 2 전달 게이트는 상기 제 1 센스 게이트 라인에 연결된 피모스 트랜지스터, 및 상기 제 2 센스 게이트 라인에 연결된 엔모스 트랜지스터를 포함하고, 판독 동작 시, 상기 제 1 센스 게이트 라인을 통해 상기 피모스 트랜지스터는 접지 전압을 제공받고, 상기 제 2 센스 게이트 라인을 통해 상기 엔모스 트랜지스터는 전원 전압을 제공받는다.
이 실시예에 있어서, 상기 피모스 트랜지스터는 상기 인버터에 연결된 드레인, 상기 센스 라인에 연결된 소스, 및 상기 제 1 센스 게이트 라인에 연결된 게이트를 포함하고, 상기 엔모스 트랜지스터는 상기 인버터에 연결된 소스, 상기 센스 라인에 연결된 드레인, 및 상기 제 2 센스 게이트 라인에 연결된 게이트를 포함한다.
이 실시예에 있어서, 상기 인버터, 상기 제 1 전달 게이트, 상기 보호 회로, 및 상기 제 2 전달 게이트를 구성하는 소자는 동일한 두께의 절연막으로 구성된다.
이 실시예에 있어서, 상기 절연막은 산화막이고, 약 70(Å) 미만의 두께로 형성된다.
본 발명의 이이피롬 장치는 인버터와 전달 게이트를 각각 포함하는 이이피롬 셀들이 행과 열의 매트릭스 형태로 배열된 이이피롬 셀 어레이를 포함하고, 상기 이이피롬 셀은 상기 인버터 및 상기 전달 게이트의 절연막과 동일한 두께로 터널링 산화막을 형성하도록 하기 위한 보호 회로를 포함한다.
이 실시예에 있어서, 상기 이이피롬 셀은 컨트롤 플레이트, 터널링 플레이트, 및 상기 컨트롤 플레이트와 상기 터널링 플레이트에 공통으로 대향하여 커패시터 영역을 형성하는 플로팅 플레이트를 포함하고, 상기 인버터는 상기 플로팅 플레이트의 전압 레벨을 판독한다.
이 실시예에 있어서, 상기 보호 회로는 상기 인버터에 연결되고, 상기 이이피롬 셀이 선택되지 않았을 때의 기록 동작과 소거 동작에서 상기 인버터를 플로팅시킨다.
이 실시예에 있어서, 상기 보호 회로는 읽기 동작 시에만 인버터의 드레인과 소스에 전압을 공급하되, 외부로부터 인가된 읽기 전압에 응답하여 상기 인버터로 전원 전압을 공급하는 피모스 트랜지스터, 및 외부로부터 인가된 읽기 전압에 응답하여 상기 인버터로 접지 전압을 공급하는 엔모스 트랜지스터를 포함한다.
이 실시예에 있어서, 상기 피모스 트랜지스터는 접지단에 연결된 게이트, 상기 읽기 전압이 제공되는 읽기 전압 라인에 연결된 소스, 및 상기 인버터에 연결된 드레인을 포함하고, 상기 엔모스 트랜지스터는 상기 읽기 전압 라인에 연결된 게이트, 상기 접지단에 연결된 소스, 및 상기 인버터에 연결된 드레인을 포함하고, 상기 읽기 전압은 상기 판독 동작 이외의 동작 시 접지 전압의 전압 레벨을 갖는다.
본 발명에 의하면, 이이피롬 셀은 판독 동작을 제외한 기억 동작과 소거 동작 시 인버터를 플로팅시키고, 비트라인을 통해 인가되는 전압을 양의 전압과 음의 전압을 이용함에 따라 70(Å) 미만의 두께(일 예로, 약 26(Å)의 두께)를 갖는 단일의 산화막으로 제조할 수 있다.
도 1은 일반적인 이이피롬 셀을 도시한 도면,
도 2는 본 발명의 실시 예에 따른 이이피롬 셀을 도시한 도면,
도 3은 본 발명의 실시 예에 따른 대기 동작, 소거 동작, 및 기록 동작을 수행하는 이이피롬 셀 어레이 구조를 도시한 도면, 및
도 4는 본 발명의 실시 예에 따른 판독 동작을 수행하는 이이피롬 셀 어레이 구조를 도시한 도면이다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 모호하지 않도록 하기 위해 생략될 것이라는 것을 유의하여야 한다.
도 1은 일반적인 이이피롬 셀 구조를 도시한 도면이다.
도 1을 참조하면, 이이피롬 셀(100)은 인버터(110), 데이터 출력 모스펫(MOSFET: Metal-Oxide Semiconductor field effect transistor)(120)을 포함한다. 또한, 이이피롬 셀(100)은 워드라인과 연결된 컨트롤 플레이트(130), 인버터(110)의 게이트와 연결된 플로팅 플레이트(140), 컨트롤 플레이트(130)와 플로팅 플레이트(140) 사이에 형성된 컨트롤 커패시터 영역(150), 비트라인과 연결된 터널링 플레이트(160), 및 플로팅 플레이트(140)와 터널링 플레이트(160) 사이에 형성된 터널링 커패시터 영역(170)을 포함한다.
인버터(110)는, 일 예로, 씨모스(CMOS) 인버터의 형식으로 구현될 수 있다. 또한, 도 1에 도시된 바와 같이, 인버터(110)는 피모스 트랜지스터(PMOS transistor)와 엔모스 트랜지스터(NMOS transistor)를 포함할 수 있다.
인버터(110)의 피모스 트랜지스터와 엔모스 트랜지스터는 전원 전압단과 접지단 사이에 직렬 연결된 구조를 갖는다. 인버터(110)의 피모스 트랜지스터와 엔모스 트랜지스터의 게이트들은 각각 플로팅 플레이트(140)에 연결된다.
데이터 출력 모스펫(120)의 게이트는 센스 게이트 라인에 연결된다. 데이터 출력 MOSFET(120)의 드레인은 인버터(110)의 피모스 트랜지스터와 엔모스 트랜지스터의 드레인들 간의 접점에 연결된다. 데이터 출력 모스펫(120)의 소스는 센스 게이트 라인에 연결된다. 데이터 출력 모스펫(120)은 센스 라인을 통해 데이터를 출력한다.
이이피롬 셀(100)은 기록, 삭제, 대기, 및 판독 동작을 수행한다. 워드라인, 센스 게이트 라인, 및 센스 라인에 적절한 전압이 인가됨으로써, 기록, 삭제, 대기, 및 센스 동작이 수행된다.
이이피롬 셀(100)에는 "대기->삭제->대기->기록->대기"의 순서에 따라 데이터가 기록될 수 있다. 즉, 이이피롬 셀(100)에 데이터를 기록하기 위해서는 최초 대기 동작을 거치고, 삭제 동작을 수행하고, 다음으로 다시 대기 동작을 수행하고, 기록 동작을 수행할 수 있다.
이 경우, 이이피롬 셀(100)의 기록 동작이나 삭제 동작은 터널링 커패시터 영역(170)의 양단에 걸리는 전압 차이로 인한 전자의 이동에 의하여 수행된다. 즉, 터널링 커패시터 영역(170)의 양단 전압차를 조절함으로써, 이이피롬 셀(100)의 기록 동작일 때는 플로팅 플레이트(140)에 전자가 모이고, 삭제 동작일 때는 플로팅 플레이트(140)에서 전자가 빠져나간다.
한편, 기록 동작과 삭제 동작 이후의 대기 동작일 때는 플로팅 플레이트(140)를 통해 전자가 이동하지 않도록, 터널링 커패시터 영역(170)의 양단의 전압차가 최소화되어야 한다.
그러나, 도 1의 이이피롬 셀(100)은 대기 동작에서도 전자의 이동으로 인한 데이터 교란(disturbance)이 발생할 수 있다. 예를 들어, 이이피롬 셀(100)의 대기 동작에서는, 비트라인에는 0 V의 전압이 인가되고, 워드라인에는 -2 V ~ 2 V의 전압이 인가될 수 있다. 이 경우, 터널링 커패시터 영역(170) 양단에 전압차이가 발생하여 전자가 이동할 수 있다. 즉, 이이피롬 셀(100)의 대기 동작일 때 터널링 커패시터 영역(170)의 양단에 전압차가 발생하고, 이로 인한 전자의 이동으로 인하여 데이터 교란이 발생할 수 있다.
더불어, 이이피롬 셀의 크기를 소형화하고, 제조 단가를 감소시키기 위해 한 종류의 얇은 절연막을 이용하여 이이피롬 셀(100)을 제작하는 것이 요구된다. 예를 들어, 바람직하게는, 약 26(Å)(옹스트롬)의 두께를 갖는 산화막을 절연막으로 이용하여 이이피롬 셀(100)을 제작하는 것이 요구된다.
한 종류의 얇은 절연막을 이용하여 이이피롬 셀(100)을 제작하기 위해서는, 이이피롬 셀(100)을 구성하는 소자들의 게이트들 역시 모두 한 종류의 얇은 절연막을 이용하여 구현되어야 한다. 얇은 두께를 갖는 절연막을 사용하여 이이피롬 셀(100)이 구현되면, 선택되지 않은 이이피롬 셀에 저장된 데이터가 인접한 이이피롬 셀의 기록 동작 또는 삭제 동작으로 인하여 변경되는 데이터 교란이 발생할 수 있다.
이와 같은 문제점을 해결하기 위하여, 본 발명에서는 기존의 65나노미터(nm)급 이하의 CMOS 공정으로 제작하는데 있어서, 고전압의 이이피롬을 저전압의 이이피롬으로 개선하는 이이피롬 셀 구조를 제안할 것이다. 저전압을 사용함으로써, 이하에서 설명될 본 발명의 실시 예에 따른 이이피롬 셀은 터널링 커패시터 영역의 양단 전압차에 의한 데이터 교란이 방지될 수 있다.
더불어, 본 발명에서는 일반적인 이이피롬 셀에 비하여 균일한 두께의 얇은 터널링 절연막 두께를 갖는 이이피롬 셀 구조를 제안할 것이다. 기존의 이이피롬 셀의 가장 얇은 터널링 절연막 두께는 약 70(Å)이다. 이에 반하여, 이하에서 설명될 본 발명의 실시 예에 따른 이이피롬 셀은 약 26(Å)의 터널링 절연막 두께를 가질 것이다. 본 발명의 실시 예에 따르면, 일반적인 경우에 비하여 얇은 터널링 절연막 두께를 가지면서도, 터널링 커패시터 영역의 양단 전압차에 의한 데이터 교란이 방지될 수 있다.
도 2는 본 발명의 실시 예에 따른 이이피롬 셀을 도시한 도면이다.
도 2를 참조하면, 이이피롬 셀(200)은 인버터(210), 제 1 전달 게이트(220), 보호 회로(230) 및 제 2 전달 게이트(240)를 포함한다.
또한, 이피롬 셀(200)은 워드라인과 연결된 컨트롤 플레이트(250), 인버터(210)의 게이트와 연결된 플로팅 플레이트(260), 컨트롤 플레이트(250)와 플로팅 플레이트(260) 사이에 형성된 컨트롤 커패시터 영역(270), 비트라인들과 연결된 터널링 플레이트(280) 및 플로팅 플레이트(260)와 터널링 플레이트(280) 사이에 형성된 터널링 커패시터 영역(290)을 포함한다.
여기서, 플로팅 플레이트(250)는 컨트롤 플레이트(250)와 플로팅 플레이트(260)에 공통으로 대향하여 커패시터 영역을 형성한다.
인버터(210)는, 일 예로, 씨모스(CMOS) 인버터의 형식으로 구현될 수 있다. 또한, 도 2에 도시된 바와 같이, 인버터(210)는 제 1 피모스 트랜지스터(1st PMOS transistor, 211)와 제 1 엔모스 트랜지스터(1st NMOS transistor, 212)를 포함한다. 인버터(210)의 내부에 위치한 제 1 피모스 트랜지스터(211)와 제 1 엔모스 트랜지스터(212)는 직렬 연결된 구조를 갖고, 제 1 피모스 트랜지스터(211)와 제 1 엔모스 트랜지스터(212)의 게이트들은 각각 플로팅 플레이트(260)에 연결된다.
제 1 전달 게이트(220)는 터널링 플레이트(280)와 두 개의 비트라인들 사이에 위치한다. 제 1 전달 게이트(220)는 비선택된 비트라인으로 인가된 전압(예를 들어, 0 V)에 가까운 전압을 플로팅시킨다. 제 1 전달 게이트(220)는 제 2 피모스 트랜지스터(2nd PMOS transistor, 221)와 제 2 엔모스 트랜지스터(2nd NMOS transistor, 222)를 포함한다.
제 2 피모스 트랜지스터(221)와 제 2 엔모스 트랜지스터(222)의 게이트들은 접지단에 공통으로 접지된다. 제 2 피모스 트랜지스터(221)의 소스와 제 2 엔모스 트랜지스터(222)의 드레인은 터널링 플레이트(280)에 연결된다. 제 2 피모스 트랜지스터(221)의 소스는 제 1 비트라인에 연결된다. 제 2 엔모스 트랜지스터(222)의 소스는 제 2 비트라인에 연결된다.
보호 회로(230)는 인버터(210)에 연결되며, 외부 간섭으로 인한 데이터 교란을 억제한다. 보호 회로(230)는 제 3 피모스 트랜지스터(3rd PMOS transistor, 231)와 제 3 엔모스 트랜지스터(3rd NMOS transistor, 232)를 포함한다.
제 3 피모스 트랜지스터(231)의 드레인은 제 1 피모스 트랜지스터(211)의 소스와 연결된다. 제 3 피모스 트랜지스터(231)의 게이트는 접지단에 연결되고, 제 3 피모스 트랜지스터(231)의 소스는 읽기 전압 라인에 연결된다. 제 3 엔모스 트랜지스터(232)의 소스는 접지단(또는, 제 3 피모스 트랜지스터(231)의 게이트와 접지단 사이의 접점)에 연결된다. 제 3 엔모스 트랜지스터(232)의 드레인은 제 1 엔모스 트랜지스터(212)의 소스에 연결된다. 제 3 엔모스 트랜지스터(232)의 게이트는 읽기 전압 라인에 연결된다.
제 3 피모스 트랜지스터(231)의 하부 웰(nWell)은 읽기 전압 라인에 연결되고, 제 3 엔모스 트랜지스터(232)의 하부 웰(pWell)은 접지단에 연결된다. 이를 통해, 인버터(210)의 제 1 피모스 트랜지스터(211)의 웰(nWell)은 전원 전압 신호선(Vdd signal line, 213)에 연결되고, 인버터(210)의 제 1 엔모스 트랜지스터(212)의 웰(pWell)은 접지 전압 신호선(Vss signal line, 214)에 연결된다.
제 2 전달 게이트(240)는 인버터(210)와 센스 라인 사이에 위치한다. 제 2 전달 게이트(240)는 인버터(210)로부터의 출력 전압(Vout)을 외부(즉, 센스 라인)으로 출력한다. 제 2 전달 게이트(240)는 제 4 엔모스 트랜지스터(4th NMOS transistor, 241)와 제 4 피모스 트랜지스터(4th PMOS transistor, 242)를 포함한다.
제 4 엔모스 트랜지스터(241)의 소스와 제 4 피모스 트랜지스터(242)의 드레인은 인버터(210)의 제 1 피모스 트랜지스터(211)와 제 1 엔모스 트랜지스터(212)의 접점에 연결된다. 제 4 엔모스 트랜지스터(241)의 드레인과 제 4 피모스 트랜지스터(242)의 소스는 센스 라인에 연결되며, 인버터(210)로부터 데이터를 출력한다. 제 4 엔모스 트랜지스터(241)의 게이트와 제 4 피모스 트랜지스터(242)의 게이트는 센스 게이트 라인에 연결된다.
이하에서는, 도 2의 이이피롬 셀(200) 구조에 근거하여 이이피롬 셀(200)의 데이터 판독 동작(data sensing operation)이 좀더 자세히 설명될 것이다. 설명의 편의상, 이하에서는 제 1 센스 게이트 라인에 제공되는 전압 레벨은 '0 V(볼트)'라 가정되고, 제 2 센스 게이트 라인에 제공되는 전압 레벨은 '1 V'라 가정된다. 또한, 전압 전압(Vdd)의 레벨은 '1 V'라 가정되고, 접지 전압(Vss)의 레벨은 '0 V'라 가정된다.
우선, 제 2 전달 게이트(240)는 판독 동작에서 인버터(210)의 데이터를 증폭하여 센스 라인을 통해 출력(Dout)한다. 제 2 전달 게이트(240)는 제 1 센스 게이트 라인과 제 2 센스 게이트 라인에 연결된다. 판독 동작 시, 제 1 센스 게이트 라인을 통해 O V의 전압이 제 4 피모스 트랜지스터(242)로 인가되고, 제 2 센스 게이트 라인을 통해 1 V의 전압이 제 4 엔모스 트랜지스터(241)로 인가된다.
이때, 이이피롬 셀(200)의 제어 회로(미도시)는 제 2 전달 게이트(240)를 통해 출력되는 데이터를 판독한다. 이때, 데이터가 기록된 셀은 플로팅 플레이트에 음의 전하가 많이 존재한다. 따라서, 플로팅 플레이트의 전위가 낮아, 선택된 워드라인에 해당되는 플로팅 게이트가 셀 내부의 인버터의 논리 임계 전압을 넘지 못한다. 따라서, 전원 전압(Vdd)에 해당하는 1 V를 출력한다.
이와 반대로, 데이터가 기록되지 않은 셀은 플로팅 게이트에 양의 전하가 많이 존재한다. 따라서, 플로팅 플레이트의 전위가 높아, 인버터의 논리 임계 전압을 넘는다. 따라서, 접지 전압(Vss)에 해당하는 O V를 출력한다.
다음으로는, 도 2의 이이피롬 셀(200) 구조에 근거하여 이이피롬 셀(200)의 데이터 기록 동작(data write operation)과 데이터 삭제 동작(data erase operation)이 좀더 자세히 설명될 것이다.
이이피롬 셀(200)이 기록 동작과 삭제 동작을 수행할 때, 제 1 전달 게이트(220)의 제 2 피모스 트랜지스터(221)는 제 1 비트라인에 인가된 전압을 터널링 플레이트(280)에 전달하거나, 제 2 엔모스 트랜지스터(222)는 제 2 비트라인에 인가된 전압을 터널링 플레이트(280)에 전달한다. 이때, 두 개의 비트라인 중 하나의 비트라인에 전압이 인가되면, 나머지 하나의 비트라인은 플로팅된다. 그러므로, 이이피롬 셀(200)이 기록 동작과 삭제 동작을 수행할 때는, 삽입된 제 1 전달 게이트(220)는 기록 동작과 삭제 동작에 영향을 주지 않는다.
이이피롬 셀(200)이 대기 동작을 수행할 때, 제 1 비트라인과 제 2 비트라인에는 예시적으로, 0 V의 전압이 인가된다. 제 1 전달 게이트(220)는 제 1 비트라인을 터널링 플레이트(280)와 차단시키고, 제 2 비트라인을 터널링 플레이트(280)와 차단시킨다. 그 결과, 터널링 플레이트(280)는 이이피롬 셀(200)의 대기 동작 동안 플로팅 상태가 된다.
이때, 제 1 전달 게이트(220)는 터널링 플레이트(280)로 입력되는 비트라인이 두 개(제 1 비트라인과 제 2 비트라인)로 나뉘어져 양(+)의 외부 제어 회로와 음(-)의 외부 제어 회로로부터 각각 입력받을 수 있도록 구성될 수 있다. 이를 통해, 비트라인으로부터 인가되는 전압을 양의 전압과 음의 전압으로 구분하여 수신함에 따라, 터널링 플레이트(280)는 1/2의 낮은 전압을 사용할 수 있다.
또한, 제 1 전달 게이트(220)의 트랜지스터들(제 2 피모스 트랜지스터(221), 제 2 엔모스 트랜지스터(222))의 게이트들은 공통 접지됨에 따라 외부적으로 별도의 라인이나 제어 신호를 제공하는 회로를 필요로 하지 않는다.
여기서, 제 1 전달 게이트(220)는 두 개의 비트라인들(제 1 비트라인과 제 2 비트라인)을 통해 동시에 선택 신호가 입력되지 않는다. 즉, 두 개의 비트라인들 중 하나의 비트라인은 항상 플로팅(일 예로, 하이 임피던스(High-Z)) 상태이다.
예를 들어, 제 1 비트라인에는 O V 내지 +2 V의 전압이 제 2 피모스 트랜지스터(221)의 소스에 연결되고, 제 2 비트라인에는 -2 V 내지 0 V의 전압이 제 2 엔모스 트랜지스터(222)의 소스에 연결된다. 이때, 제 2 피모스 트랜지스터(221)의 웰(nWell)은 제 2 피모스 트랜지스터(221)의 외부 입력의 소스 단자에 연결되고, 제 2 엔모스 트랜지스터(222)의 웰(pWell)은 제 2 엔모스 트랜지스터(222)의 외부 입력의 소스 단자에 연결된다.
이로 인해 비트라인들의 출력이 공통으로 터널링 플레이트(280)에 연결되어 신호가 역류되어도 서로 다른 트랜지스터(제 2 피모스 트랜지스터(221) 또는 제 2 엔모스 트랜지스터(222))의 PN 접합에서 순방향이 걸리지 않음으로 전류 누설이 방지된다. 즉, 제 2 피모스 트랜지스터(221)의 웰(nWell)과 제 2 엔모스 트랜지스터(222)의 웰(pWell)은 각각 외부 입력의 소스 단자에 연결되어, 출력이 공통으로 연결되어도 신호가 역류되지 않는다. 따라서, 제 1 전달 게이트(220)는 기록 동작 또는 소거 동작 시 이전에 기록된 데이터가 삭제되는 교란(disturb) 현상을 방지한다.
다음으로, 보호 회로(230)의 동작이 설명된다. 보호 회로(230)는 읽기 전압 라인을 통하여 전원 전압(Vss)을 제공받는다. 설명의 편의상, 읽기 전압 라인을 통하여 제공되는 전원 전압은 1 V 라 가정된다. 다만, 이는 예시적인 것이며, 읽기 전압 라인을 통하여 제공되는 전압은 읽기 전압(Vread)이라 칭해질 수도 있다. 또한, 읽기 전압(Vread)(또는 전원 전압)의 레벨은 다양하게 설정될 수 있다.
보호 회로(230)의 동작을 자세히 설명하면, 하나의 얇은 터널링 절연막(또는, 산화막)으로 이이피롬 셀(200)을 구현하기 위해, 보호 회로(230)는 기록 동작과 삭제 동작에서 이이피롬 셀(200)이 선택되지 않았을 때, 인버터(210)를 플로팅 시킨다. 이 경우, 보호 회로(230)는 인버터(210)로 전원 전압(Vdd)과 접지 전압(Vss)을 인가하지 않도록 함으로서 인버터(210)를 플로팅 시킨다.
좀더 자세히 설명하면, 보호 회로(230)는 읽기 전압 라인으로부터 인가되는 전원 전압(또는 읽기 전압(Vread))에 응답하여 동작한다. 기록 동작과 삭제 동작에서 1 V의 전원 전압(또는 읽기 전압(Vread))이 보호 회로(220)로 입력됨에 따라, 보호 회로(230)는 1 V의 전원 전압(Vdd)과 0 V의 접지 전압(Vss)을 인버터(210)에 인가시킨다. 여기서, 읽기 전압(Vread)은 판독 동작 이외의 동작 시 접지 전압의 레벨을 갖고, 상기 인버터(210)의 소스와 드레인을 모두 플로팅시킨다.
보호 회로(230)의 제 2 피모스 트랜지스터(231)는 드레인을 통해 인가되는 1 V의 전원 전압을 인버터(211)로 제공하고, 제 2 엔모스 트랜지스터(232)는 게이트의 턴 온 동작을 통해 0 V의 접지 전압(Vss)을 인버터로 제공한다. 이때, 비트라인과 워드라인에는 0 V의 전압이 인가되며, 따라서 인버터(210)의 동작 안정성을 확보될 수 있다.
이와 같은 보호 회로(230)는 모든 절연막을 동일한 두께(일 예로, 약 26(Å))으로 설정했을 때, 인버터(210)의 절연막도 웰(well)이 플로팅 플로이트에 인접하고 있으므로 터널링이 일어나는 것을 방지할 수 있다. 그러므로, 하나의 얇은 절연막 두께로 구성된 이이피롬 셀(200)의 제작이 가능하다. 즉, 보호 회로(230)를 통해 이이피롬 셀(200)의 모든 절연막 두께를 하나의 두께(예를 들어, 약 26(Å))로 설정할 수 있다.
이를 통해, 본 발명은 이이피롬 셀(200)의 모든 절연막을 약 26(Å)의 두께를 갖더라도 기록 동작과 소거 동작 시 대기 시간 동안 이전에 기록된 내용이 삭제되는 데이터 교란을 방지함에 따라 동작 안정성을 확보할 수 있다.
한편, 대기 동작, 소거 동작, 기록 동작, 및 판독 동작 시의 선택된 이이피롬 셀과 비선택된 이이피롬 셀로 인가되는 전압은 하기의 표 1에 도시된다.
Figure 112013001117952-pat00001
표 1의 이이피롬 셀 어레이에 인가되는 전압을 참조하여 하기의 도 3과 도 4에서 이이피롬 셀 어레이의 대기 동작, 소거 동작, 기록 동작, 판독 동작을 살펴보기로 한다. 여기서, 이이피롬 셀 어레이는 복수의 이이피롬 셀들이 행과 열의 매트릭스 형태로 배열된 것을 의미한다. 또한, 이러한 이이피롬 셀 어레이를 포함한 메모리 장치를 이이피롬 장치라 한다.
한편, 상기 표 1의 전압 레벨은 예시적인 것이며, 본 발명의 기술적 사상에 따르면, 전압 레벨은 다양하게 변경될 수 있음이 이해될 것이다. 이하의 도 3 및 도 4에서는 설명의 편의상, 상기의 표 1과 같은 전압 레벨이 이이피롬 셀에 사용된다고 가정된다.
도 3은 본 발명의 실시 예에 따른 대기 동작, 소거 동작, 및 기록 동작을 수행하는 이이피롬 셀 어레이 구조를 도시한 도면이다.
도 3을 참조하면, 이이피롬 셀 어레이(300)는 복수개의 이이피롬 셀들(301, 302, 303, 304, 305, 306, 307, 308, 309)을 포함한다. 이이피롬 셀 어레이(300)에서 소거 동작, 기록 동작, 및 대기 동작을 살펴보기로 한다.
복수개의 이이피롬 셀들(301, 302, 303, 304, 305, 306, 307, 308, 309)은 세 개의 워드라인들(WO, W1, W2)과 세 개의 비트라인들(B0, B1, B2)의 교차 지점에 위치한다. 설명의 편의를 위하여, 비트라인을 B0, B1, B2로 각각 나타내었으나 하나의 이이피롬 셀에 양의 전압과 음의 전압 각각을 인가하기 위한 두 개의 비트라인이 연결된다.
여기서, ΔV는 터널링 절연막 양단에 인가되는 초기 전압을 나타내고, 초기 전압 아래에는 데이터의 지속 시간이 나타나있다.
초기 전압이 '+' 이면, 플로팅 커패시터 플레이트 전압(Vfloat.plate)이 터널링 커패시터 플래이트 전압(Vtun.plate)보다 큰 경우(Vfloat.plate > Vtun.plate)를 나타낸다. 이때에는 이전에 소거된 셀이 지워진 것을 나타낸다.
초기 전압이 '-'이면, 플로팅 커패시터 플레이트 전압(Vfloat.plate)이 터널링 커패시터 플래이트 전압(Vtun.plate)보다 작은 경우(Vfloat.plate < Vtun.plate)를 나타낸다. 이때에는 이전에 기록된 셀이 지워진 것을 나타낸다.
여기서, 지워지는 시간은 장시간에 대해 발생된 교란에 대한 신뢰성을 나타내고, 여기서는 기록/소거 문턱 전압차가 0.3 V 감소할 때를 기준으로 계산된 것이다.
한편, 표 1에 도시된 바와 같이, 소거 동작과 기록 동작 시 워드라인은 모두 +2 V(기록 동작의 선택 시 또는 소거 동작의 비선택 시) 또는 -2 V(소거 동작의 선택 시 또는 기록 동작의 비선택 시)로 설정되고, 대기 동작 시에는 +2 V 내지 -2 V까지 설정된다. 이때, 비트라인은 +2 V(소거 동작 시), 0 V(대기 동작 시), -2 V(기록 동작 시)로 설정된다. 비트라인은 선택과 비선택 여부와 관계없이 +2 V, 0 V, -2 V로 설정된다.
소거 동작 시 선택된 워드라인에 -2 V의 전압이 인가되고, 선택된 비트라인에 +2 V가 인가된다. 또한, 소거 동작 시 선택되지 않은 워드라인에 +2 V의 전압이 인가되고, 선택되지 않은 비트라인에 +2 V의 전압이 인가된다.
대기 동작 시 워드라인에는 선택 유무에 상관없이 워드라인에 +2 V의 전압이 인가되고, 선택된 모든 비트라인들에는 모두 0 V가 인가되어야 한다. 여기서, 비트라인들은 대기 명령을 받은 비트라인들이다.
기록 동작 시 선택된 워드라인에 +2 V의 전압이 인가되고, 선택된 비트라인에 -2 V의 전압이 인가된다. 또한, 기록 동작 시 선택되지 않은 워드라인에 -2 V의 전압이 인가되고, 선택되지 않은 비트라인에 0 V의 전압이 인가된다.
우선, 1행 1열의 이이피롬 셀(301)에 비트라인(일 예로, 제 1 비트라인)과 워드라인 모두에 +2 V가 인가되어 선택되지 않은 '삭제 동작 셀'이 된다. 이 경우에는 일반적으로 플로팅 플레이트(260)에 저장된 전하에 의하여 전압차가 발생한다. 예를 들어, 터널링 커패시터 영역(290)에 0.8 V의 전압이 걸리는 것으로 측정될 경우, 이 상태에서 셀에 저장된 데이터는 100년 이상 지속될 수 있다.
1행 3열의 이이피롬 셀(307)의 비트라인(일 예로, 제 1 비트라인)에 +2 V가 인가되고, 워드라인에 -2 V가 인가되어 선택된 '삭제 동작 셀'이 된다. 이 경우 워드라인에 인가된 -2 V가 컨트롤 플레이트(250)를 통해 플로팅 플레이트(260)로 전달되어 플로팅 플레이트(260)의 전위가 되고, 비트라인에 인가된 +2 V가 터널링 플레이트(280)에 전달되어 터널링 플레이트(280)의 전위가 된다. 예를 들어, 터널링 커패시터 영역(290)에 약 -3.9 V의 전압이 걸리는 것으로 측정될 수 있고, 소거 동작에 소요되는 시간은 약 3ms이다.
다음으로, 3행 1열의 이이피롬 셀(303)의 비트라인(일 예로, 제 2 비트라인)에 -2 V가 인가되고, 워드라인에 +2 V가 인가되어 선택된 '기록 동작 셀'이 된다. 이 경우 워드라인에 인가된 +2 V가 컨트롤 플레이트(250)를 통해 플로팅 플레이트(260)로 전달되어 플로팅 플레이트(260)의 전위가 되고, 비트라인에 인가된 -2 V가 그대로 터널링 플레이트(280)에 전달되어 터널링 플레이트(280)의 전위가 된다.
3행 3열의 이이피롬 셀(309)의 비트라인(일 예로, 제 2 비트라인)과 워드라인에 모두 -2 V가 인가되어 선택되지 않은 '기록 동작 셀'이 된다. 이 경우에도 일반적으로 플로팅 플레이트(260)에 저장된 전하에 의하여 전압차가 발생한다. 예를 들어, 터널링 커패시터 영역(290)에 약 1.2 V의 전압이 걸리는 것으로 측정될 경우, 이 상태에서 셀에 저장된 데이터는 100년 이상 지속될 수 있다.
2행 1열의 이이피롬 셀(302)의 비트라인(일 예로, 제 1 비트라인 또는 제 2 비트라인)에 0 V가 인가되고, 워드라인에 +2 V가 인가되어 '대기 동작 셀'이 된다. 이 경우에도 이이피롬 셀(302)은 전달 게이트(220)의 영향으로 터널링 플레이트(280)의 전압 마진이 증가하여, 플로팅 플레이트(260)와의 전압 차이가 줄어든다. 예를 들어, 소거된 셀의 경우 2.3 V로 소정의 전압이 감소(일 예로, +0.5 V)하면, 대기 동작 중 데이터의 안정 시간이 약 63초에서 약 6300초로 증가한다.
2행 3열의 이이피롬 셀(308)의 비트라인(일 예로, 제 1 비트라인 또는 제 2 비트라인)에 0 V가 인가되고, 워드라인에 -2 V가 인가되어 '대기 동작 셀'이 된다. 이 경우에도 이이피롬 셀(302)은 전달 게이트(220)의 영향으로 터널링 플레이트(280)의 전압 마진이 증가하여, 플로팅 플레이트(260)와의 전압 차이가 줄어든다. 예를 들어, 기록된 셀의 경우 -1.6 V로 소정의 전압이 증가(일 예로, +0.5 V)하면, 대기 동작 중 데이터의 안정 시간이 약 6300초에서 약 10년으로 증가한다.
기존의 대기 동작에서 데이터의 교란 현상, 일 예로 소거된 데이터는 약 63초, 기록된 데이터는 약 6300초 이내에 사라지는 현상이 발생한다. 하지만, 본 발명에서는 도 2에 도시된 제 2 피모스 트랜지스터(221)와 제 2 엔모스 트랜지스터(222)가 공통 접지된 제 1 전달 게이트(220)를 이용하여 대기 동작 시 비트라인을 통해 인가되는 OV에 가까운 전압을 플로팅시킨다. 이를 통해, 대기 동작 중의 데이터의 안정 시간이 증가한다.
만약, 외부 라인 등을 통해 적절한 전압이 공급되면 대기 동작 시간 동안 안정성 확보를 위한 마진은 증가할 수 있다. 그러나, 이이피롬 셀의 크기가 증가, 외부 라인에 대한 각각의 전원을 구비, 및 전원 공급 동작을 제어하기 위한 회로를 추가로 필요로 한다. 하지만, 본 발명은 제 1 전달 게이트(220)의 사용으로 인해, 외부 라인 등을 통한 별도의 전압 공급 없이 대기 시간 동안의 안정성 확보를 할 수 있도록 한다. 이를 통해, 이이피롬 셀의 크기 증가, 별도의 외부 라인에 대한 전원을 구성, 전원 공급을 위한 제어 회로를 필요로 하지 않는다.
제 1 전달 게이트(220)는 비트라인들부터 입력되는 -Vtn(제 2 엔모스 트랜지스터(222)의 문턱전압) 내지 -Vtp(제 2 피모스 트랜지스터(221)의 문턱전압), 일 예로, -0.5 V 내지 +0.5 V인 입력/출력 전압을 차단하고, -2 V와 +2 V의 기록 전압 및 소거 전압을 터널링 플레이트(280)로 전달한다.
이와 같이, 기록 동작과 소거 동작 시에는 -2 V와 +2 V의 비트라인의 고전압을 터널링 플레이트(280)로 전달한다. 따라서, 제 1 전달 게이트(220)는 기록 동작과 소거 동작 시 영향을 주지 않는다. 그러나, 대기 시간 동안 비트라인이 0 V가 되면, 터널링 플레이트(280)가 차단되어 플로팅(floating)된다. 제 1 전달 게이트(220)는 양방향이기 때문에 실제 대기 시간 동안 워드라인이 +2 V일 때는 플로팅된 터널링 플레이트(280)는 +0.5 V로 따라서 상승하고, 워드라인이 -2 V일 때, 플로팅된 터널링 플레이트가 -0.5 V로 하강한다. 따라서, 대기 시간동안 터널링 플레이트(280)가 플로팅되어 트랜지스터들의 문턱전압(Vtn, Vtp)만큼 플로팅 플레이트(260)의 전압으로 따라가서 교란을 일으키는 전압차가 줄어든다.
이와 같은 -Vtn(-0.5 V: 제 2 엔모스 트랜지스터(222)의 문턱전압)과 -Vtp(+0.5 V: 제 2 피모스 트랜지스터(221)의 문턱 전압)의 마진 증가는 10 V 이상의 전압차를 이용하는 터널링 절연막을 사용할 때에는 문제가 되지 않으나, 본 발명에서와 같이 4 V(+2 V 내지 -2 V)의 전압차와 얇은 터널링 절연막 두께(약 26(Å))를 갖는 경우에 대기 시간 동안의 데이터 안정성을 확보할 수 있다.
그 결과, 터널링 절연막 두께가 약 26(Å)일 때, 기록/소거 동작의 대기 시간 동안의 안정된 시간은 소거된 셀에서 63초에서 6300초(약 10일)로 증가하고, 기록된 셀에서 6300초에서 약 10년으로 증가할 수 있다.
여기서, 제 1 전달 게이트(200)의 트랜지스터들의 문턱전압은 일 예로 +0.5 V와 -0.5 V를 일 예로 설명하였다. 하지만, 이이피롬 셀의 제조 공정이 65nm이하로 내려가고, 터널링 절연막 두께가 더 얇아져서 +0.5 V와 -0.5 V의 전압 보다 더 작아질 수 있더라도 문턱전압의 변화는 작은 대신 이에 따른 절연막 두께와 모든 다른 전압도 상대적으로 낮아짐에 따라 동일한 효과를 갖는다.
특히, 본 발명에서는 이이피롬 셀의 모든 터널링 절연막을 하나의 종류(약 26(Å)의 두께를 갖는)를 사용하기 위해서, 보호 회로(230)를 추가로 사용한다. 인버터(210)의 절연막도 역시 웰(well)이 플로팅 게이트에 인접하고 있으므로 터널링이 발생할 수 있다. 이를 위해 기존에는 약 26(Å)보다 두꺼운 터널링 절연막을 사용하였다. 하지만, 본 발명은 제 3 피모스 트랜지스터(231)와 제 3 엔모스 트랜지스터(232)를 포함한 보호 회로(230)를 사용하여 전원 전압(VDD)과 접지 전압(VSS)으로부터 인버터(210)를 플로팅시킨다.
보호 회로(230)는 외부로부터 인가된 읽기 전압(Vread)에 의해 제어된다. 보호 회로(230)는 기록 동작과 소거 동작 시(기록 동작과 소거 동작 중의 대기 동작을 포함) 0 V의 읽기 전압(Vread)이 인가되어 플로팅되고, 판독 동작 시에 1 V의 읽기 전압(Vread)이 인가되어 인버터(210)로 1 V의 전원 전압(VDD)과 0 V의 접지 전압을 전달한다. 판독 동작 시 선택된 워드라인과 비트라인에는 모두 0 V가 인가됨에 따라 1 V의 전원 전압(VDD)과 0 V의 접지 전압으로 인한 동작 안정성에 문제가 되지 않는다.
그리고, 본 발명의 터널링 커패시터는 터널링 절연막들 사이에서 커패시터가 형성된 것이며, 터널링 커패시터는 컨트롤 커패시터에 비하여 10%이하로 작아야 한다. 초기 플로팅 게이트에 축적된 전하 유실의 약 20%까지는 열전자 누설 전류이고, 이후 1만 내지 2만 싸이클(기억 또는 소거) 이후 스트레스 유도 누설 전류(stress induced leakage current)에 의하여 전하 유실이 가속된다. 그러나 전자는 계면 탈출 에너지(work function)에 의한 절연막 내의 트랩(trap)의 축적에 기인한다. 트랩 생성유은 터널링 절연막 내의 수직 전기장의 크기와 기억/소거 시 이 절연막 양단에 인가되는 전압(에너지)의 곱에 비례한다. 따라서, 본 발명의 인버터를 내장한 이이피롬 셀 구조에서는 인버터에 의하여 전압 증폭이 일어나서 외부 비트라인으로 출력되므로 기억/소거 전압 변동폭이 작아도 된다. 따라서, 터널링 절연막이 얇아지는 것은 절연막 내 형성되는 전기장의 세기와 변화가 없다. 이에 반해, 절연막 양단에 인가되는 전압은 더 작아지므로 전하 보존에 있어서 열적인 안정성은 나빠지지 않는다.
그러므로, 본 발명의 이이피롬 셀은 외부 전압 교란에 의한 안정성 이외에도 얇은 터널링 절연막으로 인한 열적인 안정성으로 인한 문제는 발생하지 않는다.
도 4는 본 발명의 실시 예에 따른 판독 동작을 수행하는 이이피롬 셀 어레이 구조를 도시한 도면이다.
도 4를 참조하면, 이이피롬 셀 어레이(300)는 복수개의 이이피롬 셀들(301, 302, 303, 304, 305, 306, 307, 308, 309)을 포함한다. 이이피롬 셀 어레이(300)에서 판독 동작을 살펴보기로 한다.
여기서, ΔV는 터널링 절연막 양단에 인가되는 초기 전압을 나타내고, 초기 전압 아래에는 데이터의 지속 시간이 나타나있다.
초기 전압이 '+' 이면, 플로팅 커패시터 플레이트 전압(Vfloat.plate)이 터널링 커패시터 플래이트 전압(Vtun.plate)보다 큰 경우(Vfloat.plate > Vtun.plate)를 나타낸다. 이때에는 이전에 소거된 셀이 지워진 것을 나타낸다.
초기 전압이 '-'이면, 플로팅 커패시터 플레이트 전압(Vfloat.plate)이 터널링 커패시터 플래이트 전압(Vtun.plate)보다 작은 경우(Vfloat.plate < Vtun.plate)를 나타낸다. 이때에는 이전에 기록된 셀이 지워진 것을 나타낸다.
판독 동작 시 선택된 워드라인과 비트라인에 모두 0 V의 전압이 인가된다. 또한, 판독 동작 시 선택된 워드라인에 대응되는 읽기 전압 라인에 +1 V의 전압이 인가되고, 선택되지 않은 워드라인에 대응되는 읽기 전압 라인에 0 V의 전압이 인가된다. 제 2 전달 게이트의 피모스 트랜지스터에 연결된 제 1 센스 게이트 라인에 0 V의 전압을 인가하고, 제 2 전달 게이트의 엔모스 트랜지스터에 연결된 제 2 센스 게이트 라인에 +1 V의 전압을 인가된다.
여기서는 2행에 위치한 이이피롬 메모리 셀들(304, 305, 306)의 인버터들 각각을 통해 출력되는 전압을 이용하여 판독(센싱) 동작을 수행할 수 있다.
기록된 이이피롬 셀의 플로팅 게이트에는 음(-) 전하가 많이 존재하므로, 플로팅 플레이트의 전위가 낮다. 그러므로 선택된 워드라인에 해당된 플로팅 게이트가 이이피롬 셀 내부의 인버터의 논리 임계 전압(logic threshold)을 넘지 못하면, 1 V(전원 전압(VDD))를 출력한다. 이와 반대로, 소거된 이이피롬 셀의 플로팅 게이트에는 양(+) 전하가 많이 존재하므로, 플로팅 플레이트의 전위가 높다. 그러므로 선택된 워드라인에 해당된 플로팅 게이트가 이이피롬 셀 내부의 논리 임계 전압을 넘으면, 0 V(접지 전압(VSS))를 출력한다.
즉, 워드라인에 0 V를 인가하면, 내부 인버터 자체의 논리 임계 전압은 0.35 V로서 기억 또는 소거 동작 시 플로팅 게이트의 전위의 중심점이 1 V의 전원전압(VDD)에서 인버터의 논리 임계 전압에 잘 맞는다.
본 발명은 보호 회로를 통해 이이피롬 셀 어레이에 기억 동작과 소거 동작에서 대기 시간이나 동작 시 선택되지 않은 셀에 대하여 인버터로 인가되는 전원 전압(VDD)과 접지 전압(VSS)을 차단(플로팅)한다. 이를 통해 데이터의 교란에 의한 데이터 유실을 방지함으로써 동작을 안정화 시킬 수 있다. 또한, 본 발명은 제 1 전달 게이트를 통해 하나의 이이피롬 셀에서 비트라인을 두 개로 분리한다. 이를 통해, 이이피롬 셀은 외부에서 인가되는 비트라인 전압을 1/2의 낮은 전압(양의 전압(0 V 내지 +2 V)과 음의 전압(-2 V 내지 0 V))으로 분리하여 수신하고, 이이피롬 셀 내에서 충돌없이 결합한다.
특히, 여기서 제 1 전달 게이트는 접지된 공통의 게이트를 사용하므로 외부적으로 별도의 라인이나 제어 신호 회로와 동작 절차를 추가하지 않아도 된다.
이를 통해, 본 발명의 이이피롬 셀은 70(Å) 미만의 두께(일 예로, 약 26(Å)의 두께)를 갖는 단일의 절연막으로 제조가 가능하다. 또한, 이이피롬 셀은 65나노미터(nm)급 이하의 씨모스(CMOS)의 입출력(I/O: Input/Output) 셀을 사용하여 씨모스와 호환되는 공정으로 이이피롬 셀을 구현할 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100: 이이피롬 셀 110: 인버터
120: 데이터 출력 모스펫 130: 컨트롤 플레이트
140: 플로팅 플레이트 150: 컨트롤 커패시터 영역
160: 터널링 플레이트 170: 터널링 커패시터 영역
200: 이이피롬 셀 210: 인버터
220: 제 1 전달 게이트 230: 보호 회로
240: 제 2 전달 게이트 250: 컨트롤 플레이트
260: 플로팅 플레이트 270: 컨트롤 커패시터 영역
280: 터널링 플레이트 290: 터널링 커패시터 영역
211, 221, 231, 242: 피모스 트랜지스터
212, 222, 232, 241: 엔모스 트랜지스터
300: 이이피롬 셀 어레이
301, 302, 303, 304, 305, 306, 307, 308, 309: 이이피롬 셀

Claims (20)

  1. 컨트롤 플레이트;
    터널링 플레이트;
    상기 컨트롤 플레이트와 상기 터널링 플레이트에 공통으로 대향하여 커패시터 영역을 형성하는 플로팅 플레이트;
    상기 플로팅 플레이트의 전압 레벨을 판독하기 위한 인버터;
    상기 터널링 플레이트와 연결되고, 제 1 및 제 2 비트라인들로부터 선택적으로 인가되는 동작 전압을 상기 터널링 플레이트로 전달하는 제 1 전달 게이트; 및
    상기 인버터에 연결되고, 인접한 이이피롬 셀의 기록 동작과 소거 동작 시 상기 인버터를 플로팅 시키는 보호 회로; 및
    상기 인버터의 출력 전압을 외부로 전달하는 제 2 전달 게이트를 포함하는 이이피롬 셀.
  2. 제 1 항에 있어서,
    상기 보호 회로는
    외부로부터 인가된 읽기 전압에 응답하여 상기 인버터로 전원 전압을 공급하는 피모스 트랜지스터; 및
    외부로부터 인가된 읽기 전압에 응답하여 상기 인버터로 접지 전압을 공급하는 엔모스 트랜지스터를 포함하는 이이피롬 셀.
  3. 제 2 항에 있어서,
    상기 피모스 트랜지스터는 접지단에 연결된 게이트, 상기 읽기 전압이 제공되는 읽기 전압 라인에 연결된 소오스, 및 상기 인버터에 연결된 드레인을 포함하고,
    상기 엔모스 트랜지스터는 상기 읽기 전압 라인에 연결된 게이트, 상기 접지단에 연결된 소스, 및 상기 인버터에 연결된 드레인을 포함하는 이이피롬 셀.
  4. 제 3 항에 있어서,
    상기 피모스 트랜지스터는 판독 동작 시 상기 읽기 전압에 응답하여 전원 전압을 상기 인버터로 제공하고, 상기 엔모스 트랜지스터는 상기 판독 동작 시 상기 읽기 전압에 응답하여 접지 전압을 상기 인버터로 제공하는 이이피롬 셀.
  5. 제 4 항에 있어서,
    상기 읽기 전압은 상기 판독 동작 이외의 동작 시 접지 전압의 전압 레벨을 갖고, 상기 인버터의 소오스와 드레인을 모두 플로팅시키는 이이피롬 셀.
  6. 제 1 항에 있어서,
    상기 제 1 전달 게이트는
    상기 제 1 비트라인의 전압을 상기 터널링 플레이트로 전달하는 피모스 트랜지스터; 및
    상기 제 2 비트라인의 전압을 상기 터널링 플레이트로 전달하는 엔모스 트랜지스터를 포함하는 이이피롬 셀.
  7. 제 6 항에 있어서,
    상기 제 1 비트라인은 양의 전압을 제공받고, 상기 제 2 비트라인은 음의 전압을 제공받는 이이피롬 셀.
  8. 제 7 항에 있어서,
    상기 제 1 비트라인과 상기 제 2 비트라인 중 하나로 전압이 인가될 때, 나머지 하나의 비트라인은 플로팅되는 이이피롬 셀.
  9. 제 8 항에 있어서,
    상기 피모스 트랜지스터는 접지단에 연결된 게이트, 상기 제 1 비트라인에 연결된 소스, 및 상기 터널링 플레이트에 연결된 드레인을 포함하고,
    상기 엔모스 트랜지스터는 상기 접지단에 연결된 게이트, 상기 제 2 비트라인에 연결된 소스, 및 상기 터널링 플레이트에 연결된 드레인을 포함하는 이이피롬 셀.
  10. 제 9 항에 있어서,
    상기 피모스 트랜지스터와 상기 엔모스 트랜지스터의 출력은 공통으로 연결되어 신호의 역류를 방지하는 이이피롬 셀.
  11. 제 1 항에 있어서,
    상기 제 2 전달 게이트는 제 1 센스 게이트 라인과 제 2 센스 게이트 라인에 연결되고, 상기 인버터로부터의 출력 전압을 센스 라인으로 출력하는 이이피롬 셀.
  12. 제 11 항에 있어서,
    상기 제 2 전달 게이트는
    상기 제 1 센스 게이트 라인에 연결된 피모스 트랜지스터; 및
    상기 제 2 센스 게이트 라인에 연결된 엔모스 트랜지스터를 포함하고,
    판독 동작 시, 상기 제 1 센스 게이트 라인을 통해 상기 피모스 트랜지스터는 접지 전압을 제공받고, 상기 제 2 센스 게이트 라인을 통해 상기 엔모스 트랜지스터는 전원 전압을 제공받는 이이피롬 셀.
  13. 제 12항에 있어서,
    상기 피모스 트랜지스터는 상기 인버터에 연결된 드레인, 상기 센스 라인에 연결된 소스, 및 상기 제 1 센스 게이트 라인에 연결된 게이트를 포함하고,
    상기 엔모스 트랜지스터는 상기 인버터에 연결된 소스, 상기 센스 라인에 연결된 드레인, 및 상기 제 2 센스 게이트 라인에 연결된 게이트를 포함하는 이이피롬 셀.
  14. 제 11 항에 있어서,
    상기 인버터, 상기 제 1 전달 게이트, 상기 보호 회로, 및 상기 제 2 전달 게이트를 구성하는 소자는 동일한 두께의 절연막을 갖는 이이피롬 셀.
  15. 제 14 항에 있어서,
    상기 절연막은 산화막이고, 0(Å) 초과 70(Å) 미만의 두께로 형성되는 이이피롬 셀.
  16. 인버터와 전달 게이트를 각각 포함하는 이이피롬 셀들이 행과 열의 매트릭스 형태로 배열된 이이피롬 셀 어레이를 포함하고,
    상기 이이피롬 셀은 상기 인버터 및 상기 전달 게이트의 절연막과 동일한 두께로 터널링 산화막을 형성하도록 하기 위한 보호 회로를 포함하는 이이피롬 장치.
  17. 제 16 항에 있어서,
    상기 이이피롬 셀은
    컨트롤 플레이트;
    터널링 플레이트; 및
    상기 컨트롤 플레이트와 상기 터널링 플레이트에 공통으로 대향하여 커패시터 영역을 형성하는 플로팅 플레이트를 포함하고,
    상기 인버터는 상기 플로팅 플레이트의 전압 레벨을 판독하는 이이피롬 장치.
  18. 제 17 항에 있어서,
    상기 보호 회로는
    상기 인버터에 연결되고, 상기 이이피롬 셀이 선택되지 않았을 때의 기록 동작과 소거 동작에서 상기 인버터를 모두 플로팅시키는 이이피롬 장치.
  19. 제 18 항에 있어서,
    상기 보호 회로는 읽기모드에서만 인버터의 드레인과 소스에 전압을 공급하되,
    외부로부터 인가된 읽기 전압에 응답하여 상기 인버터로 전원 전압을 공급하는 피모스 트랜지스터; 및
    외부로부터 인가된 읽기 전압에 응답하여 상기 인버터로 접지 전압을 공급하는 엔모스 트랜지스터를 포함하는 이이피롬 장치.
  20. 제 19 항에 있어서,
    상기 피모스 트랜지스터는 접지단에 연결된 게이트, 상기 읽기 전압이 제공되는 읽기 전압 라인에 연결된 소스, 및 상기 인버터에 연결된 드레인을 포함하고,
    상기 엔모스 트랜지스터는 상기 읽기 전압 라인에 연결된 게이트, 상기 접지단에 연결된 소스, 및 상기 인버터에 연결된 드레인을 포함하고,
    상기 읽기 전압은 상기 판독 동작 이외의 동작 시 접지 전압의 전압 레벨을 갖는 이이피롬 장치.
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