KR101670619B1 - 불휘발성 반도체 기억 장치 - Google Patents

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Abstract

본 발명은 비트선 개수를 증가시키는 일 없이, 리드 트랜지스터의 오작동을 확실하게 방지할 수 있는 불휘발성 반도체 기억 장치를 제안하는 것이다. 불휘발성 반도체 기억 장치(1)에서는, 스위치 트랜지스터(SWa, SWb)의 전환에 의해, 제1 셀(2a)의 프로그램 트랜지스터(5a)에 접속되어 데이터 기입용이 되는 제2 비트선(BLN1)이, 다른 쪽의 제2 셀(2b)에서 판독용의 비트선을 겸하면서, 데이터의 기입 시 및 소거 시에 전하 이동 경로가 되는 프로그램 트랜지스터(5a, 5b) 및 소거 트랜지스터(3a, 3b)를 설치함으로써, 비트선 개수를 증가시키는 일 없이, 데이터 기입이나 소거에 이용됨으로써 발생해 버리는 리드 트랜지스터(4a, 4b)의 오작동을 확실하게 방지할 수 있다.

Description

불휘발성 반도체 기억 장치{NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE}
본 발명은, 불휘발성 반도체 기억 장치에 관한 것으로, 예를 들어 단층의 폴리실리콘을 이용하여 제조되는 불휘발성 반도체 기억 장치에 적용하기에 적합한 것이다.
일반적으로, 단층 폴리실리콘에 의한 불휘발성 반도체 기억 장치는, 웰을 컨트롤 게이트로서 이용하는 대면적의 캐패시터와, 데이터 판독용의 MOS(Metal-Oxide-Semiconductor) 트랜지스터(이하, 간단히 리드 트랜지스터라고 칭한다)를 구성 요소로서 갖는 경우가 많다. 종래에는, 또한 소거 기능을 추가하기 위해, 별도의 캐패시터를 부가하여, 불휘발성 반도체 기억 장치로서 사용되고 있다.
일본 특허 출원 공표 제2009-538519호 공보(이하, 특허문헌 1이라고 칭한다)는, 그 일례이고, PMOS 액세스 트랜지스터가 리드 트랜지스터로서 설치되어 있고, 데이터의 판독 동작 시, 이 리드 트랜지스터에 흐르는 전류를 검지하고, 그것에 의해 대응하는 플로팅 게이트에 데이터가 기입되어 있는지, 혹은 소거되어 있는지를 판정할 수 있다. 또한, 이 특허문헌 1에서는, 데이터의 소거 동작 시, 이 리드 트랜지스터의 게이트 절연막의 양단부간에 높은 전압 강하를 발생시키고, 당해 리드 트랜지스터의 게이트 절연막을 통해 플로팅 게이트로부터 전하를 방출하여 메모리 셀로부터 데이터를 소거할 수 있도록 이루어져 있다.
또한, 이 특허문헌 1에서는, 다른 실시예로서, 리드 트랜지스터로서 NMOS 액세스 트랜지스터를 설치하고, 플로팅 게이트에 데이터를 기입할 때, 이 리드 트랜지스터의 채널로부터 플로팅 게이트 내로 전하를 터널시키고, 플로팅 게이트에 데이터를 기입하는 구성에 대해서도 개시되어 있다.
그러나, 일반적으로 전하가 통과한 게이트 절연막의 영역에서는, 게이트 절연막으로의 인가 전계나 핫 캐리어의 스트레스에 의해 전하 통과 영역에 대미지가 가해지게 된다. 그로 인해, 데이터의 기입 동작이나 소거 동작 시에 게이트 절연막을 전하가 통과하는 종래의 리드 트랜지스터에서는, 게이트 절연막에 대미지가 가해지고, 계면 준위의 생성 등에 의해, 이 리드 트랜지스터로부터 얻어지는 판독 전류가 저하되어 버려, 오동작이 발생될 우려가 있다는 문제가 있었다.
또한, 특허문헌 1과 같이 리드 트랜지스터를 데이터의 기입에 이용하면, 예를 들어 리드 트랜지스터의 사이드 월 영역에 전하의 일부가 주입되어 버리는 경우도 있다. 사이드 월 영역 내의 전하는 제거하는 것이 곤란하고, 리드 트랜지스터에서는, 데이터의 기입이 반복됨으로써, 임계값 전압(리드 트랜지스터가 오프로부터 온으로 전환될 때의 전압이고, 이하, Vth라고 칭한다)이 시프트되어 오동작이 발생되어 버릴 우려가 있다는 문제가 있었다.
이와 같은 문제점을 해결하는 구성으로서는, 데이터의 기입 시 및 소거 시에 리드 트랜지스터를 전하의 이동 경로에 이용하지 않는 구성이 생각된다. 이 경우, 일본 특허 출원 공개 제2005-175411호 공보(이하, 특허문헌 2라고 칭한다)에 개시되는 불휘발성 반도체 기억 장치와 같이, 기입의 선택ㆍ비선택을 결정하기 위한 기입용의 비트선과, 판독용의 비트선을 독립적으로 설치하고, 이들 비트선에 의해, 데이터 기입 시 및 소거 시에 리드 트랜지스터 영역이 전하의 이동 경로가 되지 않는 구성을 실현할 수 있다.
일본 특허 출원 공표 제2009-538519호 공보 일본 특허 출원 공개 제2005-175411호 공보
그러나, 이와 같은 구성을 포함하는 불휘발성 반도체 기억 장치에서는, 기입의 선택ㆍ비선택을 결정하기 위한 기입용의 비트선에 추가하여, 이와는 별도로 판독용의 비트선도 독립적으로 필요하게 되므로, 제어하는 비트선의 개수가 2배로 되어 버려, 셀 면적의 증대를 초래하는 것 외에, 메모리 매트 주변의 제어 회로가 복잡화되어, 제어 회로의 면적 증대도 초래한다는 문제가 있었다.
따라서, 본 발명은 이상의 점을 고려하여 이루어진 것으로, 비트선 개수를 증가시키는 일 없이, 리드 트랜지스터의 오작동을 확실하게 방지할 수 있는 불휘발성 반도체 기억 장치를 제안하는 것을 목적으로 한다.
이와 같은 과제를 해결하기 위해 본 발명의 청구항 1은, 전기적으로 절연된 복수의 플로팅 게이트와, 제1 비트선 및 제2 비트선을 구비하고, 상기 플로팅 게이트마다 셀을 구성한 불휘발성 반도체 기억 장치로서, 각 상기 셀은, 상기 플로팅 게이트 내의 전하의 유무에 따른 전압을 판독하기 위한 리드 트랜지스터와, 상기 플로팅 게이트에 전하를 주입하는 프로그램 트랜지스터와, 상기 플로팅 게이트로부터 전하를 방출하는 소거 트랜지스터와, 상기 플로팅 게이트의 전위를 조정하는 컨트롤 캐패시터를 구비하고, 상기 리드 트랜지스터, 상기 프로그램 트랜지스터, 상기 소거 트랜지스터 및 상기 컨트롤 캐패시터의 각 활성 영역 위에 상기 플로팅 게이트가 연장되어 있고, 하나의 상기 셀은, 상기 제1 비트선이 스위치 트랜지스터를 통해 상기 리드 트랜지스터에 접속되고, 상기 제2 비트선이 상기 프로그램 트랜지스터에 직접 접속된 구성을 갖고, 상기 하나의 셀과 쌍을 이루는 다른 상기 셀은, 상기 제2 비트선이 스위치 트랜지스터를 통해 상기 리드 트랜지스터에 접속되고, 상기 제1 비트선이 상기 프로그램 트랜지스터에 직접 접속된 구성을 갖는 것을 특징으로 한다.
또한, 이와 같은 과제를 해결하기 위해 본 발명에서는, 전기적으로 절연된 복수의 플로팅 게이트와, 제1 비트선 및 제2 비트선을 구비하고, 상기 플로팅 게이트마다 셀을 구성한 불휘발성 반도체 기억 장치로서,
각 상기 셀은,
상기 플로팅 게이트 내의 전하의 유무에 따른 전압을 판독하기 위한 리드 트랜지스터와, 상기 플로팅 게이트에 전하를 주입하는 프로그램 트랜지스터와, 상기 플로팅 게이트로부터 전하를 방출하는 소거 트랜지스터와, 상기 플로팅 게이트의 전위를 조정하는 컨트롤 캐패시터를 구비하고, 상기 리드 트랜지스터, 상기 프로그램 트랜지스터, 상기 소거 트랜지스터, 및 상기 컨트롤 캐패시터의 각 활성 영역 위에 상기 플로팅 게이트가 연장되어 있고,
하나의 상기 셀은,
데이터의 기입 동작 시에, 상기 프로그램 트랜지스터로 상기 플로팅 게이트에 전하를 주입시키는 기입 전압, 또는 상기 프로그램 트랜지스터로 상기 플로팅 게이트에 전하가 주입되지 않는 기입 금지 전압이 인가되는 상기 제1 비트선에, 일단부가 접속되고, 타단부가 상기 리드 트랜지스터의 일단부에 접속되고, 해당 데이터의 기입 동작 시, 오프 동작하여, 상기 제1 비트선으로부터 상기 리드 트랜지스터으로의 상기 기입 전압 및 상기 기입 금지 전압의 공급을 차단하는 하나의 스위치 트랜지스터를 구비하고,
상기 제2 비트선이 상기 프로그램 트랜지스터에 직접 접속된 구성을 갖고 있고,
상기 하나의 셀과 쌍을 이루는 다른 상기 셀은,
상기 데이터의 기입 동작 시에, 상기 기입 전압 또는 상기 기입 금지 전압이 인가되고, 상기 하나의 셀에 접속된 상기 제2 비트선에, 일단부가 접속되고, 타단부가 상기 리드 트랜지스터의 일단부에 접속되고, 해당 데이터의 기입 동작 시, 오프 동작하고, 상기 제2 비트선으로부터 상기 리드 트랜지스터로의 상기 기입 전압 및 상기 기입 금지 전압의 공급을 차단하는 다른 스위치 트랜지스터를 구비하고,
상기 제1 비트선이 상기 프로그램 트랜지스터에 직접 접속된 구성을 갖고 있고,
데이터의 판독 동작 시에는, 상기 데이터의 기입 동작 시에 상기 기입 전압 또는 상기 기입 금지 전압이 인가되는 상기 제1 비트선 및 상기 제2 비트선에 판독 전압이 인가되고, 상기 플로팅 게이트의 상기 전하의 유무에 따른 전압을 판독하는 셀의 상기 스위치 트랜지스터가 온 동작하고, 해당 스위치 트랜지스터에 접속된 상기 제1 비트선 또는 상기 제2 비트선과, 상기 리드 트랜지스터를 전기적으로 접속시키는 것을 특징으로 한다.
또한, 청구항 1에 있어서의 불휘발성 반도체 기억 장치에 있어서, 각 셀은, 상기 소거 트랜지스터가 N형 웰 또는 P형 웰에 형성되고, 상기 컨트롤 캐패시터가 해당 소거 트랜지스터와 동일한 극성이고, 또한 다른 N형 웰 또는 P형 웰에 형성되어 있고, 상기 리드 트랜지스터, 상기 스위치 트랜지스터 및 상기 프로그램 트랜지스터가, 상기 소거 트랜지스터 및 상기 컨트롤 캐패시터와 상이한 극성의 P형 웰 또는 N형 웰에 형성되어 있는 것을 특징으로 한다.
또한, 각 셀은, 상기 소거 트랜지스터가 N형 웰에 형성되고, 상기 컨트롤 캐패시터가 해당 N형 웰과 다른 N형 웰에 형성되어 있고, 상기 리드 트랜지스터, 상기 스위치 트랜지스터 및 상기 프로그램 트랜지스터가 P형 웰에 형성되어 있는 것을 특징으로 한다.
본 발명에 따르면, 스위치 트랜지스터의 전환에 의해, 한쪽의 셀의 프로그램 트랜지스터에 접속되어 데이터 기입용이 되는 제2 비트선이, 다른 쪽의 셀에서 판독용의 비트선을 겸하면서, 데이터의 기입 시 및 소거 시에 전하 이동 경로가 되는 프로그램 트랜지스터 및 소거 트랜지스터를 설치함으로써, 비트선 개수를 증가시키는 일 없이, 데이터 기입이나 소거에 사용됨으로써 발생해 버리는 리드 트랜지스터의 오작동을 확실하게 방지할 수 있다.
도 1은 메모리 유닛의 회로 구성을 도시하는 회로도이다.
도 2는 도 1에 도시한 메모리 유닛의 회로 구성의 레이아웃을 도시하는 개략도이다.
도 3은 데이터의 기입 시에 있어서의 각 부위의 전압값을 도시하는 회로도이다.
도 4는 데이터의 소거 시에 있어서의 각 부위의 전압값을 도시하는 회로도이다.
도 5는 데이터의 판독 시에 있어서의 각 부위의 전압값을 도시하는 회로도이다.
도 6은 상보형의 제1 셀 및 제2 셀의 Vth 모니터의 설명을 위한 회로도이다.
도 7은 SRAM 셀을 구비한 메모리 유닛의 회로 구성을 도시하는 회로도이다.
도 8은 도 7에 도시하는 메모리 유닛에 있어서, 데이터의 프로그램 시, 소거 시, 데이터 로드 시, 기입 시 및 판독 시에 있어서의 각 부위의 전압값을 도시하는 표이다.
이하 도면에 기초하여 본 발명의 실시 형태를 상세하게 설명한다.
(1) 불휘발성 반도체 기억 장치의 회로 구성
도 1에 있어서, UN1은 본 발명에 의한 불휘발성 반도체 기억 장치를 구성하는 메모리 유닛을 나타낸다. 불휘발성 반도체 기억 장치는, 도 3에 의해 후술하는 바와 같이 복수의 메모리 유닛이 행렬 형상으로 배치되지만, 우선 처음에 1개의 메모리 유닛(UN1)에 착안하여 이하 이 구성에 대해 설명한다. 도 1에 도시한 바와 같이, 메모리 유닛(UN1)은, 제1 셀(2a) 및 제2 셀(2b)을 구비하고, 제1 비트선(BLP1) 및 제2 비트선(BLN1)이 제1 셀(2a)에 접속되어 있음과 함께, 이들 제1 비트선(BLP1) 및 제2 비트선(BLN1)이 제2 셀(2b)에도 접속되어 있다.
또한, 제1 셀(2a) 및 제2 셀(2b)에는, 소거 게이트선(EG), 소스선(SL), 리드 게이트선(RG1), 및 컨트롤 게이트선(PG1)이 접속되어 있고, 이들 소거 게이트선(EG), 소스선(SL), 리드 게이트선(RG1), 및 컨트롤 게이트선(PG1)으로부터 필요에 따라 소정의 전압이 인가될 수 있도록 이루어져 있다.
여기서 메모리 유닛(UN1)에서는, 한쪽의 제1 셀(2a)만에 착안하면, 이 제1 셀(2a)에 대해 제1 비트선(BLP1) 및 제2 비트선(BLN1)의 2개가 접속되고, 비트선 개수가 셀 당 2개 존재하게 된다. 그러나, 이 메모리 유닛(UN1)에서는, 예를 들어 한쪽의 제1 셀(2a)에서 기입용이 되는 제2 비트선(BLN1)이, 다른 쪽의 제2 셀(2b)에서 판독용의 비트선을 겸하므로, 전체적으로 비트선 개수와 셀 수가 동일해져, 실효적인 비트선 개수가 셀 당 1개로 된다.
이 실시 형태의 경우, 제1 셀(2a) 및 제2 셀(2b)은 동일 구성을 갖고 있고, 예를 들어 이들 2셀로 1비트를 기억하는 상보형 셀을 구성하고 있다. 또한, 이 실시 형태에 있어서는, 제1 셀(2a)과 제2 셀(2b)의 2셀로 1비트를 기억하는 상보형 셀을 구성하는 경우에 대해 설명하지만, 본 발명은 이것으로 한정하지 않고, 각 셀마다 1비트를 기억하는 메모리 유닛(즉, 제1 셀(2a) 및 제2 셀(2b)에서 각각 1비트를 기억하고, 합쳐서 2비트를 기억하는 메모리 유닛)으로 해도 된다.
여기서, 제1 셀(2a)의 구성에 착안하면, 이 제1 셀(2a)은, 소거 MOS 트랜지스터(이하, 소거 트랜지스터라고 칭한다)(3a)와, 리드(판독) MOS 트랜지스터(이하, 리드 트랜지스터라고 칭한다)(4a)와, 프로그램(기입) MOS 트랜지스터(이하, 프로그램 트랜지스터라고 칭한다)(5a)와, 컨트롤 캐패시터(6a)와, 스위치 MOS 트랜지스터(이하, 스위치 트랜지스터라고 칭한다)(SWa)를 구비하고 있고, 소거 트랜지스터(3a), 리드 트랜지스터(4a), 프로그램 트랜지스터(5a) 및 컨트롤 캐패시터(6a)에 서 1개의 플로팅 게이트(FGa)를 공유하고 있다.
플로팅 게이트(FGa)는, 소거 트랜지스터(3a), 리드 트랜지스터(4a), 프로그램 트랜지스터(5a) 및 컨트롤 캐패시터(6a)의 각 활성 영역으로 연장되어 있고, 소거 트랜지스터(3a), 리드 트랜지스터(4a) 및 프로그램 트랜지스터(5a)의 제어 게이트로서 기능하고, 또한 컨트롤 캐패시터(6a)의 전극으로서 기능할 수 있다. 이 경우, 플로팅 게이트(FGa)는, 소거 트랜지스터(3a)의 게이트 절연막(GI1)과, 리드 트랜지스터(4a)의 게이트 절연막(GI2)과, 프로그램 트랜지스터(5a)의 게이트 절연막(GI3)과, 컨트롤 캐패시터(6a)의 절연막(GI4)에 접속되어 있다.
여기서, 컨트롤 캐패시터(6a)는, 일단부의 확산층이 컨트롤 게이트선(PG1)에 접속되어 있고, 컨트롤 게이트선(PG1)의 전위를 플로팅 게이트(FGa)로 전달할 수 있다. 소거 트랜지스터(3a)는, P형 MOS이고, 일단부의 확산층에 소거 게이트선(EG)이 접속되고, 소거 게이트선(EG)의 전위를, 게이트 절연막(GI1)을 통해 플로팅 게이트(FGa)로 전달할 수 있다. 또한, 소거 트랜지스터(3a)의 타단부의 확산층은 후술하는 제1 N형 웰(N1)과 단락(쇼트)되어 있다.
또한, 리드 트랜지스터(4a)는, N형 MOS이고, 소스선(SL)이 일단부의 확산층에 접속되고, 스위치 트랜지스터(SWa)의 일단부의 확산층이 타단부의 확산층에 접속되어 있다. 여기서, 스위치 트랜지스터(SWa)는, N형 MOS이고, 제1 비트선(BLP1)이 타단부의 확산층에 접속된 구성을 갖고, 필요에 따라 온 오프 동작함으로써 제1 비트선(BLP1)과 리드 트랜지스터(4a)를 전기적으로 접속시키거나, 또는 전기적인 접속을 차단할 수 있다.
이 실시 형태의 경우, 스위치 트랜지스터(SWa, SWb)에 접속되는 리드 게이트선(RG1)은, 제1 셀(2a)의 스위치 트랜지스터(SWa)의 게이트에 접속되는 제1 리드 게이트선(RGP1)과, 제2 셀(2b)의 스위치 트랜지스터(SWb)의 게이트에 접속되는 제2 리드 게이트선(RGN1)으로 구성되어 있고, 소정의 전압을 각 스위치 트랜지스터(SWa, SWb)에 인가하여 필요에 따라 이들 스위치 트랜지스터(SWa, SWb)를 온 오프 동작시킬 수 있도록 이루어져 있다.
일단부가 스위치 트랜지스터(SWa, SWb)에 각각 접속된 리드 트랜지스터(4a, 4b)에는, 타단부에 공통의 소스선(SL)이 접속되어 있고, 소스선(SL)을 통해 소정의 전압이 이들 리드 트랜지스터(4a, 4b) 양쪽에 인가될 수 있도록 이루어져 있다.
이와 같은 구성에 더해, 프로그램 트랜지스터(5a, 5b)는 N형 MOS이고, 한쪽의 제1 셀(2a)에 배치된 프로그램 트랜지스터(5a)에는 그 일단부의 확산층에 제2 비트선(BLN1)이 접속되고, 다른 쪽의 제2 셀(2b)에 배치된 프로그램 트랜지스터(5b)에는 그 일단부의 확산층에 제1 비트선(BLP1)이 접속되어 있다.
이와 같이, 본 발명에서는, 제1 비트선(BLP1)이, 제1 셀(2a)의 리드 트랜지스터(4a)에 스위치 트랜지스터(SWa)를 통해 접속되어 있음과 함께, 제2 셀(2b)의 프로그램 트랜지스터(5b)에 직접 접속되어 있다. 또한, 제2 비트선(BLN1)도, 제1 비트선(BLP1)과 마찬가지로, 제2 셀(2b)의 리드 트랜지스터(4b)에 스위치 트랜지스터(SWb)를 통해 접속되어 있음과 함께, 제1 셀(2a)의 프로그램 트랜지스터(5a)에 직접 접속되어 있다. 또한, 이들 프로그램 트랜지스터(5a, 5b)의 타단부는, 인접하는 다른 프로그램 트랜지스터의 확산층과는 전기적으로 분리되어 있다. 컨트롤 캐패시터(6a, 6b)는, 그 일단부의 확산층이 컨트롤 게이트선(PG1)에 접속되고, 타단부의 확산층이 후술하는 제2 N형 웰(N2)과 쇼트되어 있고, 컨트롤 게이트선(PG1)의 전위를, 절연막(GI4)을 통해 플로팅 게이트(FGa, FGb)로 전달할 수 있도록 이루어져 있다.
또한, 도 1에서는, 컨트롤 캐패시터(6a)의 절연막(GI4)의 면적이, 소거 트랜지스터(3a)의 게이트 절연막(GI1)의 면적보다도 크게 형성되어 있다. 이와 같이 이 실시 형태의 경우에는, 컨트롤 캐패시터(6a)의 절연막(GI4)의 면적을 크게 한 만큼, 컨트롤 게이트선(PG1)으로부터의 전위가 플로팅 게이트(FGa)로 전해지기 쉬워지고, 데이터를 기입할 때, 당해 프로그램 트랜지스터(5a)의 절연막(GI3)에서 대용량의 터널 전류를 발생시키고, 기판으로부터 플로팅 게이트(FGa)로 많은 전하를 주입할 수 있도록 이루어져 있다.
여기서, 도 2는, 도 1에 도시한 메모리 유닛(UN1)의 회로 구성을 실현하는 레이아웃의 일례를 도시하는 개략도이다. 이 경우, 메모리 유닛(UN1)은, 도시하지 않은 기판 위에 제1 N형 웰(N1), 제1 P형 웰(P1), 제2 N형 웰(N2) 및 제2 P형 웰(P2)이 순서대로 배치되어 있고, 이들 제1 N형 웰(N1), 제1 P형 웰(P1), 제2 N형 웰(N2) 및 제2 P형 웰(P2)에 걸쳐 제1 셀(2a) 및 제2 셀(2b)이 병렬로 형성되어 있다. 실제상, 제1 N형 웰(N1)에는, 제1 셀(2a) 및 제2 셀(2b)에 걸쳐 제1 활성 영역이 형성되어 있고, 제1 셀(2a) 및 제2 셀(2b)의 소거 트랜지스터(3a, 3b)가 제1 활성 영역에 형성되어 있다.
또한, 제1 N형 웰(N1)에 인접한 제1 P형 웰(P1)에는, 제1 셀(2a) 및 제2 셀(2b)에 걸쳐 제2 활성 영역이 형성되어 있고, 제1 셀(2a)의 스위치 트랜지스터(SWa) 및 리드 트랜지스터(4a)와, 다른 쪽의 제2 셀(2b)의 프로그램 트랜지스터(5b)가 이 제2 활성 영역에 형성되어 있다. 또한, 제1 N형 웰(N1)과 전기적으로 절연된 제2 N형 웰(N2)에는, 제1 셀(2a) 및 제2 셀(2b)에 걸쳐 제4 활성 영역이 형성되어 있고, 제1 셀(2a) 및 제2 셀(2b)의 컨트롤 캐패시터(6a, 6b)가 이 제4 활성 영역에 형성되어 있다.
제2 N형 웰(N2)에 인접한 제2 P형 웰(P2)에는, 제1 셀(2a) 및 제2 셀(2b)에 걸쳐 제3 활성 영역이 형성되어 있고, 제1 셀(2a)의 프로그램 트랜지스터(5a)와, 제2 셀(2b)의 스위치 트랜지스터(SWb) 및 리드 트랜지스터(4b)가 이 제3 활성 영역에 형성되어 있다. 그리고, 메모리 유닛(UN1)에서는, 이들 제1 활성 영역, 제2 활성 영역, 제4 활성 영역 및 제3 활성 영역에 걸쳐 플로팅 게이트(FGa, FGb)가 병행하도록 배치되고, 당해 플로팅 게이트(FGa, FGb)가, 소거 트랜지스터(3a, 3b), 리드 트랜지스터(4a, 4b), 프로그램 트랜지스터(5a, 5b) 및 컨트롤 캐패시터(6a, 6b)에 걸쳐 형성되어 있다.
메모리 유닛(UN1)은, 도 2에 도시한 바와 같은 배치 구성으로 함으로써, 이들 소거 트랜지스터(3a, 3b), 리드 트랜지스터(4a, 4b), 프로그램 트랜지스터(5a, 5b), 컨트롤 캐패시터(6a, 6b) 및 스위치 트랜지스터(SWa, SWb)를 효율적으로 실장할 수 있어, 전체적으로 소형화를 도모할 수 있다. 또한, 이 경우, 상술한 바와 같이 예를 들어 프로그램 트랜지스터(5b)는, 다른 메모리 유닛의 프로그램 트랜지스터와 인접하지만, 타단부의 확산층이 이 다른 프로그램 트랜지스터의 확산층과 전기적으로 절연되어 있다. 이와 같은 프로그램 트랜지스터간의 절연 방법으로서는, 예를 들어 소자 분리층에 의해 인접하는 프로그램 트랜지스터의 확산층을 전기적으로 절연시키거나, 또는 타단부를 극성이 다른 P형 웰과 쇼트시키는 구성으로 하면 된다.
이와 관련하여, 본 발명에서는, 도 1에 도시하는 메모리 유닛(UN1)의 회로 구성을 실현할 수 있으면, 도 2에 도시하는 레이아웃으로 한정하지 않고, 그 밖의 다양한 레이아웃으로 해도 된다. 다른 레이아웃으로서는, 예를 들어 상술한 제3 활성 영역을 제1 P형 웰(P1)에 형성하고, 당해 제1 P형 웰(P1)에 제2 활성 영역 및 제3 활성 영역을 형성하도록 해도 된다.
(2) 데이터의 기입 동작
도 3은, 도 1에 도시한 메모리 유닛(UN1)을 2행 2열로 배치한 불휘발성 반도체 기억 장치(1)를 도시하고, 이들 복수의 메모리 유닛(UN1, UN2, UN3, UN4) 중, 1행 1열째의 메모리 유닛(UN1)의 제1 셀(2a)(즉, 에리어(ER1))에만 데이터를 기입할 때의 각 부위의 전압값을 나타내고 있다. 또한, 여기서는, 제1 셀(2a) 또는 제2 셀(2b) 중 어느 하나에 데이터의 기입이 행해지는 메모리 유닛(UN1)을 선택 메모리 유닛(10)이라고 칭하고, 제1 셀(2a) 및 제2 셀(2b)의 어느 쪽에도 데이터의 기입을 행하지 않는 메모리 유닛(UN2, UN3, UN4)을 비선택 메모리 유닛(11)이라고 칭한다.
이 경우, 불휘발성 반도체 기억 장치(1)에서는, 선택 메모리 유닛(10)이 배치된 1열째(이하, 선택 열이라고 칭한다)에 있어서, 데이터의 기입을 행하는 제1 셀(이하, 선택 셀이라고도 칭한다)(2a)의 프로그램 트랜지스터(5a)에 접속된 제2 비트선(BLN1)을 선택 비트선(BL1)으로 하고, 이 선택 비트선(BL1)에 0[V]의 기입 전압이 인가될 수 있다. 또한, 이때, 선택 메모리 유닛(10)에 접속된 컨트롤 게이트선(PG1)에는 12[V]의 기입 게이트 전압이 인가될 수 있다. 이에 의해, 컨트롤 게이트선(PG1)에 접속된 컨트롤 캐패시터(6a)는, 절연막(GI4)(도 1)과 플로팅 게이트(FGa)의 용량 결합에 의해, 플로팅 게이트(FGa)의 전압을 상승시킬 수 있다.
불휘발성 반도체 기억 장치(1)는, 선택 비트선(BL1)에 0[V]의 기입 전압이 인가됨으로써, 선택 셀(2a)의 프로그램 트랜지스터(5a)의 채널 전위가 선택 비트선(BL1)과 동일한 0[V]로 되고, 컨트롤 게이트선(PG1)의 기입 게이트 전압(12[V])에 의해, 플로팅 게이트(FGa)와 프로그램 트랜지스터(5a)의 채널간에 큰 전압 강하가 발생한다.
이에 의해 선택 메모리 유닛(10)에서는, 플로팅 게이트(FGa)와 프로그램 트랜지스터(5a)의 전위차에 의해 발생하는 양자 터널 효과에 의해, 프로그램 트랜지스터(5a)의 채널에 있어서 전하가 기판으로부터 플로팅 게이트(FGa)로 주입될 수 있다. 그 결과, 선택 메모리 유닛(10)에서는, 플로팅 게이트(FGa) 중에 전하가 축적되고, 데이터가 기입된 상태로 될 수 있다.
이때, 비선택 비트선(BL2)이 되는 제1 비트선(BLP1)에는 6[V]의 기입 금지 전압이 인가된다. 이에 의해 선택 메모리 유닛(10)에서는, 데이터 기입을 행하지 않는 다른 쪽의 제2 셀(이하, 비선택 셀이라고도 칭한다)(2b)의 프로그램 트랜지스터(5b)의 일단부에, 제1 비트선(BLP1)으로부터 6[V]의 기입 금지 전압이 인가될 수 있다. 이에 의해 선택 메모리 유닛(10)의 비선택 셀인 제2 셀(2b)에서는, 프로그램 트랜지스터(5b)의 채널 전위가 제1 비트선(BLP1)의 기입 금지 전압과 동일한 6[V]로 됨으로써, 컨트롤 게이트선(PG1)의 기입 게이트 전압(12[V])과의 전위차가 작아지고, 그 결과, 양자 터널 효과가 발생하지 않아, 플로팅 게이트(FGb)에 전하가 주입될 수 없다.
또한, 이때 소거 게이트선(EG) 및 소스선(SL)에도 6[V]의 기입 금지 전압이 인가되어 있고, 선택 메모리 유닛(10)의 제1 셀(2a) 및 제2 셀(2b)에서는, 소거 게이트선(EG)에 접속된 소거 트랜지스터(3a, 3b)의 게이트 절연막(GI1)(도 1)과, 소스선(SL)에 접속된 리드 트랜지스터(4a, 4b)의 게이트 절연막(GI2)(도 1)에 있어서 플로팅 게이트(FGa, FGb)와의 전위차가 작아지고, 그 영역에서 양자 터널 효과가 발생하지 않아, 플로팅 게이트(FGa, FGb)에 전하가 주입될 수 없다.
이에 더하여, 이때 선택 메모리 유닛(10)에 배치된 제1 리드 게이트선(RGP1) 및 제2 리드 게이트선(RGN1)에는 0[V]의 오프 전압이 인가되어 있다. 이에 의해 선택 메모리 유닛(10)에 있어서 제1 선택 셀(2a)의 스위치 트랜지스터(SWa)는, 제1 리드 게이트선(RGP1)으로부터 게이트로 0[V]의 오프 전압이 인가됨으로써 오프 동작하고, 제1 비트선(BLP1)의 전압이 차단되어, 리드 트랜지스터(4a)에 제1 비트선(BLP1)의 전압이 인가될 수 없다. 마찬가지로, 선택 메모리 유닛(10)에 있어서 제2 셀(2b)의 스위치 트랜지스터(SWb)도, 제2 리드 게이트선(RGN1)으로부터 게이트로 0[V]의 오프 전압이 인가됨으로써 오프 동작하고, 제2 비트선(BLN1)의 전압이 차단되어, 리드 트랜지스터(4b)에 제2 비트선(BLN1)의 전압이 인가될 수 없다.
이 경우, 소거 게이트선(EG)은, 복수의 메모리 유닛(UN1, UN2, UN3, UN4)에서 공통화되어 있고, 각 메모리 유닛(UN1, UN2, UN3, UN4)의 소거 트랜지스터(3a, 3b)에 소정의 전압을 일괄하여 인가할 수 있도록 이루어져 있다. 또한, 소스선(SL)도, 복수의 메모리 유닛(UN1, UN2, UN3, UN4)에서 공통화되어 있고, 각 메모리 유닛(UN1, UN2, UN3, UN4)의 리드 트랜지스터(4a, 4b)에 소정의 전압을 일괄하여 인가할 수 있도록 이루어져 있다.
이와 관련하여, 비선택 메모리 유닛(11)이 되는 메모리 유닛(UN2)에서는, 선택 메모리 유닛(10)과 공유화하고 있는 컨트롤 게이트선(PG1)에 12[V]의 기입 게이트 전압이 인가되지만, 비선택 비트선(BL2)의 제1 비트선(BLP2) 및 제2 비트선(BLN2)에 6[V]의 기입 금지 전압이 인가되어 있으므로, 플로팅 게이트(FGa, FGb)와 프로그램 트랜지스터(5a, 5b)간의 전위차가 작고, 그 영역에서 양자 터널 효과가 발생되지 않아, 플로팅 게이트(FGa, FGb)에 전하가 주입될 수 없다.
또한, 비선택 메모리 유닛(11)이 되는 메모리 유닛(UN3)에서도, 선택 메모리 유닛(10)과 공유화하고 있는 제2 비트선(BLN1)에 기입 전압이 인가되지만, 컨트롤 게이트선(PG2)에 0[V]의 기입 금지 게이트 전압이 인가되어 있있으므로, 플로팅 게이트(FGa, FGb)와 프로그램 트랜지스터(5a, 5b)간의 전위차가 없고, 그 영역에서 양자 터널 효과가 발생되지 않아, 플로팅 게이트(FGa, FGb)에 전하가 주입될 수 없다.
이와 같이 하여, 이 불휘발성 반도체 기억 장치(1)에서는, 리드 트랜지스터(4a)를 전하 이동 경로로서 사용하지 않고 프로그램 트랜지스터(5a)만에 의해서, 선택 메모리 유닛(10)의 제1 셀(2a)에 설치한 플로팅 게이트(FGa)에만 전하를 주입할 수 있고, 선택 메모리 유닛(10)의 제2 셀(2b)이나, 다른 비선택 메모리 유닛(11)의 제1 셀(2a) 및 제2 셀(2b)에 설치한 플로팅 게이트(FGa, FGb)에는 전하를 주입시키지 않고, 선택 메모리 유닛(10)의 제1 셀(2a)에만 데이터 기입을 행할 수 있다.
(3) 데이터의 소거 동작
다음에, 이 불휘발성 반도체 기억 장치(1)에 있어서, 메모리 유닛(UN1, UN2, UN3, UN4)의 데이터를 소거할 때의 전압 인가에 대해 이하 설명한다. 도 3과의 대응 부분에 동일 부호를 부여하여 도시하는 도 4는, 메모리 유닛(UN1, UN2, UN3, UN4)의 데이터를 소거할 때의 각 부위의 전압값을 나타내고 있다.
이 경우, 불휘발성 반도체 기억 장치(1)에서는, 소거 게이트선(EG)에 12[V]의 소거 전압이 인가되고, 소스선(SL), 컨트롤 게이트선(PG1, PG2)에 0[V]가 인가될 수 있다. 또한, 이때, 불휘발성 반도체 기억 장치(1)는, 제1 리드 게이트선(RGP1, RGP2) 및 제2 리드 게이트선(RGN1, RGN2)에 0[V]가 인가됨으로써 스위치 트랜지스터(SWa, SWb)가 오프 동작하고, 제1 비트선(BLP1) 및 리드 트랜지스터(4a) 사이와, 제2 비트선(BLN1) 및 리드 트랜지스터(4b) 사이의 전기적인 접속을 차단할 수 있다.
불휘발성 반도체 기억 장치(1)는, 제1 비트선(BLP1) 및 제2 비트선(BLN1)을 오픈으로 함으로써, 소거 게이트선(EG)에 접속된 소거 트랜지스터(3a, 3b)의 게이트 절연막(GI1)에만 강한 전계가 인가된다. 이에 의해, 소거 트랜지스터(3a, 3b)는, 채널에 플로팅 게이트(FGa, FGb) 중의 전하를 방출하고, 매트 일괄 처리로 메모리 유닛(UN1, UN2, UN3, UN4)의 데이터 소거를 행할 수 있다.
이와 같이 하여, 불휘발성 반도체 기억 장치(1)에서는, 데이터 소거 시, 메모리 유닛(UN1, UN2, UN3, UN4)에 있어서의 리드 트랜지스터(4a, 4b)의 영역을 전하의 이동 경로로서 이용하지 않고, 소거 트랜지스터(3a, 3b)의 영역만을 이용하여 플로팅 게이트(FGa, FGb)로부터 전하를 방출할 수 있어, 데이터의 매트 일괄 소거를 행할 수 있다.
(4) 데이터의 판독 동작
다음에, 불휘발성 반도체 기억 장치(1)에 있어서, 데이터를 판독할 때의 전압 인가에 대해 이하 설명한다. 도 3과의 대응 부분에 동일 부호를 부여하여 도시하는 도 5는, 메모리 유닛(UN1, UN2, UN3, UN4) 중, 메모리 유닛(UN1)의 데이터를 판독할 때의 각 부위의 전압값을 나타내고 있다. 또한, 여기서는, 메모리 유닛(UN1, UN2, UN3, UN4) 중, 메모리 유닛(UN1)의 제1 셀(2a)에만 데이터가 기입되고, 메모리 유닛(UN1)의 제2 셀(2b)에는 데이터가 기입되어 있지 않는 것으로 한다. 또한, 여기서는, 플로팅 게이트(FGa)에 전하가 축적된 상태를, 예를 들어 「0」으로 하고, 플로팅 게이트(FGb)에 전하가 축적되어 있지 않은 상태를 「1」로 한다.
이 경우, 불휘발성 반도체 기억 장치(1)는, 제1 리드 게이트선(RGP1) 및 제2 리드 게이트선(RGN1)에 3[V]의 온전압이 인가되고, 스위치 트랜지스터(SWa, SWb)를 모두 온 동작시킨다. 이때, 소스선(SL)에는 0[V]가 인가되고, 제1 비트선(BLP1, BLP2) 및 제2 비트선(BLN1, BLN2)에는 판독 전압으로서 VCC가 인가될 수 있다.
여기서, 플로팅 게이트(FGa)에 전하가 축적된 제1 셀(2a)에서는, 리드 트랜지스터(4a)의 소스에 0[V]가 인가되면, 당해 리드 트랜지스터(4a)가 오프 동작하여, 리드 트랜지스터(4a) 및 제1 비트선(BLP1) 사이의 전기적인 접속이 차단되고, 제1 비트선(BLP1)에서의 전압이 VCC의 상태로 된다. 한편, 플로팅 게이트(FGb)에 전하가 축적되어 있지 않은 다른 쪽의 제2 셀(2b)(리드 트랜지스터(4a, 4b)의 임계값 전압(Vth)은 디프리트 상태로 가정한다)에서는, 리드 트랜지스터(4b)의 소스에 0[V]가 인가되면 온 동작하고, 리드 트랜지스터(4b) 및 제2 비트선(BLN1) 사이가 전기적으로 접속되고, 제2 비트선(BLN1)의 전압이 변화되어 VCC보다도 낮아진다.
불휘발성 반도체 기억 장치(1)는, 제1 비트선(BLP1)에 비해 제2 비트선(BLN1)이 저전위로 되고, 이들 제1 비트선(BLP1) 및 제2 비트선(BLN1)의 전위차를, 도시하지 않은 래치 회로로 래치함으로써, 제1 비트선(BLP1)이 VCC에 고정됨과 함께, 제2 비트선(BLN1)이 0V로 고정되어, 판독 정보를 확정할 수 있다.
또한, 이 실시 형태의 경우, 불휘발성 반도체 기억 장치(1)에서는, 소거 게이트선(EG) 및 컨트롤 게이트선(PG1, PG2)에 0[V]가 인가되고, 소거 트랜지스터(3a, 3b) 및 컨트롤 캐패시터(6a, 6b)에 의한 데이터 판독 시에 있어서의 플로팅 게이트(FGa, FGb)에서의 전하 이동을 방지할 수 있도록 이루어져 있다.
이와 관련하여, 이 실시 형태의 경우에 있어서는, 소거 게이트선(EG) 및 컨트롤 게이트선(PG1, PG2)에 0[V]를 인가하도록 한 경우에 대해 설명했지만, 본 발명은 이에 한정되지 않고, 소거 게이트선(EG) 또는 컨트롤 게이트선(PG1, PG2)에, 예를 들어 소정 전압의 VCC를 인가해도 된다. 이 경우, 예를 들어 컨트롤 게이트선(PG1, PG2)에 VCC를 인가함으로써, 예를 들어 컨트롤 캐패시터(6b)와 플로팅 게이트(FGb)의 용량 결합에 의해 플로팅 게이트(FGb)의 전위가 상승하고, 그 결과, 리드 트랜지스터(4b)로부터 출력되는 온 전류가 증가하게 되어, 데이터를 래치할 때까지의 시간 단축을 도모할 수 있다.
이와 관련하여, 이 실시 형태의 경우, 데이터 판독을 행하지 않은 메모리 유닛(UN3, UN4)에서는, 제1 리드 게이트선(RGP2) 및 제2 리드 게이트선(RGN2)에 0[V]의 오프 전압이 인가되고, 스위치 트랜지스터(SWa, SWb)가 오프 동작하여, 플로팅 게이트의 데이터 판독이 행해지지 않아, 이와 같이 하여 메모리 유닛(UN1)의 데이터만을 판독할 수 있다.
(5) 동작 및 효과
이상의 구성에 있어서, 불휘발성 반도체 기억 장치(1)에서는, 플로팅 게이트(FGa, FGb) 내의 전하의 유무에 따른 전압을 판독하기 위한 리드 트랜지스터(4a, 4b)와, 플로팅 게이트(FGa, FGb)에 전하를 주입하는 프로그램 트랜지스터(5a, 5b)와, 플로팅 게이트(FGa, FGb)로부터 전하를 방출하는 소거 트랜지스터(3a, 3b)와, 플로팅 게이트(FGa, FGb)의 전위를 조정하는 컨트롤 캐패시터(6a, 6b)를 구비하고, 이들 리드 트랜지스터(4a, 4b), 프로그램 트랜지스터(5a, 5b), 소거 트랜지스터(3a, 3b) 및 컨트롤 캐패시터(6a, 6b)의 각 활성 영역 위에 플로팅 게이트(FGa, FGb)를 연장시켰다.
또한, 제1 셀(2a)에서는, 제1 비트선(BLP1)을 스위치 트랜지스터(SWa)를 통해 리드 트랜지스터(4a)에 접속시키고, 제2 비트선(BLN1)을 프로그램 트랜지스터(5a)에 직접 접속시켰다. 한편, 제1 셀(2a)과 쌍을 이루는 제2 셀(2b)에서는, 제2 비트선(BLN1)을 스위치 트랜지스터(SWb)를 통해 리드 트랜지스터(4b)에 접속시키고, 제1 비트선(BLP1)을 프로그램 트랜지스터(5b)에 직접 접속시켰다.
이에 의해, 불휘발성 반도체 기억 장치(1)에서는, 플로팅 게이트(FGa, FGb)의 데이터를 판독하기 위한 리드 트랜지스터(4a, 4b)가, 데이터의 기입이나 소거 시에 전하의 이동 경로로 되지 않고, 리드 트랜지스터(4a, 4b)의 게이트 산화막으로의 인가 전계나 핫 캐리어의 스트레스에 의한 대미지를 방지할 수 있어, 이와 같이 하여 데이터의 기입이나 소거에 의해 판독 전류가 열화되는 일도 없어 오동작을 방지할 수 있다.
또한, 이 불휘발성 반도체 기억 장치(1)에서는, 리드 트랜지스터(4a, 4b)가 데이터의 기입이나 소거 시에 전하의 이동 경로로 되지 않으므로, 리드 트랜지스터(4a, 4b)의 사이드 월 영역에 전하의 일부가 주입되는 일도 없고, 데이터의 재기입을 반복해도, 리드 트랜지스터(4a, 4b)의 Vth도 시프트하지 않아 오동작을 방지할 수 있다.
또한, 이 불휘발성 반도체 기억 장치(1)에서는, 제1 비트선(BLP1) 및 제2 비트선(BLN1)이 설치되어 비트선 개수가 2개임에도 불구하고, 한쪽의 제1 셀(2a)에 서 기입용이 되는 제2 비트선(BLN1)이, 다른 쪽의 제2 셀(2b)에서 판독용의 비트선을 겸하도록 구성되어 있으므로, 전체적으로는 비트선 개수와 셀 수가 동일해져, 실효적인 비트선 개수가 셀 당 1개로 됨으로써 장치 전체적으로 소형화를 도모할 수 있다.
이상의 구성에 의하면, 불휘발성 반도체 기억 장치(1)에서는, 스위치 트랜지스터(SWa, SWb)의 전환에 의해, 제1 셀(2a)의 프로그램 트랜지스터(5a)에 접속되어 데이터 기입용이 되는 제2 비트선(BLN1)이, 다른 쪽의 제2 셀(2b)에서 판독용의 비트선을 겸하면서, 데이터의 기입 시 및 소거 시에 전하 이동 경로로 되는 프로그램 트랜지스터(5a, 5b) 및 소거 트랜지스터(3a, 3b)를 설치함으로써, 비트선 개수를 증가시키는 일 없이, 데이터 기입이나 소거에 사용됨으로써 발생해 버리는 리드 트랜지스터(4a, 4b)의 오작동을 확실하게 방지할 수 있다.
(6) 상보형의 제1 셀 및 제2 셀의 Vth 모니터에 대해
메모리 유닛(UN1)의 테스트에 있어서, 상술한 실시 형태와 같은 상보형 셀이 아니고, 예를 들어 1셀/1비트로 한 경우에는, 간단히 컨트롤 게이트선(PG1)에 인가하는 전압을 제어함으로써, 리드 트랜지스터(4a, 4b)의 Vth(임계값 전압)을 모니터할 수 있다.
그러나, 상술한 실시 형태와 같이, 제1 셀(2a) 및 제2 셀(2b)에 의해, 2셀/1비트의 상보형 셀을 구성하는 경우에는, 리드 게이트선(RG1)에 접속된 각 스위치 트랜지스터(SWa, SWb)를 양쪽 모두 온 동작시키면, 상보측의 셀의 상태에 따라 상보측의 비트선의 전위가 변화되므로, 도시하지 않은 래치 회로에 의해, 예를 들어, 보다 빠르게 전압이 내려간 측의 제1 비트선(BLP1)을 「1」로 하고, 이에 수반하여 다른 쪽의 제2 비트선(BLN1)측을 강제적으로 「0」으로 해 버려, 정상적인 모니터를 행할 수 없다는 문제가 있다.
따라서, 본 발명에서는, 도 6에 도시한 바와 같이, 상보형 셀을 구성하는 메모리 유닛(UN1)에 있어서, 메모리 유닛(UN1) 내에 있는 리드 게이트선(RG1)을 제1 리드 게이트선(RGP1) 및 제2 리드 게이트선(RGN1)으로 구성하고, 이들 제1 리드 게이트선(RGP1) 및 제2 리드 게이트선(RGN1)을 독립적으로 제어함으로써, 스위치 트랜지스터(SWa, SWb)를 개별로 온 오프 동작시키고, 제1 셀(2a) 및 제2 셀(2b)의 Vth을 개별로 모니터할 수 있도록 이루어져 있다.
여기서, 도 6은, 도 1에 도시한 메모리 유닛(UN1)에 있어서, 제1 셀의 Vth을 모니터 할 때의 각 부위 전압값을 나타낸 것이다. 이 경우, 메모리 유닛(UN1)에서는, 소거 게이트선(EG) 및 소스선(SL)에 0[V]가 인가되고, Vth을 모니터하는 제1 셀(2a)에 접속된 제1 리드 게이트선(RGP1)에 소정 전압의 VCC가 인가되고, Vth을 모니터하지 않는 제2 셀(2b)에 접속된 제2 리드 게이트선(RGN1)에 0[V]가 인가될 수 있다. 이와 같이 메모리 유닛(UN1)에서는, 제2 리드 게이트선(RGN1)에 0[V]를 인가함으로써 스위치 트랜지스터(SWb)를 강제적으로 오프 동작시키고, 당해 스위치 트랜지스터(SWb)에 의해 플로팅 게이트(FGb) 및 제2 비트선(BLN1) 사이의 전기적인 접속을 차단하고, 제2 비트선(BLN1)에 제2 셀(2b)의 전위 상태가 관여하지 않아, 제2 비트선(BLN1)의 전압을 일정하게 유지할 수 있다.
이 상태에서, 메모리 유닛(UN1)에서는, 제2 비트선(BLN1)에 소정의 전압, 예를 들어 VCC/2를 부여하고, 제1 비트선(BLP1)에 Vth을 정하는 기준 전류 Ibasis를 흘리고, 컨트롤 게이트선(PG1)에 모니터 전압 Vmonitor를 인가함과 함께, 당해 컨트롤 게이트선(PG1)에 인가하는 모니터 전압 Vmonitor의 전압값을 변화시켜 간다. 이에 의해, 메모리 유닛(UN1)에서는, 컨트롤 게이트선(PG1)에 인가하는 모니터 전압 Vmonitor의 전압값에 따라, 컨트롤 캐패시터(6a) 및 플로팅 게이트(FGa)간에 발생하는 용량 결합에 의해 당해 플로팅 게이트(FGa)의 전압이 상승하여, 리드 트랜지스터(4a)를 흐르는 온 전류가 변화될 수 있다.
이때, 메모리 유닛(UN1)에서는, 제1 셀(2a)에 있어서 리드 트랜지스터(4a)로부터 흐르는 온 전류가 기준 전류 Ibasis 이상이 되면, 제1 비트선(BLP1)이 제2 비트선(BLN1)보다 저전위로 되어 0[V]로 래치되고, 제1 셀(2a)의 Vth이 모니터 전압 Vmonitor 이하라고 판단할 수 있다. 이에 대해, 제1 셀(2a)에 있어서 기준 전류 Ibasis 이하의 온 전류밖에 리드 트랜지스터(4a)로부터 흐르지 않는 경우에는, 소정의 시간 후에 제1 비트선(BLP1)이 제2 비트선(BLN1)보다도 고전위로 되어 VCC로 래치되어, 제1 셀(2a)의 Vth이 모니터 전압 Vmonitor 이상이라고 판단할 수 있다.
또한, 상술한 실시 형태에 있어서는, 제1 셀(2a)에 있어서의 리드 트랜지스터(4a)의 Vth을 모니터하는 경우에 대해 설명했지만, 제2 셀(2b)의 리드 트랜지스터(4b)에 대해서도, 상술한 실시 형태와 동일한 원리로 Vth을 모니터할 수 있다. 구체적으로는, Vth을 모니터하는 제2 셀(2b)에 접속된 제2 리드 게이트선(RGN1)에 소정 전압의 VCC를 인가하고, Vth을 모니터하지 않는 제1 셀(2a)에 접속된 제1 리드 게이트선(RGP1)에 0[V]를 인가함으로써, 스위치 트랜지스터(SWa)를 오프 동작시키고, 당해 스위치 트랜지스터(SWa)에 의해 플로팅 게이트(FGa) 및 제1 비트선(BLP1)간의 전기적인 접속을 차단하고, 제1 비트선(BLP1)을 일정한 전압으로 유지할 수 있다.
또한, 이 상태에서, 메모리 유닛(UN1)에서는, 제2 비트선(BLN1)에 Vth을 정하는 기준 전류 Ibasis를 흘리고, 컨트롤 게이트선(PG1)에 모니터 전압 Vmonitor를 인가함과 함께, 당해 컨트롤 게이트선(PG1)에 인가하는 모니터 전압 Vmonitor의 전압값을 변화시켜 가고, 리드 트랜지스터(4b)로부터 흐르는 온 전류가 기준 전류 Ibasis 이상인지의 여부를 판단하게 된다.
(7) 다른 실시 형태
다음에 SRAM(Static Random Access Memory) 셀과 조합한 메모리 유닛에 대해 이하에 설명한다. 도 1과의 대응 부분에 동일 부호를 부여하여 나타내는 도 7은, 본 발명에 의한 불휘발성 반도체 기억 장치를 구성하는 1개의 메모리 유닛(UN30)을 도시한다. 또한, 그 밖의 실시 형태에 의한 불휘발성 반도체 기억 장치는, 복수의 메모리 유닛이 행렬 형상으로 배치된 구성을 갖지만, 여기서는 1개의 메모리 유닛(UN30)에 착안하여 이하 이 구성에 대해 설명한다. 도 7에 도시한 바와 같이, 이 메모리 유닛(UN30)은, 제1 셀(2a) 및 제2 셀(2b)을 포함하는 불휘발성 메모리부(31)에 SRAM 셀(30)이 접속되어 있는 점에 특징을 갖는다.
여기서 SRAM 셀(30)은, N형 MOS 트랜지스터를 포함하는 액세스 트랜지스터(21a, 21b)와, P형 MOS 트랜지스터를 포함하는 로드 트랜지스터(22a, 22b)와, N형 MOS 트랜지스터를 포함하는 드라이브 트랜지스터(23a, 23b)를 구비하고, 합계 6개의 MOS 트랜지스터를 포함하고 있다. 로드 트랜지스터(22a, 22b)는, 드레인이 드라이브 트랜지스터(23a, 23b)의 드레인에 접속되고, 소스가 전원선(Vpp)에 접속되어 있고, 또한 게이트가 드라이브 트랜지스터(23a, 23b)의 게이트에 접속되어 있다. 또한, 드라이브 트랜지스터(23a, 23b)는 소스가 접지선(GND)에 접속되어 있다.
액세스 트랜지스터(21a)는, 상보형 제1 비트선(BLT)에 드레인이 접속되고, 로드 트랜지스터(22a) 및 드라이브 트랜지스터(23a)간의 스토리지 노드(Ca)와, 로드 트랜지스터(22b) 및 드라이브 트랜지스터(23b)의 게이트에 소스가 접속되어 있다. 한편, 다른 쪽의 액세스 트랜지스터(21b)도 마찬가지로, 상보형 제2 비트선(BLB)에 드레인이 접속되고, 로드 트랜지스터(22b) 및 드라이브 트랜지스터(23b)간의 스토리지 노드(Cb)와, 로드 트랜지스터(22a) 및 드라이브 트랜지스터(23a)의 게이트에 소스가 접속되어 있다. 또한, 이들 액세스 트랜지스터(21a, 21b)는 게이트가 공통의 워드선(WL)에 접속되고, 상보형 제1 비트선(BLT) 및 상보형 제2 비트선(BLB)간에는, 도시하지 않은 래치 타입의 감지 증폭기가 접속되어 있다.
이와 같은 구성에 더하여 SRAM 셀(30)에는, 한쪽의 스토리지 노드(Ca)에 제1 셀(2a)의 제1 비트선(BLP)이 접속되어 있음과 함께, 다른 쪽의 스토리지 노드(Cb)에 제2 셀(2b)의 제2 비트선(BLN)이 접속되어 있다. 또한, 여기서 불휘발성 메모리부(31)는, 상술한 실시 형태에서 설명한 도 1에 도시하는 메모리 유닛(UN1)과 거의 동일 구성을 갖지만, 여기서는 리드 게이트선(RG)을 1개로 하고, 스위치 트랜지스터(SWa, SWb)를 일괄하여 온/오프 제어할 수 있도록 구성되어 있다.
이와 같은 구성을 갖는 메모리 유닛(UN30)은, 외부로부터의 데이터의 기입이나 판독을 SRAM 셀(30)로 행하도록 이루어져 있다. 여기서, 도 8은, 메모리 유닛(UN30)에 있어서의 SRAM 셀(30)로의 데이터 기입 시(도 8 중, 「기입」이라고 표기), SRAM 셀(30)로부터의 데이터 판독 시(도 8 중, 「판독」이라고 표기), SRAM 셀(30)로부터 불휘발성 메모리부(31)로 데이터를 도입하는 프로그램 시(도 8 중, 「프로그램」이라고 표기), 불휘발성 메모리부(31)에서의 데이터 소거 시(도 8 중, 「소거」라고 표기), 불휘발성 메모리부(31)로부터 SRAM 셀(30)로의 데이터를 다시 도입하는 데이터 로드 시(도 8 중, 「데이터 로드」라고 표기)의 각 부위의 전압값을 나타낸다. 또한, 도 8 중, 임의의 전압값으로 설정할 수 있는 부위에는 「Don´t care」라고 표기하고 있다.
(7-1) SRAM 셀로의 데이터 기입
이 경우, SRAM 셀(30)로의 데이터 기입은, 워드선(WL)에 Vcc의 소정 전압이 인가되고, 워드선(WL)에 접속된 액세스 트랜지스터(21a, 21b)를 양쪽 모두 온 동작시킨다. 또한, 이때, 전원선(Vpp)에도 Vcc의 소정 전압이 인가될 수 있다. SRAM 셀(30)은, 예를 들어 한쪽의 상보형 제1 비트선(BLT)에 기입 전압으로서 Vcc가 인가되면, 다른 쪽의 상보형 제2 비트선(BLB)에 기입 금지 전압으로서 0[V]가 인가될 수 있다.
이에 의해, 한쪽의 로드 트랜지스터(22a) 및 드라이브 트랜지스터(23a)에는, 다른 쪽의 액세스 트랜지스터(21b)를 통해 상보형 제2 비트선(BLB)과 게이트가 전기적으로 접속함으로써 게이트가 Low가 되고, 그 결과, 로드 트랜지스터(22a)가 온 동작함과 함께, 드라이브 트랜지스터(23a)가 오프 동작한다. 이와 같이 하여, 이들 로드 트랜지스터(22a) 및 드라이브 트랜지스터(23a)간의 스토리지 노드(Ca)는, 로드 트랜지스터(22a)를 통해 전원선(Vpp)과 전기적으로 접속하여 전압이 High로 된다.
이때, 다른 쪽의 로드 트랜지스터(22b) 및 드라이브 트랜지스터(23b)에는, 한쪽의 액세스 트랜지스터(21a)를 통해 상보형 제1 비트선(BLT)과 게이트가 전기적으로 접속함으로써 게이트가 High로 되고, 그 결과, 로드 트랜지스터(22b)가 오프 동작함과 함께, 드라이브 트랜지스터(23b)가 온 동작한다. 이와 같이 하여, 이들 로드 트랜지스터(22b) 및 드라이브 트랜지스터(23b)간의 스토리지 노드(Cb)는, 드라이브 트랜지스터(23b)를 통해 접지선(GND)과 전기적으로 접속하여 전압이 Low로 된다. 이상에 의해 SRAM 셀(30)은 데이터가 기입된 상태로 된다.
(7-2) SRAM 셀로부터의 데이터 판독
SRAM 셀(30)의 데이터를 판독할 때는, 워드선(WL)에 Vcc의 소정 전압이 인가되고, 워드선(WL)에 접속된 액세스 트랜지스터(21a, 21b)를 양쪽 모두 온 동작한다. 이에 의해 메모리 유닛(UN30)에서는, 상보형 제1 비트선(BLT)을 통해 한쪽의 스토리지 노드(Ca)의 전위를 판독함과 함께, 상보형 제2 비트선(BLB)을 통해 다른 쪽의 스토리지 노드(Cb)의 전위를 판독함으로써, 감지 증폭기에 의해 스토리지 노드에 기록된 데이터의 「0」「1」을 판정할 수 있다.
(7-3) 불휘발 메모리부로의 프로그램
본 발명에서는, 상술한 SRAM 셀에 기록한 데이터를, 상술한 「(2) 데이터의 기입 동작」의 원리를 기초로, 매트 일괄 처리로 불휘발성 메모리부(31)에 도입할 수 있다. 또한, 여기서의 설명에서는, SRAM 셀(30)에 있어서 한쪽의 스토리지 노드(Ca)의 전위가 높은 High 상태에 있고, 다른 쪽의 스토리지 노드(Cb)의 전위가 낮은 Low 상태에 있는 것으로 한다.
이 경우, 불휘발성 메모리부(31)에는, 소거 게이트선(EG)에 6[V]가 인가되고, 컨트롤 게이트선(PG)에 12[V]가 인가될 수 있다. 불휘발성 메모리부(31)는, 데이터가 기입된 한 쪽의 스토리지 노드(Ca)에, 제1 비트선(BLP)을 통해 제2 셀(2b)의 프로그램 트랜지스터(5b)가 전기적으로 접속되어 있으므로, 당해 프로그램 트랜지스터(5b)의 채널 전위가 스토리지 노드(Ca)와 동일한 High의 전위로 되고, 컨트롤 게이트선(PG)의 기입 게이트 전압(12[V])과의 전위차가 작아지고, 그 결과, 양자 터널 효과가 발생하지 않아, 플로팅 게이트(FGb)에 전하가 주입될 수 없다.
한편, 이 불휘발성 메모리부(31)는, 데이터가 기입되어 있지 않은 다른 쪽의 스토리지 노드(Cb)에, 제2 비트선(BLN)을 통해 제1 셀(2a)의 프로그램 트랜지스터(5a)가 전기적으로 접속되어 있으므로, 당해 프로그램 트랜지스터(5a)의 채널 전위가 스토리지 노드(Cb)와 동일한 Low의 전위로 되어, 컨트롤 게이트선(PG)의 기입 게이트 전압(12[V])과의 전위차가 커지고, 그 결과, 양자 터널 효과가 발생하여, 플로팅 게이트(FGa)에 전하가 주입될 수 있다. 메모리 유닛(UN30)에서는, SRAM 셀(30)에 기록한 데이터를, 매트 일괄 처리로 불휘발성 메모리부(31)로 도입할 수 있어, 이와 같이 하여 주변 회로의 제어를 간소화시킬 수도 있다.
또한, 이와 같은 불휘발성 메모리부(31)라도, SRAM 셀(30)의 데이터의 프로그램 시, 상술한 실시 형태와 마찬가지로, 소거 트랜지스터(3a) 및 리드 트랜지스터(4a)를 전하의 이동 경로로 하지 않고, 프로그램 트랜지스터(5a)만에 의해서 플로팅 게이트(FGa)에 전하를 주입할 수 있어, 이와 같이 하여, 전하 이동 경로로 됨으로써 발생해 버리는 리드 트랜지스터(4a, 4b)의 오작동을 확실하게 방지할 수 있다.
(7-4) 불휘발 메모리부로부터의 데이터 로드
또한, 본 발명에서는, 상술한 바와 같이 불휘발 메모리부(31)에 일단 도입한 데이터를, 상술한 「(4) 데이터의 판독 동작」의 원리를 기초로, 매트 일괄 처리로 SRAM 셀(30)에 다시 기입할 수 있다. 여기서는, 불휘발성 메모리부(31)에 있어서 한쪽의 제1 셀(2a)의 플로팅 게이트(FGa)에 전하가 축적되어 데이터가 기입된 상태로 하고, 다른 쪽의 제2 셀(2b)의 플로팅 게이트(FGb)에 전하가 축적되어 있지 않아 데이터가 기입되어 있지 않은 상태로 한다. 이 경우, 불휘발성 메모리부(31)에는, 소거 게이트선(EG)에 0[V]가 인가되고, 컨트롤 게이트선(PG)에도 0[V]가 인가될 수 있다.
또한, 불휘발 메모리부(31)에서는, 리드 게이트선(RG)에 소정 전압의 Vcc가 인가됨으로써, 제1 셀(2a) 및 제2 셀(2b)의 각 스위치 트랜지스터(SWa, SWb)가 온 동작됨과 함께, 리드 트랜지스터(4a, 4b)의 소스에 0[V]가 인가됨으로써, 리드 트랜지스터(4a, 4b)가 온 동작한다. 이에 의해 불휘발성 메모리부(31)는, 리드 트랜지스터(4a) 및 제1 비트선(BLP) 사이가 전기적으로 접속되고, 플로팅 게이트(FGa)의 고전위에 수반하여 SRAM 셀(30)의 한쪽의 스토리지 노드(Ca)를 고전위로 하여 데이터가 기입된 상태로 복원할 수 있다.
또한, 불휘발 메모리부(31)는, 리드 트랜지스터(4b) 및 제2 비트선(BLN) 사이도 전기적으로 접속되고, 플로팅 게이트(FGb)의 저전위에 수반하여 SRAM 셀(30)의 다른 쪽의 스토리지 노드(Cb)를 저전위로 하여 데이터가 기입되지 않은 상태로 복원할 수 있다. 또한, 이 불휘발성 메모리부(31)에서는, SRAM 셀(30)로의 데이터 로드를 매트 일괄 처리로 행할 수 있으므로, 주변 회로의 제어도 간소화시킬 수 있다.
(7-5) 불휘발 메모리부에 있어서의 데이터 소거
또한, 본 발명에서는, 상술한 「(3) 데이터의 소거 동작」의 원리를 기초로, 불휘발성 메모리부(31)에 있어서 데이터를 소거시킬 수도 있다. 이 경우, 불휘발성 메모리부(31)에서는, 소거 게이트선(EG)에 12[V]의 소거 전압이 인가되고, 소스선(SL), 컨트롤 게이트선(PG)에 0[V]가 인가될 수 있다. 불휘발성 메모리부(31)는, 소거 게이트선(EG)에 접속된 소거 트랜지스터(3a, 3b)의 게이트 절연막에만 강한 전계가 인가됨으로써, 소거 트랜지스터(3a, 3b)의 채널층에 의해 플로팅 게이트(FGa, FGb) 중의 전하를 방출하여, 매트 일괄 처리로 불휘발성 메모리부(31)의 데이터 소거를 행할 수 있다.
또한, 본 발명은, 본 실시 형태로 한정되는 것은 아니고, 본 발명의 요지의 범위 내에서 다양한 변형 실시가 가능하고, 예를 들어 도 3 내지 도 5, 도 8에 있어서, 데이터 기입 시나, 데이터 소거 시, 데이터 판독 시 등에 있어서의 전압값을 각각 명기하고 있지만, 본 발명은 이에 한정되지 않고, 다양한 전압값을 적용해도 된다.
또한, 상술한 실시 형태에 있어서는, 소거 트랜지스터(3a)를 N형 웰에 형성하고, 컨트롤 캐패시터(6a)를 당해 N형 웰과 다른 N형 웰에 형성하고, 또한 리드 트랜지스터(4a), 스위치 트랜지스터(SWa) 및 프로그램 트랜지스터(5a)를 P형 웰에 형성한 경우에 대해 설명했지만, 본 발명은 이에 한정되지 않고, 소거 트랜지스터(3a)를 P형 웰에 형성하고, 컨트롤 캐패시터(6a)를 당해 P형 웰과 다른 P형 웰에 형성하고, 또한 리드 트랜지스터(4a), 스위치 트랜지스터(SWa) 및 프로그램 트랜지스터(5a)를 N형 웰에 형성하도록 해도 된다.
1 : 불휘발성 반도체 기억 장치
2a : 제1 셀(셀)
2b : 제2 셀(셀)
3a, 3b : 소거 트랜지스터
4a, 4b : 리드 트랜지스터
5a, 5b : 프로그램 트랜지스터
6a, 6b : 컨트롤 캐패시터
SWa, SWb : 스위치 트랜지스터
BLP1, BLP2, BLP : 제1 비트선
BLN1, BLN2, BLN : 제2 비트선
FGa, FGb : 플로팅 게이트

Claims (6)

  1. 전기적으로 절연된 복수의 플로팅 게이트와, 제1 비트선 및 제2 비트선을 구비하고, 상기 플로팅 게이트마다 셀을 구성한 불휘발성 반도체 기억 장치로서,
    각 상기 셀은,
    상기 플로팅 게이트 내의 전하의 유무에 따른 전압을 판독하기 위한 리드 트랜지스터와, 상기 플로팅 게이트에 전하를 주입하는 프로그램 트랜지스터와, 상기 플로팅 게이트로부터 전하를 방출하는 소거 트랜지스터와, 상기 플로팅 게이트의 전위를 조정하는 컨트롤 캐패시터를 구비하고, 상기 리드 트랜지스터, 상기 프로그램 트랜지스터, 상기 소거 트랜지스터 및 상기 컨트롤 캐패시터의 각 활성 영역 위에 상기 플로팅 게이트가 연장되어 있고,
    상기 소거 트랜지스터가 N형 웰 또는 P형 웰에 형성되고, 상기 컨트롤 캐패시터가 해당 소거 트랜지스터와 동일한 극성이고, 또한 다른 N형 웰 또는 P형 웰에 형성되어 있고,
    상기 리드 트랜지스터, 스위치 트랜지스터 및 상기 프로그램 트랜지스터가, 상기 소거 트랜지스터 및 상기 컨트롤 캐패시터와 다른 극성의 P형 웰 또는 N형 웰에 형성되어 있고,
    하나의 상기 셀은,
    상기 제1 비트선이 상기 스위치 트랜지스터를 통해 상기 리드 트랜지스터에 접속되고, 상기 제2 비트선이 상기 프로그램 트랜지스터에 직접 접속된 구성을 갖고,
    상기 하나의 셀과 쌍을 이루는 다른 상기 셀은,
    상기 제2 비트선이 스위치 트랜지스터를 통해 상기 리드 트랜지스터에 접속되고, 상기 제1 비트선이 상기 프로그램 트랜지스터에 직접 접속된 구성을 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 플로팅 게이트마다 설치한 상기 소거 트랜지스터에 공통의 전압을 일률적으로 인가하는 소거 게이트선과,
    상기 플로팅 게이트마다 설치한 상기 리드 트랜지스터에 공통의 전압을 일률적으로 인가하는 소스선을 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  4. 전기적으로 절연된 복수의 플로팅 게이트와, 제1 비트선 및 제2 비트선을 구비하고, 상기 플로팅 게이트마다 셀을 구성한 불휘발성 반도체 기억 장치로서,
    각 상기 셀은,
    상기 플로팅 게이트 내의 전하의 유무에 따른 전압을 판독하기 위한 리드 트랜지스터와, 상기 플로팅 게이트에 전하를 주입하는 프로그램 트랜지스터와, 상기 플로팅 게이트로부터 전하를 방출하는 소거 트랜지스터와, 상기 플로팅 게이트의 전위를 조정하는 컨트롤 캐패시터를 구비하고, 상기 리드 트랜지스터, 상기 프로그램 트랜지스터, 상기 소거 트랜지스터 및 상기 컨트롤 캐패시터의 각 활성 영역 위에 상기 플로팅 게이트가 연장되어 있고,
    하나의 상기 셀은,
    상기 제1 비트선이 스위치 트랜지스터를 통해 상기 리드 트랜지스터에 접속되고, 상기 제2 비트선이 상기 프로그램 트랜지스터에 직접 접속된 구성을 갖고,
    상기 하나의 셀과 쌍을 이루는 다른 상기 셀은,
    상기 제2 비트선이 스위치 트랜지스터를 통해 상기 리드 트랜지스터에 접속되고, 상기 제1 비트선이 상기 프로그램 트랜지스터에 직접 접속된 구성을 갖고,
    상기 하나의 셀과 상기 다른 셀로 1비트를 구성하고,
    상기 셀마다 설치된 각 상기 스위치 트랜지스터에는 개별로 게이트선이 접속되어 있고, 각 상기 스위치 트랜지스터가 독립적으로 온/오프 제어되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  5. 제1항에 있어서,
    상기 제1 비트선이 SRAM 셀의 하나의 스토리지 노드에 접속되고, 상기 제2 비트선이 상기 SRAM 셀의 상기 하나의 스토리지 노드와 상보적인 다른 스토리지 노드에 접속되어 있고,
    상기 SRAM 셀과, 상기 하나의 셀 및 상기 다른 셀의 2셀로부터 1비트를 구성하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  6. 제1항에 있어서,
    상기 하나의 셀에서의 리드 트랜지스터 및 상기 스위치 트랜지스터가 형성된 하나의 상기 P형 웰 또는 N형 웰에, 상기 다른 셀에서의 상기 프로그램 트랜지스터가 형성되고,
    상기 다른 셀에서의 상기 리드 트랜지스터 및 상기 스위치 트랜지스터가 형성된 다른 상기 P형 웰 또는 N형 웰에, 상기 하나의 셀에서의 상기 프로그램 트랜지스터가 형성되는 것을 특징으로 하는 불휘발성 반도체 기억장치.
KR1020157012738A 2012-10-19 2013-09-27 불휘발성 반도체 기억 장치 KR101670619B1 (ko)

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