JP2008153560A - 不揮発性半導体記憶装置及びそのデータ書き換え方法 - Google Patents
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Abstract
【課題】 読み出し時の動作マージンを大きく確保できメモリセル単位で消去可能な不揮発性半導体記憶装置を提供する。
【解決手段】 半導体表面上のメモリ拡散領域とビット拡散領域間のチャンネル領域上のビット拡散領域側にゲート絶縁膜と補助ゲートからなる補助トランジスタ部28,37と、メモリ拡散領域側にメモリ機能体と制御ゲートからなるメモリトランジスタ部31,40を有するメモリセルユニット22,23を2つ備えたメモリセル20のメモリセルアレイ21を備え、同一行のメモリセルの2つのメモリセルユニットの各補助ゲートと各制御ゲートを行方向に延伸する第1及び第2補助ゲート線AGL、第1及び第2制御ゲート線CGLに各別に接続し、同一列のメモリセルの2つのメモリセルユニットの各ビット拡散領域を列方向に延伸する第1及び第2ビット線BLに各別に接続し、各メモリ拡散領域を列方向に延伸するソース線SLに共通に接続する。
【選択図】 図4
【解決手段】 半導体表面上のメモリ拡散領域とビット拡散領域間のチャンネル領域上のビット拡散領域側にゲート絶縁膜と補助ゲートからなる補助トランジスタ部28,37と、メモリ拡散領域側にメモリ機能体と制御ゲートからなるメモリトランジスタ部31,40を有するメモリセルユニット22,23を2つ備えたメモリセル20のメモリセルアレイ21を備え、同一行のメモリセルの2つのメモリセルユニットの各補助ゲートと各制御ゲートを行方向に延伸する第1及び第2補助ゲート線AGL、第1及び第2制御ゲート線CGLに各別に接続し、同一列のメモリセルの2つのメモリセルユニットの各ビット拡散領域を列方向に延伸する第1及び第2ビット線BLに各別に接続し、各メモリ拡散領域を列方向に延伸するソース線SLに共通に接続する。
【選択図】 図4
Description
この発明は、不揮発性半導体記憶装置に関し、より詳細には、電荷の多寡により情報を記憶するメモリ機能体を有するメモリセルユニットを2つ備え、各メモリセルユニットに相補的にデータを記憶するメモリセルをマトリクス状に配列したメモリセルアレイを有する不揮発性半導体記憶装置に関する。
従来のフラッシュメモリの読み出しは、メモリセルアレイの中から選択された選択メモリセルの読み出し電流と、リファレンスセルの参照電流をセンスアンプで比較することで、選択メモリセルに記憶されたデータの読み出しを行っている。従って、記憶データを高い動作マージンを確保して正確に読み出すには、選択メモリセルのセル電流は、書き込みまたは消去状態の一方の記憶状態においては、リファレンスセルを流れる参照電流に対して、所定の電流余裕(ΔI)だけ小さく、また、他方の記憶状態においては、所定の電流余裕(ΔI)だけ大きくなければならない。つまり、メモリセルを構成するメモリトランジスタの閾値電圧は、書き込み状態と消去状態間のセル電流差が2×ΔIとなる変動幅が必要となる。また、リファレンスセルの閾値電圧のバラツキも考慮すると、メモリトランジスタの閾値電圧の変動幅は更に大きいものが要求される。
また、フラッシュメモリの1種として、図1に模式的に示すようなスプリットゲート構造のフラッシュメモリセルをマトリクス状に配列したメモリセルアレイを有する不揮発性半導体記憶装置がある(例えば、下記の特許文献1参照)。図1に示すように、スプリットゲート構造のフラッシュメモリセルは、半導体表面上に形成された2つの拡散領域1,2間のチャンネル領域3上に、ゲート絶縁膜4と補助ゲート5を積層してなる補助トランジスタ部6と、ゲート絶縁膜7と電荷の多寡により情報を記憶するフローティングゲート8と絶縁膜9と制御ゲート10を積層してなるメモリトランジスタ部11を備えて構成され、補助トランジスタ部6の補助ゲート5とメモリトランジスタ部11のフローティングゲート8と制御ゲート10は、側壁絶縁膜12により電気的に分離されている。図2に、図1に示すスプリットゲート構造のフラッシュメモリセルの等価回路を示す。
図3に、当該スプリットゲート構造のフラッシュメモリセルの従来のメモリセルアレイ構成の一例を示す。図3に示すように、メモリトランジスタ部11側の拡散領域2と接続するソース線SL1、SL2と、左右方向に隣接するメモリセルの各制御ゲートを延伸してなる制御ゲート線CGL1〜4が互いに平行に配置されている。メモリセルのデータを消去する場合には、ソース線と制御ゲート線間に電圧を印加してフローティングゲート8から電子を抽出するため、同じ制御ゲート線上のメモリセルが同時に消去されてしまい、メモリセル単位或いはバイト単位での消去ができない。
本発明は、上述の従来のフラッシュメモリの読み出し及び消去に係る問題点に鑑みてなされたもので、その目的は、読み出し時の動作マージンを大きく確保でき、且つ、メモリセル単位での消去が可能な不揮発性半導体記憶装置を提供することにある。
上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、半導体表面上に形成された第1メモリ拡散領域と第1ビット拡散領域間のチャンネル領域上の前記第1ビット拡散領域に近接し、ゲート絶縁膜と第1補助ゲートからなる第1補助トランジスタ部と、前記第1メモリ拡散領域に近接し、電荷の多寡により情報を記憶する第1メモリ機能体と第1制御ゲートからなる第1メモリトランジスタ部を備えて形成される第1メモリセルユニットと、前記半導体表面上に形成された第2メモリ拡散領域と第2ビット拡散領域間のチャンネル領域上の前記第2ビット拡散領域に近接し、ゲート絶縁膜と第2補助ゲートからなる第2補助トランジスタ部と、前記第2メモリ拡散領域に近接し、電荷の多寡により情報を記憶する第2メモリ機能体と第2制御ゲートからなる第2メモリトランジスタ部を備えて形成される第2メモリセルユニットと、からなるメモリセルを、行方向及び列方向に複数配列してなるメモリセルアレイを備えた不揮発性半導体記憶装置であって、
同一行に配列した複数の前記メモリセルの前記第1補助ゲートを行方向に延伸する共通の第1補助ゲート線に夫々接続し、同一行に配列した複数の前記メモリセルの前記第1制御ゲートを行方向に延伸する共通の第1制御ゲート線に夫々接続し、同一行に配列した複数の前記メモリセルの前記第2補助ゲートを行方向に延伸する共通の第2補助ゲート線に夫々接続し、同一行に配列した複数の前記メモリセルの前記第2制御ゲートを行方向に延伸する共通の第2制御ゲート線に夫々接続し、前記第1補助ゲート線と前記第1制御ゲート線と前記第2補助ゲート線と前記第2制御ゲート線が、前記メモリセルの各行に1組ずつ設けられ、
同一列に配列した複数の前記メモリセルの前記第1メモリ拡散領域と前記第2メモリ拡散領域を列方向に延伸する共通のソース線に夫々接続し、同一列に配列した複数の前記メモリセルの前記第1ビット拡散領域を列方向に延伸する共通の第1ビット線に夫々接続し、同一列に配列した複数の前記メモリセルの前記第2ビット拡散領域を列方向に延伸する共通の第2ビット線に夫々接続し、前記ソース線と前記第1ビット線と前記第2ビット線が、前記メモリセルの各列に1組ずつ設けられてなることを第1の特徴とする。
同一行に配列した複数の前記メモリセルの前記第1補助ゲートを行方向に延伸する共通の第1補助ゲート線に夫々接続し、同一行に配列した複数の前記メモリセルの前記第1制御ゲートを行方向に延伸する共通の第1制御ゲート線に夫々接続し、同一行に配列した複数の前記メモリセルの前記第2補助ゲートを行方向に延伸する共通の第2補助ゲート線に夫々接続し、同一行に配列した複数の前記メモリセルの前記第2制御ゲートを行方向に延伸する共通の第2制御ゲート線に夫々接続し、前記第1補助ゲート線と前記第1制御ゲート線と前記第2補助ゲート線と前記第2制御ゲート線が、前記メモリセルの各行に1組ずつ設けられ、
同一列に配列した複数の前記メモリセルの前記第1メモリ拡散領域と前記第2メモリ拡散領域を列方向に延伸する共通のソース線に夫々接続し、同一列に配列した複数の前記メモリセルの前記第1ビット拡散領域を列方向に延伸する共通の第1ビット線に夫々接続し、同一列に配列した複数の前記メモリセルの前記第2ビット拡散領域を列方向に延伸する共通の第2ビット線に夫々接続し、前記ソース線と前記第1ビット線と前記第2ビット線が、前記メモリセルの各列に1組ずつ設けられてなることを第1の特徴とする。
更に、本発明に係る不揮発性半導体記憶装置は、前記第1メモリセルユニットと前記第2メモリセルユニットからなるメモリセルを、行方向及び列方向に複数配列してなるメモリセルアレイを備えた不揮発性半導体記憶装置であって、
同一行に配列した複数の前記メモリセルの前記第1補助ゲートを行方向に延伸する共通の第1補助ゲート線に夫々接続し、同一行に配列した複数の前記メモリセルの前記第1制御ゲートを行方向に延伸する共通の第1制御ゲート線に夫々接続し、同一行に配列した複数の前記メモリセルの前記第2補助ゲートを行方向に延伸する共通の第2補助ゲート線に夫々接続し、同一行に配列した複数の前記メモリセルの前記第2制御ゲートを行方向に延伸する共通の第2制御ゲート線に夫々接続し、前記第1補助ゲート線と前記第1制御ゲート線と前記第2補助ゲート線と前記第2制御ゲート線が、前記メモリセルの各行に1組ずつ設けられ、
同一列に配列した複数の前記メモリセルの前記第1メモリ拡散領域を列方向に延伸する共通の第1ソース線に夫々接続し、同一列に配列した複数の前記メモリセルの前記第1ビット拡散領域を列方向に延伸する共通の第1ビット線に夫々接続し、同一列に配列した複数の前記メモリセルの前記第2メモリ拡散領域を列方向に延伸する共通の第2ソース線に夫々接続し、同一列に配列した複数の前記メモリセルの前記第2ビット拡散領域を列方向に延伸する共通の第2ビット線に夫々接続し、前記第1ソース線と前記第1ビット線と前記第2ソース線と前記第2ビット線が、前記メモリセルの各列に1組ずつ設けられてなることを第2の特徴とする。
同一行に配列した複数の前記メモリセルの前記第1補助ゲートを行方向に延伸する共通の第1補助ゲート線に夫々接続し、同一行に配列した複数の前記メモリセルの前記第1制御ゲートを行方向に延伸する共通の第1制御ゲート線に夫々接続し、同一行に配列した複数の前記メモリセルの前記第2補助ゲートを行方向に延伸する共通の第2補助ゲート線に夫々接続し、同一行に配列した複数の前記メモリセルの前記第2制御ゲートを行方向に延伸する共通の第2制御ゲート線に夫々接続し、前記第1補助ゲート線と前記第1制御ゲート線と前記第2補助ゲート線と前記第2制御ゲート線が、前記メモリセルの各行に1組ずつ設けられ、
同一列に配列した複数の前記メモリセルの前記第1メモリ拡散領域を列方向に延伸する共通の第1ソース線に夫々接続し、同一列に配列した複数の前記メモリセルの前記第1ビット拡散領域を列方向に延伸する共通の第1ビット線に夫々接続し、同一列に配列した複数の前記メモリセルの前記第2メモリ拡散領域を列方向に延伸する共通の第2ソース線に夫々接続し、同一列に配列した複数の前記メモリセルの前記第2ビット拡散領域を列方向に延伸する共通の第2ビット線に夫々接続し、前記第1ソース線と前記第1ビット線と前記第2ソース線と前記第2ビット線が、前記メモリセルの各列に1組ずつ設けられてなることを第2の特徴とする。
更に、本発明に係る不揮発性半導体記憶装置は、前記第1メモリセルユニットと前記第2メモリセルユニットからなるメモリセルを、行方向及び列方向に複数配列してなるメモリセルアレイを備えた不揮発性半導体記憶装置であって、
同一行に配列した複数の前記メモリセルの前記第1補助ゲートと前記第2補助ゲートを行方向に延伸する共通の補助ゲート線に夫々接続し、同一行に配列した複数の前記メモリセルの前記第1制御ゲートと前記第2制御ゲートを行方向に延伸する共通の制御ゲート線に夫々接続し、前記補助ゲート線と前記制御ゲート線が、前記メモリセルの各行に1組ずつ設けられ、
同一列に配列した複数の前記メモリセルの前記第1メモリ拡散領域と前記第2メモリ拡散領域を列方向に延伸する共通のソース線に夫々接続し、同一列に配列した複数の前記メモリセルの前記第1ビット拡散領域を列方向に延伸する共通の第1ビット線に夫々接続し、同一列に配列した複数の前記メモリセルの前記第2ビット拡散領域を列方向に延伸する共通の第2ビット線に夫々接続し、前記ソース線と前記第1ビット線と前記第2ビット線が、前記メモリセルの各列に1組ずつ設けられてなることを第3の特徴とする。
同一行に配列した複数の前記メモリセルの前記第1補助ゲートと前記第2補助ゲートを行方向に延伸する共通の補助ゲート線に夫々接続し、同一行に配列した複数の前記メモリセルの前記第1制御ゲートと前記第2制御ゲートを行方向に延伸する共通の制御ゲート線に夫々接続し、前記補助ゲート線と前記制御ゲート線が、前記メモリセルの各行に1組ずつ設けられ、
同一列に配列した複数の前記メモリセルの前記第1メモリ拡散領域と前記第2メモリ拡散領域を列方向に延伸する共通のソース線に夫々接続し、同一列に配列した複数の前記メモリセルの前記第1ビット拡散領域を列方向に延伸する共通の第1ビット線に夫々接続し、同一列に配列した複数の前記メモリセルの前記第2ビット拡散領域を列方向に延伸する共通の第2ビット線に夫々接続し、前記ソース線と前記第1ビット線と前記第2ビット線が、前記メモリセルの各列に1組ずつ設けられてなることを第3の特徴とする。
更に、本発明に係る不揮発性半導体記憶装置は、上記第1乃至第3の何れかの特徴に加え、前記第1メモリセルユニット内の前記第1補助ゲートと前記第1制御ゲート、及び、前記第2メモリセルユニット内の前記第2補助ゲートと前記第2制御ゲートが、側壁絶縁膜を介して夫々電気的に分離されていることを第4の特徴とする。
更に、本発明に係る不揮発性半導体記憶装置は、上記第1乃至第3の何れかの特徴に加え、前記第1メモリセルユニット内の前記チャンネル領域上の前記第1補助トランジスタ部と前記第1メモリトランジスタ部の間に第1中間拡散領域が設けられ、前記第2メモリセルユニット内の前記チャンネル領域上の前記第2補助トランジスタ部と前記第2メモリトランジスタ部の間に第2中間拡散領域が設けられていることを第5の特徴とする。
更に、本発明に係る不揮発性半導体記憶装置は、上記第1乃至第5の何れかの特徴に加え、1つの前記メモリセルの記憶状態が、前記第1メモリセルユニット内の前記第1メモリ機能体と前記第2メモリセルユニット内の前記第2メモリ機能体の何れか一方に蓄積されている電荷量が他方より多い場合が第1記憶状態、少ない場合が第2記憶状態と規定されていることを第6の特徴とする。
更に、本発明に係る不揮発性半導体記憶装置のデータ書き換え方法は、上記第1または第2の特徴の不揮発性半導体記憶装置のデータ書き換え方法であって、
前記メモリセルの内のデータ書き換え対象として選択された選択メモリセルの前記第1メモリセルユニットと前記第2メモリセルユニットの何れか一方の書き込み対象メモリセルユニットに接続する前記補助ゲート線と前記制御ゲート線と前記ソース線と前記ビット線に所定の書き込み電圧を印加することにより、前記メモリ拡散領域から前記ビット拡散領域に向けて流れるチャンネル電流により発生するホットエレクトロンを前記書き込み対象メモリセルユニットの前記メモリ機能体に注入することで負電荷の蓄積による書き込みを行い、
前記書き込み対象メモリセルユニットに対する前記書き込みと同時に、前記選択メモリセルの前記第1メモリセルユニットと前記第2メモリセルユニットの何れか他方の消去対象メモリセルユニットに接続する前記補助ゲート線と前記制御ゲート線と前記ソース線と前記ビット線に所定の消去電圧を印加することにより、前記消去対象メモリセルユニットの前記メモリ機能体にホットホールを注入するか、或いは、電子の抽出を行うことで負電荷の蓄積量を低減して消去を行うことを第1の特徴とする。
前記メモリセルの内のデータ書き換え対象として選択された選択メモリセルの前記第1メモリセルユニットと前記第2メモリセルユニットの何れか一方の書き込み対象メモリセルユニットに接続する前記補助ゲート線と前記制御ゲート線と前記ソース線と前記ビット線に所定の書き込み電圧を印加することにより、前記メモリ拡散領域から前記ビット拡散領域に向けて流れるチャンネル電流により発生するホットエレクトロンを前記書き込み対象メモリセルユニットの前記メモリ機能体に注入することで負電荷の蓄積による書き込みを行い、
前記書き込み対象メモリセルユニットに対する前記書き込みと同時に、前記選択メモリセルの前記第1メモリセルユニットと前記第2メモリセルユニットの何れか他方の消去対象メモリセルユニットに接続する前記補助ゲート線と前記制御ゲート線と前記ソース線と前記ビット線に所定の消去電圧を印加することにより、前記消去対象メモリセルユニットの前記メモリ機能体にホットホールを注入するか、或いは、電子の抽出を行うことで負電荷の蓄積量を低減して消去を行うことを第1の特徴とする。
更に、本発明に係る不揮発性半導体記憶装置のデータ書き換え方法は、上記第1または第2の特徴の不揮発性半導体記憶装置のデータ書き換え方法であって、
前記メモリセルの内のデータ書き換え対象として選択された選択メモリセルの前記第1メモリセルユニットと前記第2メモリセルユニットの何れか一方の書き込み対象メモリセルユニットに接続する前記補助ゲート線と前記制御ゲート線と前記ソース線と前記ビット線に所定の書き込み電圧を印加することにより、前記メモリ拡散領域から前記ビット拡散領域に向けて流れるチャンネル電流により発生するホットエレクトロンを前記書き込み対象メモリセルユニットの前記メモリ機能体に注入することで負電荷の蓄積による書き込みを行い、
前記書き込み対象メモリセルユニットに対する前記書き込みと同時に、前記選択メモリセルの前記第1メモリセルユニットと前記第2メモリセルユニットの何れか他方の書き込み非対象メモリセルユニットに接続する前記補助ゲート線と前記制御ゲート線に、前記メモリ拡散領域から前記ビット拡散領域に向けて電流が流れないように阻止する所定の書き込み阻止電圧を印加することにより、書き込みを行わないことを第2の特徴とする。
前記メモリセルの内のデータ書き換え対象として選択された選択メモリセルの前記第1メモリセルユニットと前記第2メモリセルユニットの何れか一方の書き込み対象メモリセルユニットに接続する前記補助ゲート線と前記制御ゲート線と前記ソース線と前記ビット線に所定の書き込み電圧を印加することにより、前記メモリ拡散領域から前記ビット拡散領域に向けて流れるチャンネル電流により発生するホットエレクトロンを前記書き込み対象メモリセルユニットの前記メモリ機能体に注入することで負電荷の蓄積による書き込みを行い、
前記書き込み対象メモリセルユニットに対する前記書き込みと同時に、前記選択メモリセルの前記第1メモリセルユニットと前記第2メモリセルユニットの何れか他方の書き込み非対象メモリセルユニットに接続する前記補助ゲート線と前記制御ゲート線に、前記メモリ拡散領域から前記ビット拡散領域に向けて電流が流れないように阻止する所定の書き込み阻止電圧を印加することにより、書き込みを行わないことを第2の特徴とする。
更に、本発明に係る不揮発性半導体記憶装置のデータ書き換え方法は、上記第3の特徴の不揮発性半導体記憶装置のデータ書き換え方法であって、
前記メモリセルの内のデータ書き換え対象として選択された選択メモリセルの前記第1メモリセルユニットと前記第2メモリセルユニットの何れか一方の書き込み対象メモリセルユニットに接続する前記補助ゲート線と前記制御ゲート線と前記ソース線と前記ビット線に所定の書き込み電圧を印加することにより、前記メモリ拡散領域から前記ビット拡散領域に向けて流れるチャンネル電流により発生するホットエレクトロンを前記書き込み対象メモリセルユニットの前記メモリ機能体に注入することで負電荷の蓄積による書き込みを行い、
前記書き込み対象メモリセルユニットに対する前記書き込みと同時に、前記選択メモリセルの前記第1メモリセルユニットと前記第2メモリセルユニットの何れか他方の書き込み非対象メモリセルユニットに接続する前記ビット線に、前記メモリ拡散領域から前記ビット拡散領域に向けてホットエレクトロンの発生を誘起する電流が流れないように阻止する所定の書き込み阻止電圧を印加することにより、書き込みを行わないことを第3の特徴とする。
前記メモリセルの内のデータ書き換え対象として選択された選択メモリセルの前記第1メモリセルユニットと前記第2メモリセルユニットの何れか一方の書き込み対象メモリセルユニットに接続する前記補助ゲート線と前記制御ゲート線と前記ソース線と前記ビット線に所定の書き込み電圧を印加することにより、前記メモリ拡散領域から前記ビット拡散領域に向けて流れるチャンネル電流により発生するホットエレクトロンを前記書き込み対象メモリセルユニットの前記メモリ機能体に注入することで負電荷の蓄積による書き込みを行い、
前記書き込み対象メモリセルユニットに対する前記書き込みと同時に、前記選択メモリセルの前記第1メモリセルユニットと前記第2メモリセルユニットの何れか他方の書き込み非対象メモリセルユニットに接続する前記ビット線に、前記メモリ拡散領域から前記ビット拡散領域に向けてホットエレクトロンの発生を誘起する電流が流れないように阻止する所定の書き込み阻止電圧を印加することにより、書き込みを行わないことを第3の特徴とする。
更に、本発明に係る不揮発性半導体記憶装置のデータ書き換え方法は、上記第2または第3の特徴に加え、前記書き込み対象メモリセルユニットに対する前記書き込みを行う前に、前記書き込み対象メモリセルユニットと前記書き込み非対象メモリセルユニットの両方に夫々接続する前記補助ゲート線と前記制御ゲート線と前記ソース線と前記ビット線に所定の消去電圧を印加することにより、前記第1及び第2メモリ機能体の両方にホットホールを注入するか、或いは、電子の抽出を行うことで負電荷の蓄積量を低減して、前記書き込み対象メモリセルユニットと前記書き込み非対象メモリセルユニットの両方の消去を行うことを第4の特徴とする。
更に、本発明に係る不揮発性半導体記憶装置のデータ書き換え方法は、上記第1乃至第4の何れかの特徴に加え、前記選択メモリセルと同一行のデータ書き換え対象でない非選択メモリセルの前記第1メモリセルユニットと前記第2メモリセルユニットの内の前記選択メモリセルにおいて消去対象となっている何れか一方または両方のメモリセルユニットに接続する前記ソース線を接地して、前記非選択メモリセルの対応するメモリセルユニット内の前記制御ゲートと第1メモリ拡散領域の間の電圧の絶対値を、前記選択メモリセルの対応する電圧の絶対値より低減させることを第5の特徴とする。
更に、本発明に係る不揮発性半導体記憶装置のデータ書き換え方法は、上記第1乃至第5の何れかの特徴に加え、前記選択メモリセルと同一列のデータ書き換え対象でない非選択メモリセルの前記第1メモリセルユニットと前記第2メモリセルユニットの内の前記選択メモリセルにおいて消去対象となっている何れか一方または両方のメモリセルユニットに接続する前記制御ゲート線に、前記非選択メモリセルの対応するメモリセルユニット内の前記制御ゲートと第1メモリ拡散領域の間の電圧の絶対値を、前記選択メモリセルの対応する電圧の絶対値より低減させる所定の消去阻止電圧を印加することを第6の特徴とする。
更に、本発明に係る不揮発性半導体記憶装置のデータ書き換え方法は、上記第1乃至第6の何れかの特徴に加え、前記選択メモリセルと同一行のデータ書き換え対象でない非選択メモリセルの前記第1メモリセルユニットと前記第2メモリセルユニットの内の前記選択メモリセルにおいて書き込み対象となっている何れか一方のメモリセルユニットに接続する前記ビット線と前記ソース線を接地して、前記非選択メモリセルの対応するメモリセルユニット内の前記補助トランジスタ部と前記メモリトランジスタ部に前記チャンネル電流が流れるのを阻止することを第7の特徴とする。
更に、本発明に係る不揮発性半導体記憶装置のデータ書き換え方法は、上記第1乃至第7の何れかの特徴に加え、前記選択メモリセルと同一列のデータ書き換え対象でない非選択メモリセルの前記第1メモリセルユニットと前記第2メモリセルユニットの内の前記選択メモリセルにおいて書き込み対象となっている何れか一方のメモリセルユニットに接続する前記補助ゲート線と前記制御ゲート線を接地して、前記非選択メモリセルの対応するメモリセルユニット内の前記補助トランジスタ部と前記メモリトランジスタ部に前記チャンネル電流が流れるのを阻止することを第7の特徴とする。
本発明に係る不揮発性半導体記憶装置によれば、2つのメモリセルユニットに互いに相補的な情報を記憶することができ、読み出し動作時においてリファレンスセル等による参照電流を必要とせず、大きな読み出しマージンが確保でき、低電圧動作或いは高速読み出し動作が容易に実現できる。更に、ソース線と制御ゲート線が直交して配置されているので、メモリセル単位でのメモリセルユニットに対する消去動作が可能となる。
また、本発明に係る不揮発性半導体記憶装置のデータ書き換え方法によれば、2つのメモリセルユニットに互いに相補的な情報を確実に記憶させることが可能となり、上記大きな読み出しマージンの確保が可能となる。
特に、第1の特徴の不揮発性半導体記憶装置のデータ書き換え方法によれば、2つのメモリセルユニットに互いに相補的な情報を記憶させる書き込み動作と消去動作を同時に実行でき効率的なデータの書き換え動作を実現できる。
また、第5乃至第8の特徴の不揮発性半導体記憶装置のデータ書き換え方法によれば、非選択メモリセルに対する書き換えが効率的に防止でき、メモリセル単位での書き換えが可能となる。
以下に、本発明に係る不揮発性半導体記憶装置(適宜、「本発明装置」と称す)、及び、その記憶データの書き換え方法(適宜、「本発明方法」と称す)の一実施の形態を、図面に基づき説明する。
〈第1実施形態〉
図4に、本発明装置が備えるメモリセル20の等価回路と、そのメモリセル20を行方向及び列方向に複数配列してなるメモリセルアレイ21を示す。尚、図4中、行方向はX方向として、列方向はY方向として規定される。尚、図4では、説明の簡単のために、メモリセル20は2行×2列分だけを図示しているが、メモリセルアレイ21内のメモリセル20の配列数は、2行×2列に限定されるものではない。
図4に、本発明装置が備えるメモリセル20の等価回路と、そのメモリセル20を行方向及び列方向に複数配列してなるメモリセルアレイ21を示す。尚、図4中、行方向はX方向として、列方向はY方向として規定される。尚、図4では、説明の簡単のために、メモリセル20は2行×2列分だけを図示しているが、メモリセルアレイ21内のメモリセル20の配列数は、2行×2列に限定されるものではない。
図4に示すように、メモリセル20は、全く同じ回路構成の2つメモリセルユニット(第1メモリセルユニット22と第2メモリセルユニット23)を備えてなる。第1メモリセルユニット22と第2メモリセルユニット23は列方向に分かれて配置している。
第1メモリセルユニット22は、図5に示す素子断面構造のスプリットゲート構造(図1に示す従来のスプリットゲート構造と同じ)を有し、半導体表面上に形成された第1メモリ拡散領域30と第1ビット拡散領域31間のチャンネル領域32上の第1ビット拡散領域31に近接し、ゲート絶縁膜33と第1補助ゲート34からなる第1補助トランジスタ部35と、第1メモリ拡散領域30に近接し、電荷の多寡により情報を記憶する第1メモリ機能体36と第1制御ゲート37からなる第1メモリトランジスタ部38を備えて形成される。また、第2メモリセルユニット23も同様に、図5に示す素子断面構造のスプリットゲート構造を有し、半導体表面上に形成された第2メモリ拡散領域40と第2ビット拡散領域41間のチャンネル領域42上の第2ビット拡散領域41に近接し、ゲート絶縁膜43と第2補助ゲート44からなる第2補助トランジスタ部45と、第2メモリ拡散領域40に近接し、電荷の多寡により情報を記憶する第2メモリ機能体46と第2制御ゲート47からなる第2メモリトランジスタ部48を備えて形成される。
尚、本実施形態では、第1メモリ機能体36と第2メモリ機能体46は、従来のフラッシュメモリと同様に周囲を絶縁膜で囲まれたフローティングゲートとして形成されている。従って、図5に示すスプリットゲート構造の各メモリセルユニット22,23の等価回路は、図2に示すスプリットゲート構造のフラッシュメモリセルと同様となる。また、第1メモリセルユニット22内の第1補助ゲート34と第1制御ゲート37、及び、第2メモリセルユニット23内の第2補助ゲート44と第2制御ゲート47は、側壁絶縁膜39を介して夫々電気的に分離されている。
更に、本実施形態では、第1メモリセルユニット22の第1ビット拡散領域31と第1補助ゲート34と第1制御ゲート37、第2メモリセルユニット23の第2ビット拡散領域41と第2補助ゲート44と第2制御ゲート47は、夫々独立してメモリセルアレイ21の外部から電圧印加可能であり、第1メモリセルユニット22の第1メモリ拡散領域30と第2メモリセルユニット23の第2メモリ拡散領域40はメモリセル20内で相互に電気的に接続して共通にメモリセルアレイ21の外部から電圧印加可能に構成されている。
具体的には、以下のような構成となっている。メモリセルアレイ21のメモリセル20の各行に対応して、行方向に平行して延伸する第1補助ゲート線AGLaと第1制御ゲート線CGLaと第2補助ゲート線AGLbと第2制御ゲート線CGLbを1組ずつ設け、メモリセル20の各列に対応して、列方向に平行して延伸するソース線SLと第1ビット線BLaと第2ビット線BLbを1組ずつ設けている。更に、同一行に配列した複数のメモリセル20の第1補助ゲート34を共通の第1補助ゲート線AGLaに、第1制御ゲート37を共通の第1制御ゲート線CGLaに、第2補助ゲート44を共通の第2補助ゲート線AGLbに、第2制御ゲート47を共通の第2制御ゲート線CGLbに夫々接続し、同一列に配列した複数のメモリセル20の第1メモリ拡散領域30と第2メモリ拡散領域40を共通のソース線SLに、第1ビット拡散領域31を共通の第1ビット線BLaに、第2ビット拡散領域41を共通の第2ビット線BLbに夫々接続している。
次に、図4に示すメモリセルアレイ21内の特定のメモリセル20を選択して、データの読み出し及び書き換えのメモリ動作を行う場合の動作方法について説明する。説明の便宜上、図4中破線で囲まれたメモリセル20を各メモリ動作の対象となる選択メモリセルとする。
ここで、各メモリセル20には1ビットのデータが記憶可能であり、第1メモリセルユニット22内の第1メモリ機能体36と第2メモリセルユニット23内の第2メモリ機能体46の何れか一方に蓄積されている電荷量(電子蓄積量)が他方より多い場合が第1記憶状態(例えば、データ“0”)、少ない場合が第2記憶状態(例えば、データ“1”)となっている。以下の説明では、第1メモリ機能体36の電子蓄積量が、第2メモリ機能体46の電子蓄積量より多い場合を第1記憶状態、逆に、第1メモリ機能体36の電子蓄積量が、第2メモリ機能体46の電子蓄積量より少ない場合を第2記憶状態と想定する。つまり、第1記憶状態では、第1メモリ機能体36を有する第1メモリトランジスタ部38の方が、第2メモリ機能体46を有する第2メモリトランジスタ部48より閾値電圧が高く、メモリセル電流が小さくなり、第2記憶状態では、逆に、第2メモリトランジスタ部48の方が、第1メモリトランジスタ部38より閾値電圧が高く、メモリセル電流が小さくなる。
〈読み出し動作〉
読み出し動作時には、選択メモリセルに接続する第1補助ゲート線AGLa1と第1制御ゲート線CGLa1と第2補助ゲート線AGLb1と第2制御ゲート線CGLb1に電源電圧Vcc(例えば、3V)を印加し、第1メモリセルユニット22内の第1補助トランジスタ部35と第2メモリセルユニット23内の第2補助トランジスタ部45を夫々導通状態にし、第1メモリトランジスタ部38と第2メモリトランジスタ部48を、第1メモリ機能体36と第2メモリ機能体46の電子蓄積量に応じた電流量で導通或いは非導通となるようにするとともに、選択メモリセルに接続するソース線SL1を接地し、選択メモリセルに接続する第1ビット線BLa1と第2ビット線BLb1に夫々読み出し電圧(例えば、1V)を印加する。この結果、第1ビット線BLa1と第2ビット線BLb1には、夫々、第1メモリセルユニット22と第2メモリセルユニット23を介して、第1メモリ機能体36と第2メモリ機能体46の電子蓄積量に応じた電流量のメモリセル電流が各別に流れ、当該メモリセル電流の差を、第1ビット線BLaと第2ビット線BLbに列選択回路(図示せず)等を介して接続するセンスアンプ回路(図示せず)で検知することにより、選択メモリセルの記憶状態を読み出すことができる。本読み出し方法によれば、従来必要としたリファレンスセルからの参照電流が不要となり、第1メモリトランジスタ部38と第2メモリトランジスタ部48の各閾値電圧の変動幅に対して2倍の電流差が得られるため、読み出し動作マージンの大幅な向上が図れる。この結果、従来に比べて低電圧動作や高速読み出しがより一層可能となる。
読み出し動作時には、選択メモリセルに接続する第1補助ゲート線AGLa1と第1制御ゲート線CGLa1と第2補助ゲート線AGLb1と第2制御ゲート線CGLb1に電源電圧Vcc(例えば、3V)を印加し、第1メモリセルユニット22内の第1補助トランジスタ部35と第2メモリセルユニット23内の第2補助トランジスタ部45を夫々導通状態にし、第1メモリトランジスタ部38と第2メモリトランジスタ部48を、第1メモリ機能体36と第2メモリ機能体46の電子蓄積量に応じた電流量で導通或いは非導通となるようにするとともに、選択メモリセルに接続するソース線SL1を接地し、選択メモリセルに接続する第1ビット線BLa1と第2ビット線BLb1に夫々読み出し電圧(例えば、1V)を印加する。この結果、第1ビット線BLa1と第2ビット線BLb1には、夫々、第1メモリセルユニット22と第2メモリセルユニット23を介して、第1メモリ機能体36と第2メモリ機能体46の電子蓄積量に応じた電流量のメモリセル電流が各別に流れ、当該メモリセル電流の差を、第1ビット線BLaと第2ビット線BLbに列選択回路(図示せず)等を介して接続するセンスアンプ回路(図示せず)で検知することにより、選択メモリセルの記憶状態を読み出すことができる。本読み出し方法によれば、従来必要としたリファレンスセルからの参照電流が不要となり、第1メモリトランジスタ部38と第2メモリトランジスタ部48の各閾値電圧の変動幅に対して2倍の電流差が得られるため、読み出し動作マージンの大幅な向上が図れる。この結果、従来に比べて低電圧動作や高速読み出しがより一層可能となる。
〈書き換え動作〉
次に、本発明方法による選択メモリセルへのデータの書き換え動作について説明する。ここで、メモリセルの第1書き換え動作とは、メモリセルを上述の第1記憶状態にすることで、また、メモリセルの第2書き換え動作とは、メモリセルを上述の第2記憶状態にすることである。一方、第1メモリセルユニット22と第2メモリセルユニット23の夫々に対して、各メモリ記憶体の電子蓄積量を多くして閾値電圧を高くする動作を書き込み動作と定義し、各メモリ記憶体の電子蓄積量を少なくして閾値電圧を低くする動作を消去動作と定義し、メモリセルの第1及び第2書き換え動作と区別する。
次に、本発明方法による選択メモリセルへのデータの書き換え動作について説明する。ここで、メモリセルの第1書き換え動作とは、メモリセルを上述の第1記憶状態にすることで、また、メモリセルの第2書き換え動作とは、メモリセルを上述の第2記憶状態にすることである。一方、第1メモリセルユニット22と第2メモリセルユニット23の夫々に対して、各メモリ記憶体の電子蓄積量を多くして閾値電圧を高くする動作を書き込み動作と定義し、各メモリ記憶体の電子蓄積量を少なくして閾値電圧を低くする動作を消去動作と定義し、メモリセルの第1及び第2書き換え動作と区別する。
第1メモリセルユニット22に対して書き込み動作を行うとともに、第2メモリセルユニット23に対して消去動作を同時に行うことにより、選択メモリセルへのデータの第1書き換え動作(同時書き換え動作)を実現する場合について説明する。
選択メモリセルの第1メモリセルユニット22に接続する第1補助ゲート線AGLa1と第1制御ゲート線CGLa1と第1ビット線BLa1に書き込み用電圧の1V、8V、及び、0V(接地電圧)を夫々印加し、共通のソース線SL1に6Vを印加することで、第1メモリセルユニット22の第1補助トランジスタ部35と第1メモリトランジスタ部38が導通状態となり、電子が第1補助トランジスタ部35側から第1メモリ機能体36に注入され(ソース側(低電位側)からの注入)、書き込まれる。
一方、選択メモリセルの第2メモリセルユニット23に接続する第2補助ゲート線AGLb1と第2制御ゲート線CGLb1と第2ビット線BLb1に消去用電圧の0V(接地電圧)、−6V、及び、0V(接地電圧)を夫々印加し、共通のソース線SL1に6Vを印加することで、バンド間トンネリングによるホール(正孔)が第2メモリ機能体46に注入され、消去される。
図6の一覧表に、上記読み出し動作及び第1書き換え動作における各部への印加電圧を纏めて表示する。尚、第2書き換え動作は、上記第1書き換え動作における第1メモリセルユニット22と第2メモリセルユニット23の関係を逆転させるだけであるので、重複する説明は割愛する。
〈誤書き込み防止〉
ここで、選択メモリセルと同一列の書き換え対象でない非選択メモリセル(図4中では、選択メモリセルの下側のメモリセル)の第1メモリセルユニット22は、選択メモリセルの第1メモリセルユニット22と、第1ビット線BLa1とソース線SL1を共用している。この非選択メモリセルの第1メモリセルユニット22が誤書き込みされるのを防止するために、非選択メモリセルの第1メモリセルユニット22に接続する全ての第1補助ゲート線AGLa2と第1制御ゲート線CGLa2を接地して(書き込み阻止電圧(0V)の印加)、第1補助トランジスタ部35と第1メモリトランジスタ部38を非導通状態としてチャンネル電流が流れないようにする。
ここで、選択メモリセルと同一列の書き換え対象でない非選択メモリセル(図4中では、選択メモリセルの下側のメモリセル)の第1メモリセルユニット22は、選択メモリセルの第1メモリセルユニット22と、第1ビット線BLa1とソース線SL1を共用している。この非選択メモリセルの第1メモリセルユニット22が誤書き込みされるのを防止するために、非選択メモリセルの第1メモリセルユニット22に接続する全ての第1補助ゲート線AGLa2と第1制御ゲート線CGLa2を接地して(書き込み阻止電圧(0V)の印加)、第1補助トランジスタ部35と第1メモリトランジスタ部38を非導通状態としてチャンネル電流が流れないようにする。
また、選択メモリセルと同一行の書き換え対象でない非選択メモリセル(図4中では、選択メモリセルの右側のメモリセル)の第1メモリセルユニット22は、選択メモリセルの第1メモリセルユニット22と、第1補助ゲート線AGLa1と第1制御ゲート線CGLa1を共用している。この非選択メモリセルの第1メモリセルユニット22が誤書き込みされるのを防止するために、非選択メモリセルの第1メモリセルユニット22に接続する全ての第1ビット線BLa2とソース線SL2を接地して(書き込み阻止電圧(0V)の印加)同電位とすることで、第1補助トランジスタ部35と第1メモリトランジスタ部38をチャンネル電流が流れないようにする。
〈誤消去防止〉
更に、選択メモリセルと同一列の書き換え対象でない非選択メモリセル(図4中では、選択メモリセルの下側のメモリセル)の第2メモリセルユニット23は、選択メモリセルの第2メモリセルユニット23と、第2ビット線BLb1とソース線SL1を共用している。この非選択メモリセルの第2メモリセルユニット23が誤消去されるのを防止するために、非選択メモリセルの第2メモリセルユニット23に接続する全ての第1制御ゲート線CGLa2に電源電圧Vcc(消去阻止電圧)を印加して、当該非選択メモリセルの第2メモリセルユニット23内の第2メモリトランジスタ部48の第2制御ゲート47とソース(第2メモリ拡散領域40)間の電圧(夫々の印加電圧の電圧差の絶対値)を低減して、バンド間トンネリングによるホール注入を阻止する。
更に、選択メモリセルと同一列の書き換え対象でない非選択メモリセル(図4中では、選択メモリセルの下側のメモリセル)の第2メモリセルユニット23は、選択メモリセルの第2メモリセルユニット23と、第2ビット線BLb1とソース線SL1を共用している。この非選択メモリセルの第2メモリセルユニット23が誤消去されるのを防止するために、非選択メモリセルの第2メモリセルユニット23に接続する全ての第1制御ゲート線CGLa2に電源電圧Vcc(消去阻止電圧)を印加して、当該非選択メモリセルの第2メモリセルユニット23内の第2メモリトランジスタ部48の第2制御ゲート47とソース(第2メモリ拡散領域40)間の電圧(夫々の印加電圧の電圧差の絶対値)を低減して、バンド間トンネリングによるホール注入を阻止する。
また、選択メモリセルと同一行の書き換え対象でない非選択メモリセル(図4中では、選択メモリセルの右側のメモリセル)の第2メモリセルユニット23は、選択メモリセルの第2メモリセルユニット23と、第1補助ゲート線AGLa1と第1制御ゲート線CGLa1を共用している。この非選択メモリセルの第2メモリセルユニット23が誤消去されるのを防止するために、非選択メモリセルの第2メモリセルユニット23に接続する全てのソース線SL2を接地して、当該非選択メモリセルの第2メモリセルユニット23内の第2メモリトランジスタ部48の第2制御ゲート47とソース(第2メモリ拡散領域40)間の電圧(夫々の印加電圧の電圧差の絶対値)を低減して、バンド間トンネリングによるホール注入を阻止する。
〈第2実施形態〉
図7に、本発明装置が備えるメモリセル24の等価回路と、そのメモリセル24を行方向及び列方向に複数配列してなるメモリセルアレイ25を示す。尚、図7中、行方向はX方向として、列方向はY方向として規定される。尚、図7では、説明の簡単のために、メモリセル24は2行×2列分だけを図示しているが、メモリセルアレイ25内のメモリセル24の配列数は、2行×2列に限定されるものではない。
図7に、本発明装置が備えるメモリセル24の等価回路と、そのメモリセル24を行方向及び列方向に複数配列してなるメモリセルアレイ25を示す。尚、図7中、行方向はX方向として、列方向はY方向として規定される。尚、図7では、説明の簡単のために、メモリセル24は2行×2列分だけを図示しているが、メモリセルアレイ25内のメモリセル24の配列数は、2行×2列に限定されるものではない。
図7に示すように、メモリセル24は、全く同じ回路構成の2つメモリセルユニット(第1メモリセルユニット22と第2メモリセルユニット23)を備えてなる。第1メモリセルユニット22と第2メモリセルユニット23は列方向に分かれて配置している。第1メモリセルユニット22と第2メモリセルユニット23は、第1実施形態と同様に、図5に示す素子断面構造のスプリットゲート構造(図1に示す従来のスプリットゲート構造と同じ)を有しており、第1メモリセルユニット22の第1メモリ拡散領域30と第2メモリセルユニット23の第2メモリ拡散領域40が、メモリセル24内で相互に電気的に分離している点以外は、第1実施形態と同じであるので、重複する説明は割愛する。
第2実施形態では、第1メモリセルユニット22の第1ビット拡散領域31と第1メモリ拡散領域30と第1補助ゲート34と第1制御ゲート37、第2メモリセルユニット23の第2ビット拡散領域41と第2メモリ拡散領域40と第2補助ゲート44と第2制御ゲート47は、夫々独立してメモリセルアレイ25の外部から電圧印加可能に構成されている。
具体的には、以下のような構成となっている。メモリセルアレイ25のメモリセル24の各行に対応して、行方向に平行して延伸する第1補助ゲート線AGLaと第1制御ゲート線CGLaと第2補助ゲート線AGLbと第2制御ゲート線CGLbを1組ずつ設け、メモリセル24の各列に対応して、列方向に平行して延伸する第1ソース線SLaと第1ビット線BLaと第2ソース線SLbと第2ビット線BLbを1組ずつ設けている。更に、同一行に配列した複数のメモリセル24の第1補助ゲート34を共通の第1補助ゲート線AGLaに、第1制御ゲート37を共通の第1制御ゲート線CGLaに、第2補助ゲート44を共通の第2補助ゲート線AGLbに、第2制御ゲート47を共通の第2制御ゲート線CGLbに夫々接続し、同一列に配列した複数のメモリセル24の第1メモリ拡散領域30を共通の第1ソース線SLaに、第2メモリ拡散領域40を共通の第2ソース線SLbに、第1ビット拡散領域31を共通の第1ビット線BLaに、第2ビット拡散領域41を共通の第2ビット線BLbに夫々接続している。
次に、図7に示すメモリセルアレイ25内の特定のメモリセル24を選択して、データの読み出し及び書き換えのメモリ動作を行う場合の動作方法について説明する。説明の便宜上、図7中破線で囲まれたメモリセル24を各メモリ動作の対象となる選択メモリセルとする。
ここで、各メモリセル24には1ビットのデータが記憶可能であり、記憶状態の規定は第1実施形態のメモリセル20と全く同じであるので、重複する説明は割愛する。
〈読み出し動作〉
読み出し動作時には、選択メモリセルに接続する第1補助ゲート線AGLa1と第1制御ゲート線CGLa1と第2補助ゲート線AGLb1と第2制御ゲート線CGLb1に電源電圧Vcc(例えば、3V)を印加し、第1メモリセルユニット22内の第1補助トランジスタ部35と第2メモリセルユニット23内の第2補助トランジスタ部45を夫々導通状態にし、第1メモリトランジスタ部38と第2メモリトランジスタ部48を、第1メモリ機能体36と第2メモリ機能体46の電子蓄積量に応じた電流量で導通或いは非導通となるようにするとともに、選択メモリセルに接続する第1ソース線SLa1及び第2ソース線SLb1を接地し、選択メモリセルに接続する第1ビット線BLa1と第2ビット線BLb1に夫々読み出し電圧(例えば、1V)を印加する。この結果、第1ビット線BLa1と第2ビット線BLb1には、夫々、第1メモリセルユニット22と第2メモリセルユニット23を介して、第1メモリ機能体36と第2メモリ機能体46の電子蓄積量に応じた電流量のメモリセル電流が各別に流れ、当該メモリセル電流の差を、第1ビット線BLaと第2ビット線BLbに列選択回路(図示せず)等を介して接続するセンスアンプ回路(図示せず)で検知することにより、選択メモリセルの記憶状態を読み出すことができる。本読み出し方法によれば、従来必要としたリファレンスセルからの参照電流が不要となり、第1メモリトランジスタ部38と第2メモリトランジスタ部48の各閾値電圧の変動幅に対して2倍の電流差が得られるため、読み出し動作マージンの大幅な向上が図れる。この結果、従来に比べて低電圧動作や高速読み出しがより一層可能となる。
読み出し動作時には、選択メモリセルに接続する第1補助ゲート線AGLa1と第1制御ゲート線CGLa1と第2補助ゲート線AGLb1と第2制御ゲート線CGLb1に電源電圧Vcc(例えば、3V)を印加し、第1メモリセルユニット22内の第1補助トランジスタ部35と第2メモリセルユニット23内の第2補助トランジスタ部45を夫々導通状態にし、第1メモリトランジスタ部38と第2メモリトランジスタ部48を、第1メモリ機能体36と第2メモリ機能体46の電子蓄積量に応じた電流量で導通或いは非導通となるようにするとともに、選択メモリセルに接続する第1ソース線SLa1及び第2ソース線SLb1を接地し、選択メモリセルに接続する第1ビット線BLa1と第2ビット線BLb1に夫々読み出し電圧(例えば、1V)を印加する。この結果、第1ビット線BLa1と第2ビット線BLb1には、夫々、第1メモリセルユニット22と第2メモリセルユニット23を介して、第1メモリ機能体36と第2メモリ機能体46の電子蓄積量に応じた電流量のメモリセル電流が各別に流れ、当該メモリセル電流の差を、第1ビット線BLaと第2ビット線BLbに列選択回路(図示せず)等を介して接続するセンスアンプ回路(図示せず)で検知することにより、選択メモリセルの記憶状態を読み出すことができる。本読み出し方法によれば、従来必要としたリファレンスセルからの参照電流が不要となり、第1メモリトランジスタ部38と第2メモリトランジスタ部48の各閾値電圧の変動幅に対して2倍の電流差が得られるため、読み出し動作マージンの大幅な向上が図れる。この結果、従来に比べて低電圧動作や高速読み出しがより一層可能となる。
〈書き換え動作〉
次に、本発明方法による選択メモリセルへのデータの書き換え動作について説明する。第1メモリセルユニット22に対して書き込み動作を行うとともに、第2メモリセルユニット23に対して消去動作を同時に行うことにより、選択メモリセルへのデータの第1書き換え動作(同時書き換え動作)を実現する場合について説明する。
次に、本発明方法による選択メモリセルへのデータの書き換え動作について説明する。第1メモリセルユニット22に対して書き込み動作を行うとともに、第2メモリセルユニット23に対して消去動作を同時に行うことにより、選択メモリセルへのデータの第1書き換え動作(同時書き換え動作)を実現する場合について説明する。
選択メモリセルの第1メモリセルユニット22に接続する第1補助ゲート線AGLa1と第1制御ゲート線CGLa1と第1ビット線BLa1と第1ソース線SLa1に書き込み用電圧の1V、8V、0V(接地電圧)、及び、5Vを夫々印加することで、第1メモリセルユニット22の第1補助トランジスタ部35と第1メモリトランジスタ部38が導通状態となり、電子が第1補助トランジスタ部35側から第1メモリ機能体36に注入され(ソース側(低電位側)からの注入)、書き込まれる。
一方、選択メモリセルの第2メモリセルユニット23に接続する第2補助ゲート線AGLb1と第2制御ゲート線CGLb1と第2ビット線BLb1と第2ソース線SLb1に消去用電圧の0V(接地電圧)、−6V、0V(接地電圧)、及び、6Vを夫々印加することで、バンド間トンネリングによるホール(正孔)が第2メモリ機能体46に注入され、消去される。
図8の一覧表に、上記読み出し動作及び第1書き換え動作における各部への印加電圧を纏めて表示する。尚、第2書き換え動作は、上記第1書き換え動作における第1メモリセルユニット22と第2メモリセルユニット23の関係を逆転させるだけであるので、重複する説明は割愛する。
〈誤書き込み防止〉
ここで、選択メモリセルと同一列の書き換え対象でない非選択メモリセル(図7中では、選択メモリセルの下側のメモリセル)の第1メモリセルユニット22は、選択メモリセルの第1メモリセルユニット22と、第1ビット線BLa1と第1ソース線SLa1を共用している。この非選択メモリセルの第1メモリセルユニット22が誤書き込みされるのを防止するために、非選択メモリセルの第1メモリセルユニット22に接続する全ての第1補助ゲート線AGLa2と第1制御ゲート線CGLa2を接地して(書き込み阻止電圧(0V)の印加)同電位とすることで、第1補助トランジスタ部35と第1メモリトランジスタ部38をチャンネル電流が流れないようにする。
ここで、選択メモリセルと同一列の書き換え対象でない非選択メモリセル(図7中では、選択メモリセルの下側のメモリセル)の第1メモリセルユニット22は、選択メモリセルの第1メモリセルユニット22と、第1ビット線BLa1と第1ソース線SLa1を共用している。この非選択メモリセルの第1メモリセルユニット22が誤書き込みされるのを防止するために、非選択メモリセルの第1メモリセルユニット22に接続する全ての第1補助ゲート線AGLa2と第1制御ゲート線CGLa2を接地して(書き込み阻止電圧(0V)の印加)同電位とすることで、第1補助トランジスタ部35と第1メモリトランジスタ部38をチャンネル電流が流れないようにする。
また、選択メモリセルと同一行の書き換え対象でない非選択メモリセル(図7中では、選択メモリセルの右側のメモリセル)の第1メモリセルユニット22は、選択メモリセルの第1メモリセルユニット22と、第1補助ゲート線AGLa1と第1制御ゲート線CGLa1を共用している。この非選択メモリセルの第1メモリセルユニット22が誤書き込みされるのを防止するために、非選択メモリセルの第1メモリセルユニット22に接続する全ての第1ビット線BLa2と第1ソース線SLa2を接地して(書き込み阻止電圧(0V)の印加)、第1補助トランジスタ部35と第1メモリトランジスタ部38を非導通状態としてチャンネル電流が流れないようにする。
〈誤消去防止〉
更に、選択メモリセルと同一列の書き換え対象でない非選択メモリセル(図7中では、選択メモリセルの下側のメモリセル)の第2メモリセルユニット23は、選択メモリセルの第2メモリセルユニット23と、第2ビット線BLb1と第2ソース線SLb1を共用している。この非選択メモリセルの第2メモリセルユニット23が誤消去されるのを防止するために、非選択メモリセルの第2メモリセルユニット23に接続する全ての第1制御ゲート線CGLa2に電源電圧Vcc(消去阻止電圧)を印加して、当該非選択メモリセルの第2メモリセルユニット23内の第2メモリトランジスタ部48の第2制御ゲート47とソース(第2メモリ拡散領域40)間の電圧(夫々の印加電圧の電圧差の絶対値)を低減して、バンド間トンネリングによるホール注入を阻止する。
更に、選択メモリセルと同一列の書き換え対象でない非選択メモリセル(図7中では、選択メモリセルの下側のメモリセル)の第2メモリセルユニット23は、選択メモリセルの第2メモリセルユニット23と、第2ビット線BLb1と第2ソース線SLb1を共用している。この非選択メモリセルの第2メモリセルユニット23が誤消去されるのを防止するために、非選択メモリセルの第2メモリセルユニット23に接続する全ての第1制御ゲート線CGLa2に電源電圧Vcc(消去阻止電圧)を印加して、当該非選択メモリセルの第2メモリセルユニット23内の第2メモリトランジスタ部48の第2制御ゲート47とソース(第2メモリ拡散領域40)間の電圧(夫々の印加電圧の電圧差の絶対値)を低減して、バンド間トンネリングによるホール注入を阻止する。
また、選択メモリセルと同一行の書き換え対象でない非選択メモリセル(図7中では、選択メモリセルの右側のメモリセル)の第2メモリセルユニット23は、選択メモリセルの第2メモリセルユニット23と、第1補助ゲート線AGLa1と第1制御ゲート線CGLa1を共用している。この非選択メモリセルの第2メモリセルユニット23が誤消去されるのを防止するために、非選択メモリセルの第2メモリセルユニット23に接続する全ての第2ソース線SLb2を接地して、当該非選択メモリセルの第2メモリセルユニット23内の第2メモリトランジスタ部48の第2制御ゲート47とソース(第2メモリ拡散領域40)間の電圧(夫々の印加電圧の電圧差の絶対値)を低減して、バンド間トンネリングによるホール注入を阻止する。
〈第3実施形態〉
図9に、本発明装置が備えるメモリセル26の等価回路と、そのメモリセル26を行方向及び列方向に複数配列してなるメモリセルアレイ27を示す。尚、図9中、行方向はX方向として、列方向はY方向として規定される。尚、図9では、説明の簡単のために、メモリセル26は4行×2列分だけを図示しているが、メモリセルアレイ27内のメモリセル26の配列数は、4行×2列に限定されるものではない。
図9に、本発明装置が備えるメモリセル26の等価回路と、そのメモリセル26を行方向及び列方向に複数配列してなるメモリセルアレイ27を示す。尚、図9中、行方向はX方向として、列方向はY方向として規定される。尚、図9では、説明の簡単のために、メモリセル26は4行×2列分だけを図示しているが、メモリセルアレイ27内のメモリセル26の配列数は、4行×2列に限定されるものではない。
図9に示すように、メモリセル26は、全く同じ回路構成の2つメモリセルユニット(第1メモリセルユニット22と第2メモリセルユニット23)を備えてなる。第3実施形態では、第1及び第2実施形態とは異なり、第1メモリセルユニット22と第2メモリセルユニット23は行方向に分かれて配置している。第1メモリセルユニット22と第2メモリセルユニット23の夫々は、第1実施形態と同様に、図5に示す素子断面構造のスプリットゲート構造(図1に示す従来のスプリットゲート構造と同じ)を有しており、第1メモリセルユニット22と第2メモリセルユニット23の各素子構造自体は、第1実施形態と同じであるので、重複する説明は割愛する。
第3実施形態では、第1メモリセルユニット22の第1ビット拡散領域31と第2メモリセルユニット23の第2ビット拡散領域41は、夫々独立してメモリセルアレイ27の外部から電圧印加可能であり、第1メモリセルユニット22の第1補助ゲート34と第1制御ゲート37と第1メモリ拡散領域30、第2メモリセルユニット23の第2補助ゲート44と第2制御ゲート47と第2メモリ拡散領域40は、夫々対応するノード同士がメモリセル20内で相互に電気的に接続して、夫々がメモリセルアレイ27の外部から電圧印加可能に構成されている。
具体的には、以下のような構成となっている。メモリセルアレイ27のメモリセル26の各行に対応して、行方向に平行して延伸する補助ゲート線AGLと制御ゲート線CGLを1組ずつ設け、メモリセル20の各列に対応して、列方向に平行して延伸するソース線SLと第1ビット線BLaと第2ビット線BLbを1組ずつ設けている。更に、同一行に配列した複数のメモリセル26の第1補助ゲート34と第2補助ゲート44を共通の補助ゲート線AGLに、第1制御ゲート37と第2補助ゲート44を共通の制御ゲート線CGL夫々接続し、同一列に配列した複数のメモリセル20の第1メモリ拡散領域30と第2メモリ拡散領域40を共通のソース線SLに、第1ビット拡散領域31を共通の第1ビット線BLaに、第2ビット拡散領域41を共通の第2ビット線BLbに夫々接続している。
次に、図9に示すメモリセルアレイ27内の特定のメモリセル26を選択して、データの読み出し及び書き換えのメモリ動作を行う場合の動作方法について説明する。説明の便宜上、図9中破線で囲まれたメモリセル26を各メモリ動作の対象となる選択メモリセルとする。
ここで、各メモリセル26には1ビットのデータが記憶可能であり、記憶状態の規定は第1実施形態のメモリセル20と全く同じであるので、重複する説明は割愛する。
〈読み出し動作〉
読み出し動作時には、選択メモリセルに接続する補助ゲート線AGL1と制御ゲート線CGL1に電源電圧Vcc(例えば、3V)を印加し、第1メモリセルユニット22内の第1補助トランジスタ部35と第2メモリセルユニット23内の第2補助トランジスタ部45を夫々導通状態にし、第1メモリトランジスタ部38と第2メモリトランジスタ部48を、第1メモリ機能体36と第2メモリ機能体46の電子蓄積量に応じた電流量で導通或いは非導通となるようにするとともに、選択メモリセルに接続するソース線SL1を接地し、選択メモリセルに接続する第1ビット線BLa1と第2ビット線BLb1に夫々読み出し電圧(例えば、1V)を印加する。この結果、第1ビット線BLa1と第2ビット線BLb1には、夫々、第1メモリセルユニット22と第2メモリセルユニット23を介して、第1メモリ機能体36と第2メモリ機能体46の電子蓄積量に応じた電流量のメモリセル電流が各別に流れ、当該メモリセル電流の差を、第1ビット線BLaと第2ビット線BLbに列選択回路(図示せず)等を介して接続するセンスアンプ回路(図示せず)で検知することにより、選択メモリセルの記憶状態を読み出すことができる。本読み出し方法によれば、従来必要としたリファレンスセルからの参照電流が不要となり、第1メモリトランジスタ部38と第2メモリトランジスタ部48の各閾値電圧の変動幅に対して2倍の電流差が得られるため、読み出し動作マージンの大幅な向上が図れる。この結果、従来に比べて低電圧動作や高速読み出しがより一層可能となる。
読み出し動作時には、選択メモリセルに接続する補助ゲート線AGL1と制御ゲート線CGL1に電源電圧Vcc(例えば、3V)を印加し、第1メモリセルユニット22内の第1補助トランジスタ部35と第2メモリセルユニット23内の第2補助トランジスタ部45を夫々導通状態にし、第1メモリトランジスタ部38と第2メモリトランジスタ部48を、第1メモリ機能体36と第2メモリ機能体46の電子蓄積量に応じた電流量で導通或いは非導通となるようにするとともに、選択メモリセルに接続するソース線SL1を接地し、選択メモリセルに接続する第1ビット線BLa1と第2ビット線BLb1に夫々読み出し電圧(例えば、1V)を印加する。この結果、第1ビット線BLa1と第2ビット線BLb1には、夫々、第1メモリセルユニット22と第2メモリセルユニット23を介して、第1メモリ機能体36と第2メモリ機能体46の電子蓄積量に応じた電流量のメモリセル電流が各別に流れ、当該メモリセル電流の差を、第1ビット線BLaと第2ビット線BLbに列選択回路(図示せず)等を介して接続するセンスアンプ回路(図示せず)で検知することにより、選択メモリセルの記憶状態を読み出すことができる。本読み出し方法によれば、従来必要としたリファレンスセルからの参照電流が不要となり、第1メモリトランジスタ部38と第2メモリトランジスタ部48の各閾値電圧の変動幅に対して2倍の電流差が得られるため、読み出し動作マージンの大幅な向上が図れる。この結果、従来に比べて低電圧動作や高速読み出しがより一層可能となる。
〈書き換え動作〉
次に、本発明方法による選択メモリセルへのデータの書き換え動作について説明する。先ず、第1メモリセルユニット22と第2メモリセルユニット23の両方に対して消去動作を行い、次に、第1メモリセルユニット22に対して書き込み動作を行うことにより、選択メモリセルへのデータの第1書き換え動作(順次書き換え動作)を実現する場合について説明する。
次に、本発明方法による選択メモリセルへのデータの書き換え動作について説明する。先ず、第1メモリセルユニット22と第2メモリセルユニット23の両方に対して消去動作を行い、次に、第1メモリセルユニット22に対して書き込み動作を行うことにより、選択メモリセルへのデータの第1書き換え動作(順次書き換え動作)を実現する場合について説明する。
先ず、選択メモリセルに接続する補助ゲート線AGL1と制御ゲート線CGL1と第1ビット線BLa1と第2ビット線BLb1とソース線SL1に、消去用電圧の0V(接地電圧)、−6V、0V(接地電圧)、0V(接地電圧)、及び、6Vを夫々印加することで、バンド間トンネリングによるホール(正孔)が第1メモリ機能体36と第2メモリ機能体46に注入され、第1メモリセルユニット22と第2メモリセルユニット23の両方が消去される。
引き続き、選択メモリセルの第1メモリセルユニット22に接続する補助ゲート線AGL1と制御ゲート線CGL1と第1ビット線BLa1とソース線SL1に書き込み用電圧の1V、8V、0V(接地電圧)、及び、5Vを夫々印加することで、第1メモリセルユニット22の第1補助トランジスタ部35と第1メモリトランジスタ部38が導通状態となり、電子が第1補助トランジスタ部35側から第1メモリ機能体36に注入され(ソース側(低電位側)からの注入)、第1メモリセルユニット22が書き込まれる。ここで、第1メモリセルユニット22に対する書き込み動作と同時に、選択メモリセルの第2メモリセルユニット23に接続する第2ビット線BLb1には、書き込み阻止電圧の5Vを印加してソース線SL1と同電位とすることで、第2補助トランジスタ部45と第2メモリトランジスタ部48にチャンネル電流が流れないため、第2メモリセルユニット23側の書き込みが防止される。
図10の一覧表に、上記読み出し動作及び第1書き換え動作における各部への印加電圧を纏めて表示する。尚、第2書き換え動作は、上記第1書き換え動作における第1メモリセルユニット22と第2メモリセルユニット23の関係を逆転させるだけであるので、重複する説明は割愛する。
〈誤書き込み防止〉
ここで、選択メモリセルと同一列の書き換え対象でない非選択メモリセル(図9中では、選択メモリセルの下側の3つのメモリセル)の第1メモリセルユニット22は、選択メモリセルの第1メモリセルユニット22と、第1ビット線BLa1とソース線SL1を共用している。この非選択メモリセルの第1メモリセルユニット22が誤書き込みされるのを防止するために、非選択メモリセルに接続する全ての補助ゲート線AGL2〜4と制御ゲート線CGL2〜4を接地して(書き込み阻止電圧(0V)の印加)、第1補助トランジスタ部35と第1メモリトランジスタ部38を非導通状態としてチャンネル電流が流れないようにする。
ここで、選択メモリセルと同一列の書き換え対象でない非選択メモリセル(図9中では、選択メモリセルの下側の3つのメモリセル)の第1メモリセルユニット22は、選択メモリセルの第1メモリセルユニット22と、第1ビット線BLa1とソース線SL1を共用している。この非選択メモリセルの第1メモリセルユニット22が誤書き込みされるのを防止するために、非選択メモリセルに接続する全ての補助ゲート線AGL2〜4と制御ゲート線CGL2〜4を接地して(書き込み阻止電圧(0V)の印加)、第1補助トランジスタ部35と第1メモリトランジスタ部38を非導通状態としてチャンネル電流が流れないようにする。
また、選択メモリセルと同一行の書き換え対象でない非選択メモリセル(図9中では、選択メモリセルの右側のメモリセル)の第1メモリセルユニット22は、選択メモリセルの第1メモリセルユニット22と、補助ゲート線AGL1と制御ゲート線CGL1を共用している。この非選択メモリセルの第1メモリセルユニット22及び第2メモリセルユニット23が誤書き込みされるのを防止するために、非選択メモリセルに接続する全ての第1ビット線BLa2と第2ビット線BLb2とソース線SL2を接地して(書き込み阻止電圧(0V)の印加)同電位とすることで、第1補助トランジスタ部35と第1メモリトランジスタ部38、第2補助トランジスタ部45と第2メモリトランジスタ部48の夫々にチャンネル電流が流れないようする。
〈誤消去防止〉
更に、選択メモリセルと同一列の書き換え対象でない非選択メモリセル(図9中では、選択メモリセルの下側のメモリセル)の第1メモリセルユニット22及び第2メモリセルユニット23は、選択メモリセルと、第1ビット線BLa1と第2ビット線BLb1とソース線SL1を共用している。この非選択メモリセルの第1メモリセルユニット22と第2メモリセルユニット23が誤消去されるのを防止するために、非選択メモリセルに接続する全ての制御ゲート線CGL2〜4に電源電圧Vcc(消去阻止電圧)を印加して、当該非選択メモリセルの第1メモリトランジスタ部38の第1制御ゲート37とソース(第1メモリ拡散領域30)間の電圧(夫々の印加電圧の電圧差の絶対値)、及び、第2メモリトランジスタ部48の第2制御ゲート47とソース(第2メモリ拡散領域40)間の電圧(夫々の印加電圧の電圧差の絶対値)を低減して、バンド間トンネリングによるホール注入を阻止する。
更に、選択メモリセルと同一列の書き換え対象でない非選択メモリセル(図9中では、選択メモリセルの下側のメモリセル)の第1メモリセルユニット22及び第2メモリセルユニット23は、選択メモリセルと、第1ビット線BLa1と第2ビット線BLb1とソース線SL1を共用している。この非選択メモリセルの第1メモリセルユニット22と第2メモリセルユニット23が誤消去されるのを防止するために、非選択メモリセルに接続する全ての制御ゲート線CGL2〜4に電源電圧Vcc(消去阻止電圧)を印加して、当該非選択メモリセルの第1メモリトランジスタ部38の第1制御ゲート37とソース(第1メモリ拡散領域30)間の電圧(夫々の印加電圧の電圧差の絶対値)、及び、第2メモリトランジスタ部48の第2制御ゲート47とソース(第2メモリ拡散領域40)間の電圧(夫々の印加電圧の電圧差の絶対値)を低減して、バンド間トンネリングによるホール注入を阻止する。
また、選択メモリセルと同一行の書き換え対象でない非選択メモリセル(図9中では、選択メモリセルの右側のメモリセル)の第1メモリセルユニット22及び第2メモリセルユニット23は、選択メモリセルと、補助ゲート線AGL1と制御ゲート線CGL1を共用している。この非選択メモリセルの第1メモリセルユニット22と第2メモリセルユニット23が誤消去されるのを防止するために、非選択メモリセルに接続する全てのソース線SL2を接地して、当該非選択メモリセルの第1メモリトランジスタ部38の第1制御ゲート37とソース(第1メモリ拡散領域30)間の電圧(夫々の印加電圧の電圧差の絶対値)、及び、第2メモリトランジスタ部48の第2制御ゲート47とソース(第2メモリ拡散領域40)間の電圧(夫々の印加電圧の電圧差の絶対値)を低減して、バンド間トンネリングによるホール注入を阻止する。
〈第4実施形態〉
上記第1実施形態では、図4に示すメモリセルアレイ構成に対し、各メモリセル20の2つメモリセルユニット22,23の素子構造は、図5に示すスプリットゲート構造を想定して説明したが、各メモリセルユニット22,23の素子構造は、図5に示すスプリットゲート構造に限定されるものではなく、例えば、図11に示すような断面構造で形成されていても構わない。尚、図11において、図5に示すスプリットゲート構造と同じ部位には同じ符号を付して説明する。
上記第1実施形態では、図4に示すメモリセルアレイ構成に対し、各メモリセル20の2つメモリセルユニット22,23の素子構造は、図5に示すスプリットゲート構造を想定して説明したが、各メモリセルユニット22,23の素子構造は、図5に示すスプリットゲート構造に限定されるものではなく、例えば、図11に示すような断面構造で形成されていても構わない。尚、図11において、図5に示すスプリットゲート構造と同じ部位には同じ符号を付して説明する。
図11に示すように、第1メモリセルユニット22は、半導体表面上に形成された第1ビット拡散領域31と第1中間拡散領域50の間のチャンネル領域51上のゲート絶縁膜33と第1補助ゲート34からなる第1補助トランジスタ部35と、半導体表面上に形成された第1中間拡散領域50と第1メモリ拡散領域30の間のチャンネル領域52上の電荷の多寡により情報を記憶する第1メモリ機能体36と第1制御ゲート37からなる第1メモリトランジスタ部38を備えて形成される。また、第2メモリセルユニット23も同様に、半導体表面上に形成された第2ビット拡散領域41と第2中間拡散領域53の間のチャンネル領域54上のゲート絶縁膜43と第2補助ゲート44からなる第2補助トランジスタ部45と、半導体表面上に形成された第2中間拡散領域53と第2メモリ拡散領域40の間のチャンネル領域55上の電荷の多寡により情報を記憶する第2メモリ機能体46と第2制御ゲート47からなる第2メモリトランジスタ部48を備えて形成される。
尚、第4実施形態では、第1メモリ機能体36と第2メモリ機能体46は、従来のフラッシュメモリと同様に周囲を絶縁膜で囲まれたフローティングゲートとして形成されている。従って、図11に示す素子構造の各メモリセルユニット22,23の等価回路は、図2に示すスプリットゲート構造のフラッシュメモリセルと同様となる。また、第1メモリセルユニット22内の第1補助トランジスタ部35と第1メモリトランジスタ部38の間、及び、第2メモリセルユニット23内の第2補助ゲート44と第2制御ゲート47は絶縁膜を介して夫々電気的に分離されている。
第4実施形態では、第1実施形態と同様の構成により、第1メモリセルユニット22の第1ビット拡散領域31と第1補助ゲート34と第1制御ゲート37、第2メモリセルユニット23の第2ビット拡散領域41と第2補助ゲート44と第2制御ゲート47は、夫々独立してメモリセルアレイ21の外部から電圧印加可能であり、第1メモリセルユニット22の第1メモリ拡散領域30と第2メモリセルユニット23の第2メモリ拡散領域40はメモリセル20内で相互に電気的に接続して共通にメモリセルアレイ21の外部から電圧印加可能に構成されている。尚、具体的な構成については、第1実施形態と同様であるので、重複する説明は割愛する。
次に、メモリセル20内の各メモリセルユニット22,23が図11に示す素子構造を有する場合における、図4に示すメモリセルアレイ21内の特定のメモリセル20を選択して、本発明方法によるデータの書き換え動作を行う場合の動作方法について説明する。説明の便宜上、図4中破線で囲まれたメモリセル20を書き換え動作の対象となる選択メモリセルとする。尚、各メモリセル20には1ビットのデータが記憶可能であり、記憶状態の規定は第1実施形態のメモリセル20と全く同じであるので、また、データの読み出し動作における電圧印加条件も第1実施形態と同じであるので、重複する説明は割愛する。
〈書き換え動作〉
第1メモリセルユニット22に対して書き込み動作を行うとともに、第2メモリセルユニット23に対して消去動作を同時に行うことにより、選択メモリセルへのデータの第1書き換え動作(同時書き換え動作)を実現する場合について説明する。
第1メモリセルユニット22に対して書き込み動作を行うとともに、第2メモリセルユニット23に対して消去動作を同時に行うことにより、選択メモリセルへのデータの第1書き換え動作(同時書き換え動作)を実現する場合について説明する。
選択メモリセルの第1メモリセルユニット22に接続する第1補助ゲート線AGLa1と第1制御ゲート線CGLa1と第1ビット線BLa1に書き込み用電圧の5V、8V、及び、0V(接地電圧)を夫々印加し、共通のソース線SL1に6Vを印加することで、第1メモリセルユニット22の第1補助トランジスタ部35と第1メモリトランジスタ部38が導通状態となり、電子が第1メモリトランジスタ部38の第1メモリ拡散領域30側から第1メモリ機能体36に注入され(ドレイン側(高電位側)からの注入)、書き込まれる。
一方、選択メモリセルの第2メモリセルユニット23に接続する第2補助ゲート線AGLb1と第2制御ゲート線CGLb1と第2ビット線BLb1に消去用電圧の0V(接地電圧)、−6V、及び、0V(接地電圧)を夫々印加し、共通のソース線SL1に6Vを印加することで、バンド間トンネリングによるホール(正孔)が第2メモリ機能体46に注入され、消去される。第2メモリセルユニット23の消去は第1実施形態と同様に行われる。
図12の一覧表に、読み出し動作及び上記第1書き換え動作における各部への印加電圧を纏めて表示する。尚、第2書き換え動作は、上記第1書き換え動作における第1メモリセルユニット22と第2メモリセルユニット23の関係を逆転させるだけであるので、重複する説明は割愛する。更に、非選択メモリセルに対する誤書き込み防止及び誤消去防止は、第1実施形態と同様であり、重複する説明は割愛する。
〈第5実施形態〉
上記第2実施形態では、図7に示すメモリセルアレイ構成に対し、各メモリセル24の2つメモリセルユニット22,23の素子構造は、図5に示すスプリットゲート構造を想定して説明したが、各メモリセルユニット22,23の素子構造は、図5に示すスプリットゲート構造に限定されるものではなく、例えば、第4実施形態と同様に図11に示すような断面構造で形成されていても構わない。
上記第2実施形態では、図7に示すメモリセルアレイ構成に対し、各メモリセル24の2つメモリセルユニット22,23の素子構造は、図5に示すスプリットゲート構造を想定して説明したが、各メモリセルユニット22,23の素子構造は、図5に示すスプリットゲート構造に限定されるものではなく、例えば、第4実施形態と同様に図11に示すような断面構造で形成されていても構わない。
次に、メモリセル24内の各メモリセルユニット22,23が図11に示す素子構造を有する場合における、図7に示すメモリセルアレイ25内の特定のメモリセル24を選択して、本発明方法によるデータの書き換え動作を行う場合の動作方法について説明する。説明の便宜上、図7中破線で囲まれたメモリセル24を書き換え動作の対象となる選択メモリセルとする。尚、各メモリセル24には1ビットのデータが記憶可能であり、記憶状態の規定は第1実施形態のメモリセル20と全く同じであるので、また、データの読み出し動作における電圧印加条件も第2実施形態と同じであるので、重複する説明は割愛する。
〈書き換え動作〉
第1メモリセルユニット22に対して書き込み動作を行うとともに、第2メモリセルユニット23に対して消去動作を同時に行うことにより、選択メモリセルへのデータの第1書き換え動作(同時書き換え動作)を実現する場合について説明する。
第1メモリセルユニット22に対して書き込み動作を行うとともに、第2メモリセルユニット23に対して消去動作を同時に行うことにより、選択メモリセルへのデータの第1書き換え動作(同時書き換え動作)を実現する場合について説明する。
選択メモリセルの第1メモリセルユニット22に接続する第1補助ゲート線AGLa1と第1制御ゲート線CGLa1と第1ビット線BLa1と第1ソース線SLa1に書き込み用電圧の5V、8V、0V(接地電圧)、及び、5Vを夫々印加することで、第1メモリセルユニット22の第1補助トランジスタ部35と第1メモリトランジスタ部38が導通状態となり、電子が第1メモリトランジスタ部38の第1メモリ拡散領域30側から第1メモリ機能体36に注入され(ドレイン側(高電位側)からの注入)、書き込まれる。
一方、選択メモリセルの第2メモリセルユニット23に接続する第2補助ゲート線AGLb1と第2制御ゲート線CGLb1と第2ビット線BLb1と第2ソース線SLb1に消去用電圧の0V(接地電圧)、−6V、0V(接地電圧)、及び、6Vを夫々印加することで、バンド間トンネリングによるホール(正孔)が第2メモリ機能体46に注入され、消去される。第2メモリセルユニット23の消去は第2実施形態と同様に行われる。
図13の一覧表に、読み出し動作及び上記第1書き換え動作における各部への印加電圧を纏めて表示する。尚、第2書き換え動作は、上記第1書き換え動作における第1メモリセルユニット22と第2メモリセルユニット23の関係を逆転させるだけであるので、重複する説明は割愛する。更に、非選択メモリセルに対する誤書き込み防止及び誤消去防止は、第2実施形態と同様であり、重複する説明は割愛する。
〈第6実施形態〉
上記第3実施形態では、図9に示すメモリセルアレイ構成に対し、各メモリセル26の2つメモリセルユニット22,23の素子構造は、図5に示すスプリットゲート構造を想定して説明したが、各メモリセルユニット22,23の素子構造は、図5に示すスプリットゲート構造に限定されるものではなく、例えば、第4実施形態と同様に図11に示すような断面構造で形成されていても構わない。
上記第3実施形態では、図9に示すメモリセルアレイ構成に対し、各メモリセル26の2つメモリセルユニット22,23の素子構造は、図5に示すスプリットゲート構造を想定して説明したが、各メモリセルユニット22,23の素子構造は、図5に示すスプリットゲート構造に限定されるものではなく、例えば、第4実施形態と同様に図11に示すような断面構造で形成されていても構わない。
次に、メモリセル26内の各メモリセルユニット22,23が図11に示す素子構造を有する場合における、図9に示すメモリセルアレイ27内の特定のメモリセル26を選択して、本発明方法によるデータの書き換え動作を行う場合の動作方法について説明する。説明の便宜上、図9中破線で囲まれたメモリセル26を書き換え動作の対象となる選択メモリセルとする。尚、各メモリセル26には1ビットのデータが記憶可能であり、記憶状態の規定は第1実施形態のメモリセル20と全く同じであるので、また、データの読み出し動作における電圧印加条件も第3実施形態と同じであるので、重複する説明は割愛する。
〈書き換え動作〉
第1メモリセルユニット22と第2メモリセルユニット23の両方に対して消去動作を行い、次に、第1メモリセルユニット22に対して書き込み動作を行うことにより、選択メモリセルへのデータの第1書き換え動作(順次書き換え動作)を実現する場合について説明する。
第1メモリセルユニット22と第2メモリセルユニット23の両方に対して消去動作を行い、次に、第1メモリセルユニット22に対して書き込み動作を行うことにより、選択メモリセルへのデータの第1書き換え動作(順次書き換え動作)を実現する場合について説明する。
先ず、選択メモリセルに接続する補助ゲート線AGL1と制御ゲート線CGL1と第1ビット線BLa1と第2ビット線BLb1とソース線SL1に、消去用電圧の0V(接地電圧)、−6V、0V(接地電圧)、0V(接地電圧)、及び、6Vを夫々印加することで、バンド間トンネリングによるホール(正孔)が第1メモリ機能体36と第2メモリ機能体46に注入され、第1メモリセルユニット22と第2メモリセルユニット23の両方が消去される。第1メモリセルユニット22と第2メモリセルユニット23の消去は第3実施形態と同様に行われる。
引き続き、選択メモリセルの第1メモリセルユニット22に接続する補助ゲート線AGL1と制御ゲート線CGL1と第1ビット線BLa1とソース線SL1に書き込み用電圧の5V、8V、0V(接地電圧)、及び、5Vを夫々印加することで、第1メモリセルユニット22の第1補助トランジスタ部35と第1メモリトランジスタ部38が導通状態となり、電子が第1メモリトランジスタ部38の第1メモリ拡散領域30側から第1メモリ機能体36に注入され(ドレイン側(高電位側)からの注入)、第1メモリセルユニット22が書き込まれる。ここで、第1メモリセルユニット22に対する書き込み動作と同時に、選択メモリセルの第2メモリセルユニット23に接続する第2ビット線BLb1には、書き込み阻止電圧の5Vを印加してソース線SL1と同電位とすることで、第2補助トランジスタ部45と第2メモリトランジスタ部48にチャンネル電流が流れないため、第2メモリセルユニット23側の書き込みが防止される。
図14の一覧表に、読み出し動作及び上記第1書き換え動作における各部への印加電圧を纏めて表示する。尚、第2書き換え動作は、上記第1書き換え動作における第1メモリセルユニット22と第2メモリセルユニット23の関係を逆転させるだけであるので、重複する説明は割愛する。更に、非選択メモリセルに対する誤書き込み防止及び誤消去防止は、第3実施形態と同様であり、重複する説明は割愛する。
次に、本発明装置の別実施形態について説明する。
〈1〉上記第1、第2、第4及び第5実施形態において、書き換え動作は、第1メモリセルユニット22と第2メモリセルユニット23の一方に対して書き込み動作を他方に対して消去動作を同時に行う同時書き換え動作について説明したが、第3及び第6実施形態と同様に、第1メモリセルユニット22と第2メモリセルユニット23の両方を先ず消去した後に、何れか一方に対して書き込み動作を行う順次書き換え動作を行っても構わない。
上記第1、第2、第4及び第5実施形態に示すメモリセルアレイ構成において、順次書き換え動作を行う場合の、消去及び書き込み動作時の消去及び書き込み対象のメモリセルユニットに対する電圧印加条件は、同時書き換え動作時と同じである。但し、書き込み動作時の書き込み対象でない非選択のメモリセルユニットに接続するビット線には、第3及び第6実施形態で用いた書き込み阻止電圧(5V)を印加すればよい。
〈2〉上記各実施形態で使用したメモリセルユニットの第1メモリ機能体36と第2メモリ機能体46は、従来のフラッシュメモリと同様に周囲を絶縁膜で囲まれたフローティングゲートとして形成されている場合を想定したが、第1メモリ機能体36と第2メモリ機能体46は、電荷を不揮発に蓄積可能な構造であれば、フローティングゲートに限定されるものではない。第1メモリ機能体36と第2メモリ機能体46は、例えば、絶縁膜中に離散的に電子を捕獲可能で、第1メモリトランジスタ部38と第2メモリトランジスタ部48の閾値電圧を調整可能な構造でもよく、シリコン酸化膜/シリコン窒化膜/シリコン酸化膜(ONO膜)であっても構わない。
〈3〉上記各実施形態では、各メモリセルユニットに対する消去動作は、バンド間トンネリングによるホール(正孔)を各メモリ機能体に注入する方式を説明したが、FN(ファウラー・ノルドハイム)トンネル電流による電子の抽出による消去方式を採用しても構わない。
〈4〉上記各実施形態で例示した電圧値は、一例であって、本発明方法における電圧印加条件を限定するものではない。データの読み出し及び書き換えに要する電圧は、メモリセルの製造条件に応じて適宜変更可能である。
本発明に係る不揮発性半導体記憶装置は、不揮発性半導体記憶装置に利用可能であり、より詳細には、電荷の多寡により情報を記憶するメモリ機能体を有するメモリセルユニットを2つ備え、各メモリセルユニットに相補的にデータを記憶するメモリセルをマトリクス状に配列したアレイ構成を有する不揮発性半導体記憶装置に有用である。
1,2: 拡散領域
3: チャンネル領域
4,7: ゲート絶縁膜
5: 補助ゲート
6: 補助トランジスタ部
8: フローティングゲート
9: 絶縁膜
10: 制御ゲート
11: メモリトランジスタ部
12: 側壁絶縁膜
20,24,26: メモリセル
21,25,27: メモリセルアレイ
22: 第1メモリセルユニット
23: 第2メモリセルユニット
30: 第1メモリ拡散領域
31: 第1ビット拡散領域
32: チャンネル領域
33: ゲート絶縁膜
34: 第1補助ゲート
35: 第1補助トランジスタ部
36: 第1メモリ機能体
37: 第1制御ゲート
38: 第1メモリトランジスタ部
39: 側壁絶縁膜
40: 第2メモリ拡散領域
41: 第2ビット拡散領域
42: チャンネル領域
43: ゲート絶縁膜
44: 第2補助ゲート
45: 第2補助トランジスタ部
46: 第2メモリ機能体
47: 第2制御ゲート
48: 第2メモリトランジスタ部
50: 第1中間拡散領域
51,52: チャンネル領域
53: 第2中間拡散領域
54,55: チャンネル領域
AGL1〜4: 補助ゲート線
AGLa1,AGLa2: 第1補助ゲート線
AGLb1,AGLa2: 第2補助ゲート線
BL1,BL2: ビット線
BLa1,BLa2: 第1ビット線
BLb1,BLb2: 第2ビット線
CGL1〜4: 制御ゲート線
CGLa1,CGLa2: 第1制御ゲート線
CGLb1,CGLa2: 第2制御ゲート線
SL1,SL2: ソース線
SLa1,SLa2: 第1ソース線
SLb1,SLb2: 第2ソース線
3: チャンネル領域
4,7: ゲート絶縁膜
5: 補助ゲート
6: 補助トランジスタ部
8: フローティングゲート
9: 絶縁膜
10: 制御ゲート
11: メモリトランジスタ部
12: 側壁絶縁膜
20,24,26: メモリセル
21,25,27: メモリセルアレイ
22: 第1メモリセルユニット
23: 第2メモリセルユニット
30: 第1メモリ拡散領域
31: 第1ビット拡散領域
32: チャンネル領域
33: ゲート絶縁膜
34: 第1補助ゲート
35: 第1補助トランジスタ部
36: 第1メモリ機能体
37: 第1制御ゲート
38: 第1メモリトランジスタ部
39: 側壁絶縁膜
40: 第2メモリ拡散領域
41: 第2ビット拡散領域
42: チャンネル領域
43: ゲート絶縁膜
44: 第2補助ゲート
45: 第2補助トランジスタ部
46: 第2メモリ機能体
47: 第2制御ゲート
48: 第2メモリトランジスタ部
50: 第1中間拡散領域
51,52: チャンネル領域
53: 第2中間拡散領域
54,55: チャンネル領域
AGL1〜4: 補助ゲート線
AGLa1,AGLa2: 第1補助ゲート線
AGLb1,AGLa2: 第2補助ゲート線
BL1,BL2: ビット線
BLa1,BLa2: 第1ビット線
BLb1,BLb2: 第2ビット線
CGL1〜4: 制御ゲート線
CGLa1,CGLa2: 第1制御ゲート線
CGLb1,CGLa2: 第2制御ゲート線
SL1,SL2: ソース線
SLa1,SLa2: 第1ソース線
SLb1,SLb2: 第2ソース線
Claims (14)
- 半導体表面上に形成された第1メモリ拡散領域と第1ビット拡散領域間のチャンネル領域上の前記第1ビット拡散領域に近接し、ゲート絶縁膜と第1補助ゲートからなる第1補助トランジスタ部と、前記第1メモリ拡散領域に近接し、電荷の多寡により情報を記憶する第1メモリ機能体と第1制御ゲートからなる第1メモリトランジスタ部を備えて形成される第1メモリセルユニットと、前記半導体表面上に形成された第2メモリ拡散領域と第2ビット拡散領域間のチャンネル領域上の前記第2ビット拡散領域に近接し、ゲート絶縁膜と第2補助ゲートからなる第2補助トランジスタ部と、前記第2メモリ拡散領域に近接し、電荷の多寡により情報を記憶する第2メモリ機能体と第2制御ゲートからなる第2メモリトランジスタ部を備えて形成される第2メモリセルユニットと、からなるメモリセルを、行方向及び列方向に複数配列してなるメモリセルアレイを備え、
同一行に配列した複数の前記メモリセルの前記第1補助ゲートを行方向に延伸する共通の第1補助ゲート線に夫々接続し、
同一行に配列した複数の前記メモリセルの前記第1制御ゲートを行方向に延伸する共通の第1制御ゲート線に夫々接続し、
同一行に配列した複数の前記メモリセルの前記第2補助ゲートを行方向に延伸する共通の第2補助ゲート線に夫々接続し、
同一行に配列した複数の前記メモリセルの前記第2制御ゲートを行方向に延伸する共通の第2制御ゲート線に夫々接続し、
前記第1補助ゲート線と前記第1制御ゲート線と前記第2補助ゲート線と前記第2制御ゲート線が、前記メモリセルの各行に1組ずつ設けられ、
同一列に配列した複数の前記メモリセルの前記第1メモリ拡散領域と前記第2メモリ拡散領域を列方向に延伸する共通のソース線に夫々接続し、
同一列に配列した複数の前記メモリセルの前記第1ビット拡散領域を列方向に延伸する共通の第1ビット線に夫々接続し、
同一列に配列した複数の前記メモリセルの前記第2ビット拡散領域を列方向に延伸する共通の第2ビット線に夫々接続し、
前記ソース線と前記第1ビット線と前記第2ビット線が、前記メモリセルの各列に1組ずつ設けられてなることを特徴とする不揮発性半導体記憶装置。 - 半導体表面上に形成された第1メモリ拡散領域と第1ビット拡散領域間のチャンネル領域上の前記第1ビット拡散領域に近接し、ゲート絶縁膜と第1補助ゲートからなる第1補助トランジスタ部と、前記第1メモリ拡散領域に近接し、電荷の多寡により情報を記憶する第1メモリ機能体と第1制御ゲートからなる第1メモリトランジスタ部を備えて形成される第1メモリセルユニットと、前記半導体表面上に形成された第2メモリ拡散領域と第2ビット拡散領域間のチャンネル領域上の前記第2ビット拡散領域に近接し、ゲート絶縁膜と第2補助ゲートからなる第2補助トランジスタ部と、前記第2メモリ拡散領域に近接し、電荷の多寡により情報を記憶する第2メモリ機能体と第2制御ゲートからなる第2メモリトランジスタ部を備えて形成される第2メモリセルユニットと、からなるメモリセルを、行方向及び列方向に複数配列してなるメモリセルアレイを備え、
同一行に配列した複数の前記メモリセルの前記第1補助ゲートを行方向に延伸する共通の第1補助ゲート線に夫々接続し、
同一行に配列した複数の前記メモリセルの前記第1制御ゲートを行方向に延伸する共通の第1制御ゲート線に夫々接続し、
同一行に配列した複数の前記メモリセルの前記第2補助ゲートを行方向に延伸する共通の第2補助ゲート線に夫々接続し、
同一行に配列した複数の前記メモリセルの前記第2制御ゲートを行方向に延伸する共通の第2制御ゲート線に夫々接続し、
前記第1補助ゲート線と前記第1制御ゲート線と前記第2補助ゲート線と前記第2制御ゲート線が、前記メモリセルの各行に1組ずつ設けられ、
同一列に配列した複数の前記メモリセルの前記第1メモリ拡散領域を列方向に延伸する共通の第1ソース線に夫々接続し、
同一列に配列した複数の前記メモリセルの前記第1ビット拡散領域を列方向に延伸する共通の第1ビット線に夫々接続し、
同一列に配列した複数の前記メモリセルの前記第2メモリ拡散領域を列方向に延伸する共通の第2ソース線に夫々接続し、
同一列に配列した複数の前記メモリセルの前記第2ビット拡散領域を列方向に延伸する共通の第2ビット線に夫々接続し、
前記第1ソース線と前記第1ビット線と前記第2ソース線と前記第2ビット線が、前記メモリセルの各列に1組ずつ設けられてなることを特徴とする不揮発性半導体記憶装置。 - 半導体表面上に形成された第1メモリ拡散領域と第1ビット拡散領域間のチャンネル領域上の前記第1ビット拡散領域に近接し、ゲート絶縁膜と第1補助ゲートからなる第1補助トランジスタ部と、前記第1メモリ拡散領域に近接し、電荷の多寡により情報を記憶する第1メモリ機能体と第1制御ゲートからなる第1メモリトランジスタ部を備えて形成される第1メモリセルユニットと、前記半導体表面上に形成された第2メモリ拡散領域と第2ビット拡散領域間のチャンネル領域上の前記第2ビット拡散領域に近接し、ゲート絶縁膜と第2補助ゲートからなる第2補助トランジスタ部と、前記第2メモリ拡散領域に近接し、電荷の多寡により情報を記憶する第2メモリ機能体と第2制御ゲートからなる第2メモリトランジスタ部を備えて形成される第2メモリセルユニットと、からなるメモリセルを、行方向及び列方向に複数配列してなるメモリセルアレイを備え、
同一行に配列した複数の前記メモリセルの前記第1補助ゲートと前記第2補助ゲートを行方向に延伸する共通の補助ゲート線に夫々接続し、
同一行に配列した複数の前記メモリセルの前記第1制御ゲートと前記第2制御ゲートを行方向に延伸する共通の制御ゲート線に夫々接続し、
前記補助ゲート線と前記制御ゲート線が、前記メモリセルの各行に1組ずつ設けられ、
同一列に配列した複数の前記メモリセルの前記第1メモリ拡散領域と前記第2メモリ拡散領域を列方向に延伸する共通のソース線に夫々接続し、
同一列に配列した複数の前記メモリセルの前記第1ビット拡散領域を列方向に延伸する共通の第1ビット線に夫々接続し、
同一列に配列した複数の前記メモリセルの前記第2ビット拡散領域を列方向に延伸する共通の第2ビット線に夫々接続し、
前記ソース線と前記第1ビット線と前記第2ビット線が、前記メモリセルの各列に1組ずつ設けられてなることを特徴とする不揮発性半導体記憶装置。 - 前記第1メモリセルユニット内の前記第1補助ゲートと前記第1制御ゲート、及び、前記第2メモリセルユニット内の前記第2補助ゲートと前記第2制御ゲートが、側壁絶縁膜を介して夫々電気的に分離されていることを特徴とする請求項1〜3の何れか1項に記載の不揮発性半導体記憶装置。
- 前記第1メモリセルユニット内の前記チャンネル領域上の前記第1補助トランジスタ部と前記第1メモリトランジスタ部の間に第1中間拡散領域が設けられ、
前記第2メモリセルユニット内の前記チャンネル領域上の前記第2補助トランジスタ部と前記第2メモリトランジスタ部の間に第2中間拡散領域が設けられていることを特徴とする請求項1〜3の何れか1項に記載の不揮発性半導体記憶装置。 - 1つの前記メモリセルの記憶状態が、前記第1メモリセルユニット内の前記第1メモリ機能体と前記第2メモリセルユニット内の前記第2メモリ機能体の何れか一方に蓄積されている電荷量が他方より多い場合が第1記憶状態、少ない場合が第2記憶状態と規定されていることを特徴とする請求項1〜5の何れか1項に記載の不揮発性半導体記憶装置。
- 請求項1または2に記載の不揮発性半導体記憶装置のデータ書き換え方法であって、
前記メモリセルの内のデータ書き換え対象として選択された選択メモリセルの前記第1メモリセルユニットと前記第2メモリセルユニットの何れか一方の書き込み対象メモリセルユニットに接続する前記補助ゲート線と前記制御ゲート線と前記ソース線と前記ビット線に所定の書き込み電圧を印加することにより、前記メモリ拡散領域から前記ビット拡散領域に向けて流れるチャンネル電流により発生するホットエレクトロンを前記書き込み対象メモリセルユニットの前記メモリ機能体に注入することで負電荷の蓄積による書き込みを行い、
前記書き込み対象メモリセルユニットに対する前記書き込みと同時に、前記選択メモリセルの前記第1メモリセルユニットと前記第2メモリセルユニットの何れか他方の消去対象メモリセルユニットに接続する前記補助ゲート線と前記制御ゲート線と前記ソース線と前記ビット線に所定の消去電圧を印加することにより、前記消去対象メモリセルユニットの前記メモリ機能体にホットホールを注入するか、或いは、電子の抽出を行うことで負電荷の蓄積量を低減して消去を行うことを特徴とする不揮発性半導体記憶装置のデータ書き換え方法。 - 請求項1または2に記載の不揮発性半導体記憶装置のデータ書き換え方法であって、
前記メモリセルの内のデータ書き換え対象として選択された選択メモリセルの前記第1メモリセルユニットと前記第2メモリセルユニットの何れか一方の書き込み対象メモリセルユニットに接続する前記補助ゲート線と前記制御ゲート線と前記ソース線と前記ビット線に所定の書き込み電圧を印加することにより、前記メモリ拡散領域から前記ビット拡散領域に向けて流れるチャンネル電流により発生するホットエレクトロンを前記書き込み対象メモリセルユニットの前記メモリ機能体に注入することで負電荷の蓄積による書き込みを行い、
前記書き込み対象メモリセルユニットに対する前記書き込みと同時に、前記選択メモリセルの前記第1メモリセルユニットと前記第2メモリセルユニットの何れか他方の書き込み非対象メモリセルユニットに接続する前記補助ゲート線と前記制御ゲート線に、前記メモリ拡散領域から前記ビット拡散領域に向けて電流が流れないように阻止する所定の書き込み阻止電圧を印加することにより、書き込みを行わないことを特徴とする不揮発性半導体記憶装置のデータ書き換え方法。 - 請求項3に記載の不揮発性半導体記憶装置のデータ書き換え方法であって、
前記メモリセルの内のデータ書き換え対象として選択された選択メモリセルの前記第1メモリセルユニットと前記第2メモリセルユニットの何れか一方の書き込み対象メモリセルユニットに接続する前記補助ゲート線と前記制御ゲート線と前記ソース線と前記ビット線に所定の書き込み電圧を印加することにより、前記メモリ拡散領域から前記ビット拡散領域に向けて流れるチャンネル電流により発生するホットエレクトロンを前記書き込み対象メモリセルユニットの前記メモリ機能体に注入することで負電荷の蓄積による書き込みを行い、
前記書き込み対象メモリセルユニットに対する前記書き込みと同時に、前記選択メモリセルの前記第1メモリセルユニットと前記第2メモリセルユニットの何れか他方の書き込み非対象メモリセルユニットに接続する前記ビット線に、前記メモリ拡散領域から前記ビット拡散領域に向けてホットエレクトロンの発生を誘起する電流が流れないように阻止する所定の書き込み阻止電圧を印加することにより、書き込みを行わないことを特徴とする不揮発性半導体記憶装置のデータ書き換え方法。 - 前記書き込み対象メモリセルユニットに対する前記書き込みを行う前に、
前記書き込み対象メモリセルユニットと前記書き込み非対象メモリセルユニットの両方に夫々接続する前記補助ゲート線と前記制御ゲート線と前記ソース線と前記ビット線に所定の消去電圧を印加することにより、前記第1及び第2メモリ機能体の両方にホットホールを注入するか、或いは、電子の抽出を行うことで負電荷の蓄積量を低減して、前記書き込み対象メモリセルユニットと前記書き込み非対象メモリセルユニットの両方の消去を行うことを特徴とする請求項8または9に記載の不揮発性半導体記憶装置のデータ書き換え方法。 - 前記選択メモリセルと同一行のデータ書き換え対象でない非選択メモリセルの前記第1メモリセルユニットと前記第2メモリセルユニットの内の前記選択メモリセルにおいて消去対象となっている何れか一方または両方のメモリセルユニットに接続する前記ソース線を接地して、前記非選択メモリセルの対応するメモリセルユニット内の前記制御ゲートと第1メモリ拡散領域の間の電圧の絶対値を、前記選択メモリセルの対応する電圧の絶対値より低減させることを特徴とする請求項7〜10の何れか1項に記載の不揮発性半導体記憶装置のデータ書き換え方法。
- 前記選択メモリセルと同一列のデータ書き換え対象でない非選択メモリセルの前記第1メモリセルユニットと前記第2メモリセルユニットの内の前記選択メモリセルにおいて消去対象となっている何れか一方または両方のメモリセルユニットに接続する前記制御ゲート線に、前記非選択メモリセルの対応するメモリセルユニット内の前記制御ゲートと第1メモリ拡散領域の間の電圧の絶対値を、前記選択メモリセルの対応する電圧の絶対値より低減させる所定の消去阻止電圧を印加することを特徴とする請求項7〜11の何れか1項に記載の不揮発性半導体記憶装置のデータ書き換え方法。
- 前記選択メモリセルと同一行のデータ書き換え対象でない非選択メモリセルの前記第1メモリセルユニットと前記第2メモリセルユニットの内の前記選択メモリセルにおいて書き込み対象となっている何れか一方のメモリセルユニットに接続する前記ビット線と前記ソース線を接地して、前記非選択メモリセルの対応するメモリセルユニット内の前記補助トランジスタ部と前記メモリトランジスタ部に前記チャンネル電流が流れるのを阻止することを特徴とする請求項7〜12の何れか1項に記載の不揮発性半導体記憶装置のデータ書き換え方法。
- 前記選択メモリセルと同一列のデータ書き換え対象でない非選択メモリセルの前記第1メモリセルユニットと前記第2メモリセルユニットの内の前記選択メモリセルにおいて書き込み対象となっている何れか一方のメモリセルユニットに接続する前記補助ゲート線と前記制御ゲート線を接地して、前記非選択メモリセルの対応するメモリセルユニット内の前記補助トランジスタ部と前記メモリトランジスタ部に前記チャンネル電流が流れるのを阻止することを特徴とする請求項7〜13の何れか1項に記載の不揮発性半導体記憶装置のデータ書き換え方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2006342101A JP2008153560A (ja) | 2006-12-20 | 2006-12-20 | 不揮発性半導体記憶装置及びそのデータ書き換え方法 |
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JP2006342101A Withdrawn JP2008153560A (ja) | 2006-12-20 | 2006-12-20 | 不揮発性半導体記憶装置及びそのデータ書き換え方法 |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008306008A (ja) * | 2007-06-08 | 2008-12-18 | Spansion Llc | 半導体装置及びその制御方法 |
-
2006
- 2006-12-20 JP JP2006342101A patent/JP2008153560A/ja not_active Withdrawn
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2008306008A (ja) * | 2007-06-08 | 2008-12-18 | Spansion Llc | 半導体装置及びその制御方法 |
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