JP2011123958A - 半導体装置 - Google Patents

Abstract

【課題】不揮発性メモリを有する半導体装置の動作電圧を低減させる。
【解決手段】シリコン基板１上に配置された不揮発性メモリＮＶＭを有する半導体装置であって、個々のメモリセルＭＣ１は、メモリ用ｐウェルＰＷ１に配置されたｎチャネル型の書き込みトランジスタＱＷ１および容量部ＣＭ１と、メモリ用ｎウェルＮＷ１に配置されたｐチャネル型の消去トランジスタＱＥ１とを有する。これらの素子は、メモリ用ゲート絶縁膜ＭＩ１を介して形成され、浮遊状態にある浮遊ゲート電極ＦＧ１の一部を共有している。書き込みトランジスタＱＷ１は、浮遊ゲート電極ＦＧ１に電子を注入することで書き込み動作を行うための素子である。容量部ＣＭ１は、浮遊ゲート電極ＦＧ１の電位を制御するための素子である。消去トランジスタＱＥ１は、浮遊ゲート電極ＦＧ１の電子を引き抜くことで消去動作を行うための素子である。
【選択図】図１

Description

本発明は、半導体装置技術に関し、特に、不揮発性メモリを有する半導体装置に適用して有効な技術に関するものである。

温度補償型推奨発振器（Temperature Compensated Crystal Oscillator：ＴＣＸＯ）などの各種センサーを備えた半導体装置は、パッケージング時や使用の際に特性が変化し易く、製品において特性のばらつきを生じ得る。そこで、これらのセンサーを備えた半導体装置は、パッケージ後に所望の特性に補正（トリミング）できるように、その補正データを蓄えるための不揮発性メモリを有する。この不揮発性メモリは、センサーからの入力データを処理して出力データを生じさせる制御回路に送信する補正データを蓄えることが目的であるため、情報量としては比較的小容量で良い。従って、このような用途の不揮発性メモリとしては、同じ半導体基板上に形成される他の集積回路を構成するような、通常のＣＭＩＳ（Complementary Metal Insulator Semiconductor）回路を形成するプロセスと同じプロセスによって容易に形成し得るものが望ましい。しかしながら、既存の不揮発性メモリの多くは、大容量化、高速動作化のために高集積化を目指して改良されるものが多い。

例えば、特開２００６−１９６７５８号公報（特許文献１）には、データ書き込み用ＭＩＳ・ＦＥＴ（Field Effect Transistor）、データ読み出し用ＭＩＳ・ＦＥＴ、容量部を有し、各ＭＩＳ・ＦＥＴのゲート電極と容量電極とが同じ浮遊ゲート電極の一部で構成された不揮発性メモリセルが開示されている。

また、例えば、特開２００７−１１００７３号公報（特許文献２）には、３つのｐ型ウェルに、それぞれ、容量部、データ書き込み・消去用の容量部、データ読み出し用のＭＩＳ・ＦＥＴを配置した構造のフラッシュメモリが開示されている。

また、例えば、特開２００５−３５３９８４号公報（特許文献３）および特開２００８−２１８４４号公報（特許文献４）には、一層ゲート型の書き換え可能な不揮発性記憶装置が開示されている。

特開２００６−１９６７５８号公報 特開２００７−１１００７３号公報 特開２００５−３５３９８４号公報 特開２００８−２１８４４号公報

本発明者らは、製造プロセスが容易であり、比較的小容量の用途に適した不揮発性メモリとして、一層ゲート型の不揮発性メモリを検討した。例えば、書き込みトランジスタと消去トランジスタとを同一のＭＩＳ型電界効果トランジスタ（以下、単にＭＩＳトランジスタ）で行う構成の場合、以下の理由から高電圧を要することが分かった。

本発明者らの検討した不揮発性メモリでは、書き込みトランジスタとしてｎチャネル型のＭＩＳトランジスタ（以下、単にＮＭＩＳトランジスタ）を備え、ドレイン領域からゲート電極にホットエレクトロンを注入することで、書き込み動作を施す。このような電子の注入によってゲート電極の電位が下がり、ＭＩＳトランジスタの特性が変化する。これにより、ＭＩＳトランジスタの特性によって、ゲート電極の荷電状態を判別することができる。ゲート電極を浮遊状態（またはフローティング状態ともいう）としておくことで、書き込み状態は保持される。

上記の書き込み状態を消去するには、ゲート電極から電子を放出させ、ゲート電極の電位を上昇させる必要がある。ゲート電極は浮遊状態にあるから、例えば基板側に配置されたＮ型半導体領域を高い正電位とすることで、ＦＮトンネル現象によって、ゲート絶縁膜を介してゲート電極の電子を引き抜くことができる。消去用のトランジスタとして上記の書き込みトランジスタと同じＮＭＩＳトランジスタを用いる場合には、基板側に配置されたＮ型半導体領域としてソース・ドレイン領域がある。そこで、Ｎ型ソース・ドレイン領域に高い正電圧を印加し、浮遊状態のゲート電極から電子を引き抜くことで、消去動作を実現できる。このように、本発明者らが検討した不揮発性メモリでは、消去動作時に高電圧を要する。

更に、ソース・ドレイン領域はＮ型半導体領域であるため、正電圧を印加することで、空乏層を生じる。従って、ＦＮトンネル現象によって透過させるゲート絶縁膜は、空乏層の分だけ見かけ上厚くなり、より高い電圧が必要となる。

このように、不揮発性メモリを動作させるために高い電圧が必要となる場合、動作制御用の周辺回路を構成するＭＩＳトランジスタとしても、高圧用のＭＩＳトランジスタを備える必要がある。例えば、ＬＣＤ（Liquid Crystal Display）ドライバをトリミングするための不揮発性メモリなど、既に高圧動作用のＭＩＳトランジスタを備え、これを同一基板上に形成する必要がある場合には、上記の課題は問題にならない。しかしながら、上述のような各種センサーの制御回路には高圧動作用のＭＩＳトランジスタを要さない場合がある。この場合、不揮発性メモリ専用の高圧動作用のＭＩＳトランジスタを形成することになり、製造プロセスが煩雑化し、歩留まりの低下や製造コストの上昇を起す一原因となる。

また、本発明者らが検討した上記構造のように、書き込みトランジスタと消去トランジスタとして同一のトランジスタを適用する場合、浮遊ゲート電極と基板との間での電子の授受が同じ箇所で行われる。これにより、間に挟まれたゲート絶縁膜にダメージが及び易く、リークパスが生じる一原因となる。ゲート絶縁膜にリークパスが生じると、ゲート電極の浮遊状態が不十分になり、不揮発性メモリのリテンション特性が劣化してしまう。これは、不揮発性メモリを備えた半導体装置の信頼性を低下させる一原因となる。

そこで、本発明の目的は、不揮発性メモリを有する半導体装置の動作電圧を低減させる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願においては、複数の発明が開示されるが、そのうちの一実施例の概要を簡単に説明すれば以下の通りである。

半導体基板上に配置された不揮発性メモリを有する半導体装置であって、不揮発性メモリを構成する個々のメモリセルは、半導体基板上に形成されたｐ型導電型の半導体領域である第１ウェルと、半導体基板上に形成されたｎ型導電型の半導体領域である第２ウェルとを有する。また、第１ウェルに配置されたｎ型導電型の第１トランジスタおよび容量部と、第２ウェルに配置されたｐ型導電型の第２トランジスタとを有する。特に、第１トランジスタ、容量部、および、第２トランジスタは半導体基板上にゲート絶縁膜を介して形成された浮遊ゲート電極の一部を共有している。また、浮遊ゲート電極は浮遊状態である。ここで、第１トランジスタは、浮遊ゲート電極、ゲート絶縁膜および第１ウェルからなるＭＩＳ構造を有し、浮遊ゲート電極に電子を注入することで、記憶情報の書き込み動作を行う電界効果トランジスタである。また、第２トランジスタは、浮遊ゲート電極、ゲート絶縁膜および第２ウェルからなるＭＩＳ構造を有し、浮遊ゲート電極の電子を引き抜くことで、記憶情報の消去動作を行う電界効果トランジスタである。また、容量部において、メモリセルの浮遊ゲート電極の電位を制御する。

本願において開示される複数の発明のうち、上記一実施例により得られる効果を代表して簡単に説明すれば以下の通りである。

即ち、不揮発性メモリを備えた半導体装置において、動作電圧を低減させることができる。

本発明の実施の形態１である半導体装置の要部断面図であって、左側は図２の要部平面図のＡ１−Ａ１線に沿って矢印方向に見た要部断面図であり、右側は同一基板に形成される他の集積回路の要部断面図である。 本発明の実施の形態１である半導体装置の要部平面図である。 本発明の実施の形態１である半導体装置が有する不揮発性メモリの回路図である。 本発明の実施の形態１である半導体装置が有する不揮発性メモリの書き込み動作を示す回路図である。 本発明の実施の形態１である半導体装置が有する不揮発性メモリの書き込み動作を示すタイミングチャート図である。 本発明の実施の形態１である半導体装置が有する不揮発性メモリの消去動作を示す回路図である。 本発明の実施の形態１である半導体装置が有する不揮発性メモリの消去動作を示すタイミングチャート図である。 本発明の実施の形態１である半導体装置が有する不揮発性メモリの要部断面図である。 本発明の実施の形態１である半導体装置が有する不揮発性メモリの他の要部断面図である。 本発明の実施の形態２である半導体装置を示す説明図である。 本発明の実施の形態２である半導体装置が有する不揮発性メモリの回路図である。 本発明の実施の形態２である半導体装置が有する不揮発性メモリの他の回路図である。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。

（実施の形態１）
図１〜図３は、本実施の形態１の半導体装置が有する不揮発性メモリＮＶＭを構成するメモリセルＭＣ１を示している。図１の左側は、メモリセルＭＣ１の要部断面図であって、図２の要部平面図のＡ１−Ａ１線に沿って矢印方向に見た要部断面図である。図３は、１つのメモリセルＭＣ１の回路図を示している。なお、図１の右側には、不揮発性メモリＮＶＭと同一基板に形成される他の集積回路を構成する、ＮＭＩＳトランジスタＱＮＡおよびＰＭＩＳトランジスタＱＰＡの要部断面図を示している。また、図２の要部平面図では、２つのメモリセルＭＣ１が並んで配置された状態を示している。図２では、メモリセルＭＣ１を構成する部材の一部を省略して示し、また、上部配線の一部を模式的に示している。図１〜図３を用いて、本実施の形態１の半導体装置が有する不揮発性メモリＮＶＭの構造に関して説明する。

本実施の形態１の半導体装置は、シリコン基板（半導体基板）１上に配置された不揮発性メモリＮＶＭを有している。シリコン基板１はアクセプタ不純物を含み、多数キャリアがホール（正孔）であるようなｐ型導電型である。不揮発性メモリＮＶＭは、シリコン基板１上にアレイ配置された多数のメモリセルＭＣ１によって構成されている。個々のメモリセルＭＣ１は、以下で説明する構成要素を有している。

シリコン基板１上には、ｐ型導電型の半導体領域であるメモリ用ｐウェル（第１ウェル）ＰＷ１が形成されている。メモリ用ｐウェルＰＷ１のｐ型不純物濃度は、シリコン基板１のｐ型不純物濃度よりも高い。また、シリコン基板１上には、ｎ型導電型の半導体領域であるメモリ用ｎウェル（第２ウェル）ＮＷ１が形成されている。メモリ用ｎウェルＮＷ１はドナー不純物を含み、多数キャリアが電子であるようなｎ型導電型である。メモリ用ｐウェルＰＷ１およびメモリ用ｎウェルＮＷ１は、シリコン基板１の表面に形成されている。シリコン基板１の表面には、例えば酸化シリコンを主体とする絶縁膜などからなる分離部２が形成され、メモリ用ｐウェルＰＷ１およびメモリ用ｎウェルＮＷ１を含む各種ウェルにおいて、活性領域（アクティブ領域ともいう）を規定している。なお、分離部２としては、シリコン基板１の所望の領域を熱酸化したＬＯＣＯＳ（Local Oxidation of Silicon）構造であっても、浅溝内に酸化膜を埋め込んだＳＴＩ（Shallow Trench Isolation）構造であっても良い。図１には、分離部２をＬＯＣＯＳ構造として示している。

分離部２によってメモリ用ｐウェルＰＷ１およびメモリ用ｎウェルＮＷ１内に規定された活性領域には、以下のような素子が配置されている。

メモリ用ｐウェルＰＷ１には、ｎチャネル型（ｎ型導電型）のＭＩＳトランジスタである書き込みトランジスタ（第１トランジスタ）ＱＷ１が配置されている。ｎチャネル型のＭＩＳトランジスタとは、ゲート電極からの電界効果によってｐ型半導体層にｎ型反転層（チャネル）を形成し、導電キャリアが電子であるようなＭＩＳトランジスタである。また、メモリ用ｐウェルＰＷ１には、ＭＩＳ構造を有する容量部ＣＭ１が配置されている。また、メモリ用ｐウェルＰＷ１には、ｎチャネル型のＭＩＳトランジスタである読み出しトランジスタ（第３トランジスタ）ＱＲ１、および、ｎチャネル型のＭＩＳトランジスタである選択トランジスタ（第４トランジスタ）ＱＳ１が配置されている。

メモリ用ｎウェルＮＷ１には、ｐチャネル型（ｐ型導電型）のＭＩＳトランジスタである消去トランジスタ（第２トランジスタ）ＱＥ１が配置されている。ｐチャネル型のＭＩＳトランジスタとは、ゲート電極からの電界効果によってｎ型半導体層にｐ型反転層（チャネル）を形成し、導電キャリアが正孔であるようなＭＩＳトランジスタである。

以上のように、本実施の形態１の不揮発性メモリＮＶＭを構成する個々のメモリセルＭＣ１は、書き込みトランジスタＱＷ１、容量部ＣＭ１、消去トランジスタＱＥ１、読み出しトランジスタＱＲ１、および、選択トランジスタＱＳ１によって構成されている。個々の素子の構成要素について、以下で詳しく説明する。

書き込みトランジスタＱＷ１、容量部ＣＭ１、消去トランジスタＱＥ１、および、読み出しトランジスタＱＲ１は、同一の浮遊ゲート電極ＦＧ１を共有している。言い換えれば、シリコン基板１上には、メモリ用ゲート絶縁膜（ゲート絶縁膜）ＭＩ１を介して浮遊ゲート電極ＦＧ１が形成され、その一部を共有するようにして、書き込みトランジスタＱＷ１、容量部ＣＭ１、消去トランジスタＱＥ１、および、読み出しトランジスタＱＲ１が配置されている。更に言い換えれば、書き込みトランジスタＱＷ１、容量部ＣＭ１、消去トランジスタＱＥ１、および、読み出しトランジスタＱＲ１は、シリコン基板１上にメモリ用ゲート絶縁膜ＭＩ１を介して配置された同一の浮遊ゲート電極ＦＧ１における、異なる箇所を共有している。メモリ用ゲート絶縁膜ＭＩ１は、例えば酸化シリコンを主体とする絶縁体からなり、浮遊ゲート電極ＦＧ１は、例えば多結晶シリコンを主体とする導電体からなる。以上のように、書き込みトランジスタＱＷ１、容量部ＣＭ１、および、読み出しトランジスタＱＲ１は、浮遊ゲート電極ＦＧ１、メモリ用ゲート絶縁膜ＭＩ１、メモリ用ｐウェルＰＷ１からなるＭＩＳ構造を有している。また、消去トランジスタＱＥ１は、浮遊ゲート電極ＦＧ１、メモリ用ゲート絶縁膜ＭＩ１、メモリ用ｎウェルＮＷ１からなるＭＩＳ構造を有している。

ここで、浮遊ゲート電極ＦＧ１は浮遊状態にある。より具体的には、浮遊ゲート電極ＦＧ１は、その下面にメモリ用ゲート絶縁膜ＭＩ１が配置され、その上面にキャップ絶縁膜３が配置され、その側面にサイドウォール絶縁膜４が配置されており、かつ、いかなるコンタクト部材も接触されていないことから、外部から電気的に導通できない浮遊状態となっている。キャップ絶縁膜３は、例えばＴＥＯＳ酸化膜（酸化シリコン膜）などからなる絶縁体であり、サイドウォール絶縁膜４は、例えば酸化シリコンを主体とする絶縁体である。

選択トランジスタＱＳ１は、シリコン基板１上に選択素子用ゲート絶縁膜５を介して配置された選択素子用ゲート電極６を有する。選択素子用ゲート絶縁膜５は、例えば酸化シリコンを主体とする絶縁体からなり、選択素子用ゲート電極６は、例えば多結晶シリコンを主体とする導電体からなる。このように、選択トランジスタＱＳ１は、選択素子用ゲート電極６、選択素子用ゲート絶縁膜５、メモリ用ｐウェルＰＷ１からなるＭＩＳ構造を有している。選択トランジスタＱＳ１の選択素子用ゲート電極６は、その下面に選択素子用ゲート絶縁膜５が配置され、その上面にキャップ絶縁膜３が配置され、その側面にサイドウォール絶縁膜４が配置されているが、選択素子用ゲート電極６の一部にはコンタクトプラグ７が接触しており、外部から電気的に導通できる構造となっている。即ち、選択トランジスタＱＳ１の選択素子用ゲート電極６は浮遊状態ではない。

浮遊ゲート電極ＦＧ１の側方下部のメモリ用ｐウェルＰＷ１表面には、ｎ型導電型の半導体領域であるメモリ用ｎ型エクステンション領域（ｎ型拡散領域）ＥＮ１が形成されている。言い換えれば、書き込みトランジスタＱＷ１、容量部ＣＭ１、および、読み出しトランジスタＱＲ１は、浮遊ゲート電極ＦＧ１の側方下部のメモリ用ｐウェルＰＷ１表面に形成された、メモリ用ｎ型エクステンション領域ＥＮ１を有する。このメモリ用ｎ型エクステンション領域ＥＮ１は、選択素子用ゲート電極６の側方下部のメモリ用ｐウェルＰＷ１表面にも形成されている。

また、浮遊ゲート電極ＦＧ１および選択素子用ゲート電極６の側方下部のメモリ用ｐウェルＰＷ１表面であって、メモリ用ｎ型エクステンション領域ＥＮ１よりも離れた箇所に、ｎ型導電型の半導体領域であるメモリ用ｎ型ソース・ドレイン領域８Ｎが形成されている。メモリ用ｎ型エクステンション領域ＥＮ１とメモリ用ｎ型ソース・ドレイン領域８Ｎとは互いに接触し、電気的に導通した状態となっている。更に、メモリ用ｎ型エクステンション領域ＥＮ１は、メモリ用ｎ型ソース・ドレイン領域８Ｎよりも、シリコン基板１表面からの深さが浅く、ｎ型不純物濃度が低い。

メモリ用ｐウェルＰＷ１表面には、メモリ用ｎ型エクステンション領域ＥＮ１の周囲を囲むようにして、ｐ型導電型の半導体領域であるメモリ用ｐ型ハロー領域（ｐ型拡散領域）ＨＰ１が形成されている。言い換えれば、書き込みトランジスタＱＷ１、容量部ＣＭ１、および、読み出しトランジスタＱＲ１は、メモリ用ｐウェルＰＷ１表面においてメモリ用ｎ型エクステンション領域ＥＮ１の周囲を囲むようにして形成された、メモリ用ｐ型ハロー領域ＨＰ１を有している。更に言い換えれば、メモリ用ｐウェルＰＷ１とメモリ用ｎ型エクステンション領域ＥＮ１とは、両者の間に配置されたメモリ用ｐ型ハロー領域ＨＰ１によって隔てられている。メモリ用ｐ型ハロー領域ＨＰ１のｐ型不純物濃度は、メモリ用ｐウェルＰＷ１よりも高い。選択トランジスタＱＳ１も、同様のメモリ用ｐ型ハロー領域ＨＰ１を有している。

ここで、メモリ用ｐウェルＰＷ１内に形成された素子である書き込みトランジスタＱＷ１、容量部ＣＭ１、および、読み出しトランジスタＱＲ１は、浮遊ゲート電極ＦＧ１の端部と、メモリ用ｎ型エクステンション領域ＥＮ１とが平面的に重なる箇所、および、それらに挟まれたメモリ用ゲート絶縁膜ＭＩ１によって、電気容量を構成している。この電気容量の構成に関しては、後に詳しく説明する。

浮遊ゲート電極ＦＧ１の側方下部のメモリ用ｎウェルＮＷ１表面には、ｐ型導電型の半導体領域であるメモリ用ｐ型エクステンション領域ＥＰ１が形成されている。言い換えれば、消去トランジスタＱＥ１は、浮遊ゲート電極ＦＧ１の側方下部のメモリ用ｎウェルＮＷ１表面に形成された、メモリ用ｐ型エクステンション領域ＥＰ１を有する。

また、浮遊ゲート電極ＦＧ１の側方下部のメモリ用ｎウェルＮＷ１表面であって、メモリ用ｐ型エクステンション領域ＥＰ１よりも離れた箇所に、ｐ型半導体領域であるメモリ用ｐ型ソース・ドレイン領域８Ｐが形成されている。メモリ用ｐ型エクステンション領域ＥＰ１とメモリ用ｐ型ソース・ドレイン領域８Ｐとは互いに接触し、電気的に導通した状態となっている。更に、メモリ用ｐ型エクステンション領域ＥＰ１は、メモリ用ｐ型ソース・ドレイン領域８Ｐよりも、シリコン基板１表面からの深さが浅く、ｐ型不純物濃度が低い。

更に、浮遊ゲート電極ＦＧ１の側方下部のメモリ用ｎウェルＮＷ１表面であって、メモリ用ｐ型エクステンション領域ＥＰ１およびメモリ用ソース・ドレイン領域８Ｐよりも離れた箇所に、ｎ型半導体領域であるｎウェル給電領域９Ｎが形成されている。ｎウェル給電領域９Ｎに電気的なバイアスを与えることで、メモリ用ｎウェルＮＷ１に電位を与えることができる。なお、メモリ用ｐウェルＰＷ１表面の活性領域の一部には、他の構成と独立してｐ型半導体領域であるｐウェル給電領域９Ｐが形成されている。

メモリ用ｎウェルＮＷ１表面には、メモリ用ｐ型エクステンション領域ＥＰ１の周囲を囲むようにして、ｎ型導電型の半導体領域であるメモリ用ｎ型ハロー領域ＨＮ１が形成されている。言い換えれば、消去トランジスタＱＥ１は、メモリ用ｎウェルＮＷ１表面においてメモリ用ｐ型エクステンション領域ＥＰ１の周囲を囲むようにして形成されて、メモリ用ｎ型ハロー領域ＨＮ１を有している。更に言い換えれば、メモリ用ｎウェルＮＷ１とメモリ用ｐ型エクステンション領域ＥＰ１とは、両者の間に配置されたメモリ用ｎ型ハロー領域ＨＮ１によって隔てられている。メモリ用ｎ型ハロー領域ＨＮ１のｎ型不純物濃度は、メモリ用ｎウェルＮＷ１よりも高い。

ここで、メモリ用ｎウェルＮＷ１内に形成された素子である消去トランジスタＱＥ１は、浮遊ゲート電極ＦＧ１と、メモリ用ｎウェルＮＷ１とが平面的に重なる箇所、および、それらに挟まれたメモリ用ゲート絶縁膜ＭＩ１によって、電気容量を構成している。この電気容量の構成に関しては、後に詳しく説明する。

不揮発性メモリＮＶＭが配置されたシリコン基板１と同一の基板上には、他の集積回路を構成する多種のＭＩＳトランジスタが形成されている。その代表として、図１の右側には、例えば入出力回路を構成するＰＭＩＳトランジスタＱＰＡおよびＮＭＩＳトランジスタＱＮＡを示している。

ＰＭＩＳトランジスタＱＰＡは、ｎウェルＮＷＡ内に分離部２で規定された活性領域に配置されており、通常のｐチャネル型のＭＩＳトランジスタと同様の構成を有している。即ち、ＰＭＩＳトランジスタＱＰＡは、ゲート絶縁膜１０を介して形成されたゲート電極１１と、その側方下部のｎウェルＮＷＡ内に形成されたｐ型エクステンション領域１２およびｐ型ソース・ドレイン領域１３と、ｐ型エクステンション領域１２の周囲を囲むようにして配置されたｎ型ハロー領域１４とを有している。

ＮＭＩＳトランジスタＱＮＡは、ｐウェルＰＷＡ内に分離部２で規定された活性領域に配置されており、通常のｎチャネル型のＭＩＳトランジスタを同様の構成を有している。即ち、ＮＭＩＳトランジスタＱＮＡは、ゲート絶縁膜１５を介して形成されたゲート電極１６と、その側方下部のｐウェルＰＷＡ内に形成されたｎ型エクステンション領域１７およびｎ型ソース・ドレイン領域１８と、ｎ型エクステンション領域１７の周囲を囲むようにして配置されたｐ型ハロー領域１９とを有している。また、ＮＭＩＳトランジスタＱＮＡが配置されているｐウェルＰＷＡは、ｎ型導電型の半導体領域である分離用ｎウェルＮＩＳＯの内部に形成されている。このような分離用ｎウェルＮＩＳＯによって、ｐウェルＰＷ１とｐ型導電型のシリコン基板１とは、電気的に分離されている。

また、ＰＭＩＳトランジスタＱＰＡおよびＮＭＩＳトランジスタＱＮＡのゲート電極１１，１６の上面はキャップ絶縁膜３によって覆われ、側面はサイドウォール絶縁膜４によって覆われている。

シリコン基板１の主面には、エッチングストップ膜２０を介して、第１層間絶縁膜２１が形成されている。第１層間絶縁膜２１上には、所望の平面パターンを有する第１金属配線２２が配置されている。そして、第１層間絶縁膜２１およびエッチングストップ膜２０を貫くようにして形成されたコンタクトプラグ７によって、シリコン基板１上の各素子の構成要素と第１金属配線２２とが電気的に接続されている。同様に第１層間絶縁膜２１上には、第１金属配線２２を覆うようにして第２層間絶縁膜２３が形成され、第２層間絶縁膜２３上には、所望の平面パターンを有する第２金属配線２４が配置されている。そして、第２層間絶縁膜２３を貫くようにして形成されたビアプラグ２５によって、第１金属配線２２と第２金属配線２４とが電気的に接続されている。図示していないが、第２金属配線２４上に、更に層間絶縁膜、金属配線およびビアプラグが配置されていても良い。

エッチングストップ膜２０は、例えば窒化シリコンを主体とする絶縁体からなる。第１層間絶縁膜２１および第２層間絶縁膜２３は、例えば酸化シリコンを主体とする絶縁体からなる。コンタクトプラグ７およびビアプラグ２５は、例えばタングステンを主体とする導電体からなる。第１金属配線２２および第２金属配線２４は、例えばアルミニウムを主体とする導電体からなる。

図１の要部断面図中において、実際には電気的に接続しているものの、独立して配置されているように見える第１金属配線２２および第２金属配線２４に関しては、破線で結ぶことによって、互いに接続するように示している。同様に、実際には同一の部材であり、同電位となる構成要素（例えば、メモリ用ｎ型ソース・ドレイン領域８Ｎなど）も、破線で結んで示している。また、図２の要部平面図中において、金属配線２２，２４による結線は実線で示し、第２金属配線２４による結線は、第１金属配線２２による結線よりも太い実線で示している。

本実施の形態１の半導体装置が有する不揮発性メモリＮＶＭでは、書き込みトランジスタＱＷ１において、浮遊ゲート電極ＦＧ１に電子を注入することで、記憶情報の書き込み動作を行う。また、容量部ＣＭ１において、メモリセルＭＣ１の浮遊ゲート電極ＦＧ１の電位を制御する。また、消去トランジスタＱＥ１において、浮遊ゲート電極ＦＧ１の電子を引き抜くことで、記憶情報の消去動作を行う。また、読み出しトランジスタＱＲ１において、その電流値により、浮遊ゲート電極ＦＧ１の荷電状態を判別することで、記憶情報の読み出し動作を行う。また、選択トランジスタＱＳ１によって、シリコン基板１上に配置された不揮発性メモリＮＶＭから、所望のメモリセルＭＣ１を選択する。このような、本実施の形態１の半導体装置が有する不揮発性メモリＮＶＭの動作について、以下で詳しく説明する。

まず、本実施の形態１の半導体装置が有する不揮発性メモリＮＶＭの書き込み動作（プログラム動作ともいう）について、上記図１〜上記図３を参照しながら、図４の回路図および図５のタイミングチャート図を用いて説明する。

書き込み動作を施す選択セルおいて、選択トランジスタＱＳ１をオン状態にする。より具体的には、選択セルの選択トランジスタＱＳ１の選択素子用ゲート電極６に、例えば３．３Ｖ程度の入力電圧ＶＩＮを印加し、ｎチャネル型のＭＩＳトランジスタである選択トランジスタＱＳ１をオン状態にする。書き込み動作を施さない非選択セルにおいては、入力電圧ＶＩＮを０Ｖとする。

この状態で、選択セルを含む同一行に配置されたメモリセルに対し、書き込み昇圧電圧ＶＰＰ１として６〜７Ｖ程度の電圧を印加する。書き込み昇圧電圧ＶＰＰ１は、書き込みトランジスタＱＷ１のメモリ用ｎ型ソース・ドレイン領域８Ｎの片側（ドレイン側）、および、容量部ＣＭ１のメモリ用ｎ型ソース・ドレイン領域８Ｎに印加される。容量部ＣＭ１は、上述のような容量結合を形成していることから、メモリ用ｎ型ソース・ドレイン８Ｎを通じてメモリ用ｎ型エクステンション領域ＥＮ１に印加された書き込み昇圧電圧ＶＰＰ１により、浮遊ゲート電極ＦＧ１の電位である浮遊ゲート電位ＶＦＧが上昇する（例えば３．５Ｖ程度）。これにより、書き込みトランジスタＱＷ１はオン状態となる。ここで、本実施の形態１の不揮発性メモリＮＶＭでは、選択トランジスタＱＳ１は、書き込みトランジスタＱＷ１のソース端子と接地電位との間に直列に接続されている。従って、選択トランジスタＱＳ１がオン状態である選択セルでは、直列接続された書き込みトランジスタＱＷ１および選択トランジスタＱＳ１がオン状態となり、書き込みトランジスタＱＷ１にドレイン電流が流れる。このとき、ドレイン端においてホットエレクトロン（電子）が生じる。上述のように、浮遊ゲート電極ＦＧ１は容量部ＣＭ１の容量結合によって正電位に昇圧されているから、書き込みトランジスタＱＷ１のドレイン端で生じたホットエレクトロンは、浮遊ゲート電極ＦＧ１に注入される。そして、選択セルの浮遊ゲート電位ＶＦＧは、電子の注入を受けて低下していく。この現象は、選択トランジスタＱＳ１がオフ状態にあり、書き込みトランジスタＱＷ１にドレイン電流が流れない非選択セルでは生じない。

以上のようにして、書き込みトランジスタＱＷ１においてホットエレクトロンを生成し、浮遊ゲート電極ＦＧ１にホットエレクトロンを注入することで、浮遊ゲート電位ＶＦＧを低下させることで、記憶情報の書き込み動作を施す。

浮遊ゲート電極ＦＧ１の浮遊ゲート電位ＶＦＧの状態は、読み出しトランジスタＱＲ１のドレイン電流値によって判別することができる。即ち、浮遊ゲート電極ＦＧ１は読み出しトランジスタＱＲ１のゲート電極でもあるから、浮遊ゲート電位ＶＦＧの高低は、読み出しトランジスタＱＲ１の特性に反映される。より具体的には、ｎチャネル型のＭＩＳトランジスタである読み出しトランジスタＱＲ１において、浮遊ゲート電位ＶＦＧが低い場合にはドレイン電流値は小さく、これと比較して、浮遊ゲート電位ＶＦＧが高い場合にはドレイン電流値は大きい。従って、読み出し動作時には、出力電圧ＶＯＵＴとして読み出しトランジスタＱＲ１のソース・ドレインにバイアスを印加することで、そのドレイン電流値から、浮遊ゲート電位ＶＦＧの状態を判別することができる。このようにして、不揮発性メモリＮＶＭの記憶状態を読み出すことができる。

次に、本実施の形態１の半導体装置が有する不揮発性メモリＮＶＭの消去動作について、上記図１〜上記図３を参照しながら、図６の回路図および図７のタイミングチャート図を用いて説明する。

上述の書き込み動作によって、浮遊ゲート電極ＦＧ１の浮遊ゲート電位ＶＦＧは負電位になっている。この状態で、同一行に配置されてメモリセルに対し、消去昇圧電圧ＶＰＰ２として９Ｖ程度の電圧を印加する。消去昇圧電圧ＶＰＰ２は、消去トランジスタＱＥ１のバックゲート（メモリ用ｎウェルＮＷ１）およびメモリ用ｐ型ソース・ドレイン領域８Ｐに印加される。これにより、ｐチャネル型のＭＩＳトランジスタである消去トランジスタＱＥ１のメモリ用ゲート絶縁膜ＭＩ１直下には反転層（チャネル）が形成される。従って、バックゲート（メモリ用ｎウェルＮＷ１のチャネル）とフロントゲート（浮遊ゲート電極ＦＧ１）間の容量は、消去トランジスタＱＥ１のメモリ用ゲート酸化膜ＭＩ１容量のみとなる。そして、ＦＮ（Fowler-Nordheim）トンネル現象によって、浮遊ゲート電極ＦＧ１の電子をチャネルに引き抜くことができる。その結果、浮遊ゲート電位ＶＦＧは負電位から正電位になる。この浮遊ゲート電位ＶＦＧの状態は、上述の読み出し方法と同様にして、読み出しトランジスタＱＲ１によって判別することができる。

以上のようにして、本実施の形態１の半導体装置が有する不揮発性メモリＮＶＭにおいて、メモリ動作を実現できる。

本実施の形態１の不揮発性メモリＮＶＭは、上記図１および上記図２を用いて説明したように、書き込みトランジスタＱＷ１をＮＭＩＳトランジスタとし、消去トランジスタＱＥ１をＰＭＩＳトランジスタとして、別のトランジスタを適用している。これにより、消去動作時には、浮遊ゲート電極ＦＧ１から、消去トランジスタＱＥ１のチャネル層全面に対してのＦＮトンネリング方式によって電子を引き抜くことができる。更に、消去トランジスタＱＥ１のメモリ用ｎウェルＮＷ１に形成されるチャネルはｐ型反転層であるから、正電位を印加しても空乏層は生じず、ゲート酸化膜が見かけ上厚く見える現象も生じ難い。このような理由から、本実施の形態１の不揮発性メモリＮＶＭによれば、不揮発性メモリを備えた半導体装置の動作電圧を低減することができる。

また、書き込みトランジスタＱＷ１と消去トランジスタＱＥ１として異なるトランジスタを適用することで、複数回の書き込み／消去動作によるメモリ用ゲート絶縁膜ＭＩ１へのダメージを低減することができる。即ち、本実施の形態１の不揮発性メモリＮＶＭによれば、不揮発性メモリを備えた半導体装置の信頼性を向上させることができる。

また、本実施の形態１の不揮発性メモリＮＶＭのように消去トランジスタＱＥ１をＰＭＩＳトランジスタとすることで、消去トランジスタＱＥ１を配置するためのメモリ用ｎウェルを、ｐ型の導電型であるシリコン基板１に直接形成することができる。言い換えれば、本実施の形態１の不揮発性メモリＮＶＭでは、シリコン基板１とメモリ用ｎウェルＮＷ１との間には、分離用ｎウェルのようなｎ型導電型の半導体領域が配置されていない。例えば、消去動作のためのトランジスタとして、ｐウェル内に形成したＮＭＩＳトランジスタを適用する場合、他のＮＭＩＳトランジスタのｐウェルと分離するためのｎウェルが必要になる。これに対し、本実施の形態１の不揮発性メモリＮＶＭでは、消去トランジスタＱＥ１としてＰＭＩＳトランジスタを適用しているため、分離用のｎウェルが不要となる。これにより、本実施の形態１の不揮発性メモリＮＶＭによれば、構造および製造工程をより簡略化できる。

また、本実施の形態１の不揮発性メモリＮＶＭでは、図８の要部断面図に示すように、容量部ＣＭ１として、メモリ用ｐウェルＰＷ１に形成したＮＭＩＳ構造を適用している。上述のように、容量部ＣＭ１は、浮遊ゲート電極ＦＧ１の端部と、メモリ用ｎ型エクステンション領域ＥＮ１とが平面的に重なる箇所（図８中の要部Ｐ０１）、および、それらに挟まれたメモリ用ゲート絶縁膜ＭＩ１によって電気容量を構成している。例えば、ｎウェルに形成したＰＭＩＳ構成によって電気容量を構成する場合、ゲート絶縁膜下のチャネル全面を容量部として用いることができるが、他のＰＭＩＳ構成の素子を配置するｎウェルとの耐圧を確保するために、ｎウェル同士を十分に隔離して配置する必要がある。その点、本実施の形態１の不揮発性メモリＮＶＭのように、ＮＭＩＳ構成の容量部ＣＭ１とすることで、ウェルを隔離する必要が無い。

一方、容量部ＣＭ１において、浮遊ゲート電極ＦＧ１の端部と、メモリ用ｎ型エクステンション領域ＥＮ１とが平面的に重なる箇所で容量結合を構成する場合、その平面積を十分に確保する必要がある。その理由を以下で説明する。上述の消去動作では、消去トランジスタＱＥ１において浮遊ゲート電極ＦＧ１から電子を引き抜き易くするために、浮遊ゲート電極ＦＧ１と消去トランジスタＱＥ１のチャネルとの間の電位差をより大きくする必要がある。これは、バックゲートバイアスとして高電圧を印加することで実現できるが、これは、動作電圧を増加させることを意味する。そこで、消去トランジスタＱＥ１の部分の浮遊ゲート電極ＦＧ１の電位をより低くすることで、相対的に、消去トランジスタＱＥ１の浮遊ゲート電極ＦＧ１とチャネルとの間の電位差を大きくすることができる。そのために、消去トランジスタＱＥ１の部分の浮遊ゲート電極ＦＧ１との容量結合部分の平面積を、より小さくすることが効果的である。また、消去トランジスタＱＥ１以外の部分の浮遊ゲート電極ＦＧ１との容量結合部分の平面積を大きくすることも同様に効果的である。

本発明者らの検証によれば、消去トランジスタＱＥ１が形成する容量結合部分の面積を、少なくとも、消去トランジスタＱＥ１以外の容量結合部分の面積の６分の１よりも小さくすることで消去動作を実現できる。より好ましくは、消去トランジスタＱＥ１が形成する容量結合部分の面積を、少なくとも、消去トランジスタＱＥ１以外の容量結合部分の面積の１０分の１よりも小さくする。これにより、メモリ用ゲート絶縁膜ＭＩ１の厚さが８ｎｍ程度である場合に、消去昇圧電圧ＶＰＰ２として９Ｖ以下の動作電圧を実現できる。上記の観点から、消去トランジスタＱＥ１が形成する容量結合部分の平面積をなるべく小さくすること、または、消去トランジスタＱＥ１以外の容量結合部分の平面積をなるべく大きくすることを目的とした構造を以下で説明する。

ここで、消去トランジスタＱＥ１の容量結合部分とは、上述のように、消去トランジスタＱＥ１における浮遊ゲート電極ＦＧ１とメモリ用ｎウェルＮＷ１とが平面的に重なる部分である。即ち、消去トランジスタＱＥ１においては、チャネル面積が容量結合部分の平面積となる。従って、消去トランジスタＱＥ１のチャネル面積をより小さくするためには、ゲート長およびゲート幅をより小さくすることと同義である。そこで、本実施の形態１の不揮発性メモリＮＶＭでは、消去トランジスタＱＥ１のゲート長およびゲート幅は、シリコン基板１上に形成される他のＭＩＳトランジスタにおいて、最も加工寸法の小さいＭＩＳトランジスタと同等の寸法とする。言い換えれば、消去トランジスタＱＥ１のゲート長およびゲート幅は、シリコン基板１上に形成された他のＭＩＳトランジスタにおいて、最もゲート長およびゲート幅の短いＭＩＳトランジスタのゲート長およびゲート幅と同じ長さとする。以上のように、本実施の形態１の不揮発性メモリＮＶＭによれば、消去トランジスタＱＥ１での容量結合部分の平面積を小さくすることができる。これにより、不揮発性メモリを備えた半導体装置の消去動作の電圧をより低減することができる。

また、消去トランジスタＱＥ１以外の部分の容量結合部分とは、主に容量部ＣＭ１における浮遊ゲート電極ＦＧ１の端部と、メモリ用ｎ型エクステンション領域ＥＮ１とが平面的に重なる箇所で構成され、その他にも、書き込みトランジスタＱＷ１および読み出しトランジスタＱＲ１の同様の箇所も、当該容量結合の構成要素となっている。そこで、本実施の形態１の不揮発性メモリＮＶＭでは、消去トランジスタＱＥ１以外の容量結合の平面積を大きくするために、以下のような構造を適用している。

本実施の形態１の不揮発性メモリＮＶＭでは、上記図２に示すように、容量部ＣＭ１における浮遊ゲート電極ＦＧ１は、シリコン基板１の表面を平面的に見て、櫛形形状となっている。その形状をより詳しく説明する。容量部ＣＭ１における浮遊ゲート電極ＦＧ１は、シリコン基板１の表面を平面的に見て、第１方向Ａに沿って延在している。その延在部分が第１方向Ａと交差する第２方向Ｂに間隔を隔てて複数配置されている。そして、複数の延在部分は、第１方向Ａの端部において互いに電気的に接続されている。容量部ＣＭ１における浮遊ゲート電極ＦＧ１の平面形状をこのような櫛形形状とすることで、容量部ＣＭ１の容量結合面積を大きくすることができる。なぜなら、容量部ＣＭ１における容量結合部分とは、上記図８を用いて説明したように、浮遊ゲート電極ＦＧ１の端部においてメモリ用ｎ型エクステンション領域ＥＮ１と重なる部分であり、櫛形形状のように浮遊ゲート電極ＦＧ１の側壁部分を増やすことで、当該容量結合部分を増やすことができるからである。以上のように、本実施の形態１の不揮発性メモリＮＶＭによれば、容量部ＣＭ１での容量結合部分の平面積を大きくすることができる。これにより、不揮発性メモリを備えた半導体装置の消去動作の電圧をより低減することができる。

また、本実施の形態１の不揮発性メモリＮＶＭでは、各トランジスタＱＷ１，ＱＲ１，ＱＥ１において、ハロー領域ＨＰ１，ＨＮ１を有する構造となっている。特に、図９の要部断面図に示すように、書き込みトランジスタＱＷ１がメモリ用ｐ型ハロー領域ＨＰ１を有することは、以下の理由から好適である。上述のように、本実施の形態１の不揮発性メモリＮＶＭでは、書き込みトランジスタＱＷ１においてホットエレクトロンを生成させ、それを浮遊ゲート電極ＦＧ１に注入することで書き込み動作を行う。そこで、メモリ用ｎ型エクステンション領域ＥＮ１の周囲を囲むようにして、メモリ用ｐ型ウェルＰＷ１よりもｐ型不純物濃度の高いメモリ用ｐ型ハロー領域ＨＰ１を配置することで、チャネルを輸送する電子がより高い電圧によってドリフトし、ホットキャリア化し易くなる。これにより、不揮発性メモリＮＶＭにおける書き込み動作を効率よく行うことができる。

また、同様の理由から、本実施の形態１の不揮発性メモリＮＶＭでは、書き込みトランジスタＱＷ１のゲート長は、シリコン基板１上に形成される他のＭＩＳトランジスタにおいて、もっとも加工寸法の小さいＭＩＳトランジスタと同等の寸法とする方が、より好ましい。言い換えれば、書き込みトランジスタＱＷ１のゲート長は、シリコン基板１上に形成された他のＭＩＳトランジスタにおいて、最もゲート長の短いＭＩＳトランジスタのゲート長と同じ長さとする方が、より好ましい。なぜなら、書き込みトランジスタＱＷ１のゲート長を短くすることで、より効率よく電子をホットキャリア化できるからである。

また、本実施の形態１の不揮発性メモリＮＶＭを構成する書き込みトランジスタＱＷ１、消去トランジスタＱＥ１、読み出しトランジスタＱＲ１および容量部ＣＭ１は、一層の酸化シリコン膜からなるメモリ用ゲート絶縁膜ＭＩ１と、一層の多結晶シリコン膜からなる浮遊ゲート電極ＦＧ１によって構成されている。従って、シリコン基板１上に形成される他のＭＩＳトランジスタと同一の工程によって、同時に形成できる。これにより、不揮発性メモリを有する半導体装置の製造工程を簡略化できる。構造上は、不揮発性メモリＮＶＭを構成するメモリ用ゲート絶縁膜ＭＩ１の厚さは、シリコン基板１上に形成される他のＭＩＳトランジスタ（例えば、入出力用トランジスタなど）のゲート絶縁膜と同じ厚さとなる。

また、本実施の形態１の不揮発性メモリＮＶＭにおいては、２つのメモリセルＭＣ１によって１ビットの情報を記憶する構成とする方が、より好ましい。その理由を、以下で説明する。本実施の形態１の不揮発性メモリＮＶＭにおいて２つのメモリセルＭＣ１によって１ビットの情報を記憶する際には、上記図４に示したように、一方のメモリセルＭＣ１に書き込み動作を施した場合には、他方のメモリセルＭＣ１には書き込み動作を施さない。即ち、互いのメモリセルＭＣ１にコンプリメンタリ（Complementary）の情報を記憶させる。そして、読み出し動作の際には、一方のメモリセルＭＣ１における読み出しトランジスタＱＲ１の電流値と、他方のメモリセルＭＣ１における読み出しトランジスタＱＲ１の電流値とを比較する。これにより、より精細な読み出し動作を実現できる。

また、本実施の形態１の不揮発性メモリＮＶＭにおいては、読み出しトランジスタＱＲ１をディプレッション型（ノーマリオン型）のＭＩＳトランジスタにする方が、より好ましい。なぜなら、読み出しトランジスタＱＲ１をディプレッション型であると、上述の書き込み動作によって浮遊ゲート電極ＦＧ１の電位が低下することでエンハンスの状態になり、ドレイン電流が流れなくなる。そして、消去動作によって浮遊ゲート電極ＦＧ１は正電位となり、ドレイン電流が流れる。不揮発性メモリＮＶＭでは、書き込み状態と消去状態とを読み出しトランジスタＱＲ１の電流値の大小として比較するが、読み出しトランジスタＱＲ１をディプレッション型とすることで、書き込み状態（電流オフ）と消去状態（電流オン）とをより明確に判別できる。特に、書き込み状態として電流が流れない状態と比較できることから、消去状態とするための動作電圧（消去電圧）を低減できる。

更に、上述の２セル１ビットの構成の不揮発性メモリＮＶＭに対して、ディプレション型の読み出しトランジスタＱＲ１を適用することで、動作電圧を低減しつつ、より精細な読み出し動作を実現できる。

（実施の形態２）
本実施の形態２では、上記実施の形態１の不揮発性メモリＮＶＭを搭載した半導体装置について、例をあげて説明する。図１０には、本実施の形態２の半導体装置ＩＣの説明図を示す。本実施の形態２の半導体装置ＩＣは、センサーや水晶発振子などの素子ＳＥが接続され、そこからの入力信号ＳＩを受けて、所望の出力信号ＳＯを出力する制御回路ＣＰを有している。このような半導体装置ＩＣでは、センサーからの入力信号ＳＩに対する出力信号ＳＯの精度の向上が求められる。しかしながら、固体ごとに特性ばらつきを生じ得るセンサーを半導体装置ＩＣに接続すると、出力信号ＳＯに対する所望の精度が得られず、不良チップとなってしまう場合がある。

そこで、不良チップを良品化、または、更に精度を向上させるために、データ処理をする制御回路ＣＰに補正信号ＳＴ（トリミング信号ともいう）を送信することが有効である。この観点から、本実施の形態２の半導体装置ＩＣは、補正信号ＳＴを制御回路ＣＰに送信するために、補正情報（補正データともいう）を記憶させるための不揮発性メモリＮＶＭを有している。半導体装置ＩＣに対して規定の入力信号ＳＩを制御回路ＣＰに与え、その出力信号ＳＯをテストし、補正が必要である場合には、不揮発性メモリＮＶＭにその補正情報を記録する。そして、半導体装置ＩＣの動作時には、不揮発性メモリＮＶＭから補正情報を補正信号ＳＴとして制御回路ＣＰに送信し、適切な出力信号ＳＯを得る。

このような不揮発性メモリＮＶＭは、補正情報を蓄えることが目的であるため、蓄積可能な情報量としては比較的小容量で良い。従って、このような用途の不揮発性メモリＮＶＭとしては、同じ半導体基板上に形成される他のＣＭＩＳ回路を形成するプロセスと同じプロセスによって容易に形成し得るものが望ましい。また、このような不揮発性メモリＮＶＭを動作させることに特化した周辺回路などは不要であることが望ましい。例えば、不揮発性メモリＮＶＭを動作させるために、制御回路ＣＰで用いられる電圧以上の動作電圧が必要となる場合、不揮発性メモリＮＶＭ専用の周辺回路を備えなければならない。しかしながら、本実施の形態２の半導体装置ＩＣに適用されるトリミング用の不揮発性メモリＮＶＭは、上述のように、なるべく容易な構造および工程で形成できるものである方が好ましい。このような観点から、動作電圧を低減でき、かつ、構造が容易である上記実施の形態１の不揮発性メモリＮＶＭを、本実施の形態２の半導体装置ＩＣに適用することが好適である。

また、本実施の形態２の半導体装置ＩＣに搭載する不揮発性メモリＮＶＭとしては、上述のような、２つのメモリセルによって１ビットの情報を記憶する構成とする方が、より好ましい。その理由を以下で説明する。

まず、１つのメモリセルＭＣ１によって１ビットの情報を記憶する構成の読み出し動作について、図１１の回路図を用いて説明する。ここでは、記憶の読み出しはＬＥ信号をローレベルにし、負荷電流ＩＬを流して、記憶情報をラッチＬＴに取り込む。その後、ＬＥ信号をハイレベルにしてスタンバイ状態にする。この場合、ＬＥ信号として読み出しパルスが必要になり、読み出しパルスを発生させるための回路が必要となる。また、ラッチ回路も必要となる。

ここで、本実施の形態２の不揮発性メモリＮＶＭを搭載した半導体装置ＩＣでは、パッケージ組立後、テストも含めて書き換え回数は数回であり、不揮発性メモリＮＶＭを頻繁に書き換える用途ではないとする。このような用途では、半導体装置ＩＣの電源を入れると、自動的に不揮発性メモリＮＶＭの補正データが送信される仕様であることが好ましい。

そこで、本実施の形態２の不揮発性メモリＮＶＭの読み出し動作において、読み出しパルスが不要な回路構成について、図１２の回路図を用いて説明する。図１２に示すように、不揮発性メモリＮＶＭは、メモリセルＭＣ１を２個構成にして、２つのメモリセルで１ビットの情報を記憶するような構成となっている。上記実施の形態１で説明したように、２セル１ビットの構成とした場合、互いのメモリセルＭＣ１にはコンプリメンタリのデータを記憶させる。

本実施の形態２の不揮発性メモリＮＶＭでは、読み出しトランジスタＱＲ１のドレイン端子にＮＭＩＳトランジスタＱＮ１を接続している。このＮＭＩＳトランジスタＱＮ１のゲート電極は電源電圧ＶＣＣに接続されており、半導体装置ＩＣの電源がオン状態である間は、ＮＭＩＳトランジスタＱＮ１も常時オン状態となっている。従って、電源電圧ＶＣＣを立ち上げると、２つのメモリセルＭＣ１の電流値を比較して、出力ＭＯＵＴを生じる。このような構成とすることで、半導体装置ＩＣの電源を入れると、自動的に、不揮発性メモリＮＶＭに記憶された情報を出力することができる。言い換えると、本実施の形態２の半導体装置ＩＣでは、電源を入れると、自動的に、不揮発性メモリＮＶＭの補正情報を補正信号ＳＴとして、制御回路ＣＰに送信させることができる。即ち、不揮発性メモリＮＶＭから情報を読み出すための制御信号は不要になる。また、消費電流もなく、半導体装置ＩＣの電源がオンした段階でスタンバイ状態となる。

上述のように、この回路構成では、読み出しトランジスタＱＲ１のドレイン端子にＮＭＩＳトランジスタＱＮ１を接続している。そして、このＮＭＩＳトランジスタＱＮ１のゲート電極は電源電圧ＶＣＣに接続されており、半導体装置ＩＣの電源がオン状態である間は、ＮＭＩＳトランジスタＱＮ１も常時オン状態となっている。これにより、読み出し動作時の浮遊ゲート電極ＦＧ１へのディスターブを緩和することができる。その理由を以下で説明する。

例えば、浮遊ゲート電極ＦＧ１が負電位（例えば、浮遊ゲート電位ＶＦＧとして−２．０Ｖ）の書き込み状態にある時に、半導体装置ＩＣの電源を入れた場合を考える。このとき、上述のように、本実施の形態２の不揮発性メモリＮＶＭでは、記憶状態が自動的に読み出される。また、浮遊ゲート電極ＦＧ１が負電圧であるから、読み出しトランジスタＱＲ１はオフ状態である。また、ＰＭＩＳトランジスタＱＰ１はオン状態となる。その結果、読み出しトランジスタＱＲ１のドレイン側の電位は電源電圧ＶＣＣと同電位になる。

この場合、読み出しトランジスタＱＲ１のドレインと浮遊ゲート電極ＦＧ１との間には、電源電圧ＶＣＣ＋２．０Ｖの電位差が生じる。この状態が、高温において、例えば１年程度以上続くと、読み出しトランジスタＱＲ１におけるゲートリーク電流により、浮遊ゲート電極ＦＧ１の電位は負電位から０Ｖの電位になろうとする。即ち、ディプレッション型の読み出しトランジスタＱＲ１は、オフ状態から徐々にオン状態になっていく。このような現象により、浮遊ゲート電極ＦＧ１へのディスターブが懸念される。

そこで、本実施の形態２の不揮発性メモリＮＶＭでは、上述のように、読み出しトランジスタＱＲ１のドレイン端とＰＭＩＳトランジスタＱＰ１との間に、常時オン状態のＮＭＩＳトランジスタＱＮ１が接続されている。これにより、読み出しトランジスタＱＲ１にリーク電流が発生すると、読み出しトランジスタＱＲ１のドレインの電位を電源電圧ＶＣＣよりも下げるように動作する。その結果、読み出しトランジスタＱＲ１のドレインと浮遊ゲート電極ＦＧ１との電位差が小さくなるため、浮遊ゲート電極ＦＧ１へのディスターブを緩和することができる。結果として、本実施の形態２のような不揮発性メモリＮＶＭを備えた半導体装置ＩＣとすることで、信頼性を向上させることができる。

以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明は、不揮発性メモリを有する半導体装置の製造業に幅広く適用できる。

１ シリコン基板（半導体基板）
２ 分離部
３ キャップ絶縁膜
４ サイドウォール絶縁膜
５ 選択素子用ゲート絶縁膜
６ 選択素子用ゲート電極
７ コンタクトプラグ
８Ｎ メモリ用ｎ型ソース・ドレイン領域
８Ｐ メモリ用ｐ型ソース・ドレイン領域
９Ｎ ｎウェル給電領域
９Ｐ ｐウェル給電領域
１０，１５ ゲート絶縁膜
１１，１６ ゲート電極
１２ ｐ型エクステンション領域
１３ ｐ型ソース・ドレイン領域
１４ ｎ型ハロー領域
１７ ｎ型エクステンション領域
１８ ｎ型ソース・ドレイン領域
１９ ｐ型ハロー領域
２０ エッチングストップ膜
２１ 第１層間絶縁膜
２２ 第１金属配線
２３ 第２層間絶縁膜
２４ 第２金属配線
２５ ビアプラグ
Ａ 第１方向
Ｂ 第２方向
ＣＭ１ 容量部
ＣＰ 制御回路
ＥＮ１ メモリ用ｎ型エクステンション領域（ｎ型拡散領域）
ＥＰ１ メモリ用ｐ型エクステンション領域
ＦＧ１ 浮遊ゲート電極
ＨＮ１ メモリ用ｎ型ハロー領域
ＨＰ１ メモリ用ｐ型ハロー領域（ｐ型拡散領域）
ＩＣ 半導体装置
ＩＬ 負荷電流
ＬＴ ラッチ
ＭＣ１ メモリセル
ＭＩ１ メモリ用ゲート絶縁膜（ゲート絶縁膜）
ＭＯＵＴ 出力
ＮＩＳＯ 分離用ｎウェル
ＮＶＭ 不揮発性メモリ
ＮＷ１ メモリ用ｎウェル（第２ウェル）
ＮＷＡ ｎウェル
Ｐ０１ 要部
ＰＷ１ メモリ用ｐウェル（第１ウェル）
ＰＷＡ ｐウェル
ＱＥ１ 消去トランジスタ（第２トランジスタ）
ＱＮ１，ＱＮＡ ＮＭＩＳトランジスタ
ＱＰ１，ＱＰＡ ＰＭＩＳトランジスタ
ＱＲ１ 読み出しトランジスタ（第３トランジスタ）
ＱＳ１ 選択トランジスタ（第４トランジスタ）
ＱＷ１ 書き込みトランジスタ（第１トランジスタ）
ＳＥ 素子
ＳＩ 入力信号
ＳＯ 出力信号
ＶＣＣ 電源電圧
ＶＦＧ 浮遊ゲート電位
ＶＩＮ 入力電圧
ＶＯＵＴ 出力電圧
ＶＰＰ１ 書き込み昇圧電圧
ＶＰＰ２ 消去昇圧電圧

Claims (19)

1. 半導体基板上に配置された不揮発性メモリを有する半導体装置であって、
   前記不揮発性メモリを構成する個々のメモリセルは、
   前記半導体基板上に形成されたｐ型導電型の半導体領域である第１ウェルと、
   前記半導体基板上に形成されたｎ型導電型の半導体領域である第２ウェルと、
   前記第１ウェルに配置された、ｎ型導電型の第１トランジスタおよび容量部と、
   前記第２ウェルに配置された、ｐ型導電型の第２トランジスタとを有し、
   前記第１トランジスタ、前記容量部、および、前記第２トランジスタは、前記半導体基板上にゲート絶縁膜を介して形成された浮遊ゲート電極の一部を共有し、
   前記浮遊ゲート電極は浮遊状態であり、
   前記第１トランジスタは、前記浮遊ゲート電極、前記ゲート絶縁膜および前記第１ウェルからなるＭＩＳ構造を有する電界効果トランジスタであり、
   前記第２トランジスタは、前記浮遊ゲート電極、前記ゲート絶縁膜および前記第２ウェルからなるＭＩＳ構造を有する電界効果トランジスタであり、
   前記第１トランジスタにおいて、前記浮遊ゲート電極に電子を注入することで、記憶情報の書き込み動作を行い、
   前記容量部において、前記メモリセルの前記浮遊ゲート電極の電位を制御し、
   前記第２トランジスタにおいて、前記浮遊ゲート電極の電子を引き抜くことで、前記記憶情報の消去動作を行うことを特徴とする半導体装置。
2. 請求項１記載の半導体装置において、
   前記不揮発性メモリを構成する個々の前記メモリセルは、更に、
   前記第１ウェルに配置された、ｎ型導電型の第３トランジスタおよび第４トランジスタを有し、
   前記第１トランジスタ、前記容量部、前記第２トランジスタ、および、前記第３トランジスタは、前記浮遊ゲート電極の一部を共有し、
   前記第３トランジスタは、前記浮遊ゲート電極、前記ゲート絶縁膜および前記第１ウェルからなるＭＩＳ構造を有する電界効果トランジスタであり、
   前記第３トランジスタの電流値により前記浮遊ゲート電極の荷電状態を判別することで、前記記憶情報の読み出し動作を行い、
   前記第４トランジスタによって、前記半導体基板上に配置された前記不揮発性メモリから所望の前記メモリセルを選択することを特徴とする半導体装置。
3. 請求項２記載の半導体装置において、
   前記半導体基板はｐ型導電型であり、
   前記半導体基板と前記第２ウェルとの間には、ｎ型導電型の半導体領域が配置されていないことを特徴とする半導体装置。
4. 請求項２記載の半導体装置において、
   前記不揮発性メモリの前記ゲート絶縁膜は、前記半導体基板に配置された入出力用トランジスタのゲート絶縁膜と同じ厚さを有することを特徴とする半導体装置。
5. 請求項２記載の半導体装置において、
   前記不揮発性メモリは、
   ２つの前記メモリセルによって１ビットの情報を記憶する構成を有し、
   一方の前記メモリセルにおける前記第３トランジスタの電流値と、他方の前記メモリセルにおける前記第３トランジスタの電流値とを比較することで、前記記憶情報の前記読み出し動作を行うことを特徴とする半導体装置。
6. 請求項５記載の半導体装置において、
   前記第３トランジスタは、ディプレッション型の前記電界効果トランジスタであることを特徴とする半導体装置。
7. 請求項２記載の半導体装置において、
   前記不揮発性メモリを構成する個々の前記メモリセルでは、
   前記第２トランジスタにおいて、ＦＮトンネル方式によって、前記浮遊ゲート電極の電子を引き抜くことで、前記記憶情報の消去動作を行うことを特徴とする半導体装置。
8. 請求項７記載の半導体装置において、
   前記不揮発性メモリを構成する個々の前記メモリセルでは、
   前記浮遊ゲート電極の側方下部の前記第１ウェル表面に、ｎ型導電型の半導体領域であるｎ型拡散領域が形成され、
   前記容量部における前記浮遊ゲート電極の端部と前記ｎ型拡散領域とが平面的に重なる箇所、および、それらに挟まれた前記ゲート絶縁膜によって、電気容量を構成していることを特徴とする半導体装置。
9. 請求項８記載の半導体装置において、
   前記第２トランジスタにおける前記浮遊ゲート電極と前記第２ウェルとが平面的に重なる部分の面積は、前記第１トランジスタ、前記容量部および前記第３トランジスタにおける前記浮遊ゲート電極の端部と前記ｎ型拡散領域とが平面的に重なる部分の面積の和の６分の１よりも小さいことを特徴とする半導体装置。
10. 請求項９記載の半導体装置において、
    前記不揮発性メモリを構成する前記第２トランジスタのゲート長およびゲート幅は、前記半導体基板上に形成された他の電界効果トランジスタにおいて、最もゲート長およびゲート幅の短い前記電界効果トランジスタのゲート長およびゲート幅と同じ長さであることを特徴とする半導体装置。
11. 請求項９記載の半導体装置において、
    前記容量部における前記浮遊ゲート電極は、前記半導体基板の表面を平面的に見て第１方向に沿って延在し、その延在部分が前記第１方向と交差する第２方向に間隔を隔てて複数配置され、かつ、複数の前記延在部分は互いに電気的に接続しているような平面パターンを有することを特徴とする半導体装置。
12. 請求項２記載の半導体装置において、
    前記不揮発性メモリを構成する個々の前記メモリセルでは、
    前記第１トランジスタにおいて、ホットエレクトロンを生成し、前記浮遊ゲート電極に前記ホットエレクトロンを注入することで、前記記憶情報の書き込み動作を行うことを特徴とする半導体装置。
13. 請求項１２記載の半導体装置において、
    前記不揮発性メモリを構成する個々の前記メモリセルでは、
    前記ｎ型拡散領域の周囲を囲むようにして、ｐ型導電型の半導体領域であるｐ型拡散領域が形成されていることを特徴とする半導体装置。
14. 請求項１３記載の半導体装置において、
    前記不揮発性メモリを構成する前記第１トランジスタのゲート長は、前記半導体基板上に形成された他の電界効果トランジスタにおいて最もゲート長の短い前記電界効果トランジスタのゲート長と同じ長さであることを特徴とする半導体装置。
15. 請求項２記載の半導体装置において、
    前記第４トランジスタはＭＩＳ構造を有する電界効果トランジスタであって、接地電位と前記第１トランジスタのソース端子との間に直列に接続されていることを特徴とする半導体装置。
16. 半導体基板上に形成された不揮発性メモリと制御回路とを有する半導体装置であって、
    前記不揮発性メモリを構成する個々のメモリセルは、
    前記半導体基板上に形成されたｐ型導電型の半導体領域である第１ウェルと、
    前記半導体基板上に形成されたｎ型導電型の半導体領域である第２ウェルと、
    前記第１ウェルに配置された、ｎ型導電型の第１トランジスタおよび容量部と、
    前記第２ウェルに配置された、ｐ型導電型の第２トランジスタとを有し、
    前記第１トランジスタ、前記容量部、および、前記第２トランジスタは、前記半導体基板上にゲート絶縁膜を介して形成された浮遊ゲート電極の一部を共有し、
    前記浮遊ゲート電極は浮遊状態であり、
    前記第１トランジスタは、前記浮遊ゲート電極、前記ゲート絶縁膜および前記第１ウェルからなるＭＩＳ構造を有する電界効果トランジスタであり、
    前記第２トランジスタは、前記浮遊ゲート電極、前記ゲート絶縁膜および前記第２ウェルからなるＭＩＳ構造を有する電界効果トランジスタであり、
    前記第１トランジスタにおいて、前記浮遊ゲート電極に電子を注入することで、記憶情報の書き込み動作を行い、
    前記容量部において、前記メモリセルの前記浮遊ゲート電極の電位を制御し、
    前記第２トランジスタにおいて、前記浮遊ゲート電極の電子を引き抜くことで、前記記憶情報の消去動作を行い、
    前記制御回路は、外部からの入力信号に応じた出力信号を生じる回路であり、
    前記不揮発性メモリには、前記制御回路が生じる前記出力信号を補正するための補正情報が蓄えられ、
    前記不揮発性メモリは、前記半導体装置の電源が入ると、自動的に、前記制御回路に対して前記補正情報を補正信号として送信することを特徴とする半導体装置。
17. 請求項１６記載の半導体装置において、
    前記不揮発性メモリを構成する個々の前記メモリセルは、更に、
    前記第１ウェルに配置された、ｎ型導電型の第３トランジスタおよび第４トランジスタを有し、
    前記第１トランジスタ、前記容量部、前記第２トランジスタ、および、前記第３トランジスタは、前記浮遊ゲート電極の一部を共有し、
    前記第３トランジスタは、前記浮遊ゲート電極、前記ゲート絶縁膜および前記第１ウェルからなるＭＩＳ構造を有する電界効果トランジスタであり、
    前記第３トランジスタの電流値により前記浮遊ゲート電極の荷電状態を判別することで、前記記憶情報の読み出し動作を行い、
    前記第４トランジスタによって、前記半導体基板上に配置された前記不揮発性メモリから所望の前記メモリセルを選択することを特徴とする半導体装置。
18. 請求項１７記載の半導体装置において、
    前記不揮発性メモリは、
    ２つの前記メモリセルによって１ビットの情報を記憶する構成を有し、
    一方の前記メモリセルにおける前記第３トランジスタの電流値と、他方の前記メモリセルにおける前記第３トランジスタの電流値とを比較することで、前記記憶情報の前記読み出し動作を行うことを特徴とする半導体装置。
19. 請求項１８記載の半導体装置において、
    前記第３トランジスタは、ディプレッション型の前記電界効果トランジスタであることを特徴とする半導体装置。

Images