JP2010129620A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【課題】第1ゲート電極と第2ゲート電極間の寄生容量の少なく高速アクセスが可能なソースサイド注入方式のスプリットゲート型不揮発性メモリセルを備えた不揮発性半導体記憶装置を提供する。
【解決手段】メモリセルが、書き込み・消去用の第1メモリセルユニットU1と、読み出し用の第2メモリセルユニットU2と、第3メモリセルユニットU3とを備えてなり、第1メモリセルユニットU1の第2ゲート電極7、第2メモリセルユニットU2の第3ゲート電極11、第3メモリセルユニットU3の第4ゲート電極13同士が電気的に接続してフローティングゲートFGが形成される。第4ゲート電極13上に第2の絶縁膜を介して第5ゲート電極15が形成され、第5ゲート電極15が制御端子CGと電気的に接続することにより、フローティングゲート7,11,13が制御端子CGと容量結合している。
【選択図】図1
【解決手段】メモリセルが、書き込み・消去用の第1メモリセルユニットU1と、読み出し用の第2メモリセルユニットU2と、第3メモリセルユニットU3とを備えてなり、第1メモリセルユニットU1の第2ゲート電極7、第2メモリセルユニットU2の第3ゲート電極11、第3メモリセルユニットU3の第4ゲート電極13同士が電気的に接続してフローティングゲートFGが形成される。第4ゲート電極13上に第2の絶縁膜を介して第5ゲート電極15が形成され、第5ゲート電極15が制御端子CGと電気的に接続することにより、フローティングゲート7,11,13が制御端子CGと容量結合している。
【選択図】図1
Description
本発明は、不揮発性半導体記憶装置に関し、より具体的には、メモリセルを構成するトランジスタのフローティングゲートへの電荷注入をソース側から行うソースサイド注入型の不揮発性メモリセルを備えた不揮発性半導体記憶装置に関する。
フローティングゲート型のトランジスタを備えた不揮発性メモリセルの書き込み方式として、ドレイン・ソース間に印加した書き込み電圧の高電位側(ドレイン側)からフローティングゲートへホットエレクトロン注入を行う従来のホットエレクトロン注入方式と、低電位側(ソース側)からフローティングゲートへホットエレクトロン注入を行うソースサイド注入方式があり、何れも周知の書き込み方式であるが、ソースサイド注入方式の方が、従来のホットエレクトロン注入方式と比べて電子の注入効率が約3桁高く、高速書き込みが実現できるという利点がある。
ソースサイド注入方式の書き込みを実現する不揮発性メモリセルの構造は、1対のソース・ドレイン不純物拡散層間に形成されたチャンネル領域に、ソース側に形成された第1ゲート電極とドレイン側に形成された第2ゲート電極が直列に配置されたスプリットゲート構造を有している(例えば、下記特許文献1参照)。
一般的には、図26に示すように、1層目のポリシリコンでフローティングゲートとなる第2ゲート電極を形成後に、酸化膜を堆積し、その上に2層目のポリシリコンを堆積し、これをフォトリソグラフィにより第1ゲート電極を形成する。このとき、第1ゲート電極と第2ゲート電極はオーバーラップさせた構造になっており、各ゲート電極間のソース・ドレイン方向の間隔は、第1ゲート電極と第2ゲート電極間の酸化膜の膜厚で規定される。
上記特許文献1に開示されている、第2ゲート電極を第1ゲート電極の側壁に形成するメモリセル構造を採用すると、2層目のポリシリコン層をエッチング除去する際、第2ゲート電極の側壁のポリシリコン膜厚が厚く、段差部分は異方性エッチングで除去しづらいため、第2ゲート電極の側壁に導電体のストリンガーが残り、隣接するメモリセル間で第2ゲート電極が短絡する虞があり、この導電体のストリンガーを取り除くために、エッチング量の増加、エッチング量制御の高精度化、高選択比の実現など、プロセス工程が複雑、高コストになる。
更に、第1ゲート電極と第2ゲート電極間の寄生容量が増加して、高速アクセスの妨げとなる。
一方、第2ゲート電極を第1ゲート電極の側壁に形成せずに、第1ゲート電極と同じ1層目ポリシリコンで形成する場合には、第1ゲート電極と第2ゲート電極間のソース・ドレイン方向の間隔は、両電極間の酸化膜の膜厚で規定されずに、1層目ポリシリコンの最小加工寸法で規定されるため、第1ゲート電極の側壁に形成する場合に比べて広がってしまい、ソース・ドレイン間を流れる読み出し時の電流を十分に確保することが困難となる。
解決策として、当該フローティングゲート型トランジスタの形成領域とは別領域にフローティングゲートと容量結合する領域と制御端子を設け、当該容量結合はMOSキャパシタにより実装する方法が提案されている。
しかしながら、フローティングゲート電位を制御するためのフローティングゲートと制御ゲートの容量をPMOSキャパシタで構成している場合、図27に示されるように、フローティングゲート電位(Vfg)と基板電位(Vnw)の電位差が小さくなると、フローティングゲート直下のチャネル領域に空乏層が形成され、容量値が小さくなり、所望の容量値を確保するためにはMOSキャパシタ形成部の面積を大きくする必要がある。
更に、図28に示されるように、撮像デバイスであるCCDの製造に用いられるNMOSプロセスではPMOSを形成できないので、NMOSでキャパシタを構成することになるが、NMOSでは基板電位がGNDのためフローティングゲート電位を制御するための容量(Ccg)は基板との容量(Cpw)に依存せず、ソース間容量(Cs)とドレイン間容量(Cd)の和によって規定される。このため所望の容量値を確保するためにはMOSキャパシタ形成部の面積を大きくする必要がある。
本発明は、上記問題点に鑑みてなされたものであり、その目的は、CMOSプロセスで形成可能なソースサイド注入方式のスプリットゲート型不揮発性メモリセルを備えた不揮発性半導体記憶装置において、フローティングゲートを介して容量結合する小面積で大容量のキャパシタを備え、かつ第1ゲート電極と第2ゲート電極間の寄生容量の少なく高速アクセスが可能な不揮発性半導体装置を提供する点にある。
上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、フローティングゲートを有するスプリットゲート構造の不揮発性メモリセルを備えてなる不揮発性半導体記憶装置であって、前記メモリセルが、半導体基板の表面に形成された第1拡散領域と第2拡散領域、及び、前記第1拡散領域と前記第2拡散領域間の第1チャンネル領域上にゲート絶縁膜を介して、前記第1拡散領域と前記第2拡散領域の離間方向に互いに分離して形成された前記第1拡散領域に近接する第1ゲート電極と前記第2拡散領域に近接する第2ゲート電極を備えてなる第1メモリセルユニットと、前記半導体基板の表面に形成された第3拡散領域と第4拡散領域、及び、前記第3拡散領域と前記第4拡散領域間の第2チャンネル領域上にゲート絶縁膜を介して形成された第3ゲート電極を備えてなる第2メモリセルユニットと、前記第2ゲート電極と前記第3ゲート電極の夫々と容量結合する制御端子と、を備えてなり、前記第1ゲート電極と前記第2ゲート電極が同一の電極材料層により形成され、前記第1メモリセルユニット及び第2メモリセルユニットの形成領域とは別領域に形成された絶縁膜上に第4ゲート電極と、前記第4ゲート電極上に第2の絶縁膜を介して第5ゲート電極が形成され、前記第4ゲート電極と前記第5ゲート電極の何れか一方が前記第2ゲート電極と前記第3ゲート電極の夫々と電気的に接続してフローティングゲートを形成し、他方が前記制御端子を形成することを第1の特徴とする。
本発明に係る不揮発性半導体記憶装置は、上記第1の特徴に加えて、更に、前記半導体基板とは逆導電型の、或いは、前記半導体基板と電気的に分離した第2の半導体基板の表面に形成された絶縁膜上に前記第4ゲート電極と、前記第4ゲート電極上に第2の絶縁膜を介して前記第5ゲート電極が形成され、前記第4ゲート電極が前記第2ゲート電極と前記第3ゲート電極の夫々と電気的に接続してフローティングゲートを形成し、前記第2の半導体基板と前記第5ゲート電極の夫々が前記制御端子を形成することを第2の特徴とする。
本発明に係る不揮発性半導体記憶装置は、上記第1または第2の特徴に加えて、更に、前記第4ゲート電極がフローティングゲートを形成する場合において、前記第5ゲート電極の周囲端が、前記第4ゲート電極の周囲端よりも内側に位置することを第3の特徴とする。
本発明に係る不揮発性半導体記憶装置は、上記第1から第3の何れかの特徴に加えて、更に、前記第2ゲート電極と、前記第3ゲート電極と、前記第4ゲート電極と前記第5ゲート電極の何れか一方のフローティングゲートを形成する電極とが、同一の電極材料層により一体化して形成されていることを第4の特徴とする。
本発明に係る不揮発性半導体記憶装置は、上記第1から第4の何れかの特徴に加えて、更に、前記第1ゲート電極と前記第2ゲート電極と前記第3ゲート電極と前記第4ゲート電極と前記第5ゲート電極がポリシリコン層により形成されていることを第5の特徴とする。
本発明に係る不揮発性半導体記憶装置は、上記第1から第5の何れかの特徴に加えて、更に、前記第1拡散領域が前記第3拡散領域と前記第4拡散領域の何れか一方と電気的に接続していることを第6の特徴とする。
本発明に係る不揮発性半導体記憶装置の製造方法は、上記第1から第6の何れかの特徴の不揮発性半導体記憶装置を製造する方法であって、前記第4ゲート電極がフローティングゲートを形成する場合において、前記第4ゲート電極となる第1電極材料層、前記第2の絶縁膜、前記第5ゲート電極となる第2電極材料層を順次堆積させた後、前記第2電極材料層を前記第1電極材料層よりも先にエッチング加工し、前記第5ゲート電極を形成することを第1の特徴とする。
上記第1乃至第6の特徴の不揮発性半導体記憶装置によれば、第1ゲート電極が補助ゲート、第2ゲート電極と第3ゲート電極がフローティングゲート、制御端子が制御ゲート、第1拡散領域が書き込み時のソース、第2拡散領域が書き込み時のドレイン、第3拡散領域と第4拡散領域が読み出し時のソースとドレインの一方と他方となるソースサイド注入方式のスプリットゲート型不揮発性メモリセルを形成できる。
また、書き込み動作時のフローティングゲートへの電荷(ホットエレクトロン)注入では、第1メモリセルユニットを、読み出し動作では、第2メモリセルユニットを、夫々使い分けるので、第1ゲート電極と第2ゲート電極間の間隔が広くても、読み出し電流の低下が問題にならず、読み出し電流を第2メモリセルユニットで確保することができる。
また、第1ゲート電極と第2ゲート電極は同一の電極材料層で形成されるので、上記従来技術の第2ゲート電極の側壁に導電体のストリンガーが残るという問題も回避される。
更に、フローティングゲート電位を制御するための容量を第4ゲート電極と第5ゲート電極間の絶縁膜容量で構成することにより、ゲート空乏化による容量値の低下を防ぎ、キャパシタの面積を縮小でき、低コスト化が可能になる。
更に、第2の特徴の不揮発性半導体記憶装置によれば、フローティングゲート電位を制御するための容量をMOS容量と第4、第5ゲート電極間の絶縁膜容量との並列構成とし、第4ゲート電極の下面と上面の両面を容量として利用できるため、下面のみ、または上面のみ利用する場合と比較して、更にキャパシタの面積を縮小でき、低コスト化が可能になる。
また、第3の特徴の不揮発性半導体記憶装置によれば、フローティングゲートに接続する第4ゲート電極と、第4ゲート上に絶縁膜を介して形成され、制御端子に接続する第5ゲート電極はオフセットを有しており、第5ゲート電極の周囲端が第4ゲート電極の周囲端よりも内側に位置している。これにより、第4ゲート電極と第5ゲート電極間の絶縁膜容量にフローティングゲートエッジを含まないので、電解集中や絶縁膜質の劣化によるリーク電流の発生を防ぐことができる。
また、第4の特徴の不揮発性半導体記憶装置によれば、第2ゲート電極と、第3ゲート電極と、第4ゲート電極と第5ゲート電極の何れか一方のフローティングゲートを形成する電極間との電気的接続が他の配線層を使用せずに済むため、第1メモリセルユニットと第2メモリセルユニットと制御端子とフローティングゲート間を容量結合するキャパシタとを近接させて形成でき、メモリセルの半導体基板上での占有面積を小さくでき、メモリセルを多数設ける場合の製造コストを低減できる。
更に、第5の特徴の不揮発性半導体記憶装置によれば、第1〜第5ゲート電極の全てがポリシリコン層によって形成されるため、他の導電体層を用いずに、標準的な2層ポリシリコンCMOSプロセスを使用して制御端子とフローティングゲート間を容量結合するキャパシタを形成できる。
更に、第6の特徴の不揮発性半導体記憶装置によれば、書き込み動作に使用する第1メモリセルユニットのソースと読み出し動作に使用する第2メモリセルユニットのソースを共通にでき、メモリセルへのソース電位の供給が簡略化できる。
上記第1の特徴の不揮発性半導体装置の製造方法によれば、第4ゲート電極となる第1電極材料層、第5ゲート電極となる第2電極材料層を順次堆積させた後、2層目の第2電極材料層を1層目の第1電極材料層よりも先に加工し、先に第5ゲート電極を形成することで、従来技術の課題である1層目の電極材料層の側壁に導電体のストリンガーが残るという問題が回避される。
従って、本発明の不揮発性半導体記憶装置によれば、容量素子を提供する2層ポリシリコンプロセスを用いたロジックCMOSプロセスを用いて、低コストのソースサイド注入方式の不揮発性メモリセルを提供できる。
〈第1実施形態〉
次に、本発明に係る不揮発性半導体記憶装置について、その特徴となるメモリセルの構造、メモリ動作の手順及び原理、及び、製造方法について、図面を参照して説明する。
次に、本発明に係る不揮発性半導体記憶装置について、その特徴となるメモリセルの構造、メモリ動作の手順及び原理、及び、製造方法について、図面を参照して説明する。
〈メモリセル構造〉
図1に示すように、本発明の第1実施形態に係る不揮発性半導体記憶装置に使用されるメモリセル(以下、「本メモリセル」と称す)は、主として3つのメモリセルユニット、第1メモリセルユニットU1、第2メモリセルユニットU2、第3メモリセルユニットU3により構成される。図1は、本メモリセルの平面構造を模式的に示す平面図であり、図2(A)は、図1のX1−X1’断面での本メモリセルの断面構造を模式的に示す断面図であり、図2(B)は、図1のX2−X2’断面での本メモリセルの断面構造を模式的に示す断面図であり、図2(C)は、図1のX3−X3’断面での本メモリセルの断面構造を模式的に示す断面図であり、図2(D)は、図1のY’−Y断面での本メモリセルの断面構造を模式的に示す断面図である。また、図3は、本メモリセルの等価回路図である。
図1に示すように、本発明の第1実施形態に係る不揮発性半導体記憶装置に使用されるメモリセル(以下、「本メモリセル」と称す)は、主として3つのメモリセルユニット、第1メモリセルユニットU1、第2メモリセルユニットU2、第3メモリセルユニットU3により構成される。図1は、本メモリセルの平面構造を模式的に示す平面図であり、図2(A)は、図1のX1−X1’断面での本メモリセルの断面構造を模式的に示す断面図であり、図2(B)は、図1のX2−X2’断面での本メモリセルの断面構造を模式的に示す断面図であり、図2(C)は、図1のX3−X3’断面での本メモリセルの断面構造を模式的に示す断面図であり、図2(D)は、図1のY’−Y断面での本メモリセルの断面構造を模式的に示す断面図である。また、図3は、本メモリセルの等価回路図である。
第1メモリセルユニットU1は、図1及び図2(A),(D)に示すように、スプリットゲート構造のnチャンネルMOSトランジスタであり、p型半導体基板(p型ウェル)1の表面に形成されたn型不純物拡散層からなるソース領域2(第1拡散領域に相当)及びドレイン領域3(第2拡散領域に相当)、及び、ソース及びドレイン領域2,3間の第1チャンネル領域4上にゲート酸化膜5を介して、ソース及びドレイン領域2,3の離間方向(図1中のX方向)に互いに分離して形成されたソース領域2に近接する第1ゲート電極6とドレイン領域3に近接する第2ゲート電極7を備えて構成される。
第2メモリセルユニットU2は、図1及び図2(B),(D)に示すように、単一ゲート構造のnチャンネルMOSトランジスタであり、p型半導体基板(p型ウェル)1の表面に形成されたn型不純物拡散層からなるソース領域8(第3拡散領域に相当)及びドレイン領域9(第4拡散領域に相当)、及び、ソース及びドレイン領域8,9間の第2チャンネル領域10上にゲート酸化膜5を介して形成された第3ゲート電極11を備えて構成される。
第3メモリセルユニットU3は、図1及び図2(C),(D)に示すように、素子分離領域12上に形成された第4ゲート電極13上に第2の絶縁膜14(例えば、シリコン酸化膜/窒化膜/酸化膜の積層膜)が形成され、第4ゲート電極13上に第2の絶縁膜14を介して第5ゲート電極15が形成されており、第4ゲート電極13と第5ゲート電極15間の第2の絶縁膜14を容量として利用するキャパシタである。
第1メモリセルユニットU1のソース及びドレイン領域2,3と第1チャンネル領域4からなる第1活性領域の周囲、第2メモリセルユニットU2のソース及びドレイン領域8,9と第2チャンネル領域10からなる第2活性領域の周囲は、夫々素子分離領域(フィールド酸化膜)12で囲まれ、第1及び第2活性領域は素子分離領域12により相互に電気的に分離されている。
第1〜第4ゲート電極6,7,11,13は夫々同一層のポリシリコン膜で形成され、第5ゲート電極15はポリシリコン膜で形成され、更に、第2〜第4ゲート電極7,11,13は、1つのゲート電極パターンに加工され一体化して形成されて、相互に電気的に接続してフローティングゲートFGを構成している。第5ゲート電極15は、フローティングゲートとの容量結合を通して、電圧の印加によりフローティングゲートの電位を制御する。また、第1ゲート電極6は、第1メモリセルユニットU1のスプリットゲート構造のnチャンネルMOSトランジスタの補助ゲートSGとして、書き込み動作時に第1メモリセルユニットU1を活性化して選択する機能を有する。
各メモリセルユニットU1〜U3のゲート酸化膜5は同じ膜厚で、本メモリセルの周辺に形成されるロジック回路(本メモリセルを駆動する回路を含む)に使用するMOSトランジスタのゲート酸化膜と同じ膜厚(例えば、80nm)である。また、第1メモリセルユニットU1のスプリットゲート構造の第1及び第2ゲート電極6,7の間の間隔は、上記ポリシリコン膜の加工精度で規定され、例えば、90nmである。
各メモリセルユニットU1〜U3の各ゲート電極の上部には、層間絶縁膜16が堆積され、層間絶縁膜16を貫通するコンタクト孔に充填されたコンタクト材料17〜22が、夫々、第1メモリセルユニットU1の第1ゲート電極6、ソース及びドレイン領域2,3、第2メモリセルユニットU2のソース及びドレイン領域8,9、第5ゲート電極15と、層間絶縁膜16上の夫々と接続するメタル電極23〜28との間を接続するように形成されている。尚、図1中では、メタル電極23〜28の図示は省略されているが、第1メモリセルユニットU1のソース領域2と第2メモリセルユニットU2のソース領域8の夫々と接続するメタル電極24,26が、層間絶縁膜16上のメタル配線によって電気的に接続され、両メモリセルユニットU1,U2に共通のソース電極Sを構成している。
メタル電極23は、第1ゲート電極6と接続して、上述の如く補助ゲートSGとして機能し、メタル電極25は、第1メモリセルユニットU1のスプリットゲート構造のnチャンネルMOSトランジスタのドレイン領域3と接続し、書き込み・消去動作時のドレイン電極D1として機能し、メタル電極27は、第2メモリセルユニットU2の単一ゲート構造のnチャンネルMOSトランジスタのドレイン領域9と接続し、読み出し動作時のドレイン電極D2として機能する。
メタル電極28は、第5ゲート電極15と電気的に接続し、第2の絶縁膜14を介して第4ゲート電極13(フローティングゲートFG)と容量結合し、第1メモリセルユニットU1のスプリットゲート構造のnチャンネルMOSトランジスタ、及び、第2メモリセルユニットU2の単一ゲート構造のnチャンネルMOSトランジスタの各フローティングゲートFGと容量結合して、各フローティングゲートFGの電位を制御する制御ゲートCGとして機能する。
また、図1に示すように、第3メモリセルユニットU3の第4ゲート電極13(フローティングゲートFG)と第5ゲート電極15(制御ゲートCG)はオフセットを有しており、第5ゲート電極15の周囲端が第4ゲート電極13の周囲端より内側に位置している。これにより、第4、第5ゲート電極間容量にフローティングゲートエッジを含まず、電解集中や絶縁膜質の劣化によるリーク電流の発生を防ぐことができる。
また、フローティングゲートFGの電位を制御するための容量をポリシリコン層間の絶縁膜容量で構成することにより、ゲート空乏化による容量値の低下を防ぎ、第3メモリユニット部U3の面積を縮小でき、2層ポリシリコンプロセスを用いたロジックCMOSプロセスを用いて、低コストのソースサイド注入書き込み方式の不揮発性半導体記憶装置を提供できる。
尚、第4、第5電極間容量にフローティングゲートエッジを含まないことが望ましいが、フローティングゲートエッジを含めても、本発明の不揮発性半導体記憶装置を形成することは可能である。
〈メモリ動作の手順及び原理〉
次に、本メモリセルの書き込み、消去、読み出しの各メモリ動作における動作手順及び動作原理について、図1〜図4を参照して説明する。図4は、各メモリ動作における本メモリセルの各電極への電圧印加条件を動作別に示す一覧表である。
次に、本メモリセルの書き込み、消去、読み出しの各メモリ動作における動作手順及び動作原理について、図1〜図4を参照して説明する。図4は、各メモリ動作における本メモリセルの各電極への電圧印加条件を動作別に示す一覧表である。
1.書き込み動作
書き込み時には、図4に示すように、ソース電極Sを接地し、ドレイン電極D1に高電圧(例えば、+5V)、制御ゲートCGに高電圧(例えば、+10V)を印加することにより、制御ゲートCGと第3メモリセルユニットU3のMOSキャパシタを介して容量結合している第2ゲート電極7(フローティングゲートFG)の電位が上昇し、第1チャンネル領域4の第2ゲート電極7の直下部分を強い反転状態にし、当該強反転領域を、ドレイン領域3の延長領域とする。この状態において、補助ゲートSGに第1ゲート電極6の閾値電圧Vth程度の電圧(例えば、+0.8V)を印加すると、ソース領域2から反転した第1チャンネル領域4の第1ゲート電極6の直下部分を介して、第2ゲート電極7(フローティングゲートFG)へホットエレクトロンが注入され、ソースサイド注入により書き込みが実行される。これにより、フローティングゲートFGの電子の蓄積量が増加して、読み出し用の第2メモリセルユニットU2のMOSトランジスタの閾値電圧が上昇する。尚、書き込み時には、第2メモリセルユニットU2のMOSトランジスタは使用しないので、不要な電流消費を回避するために、ドレイン電極D2は接地する。
書き込み時には、図4に示すように、ソース電極Sを接地し、ドレイン電極D1に高電圧(例えば、+5V)、制御ゲートCGに高電圧(例えば、+10V)を印加することにより、制御ゲートCGと第3メモリセルユニットU3のMOSキャパシタを介して容量結合している第2ゲート電極7(フローティングゲートFG)の電位が上昇し、第1チャンネル領域4の第2ゲート電極7の直下部分を強い反転状態にし、当該強反転領域を、ドレイン領域3の延長領域とする。この状態において、補助ゲートSGに第1ゲート電極6の閾値電圧Vth程度の電圧(例えば、+0.8V)を印加すると、ソース領域2から反転した第1チャンネル領域4の第1ゲート電極6の直下部分を介して、第2ゲート電極7(フローティングゲートFG)へホットエレクトロンが注入され、ソースサイド注入により書き込みが実行される。これにより、フローティングゲートFGの電子の蓄積量が増加して、読み出し用の第2メモリセルユニットU2のMOSトランジスタの閾値電圧が上昇する。尚、書き込み時には、第2メモリセルユニットU2のMOSトランジスタは使用しないので、不要な電流消費を回避するために、ドレイン電極D2は接地する。
2.消去動作
消去時には、図4に示すように、制御ゲートCGと補助ゲートSGを接地し、ソース電極Sをフローティング状態にし、ドレイン電極D1に高電圧(例えば、+10V)を印加することにより、制御ゲートCGと第2ゲート電極7(フローティングゲートFG)とドレイン電極D1の相互間の容量分圧により、ドレイン電極D1と第2ゲート電極7間に高電位差が発生し、フローティングゲートFGからドレイン電極D1へ、FN(ファウラー・ノルドハイム)トンネリング現象、或いは、バンド−バンド間トンネリング現象に起因する電流によってフローティングゲートFGに蓄積されている電子が引き抜かれる。これにより、フローティングゲートFGの電子の蓄積量が減少して、読み出し用の第2メモリセルユニットU2のMOSトランジスタの閾値電圧が低下する。尚、消去時には、第2メモリセルユニットU2のMOSトランジスタは使用しないので、不要な電流消費を回避するために、ドレイン電極D2は接地するかフローティング状態にする。
消去時には、図4に示すように、制御ゲートCGと補助ゲートSGを接地し、ソース電極Sをフローティング状態にし、ドレイン電極D1に高電圧(例えば、+10V)を印加することにより、制御ゲートCGと第2ゲート電極7(フローティングゲートFG)とドレイン電極D1の相互間の容量分圧により、ドレイン電極D1と第2ゲート電極7間に高電位差が発生し、フローティングゲートFGからドレイン電極D1へ、FN(ファウラー・ノルドハイム)トンネリング現象、或いは、バンド−バンド間トンネリング現象に起因する電流によってフローティングゲートFGに蓄積されている電子が引き抜かれる。これにより、フローティングゲートFGの電子の蓄積量が減少して、読み出し用の第2メモリセルユニットU2のMOSトランジスタの閾値電圧が低下する。尚、消去時には、第2メモリセルユニットU2のMOSトランジスタは使用しないので、不要な電流消費を回避するために、ドレイン電極D2は接地するかフローティング状態にする。
3.読み出し動作
読み出し動作では、第2メモリセルユニットU2のMOSトランジスタが使用され、第1メモリセルユニットU1のスプリットゲート構造のMOSトランジスタは使用されない。読み出し時には、図4に示すように、ソース電極Sを接地し、第2メモリセルユニットU2のMOSトランジスタの消去状態におけるソース電極Sを基準とする制御ゲートCGから見た閾値電圧以上の読み出しゲート電圧(例えば、周辺回路の電源電圧Vcc、例えば、+3V)を制御ゲートCGに、ドレイン電極D2に読み出しドレイン電圧(例えば、+1V)を夫々印加し、ドレイン電極D2からソース電極Sに流れる電流量により、フローティングゲートFG中の電子蓄積量の違いを判別して、書き込み状態か消去状態を判別する。つまり、書き込み状態では閾値電圧が高いため上記電流量が小さく(或いは、電流が流れず)、逆に、消去状態では閾値電圧が低いため上記電流量が大きくなるため、当該2つの電流量を、例えば、当該2つの電流量の中間値の参照値と比較することにより、書き込み状態か消去状態を判別できる。
読み出し動作では、第2メモリセルユニットU2のMOSトランジスタが使用され、第1メモリセルユニットU1のスプリットゲート構造のMOSトランジスタは使用されない。読み出し時には、図4に示すように、ソース電極Sを接地し、第2メモリセルユニットU2のMOSトランジスタの消去状態におけるソース電極Sを基準とする制御ゲートCGから見た閾値電圧以上の読み出しゲート電圧(例えば、周辺回路の電源電圧Vcc、例えば、+3V)を制御ゲートCGに、ドレイン電極D2に読み出しドレイン電圧(例えば、+1V)を夫々印加し、ドレイン電極D2からソース電極Sに流れる電流量により、フローティングゲートFG中の電子蓄積量の違いを判別して、書き込み状態か消去状態を判別する。つまり、書き込み状態では閾値電圧が高いため上記電流量が小さく(或いは、電流が流れず)、逆に、消去状態では閾値電圧が低いため上記電流量が大きくなるため、当該2つの電流量を、例えば、当該2つの電流量の中間値の参照値と比較することにより、書き込み状態か消去状態を判別できる。
尚、上記各メモリ動作における各電極に印加する電圧は、本メモリセルの周辺回路で生成されるが、メモリ動作別の印加電圧値の発生及び制御等に係る回路は、従来のスプリットゲート構造のメモリセルを備えた不揮発性半導体記憶装置の公知の回路構成が利用可能である。これらの回路構成は、本発明の特徴部分ではないので、詳細な説明は割愛する。
〈製造方法〉
次に、本メモリセルの製造方法について、大まかに9つの工程(工程1〜工程9)に分割して説明する。図5〜図12は、本メモリセルの製造工程の工程1〜工程9における本メモリセルの断面構造を模式的に示す工程断面図であり、各図の(A)〜(D)は、夫々、図1のX1−X1’断面、図1のX2−X2’断面、図1のX3−X3’断面、及び、図1のY’−Y断面における断面構造を模式的に示している。本メモリセルの製造方法を尚、各工程1〜9は、通常のシリコン半導体製造プロセス(2層ポリシリコンCMOSプロセス)に従っており、イオン注入条件、成膜条件、エッチング条件等の詳細な製造条件については、適宜適正な条件を使用すれば良く、本実施形態では説明は省略する。
次に、本メモリセルの製造方法について、大まかに9つの工程(工程1〜工程9)に分割して説明する。図5〜図12は、本メモリセルの製造工程の工程1〜工程9における本メモリセルの断面構造を模式的に示す工程断面図であり、各図の(A)〜(D)は、夫々、図1のX1−X1’断面、図1のX2−X2’断面、図1のX3−X3’断面、及び、図1のY’−Y断面における断面構造を模式的に示している。本メモリセルの製造方法を尚、各工程1〜9は、通常のシリコン半導体製造プロセス(2層ポリシリコンCMOSプロセス)に従っており、イオン注入条件、成膜条件、エッチング条件等の詳細な製造条件については、適宜適正な条件を使用すれば良く、本実施形態では説明は省略する。
先ず、通常の工程に従って、所定の導電型(p型、n型または真性型)の半導体基板30を所定のパターンに沿ってエッチングして溝部を形成し、形成した溝部にシリコン酸化膜を埋め込み、素子分離領域12を形成する。素子分離領域12により、各メモリセルユニットU1〜U3の形成領域が画定される。
次に、図5に示す工程1において、フォトリソグラフィ技術により周辺回路のpチャンネルMOSトランジスタの形成領域をマスクするレジストパターン31(図示せず)を半導体基板30上に形成し、p型不純物をイオン注入し、第1及び第2メモリセルユニットU1,U2の各形成領域にp型半導体基板(p型ウェル)1を形成する。このとき、周辺回路のnチャンネルMOSトランジスタの形成領域にもp型ウェルが同時に形成される。尚、図5において、素子分離領域12に囲まれた活性領域における半導体基板1の表面に犠牲酸化膜が図示されているが、各工程1〜9中の更に細分化された詳細な工程の説明は、説明の簡単化のため省略する。
次に、図6に示す工程2において、フォトリソグラフィ技術により第1、第2及び第3メモリセルユニットU1,U2,U3の各形成領域をマスクするレジストパターン32をp型ウェル1上に形成し、p型ウェル1の形成されていない半導体基板30にn型不純物をイオン注入し、周辺回路のpチャンネルMOSトランジスタの形成領域にn型ウェル29を形成する。
次に、図7に示す工程3において、p型ウェル1及びn型ウェル29の表面に熱酸化等によりゲート酸化膜5を形成し、引き続いて、第1〜第4ゲート電極6,7,11,13となる同一層のポリシリコン層33を全面に堆積する。
次に、図8に示す工程4において、ポリシリコン層33上に第2の絶縁膜14を堆積し、次いで第5ゲート電極となる第2ポリシリコン層34を堆積する。
次に、図9に示す工程5において、フォトリソグラフィ技術により、第5ゲート電極の形成領域をマスクするレジストパターン35を第2ポリシリコン層34上に形成した後、第2ポリシリコン層34をエッチング除去し、第5ゲート電極(制御ゲートCG)15を形成する。
次に、図10に示す工程6において、フォトリソグラフィ技術によりポリシリコン層33及び第2ポリシリコン層34の上部にゲート電極パターンのレジストパターン36(図示せず)を形成した後、当該レジストパターンに覆われていないポリシリコン層33をエッチング除去し、第1〜第4ゲート電極6,7,11,13を夫々形成する。この結果、第1メモリセルユニットU1の形成領域には、第1及び第2ゲート電極6,7が形成され、第2メモリセルユニットU2の形成領域には、第3ゲート電極11が形成され、第3メモリセルユニットU3の形成領域には、第4ゲート電極13が形成される。尚、図10(D)に示すように、第2〜第4ゲート電極7,11,13は、1つのゲート電極パターンに加工され、一体化したフローティングゲートFGが形成される。
次に、図11に示す工程7において、フォトリソグラフィ技術により第1メモリセルユニットU1の第1及び第2ゲート電極6,7の間の間隙、及び、周辺回路のpチャンネルMOSトランジスタの形成領域をマスクするレジストパターン37を形成し、n型不純物をイオン注入し、第1メモリセルユニットU1のソース及びドレイン領域2,3、第2メモリセルユニットU2のソース及びドレイン領域8,9を形成する。このとき、周辺回路のnチャンネルMOSトランジスタのソース及びドレイン領域が同時に形成される。
次に、図12に示す工程8において、フォトリソグラフィ技術により第1〜第3メモリセルユニットU1〜U3の各形成領域、及び、周辺回路のnチャンネルMOSトランジスタの形成領域をマスクするレジストパターン38を形成し、p型不純物をイオン注入し、周辺回路のpチャンネルMOSトランジスタのソース及びドレイン領域を形成する。尚、周辺回路のpチャンネルMOSトランジスタを形成する必要がない場合には、工程8は割愛される。
次に、図13に示す工程9において、層間絶縁膜16を堆積し、その後は、通常のシリコン半導体製造プロセスの工程に従って、コンタクト孔を形成して、コンタクト材料17〜22を充填し、メタル電極23〜28を含むメタル配線等を形成して、本メモリセルを有する不揮発性半導体記憶装置が形成される。
本メモリセルの製造方法は、第1ポリシリコン層と第2ポリシリコン層を順次堆積し、第2ポリシリコン層を先にエッチング加工することにより、第1ポリシリコン層を堆積・加工した後第2ポリシリコン層を堆積・加工する方法に比べて、段差部分(即ち、第1ポリシリコン層の側壁部分に形成された第2ポリシリコン層)の加工をする必要がないので、高精度制御の不要な低コストのプロセスで形成することができる。更に、第1ポリシリコン層の側壁に導電体のストリンガーが残るという問題も生じず、第4、第5ゲート電極間容量にフローティングゲートエッジを含まないので、電解集中や絶縁膜質の劣化によるリーク電流の発生を防ぐことができる。本製造方法で本発明のメモリセルを製造することが望ましいが、2層ポリシリコンを用いた容量素子を提供しているロジックCMOSプロセスであれば、本発明のメモリセルを製造することができる。
〈第2実施形態〉
図14に示すように、本発明の第2実施形態に係る不揮発性半導体記憶装置に使用されるメモリセル(以下、「本メモリセル」と称す)は、第1実施形態と同様、3つのメモリセルユニット、第1〜第3メモリセルユニットU1,U2,U3により構成される。図14は、本メモリセルの平面構造を模式的に示す平面図であり、図15(A)は、図14のX1−X1’断面での本メモリセルの断面構造を模式的に示す断面図であり、図15(B)は、図14のX2−X2’断面での本メモリセルの断面構造を模式的に示す断面図であり、図15(C)は、図14のX3−X3’断面での本メモリセルの断面構造を模式的に示す断面図であり、図15(D)は、図14のY’−Y断面での本メモリセルの断面構造を模式的に示す断面図である。
図14に示すように、本発明の第2実施形態に係る不揮発性半導体記憶装置に使用されるメモリセル(以下、「本メモリセル」と称す)は、第1実施形態と同様、3つのメモリセルユニット、第1〜第3メモリセルユニットU1,U2,U3により構成される。図14は、本メモリセルの平面構造を模式的に示す平面図であり、図15(A)は、図14のX1−X1’断面での本メモリセルの断面構造を模式的に示す断面図であり、図15(B)は、図14のX2−X2’断面での本メモリセルの断面構造を模式的に示す断面図であり、図15(C)は、図14のX3−X3’断面での本メモリセルの断面構造を模式的に示す断面図であり、図15(D)は、図14のY’−Y断面での本メモリセルの断面構造を模式的に示す断面図である。
第3メモリセルユニットU3は、第1実施形態と逆に、制御ゲートCGとなる第4ゲート電極13の上に第2の絶縁膜14を介してフローティングゲートとなる第5ゲート電極15が形成されている。第1〜第3ゲート電極と第5ゲート電極6,7,11,15は夫々同一層のポリシリコン層で形成され、第4ゲート電極13はポリシリコン層で形成される。第4ゲート電極13は1層目のポリシリコン層で先に堆積された後、第1〜第3及び第5ゲート電極が2層目のポリシリコン層により堆積され、加工される。
各メモリセルユニットU1〜U3のゲート酸化膜5は同じ膜厚で、本メモリセルの周辺に形成されるロジック回路(本メモリセルを駆動する回路を含む)に使用するMOSトランジスタのゲート酸化膜と同じ膜厚(例えば、80nm)である。本メモリセルの等価回路は図3と同等であり、以下、第1及び第2メモリセルユニットU1,U2の構成については第1実施形態と全く同じであるので説明は省略する。
メタル電極28は、層間絶縁膜16を貫通するコンタクト孔に充填されたコンタクト材料22を介して第4ゲート電極13と電気的に接続し、第2の絶縁膜14を介して第5ゲート電極15(フローティングゲートFG)と容量結合し、第1メモリセルユニットU1のスプリットゲート構造のnチャンネルMOSトランジスタ、及び、第2メモリセルユニットU2の単一ゲート構造のnチャンネルMOSトランジスタの各フローティングゲートFGと容量結合して、各フローティングゲートFGの電位を制御する制御ゲートCGとして機能する。
本メモリセルの書き込み、消去、読み出しの各メモリ動作における動作手順及び動作原理については、第1実施形態と同様なので説明は省略する。
本メモリセルの製造方法を以下に、大まかに9つの工程(工程1〜工程9)に分割して説明する。尚、本メモリセルの製造工程の工程1〜3までについては第1実施形態と同様であり、図5〜7を参照して説明する。図16〜図21は、本メモリセルの製造工程の工程4〜工程9における本メモリセルの断面構造を模式的に示す工程断面図であり、各図の(A)〜(D)は、夫々、図14のX1−X1’断面、図14のX2−X2’断面、図14のX3−X3’断面、及び、図14のY’−Y断面における断面構造を模式的に示している。各工程1〜9は、通常のシリコン半導体製造プロセス(2層ポリシリコンCMOSプロセス)に従っており、イオン注入条件、成膜条件、エッチング条件等の詳細な製造条件については、適宜適正な条件を使用すれば良く、本実施形態では説明は省略する。
先ず、所定の導電型(p型、n型または真性型)の半導体基板30上に素子分離領域12を形成し、各メモリセルユニットU1〜U3の形成領域が画定された後、図5に示す工程1においてpウェル1を、図6に示す工程2においてnウェル29を形成し、次に、図7に示す工程3において、p型ウェル1及びn型ウェル29の表面に熱酸化等によりゲート酸化膜5を形成し、引き続いて、第4ゲート電極13となるポリシリコン層33を全面に堆積する。以上、第1実施形態と同様な部分である。
次に、図16に示す工程4において、第4ゲート電極の形成領域をマスクするレジストパターン39をポリシリコン層33上に形成した後、ポリシリコン層33をエッチング除去し、第4ゲート電極(制御ゲートCG)13を形成する。
次に、図17に示す工程5において、第4ゲート電極13上に第2の絶縁膜14を堆積し、第1及び第2メモリセルユニットU1,U2上の余分な第2の絶縁膜をエッチング除去した後、第1〜第3及び第5ゲート電極となる第2ポリシリコン層34を堆積する。
次に、図18に示す工程6において、ポリシリコン層33と第2ポリシリコン層34の上部にゲート電極パターンのレジストパターン40を形成した後、当該レジストパターンに覆われていないポリシリコン層34をエッチング除去し、第1〜第3及び第5ゲート電極6,7,11,15を夫々形成する。この結果、第1メモリセルユニットU1の形成領域には、第1及び第2ゲート電極6,7が形成され、第2メモリセルユニットU2の形成領域には、第3ゲート電極11が形成され、第3メモリセルユニットU3の形成領域には、第5ゲート電極15が形成される。尚、図18(D)に示すように、第2、第3及び第5電極7,11,15は、1つのゲート電極パターンに加工され、一体化したフローティングゲートFGが形成される。
次に、図19に示す工程7において、フォトリソグラフィ技術により第1メモリセルユニットU1の第1及び第2ゲート電極6,7の間の間隙、及び、周辺回路のpチャンネルMOSトランジスタの形成領域をマスクするレジストパターン41を形成し、n型不純物をイオン注入し、第1メモリセルユニットU1のソース及びドレイン領域2,3、第2メモリセルユニットU2のソース及びドレイン領域8,9を形成する。このとき、周辺回路のnチャンネルMOSトランジスタのソース及びドレイン領域が同時に形成される。
次に、図20に示す工程8において、フォトリソグラフィ技術により第1〜第3メモリセルユニットU1〜U3の各形成領域、及び、周辺回路のnチャンネルMOSトランジスタの形成領域をマスクするレジストパターン42を形成し、p型不純物をイオン注入し、周辺回路のpチャンネルMOSトランジスタのソース及びドレイン領域を形成する。尚、周辺回路のpチャンネルMOSトランジスタを形成する必要がない場合には、工程8は割愛される。
次に、図21に示す工程9において、層間絶縁膜16を堆積し、その後は、通常のシリコン半導体製造プロセスの工程に従って、コンタクト孔を形成して、コンタクト材料17〜22を充填し、メタル電極23〜28を含むメタル配線等を形成して、本メモリセルを有する不揮発性半導体記憶装置が形成される。
本メモリセルの製造方法を用いることで、アナログ回路とデジタル回路を同一チップに搭載するため、第1ポリシリコン層でアナログ回路に用いられる容量素子の下部電極を形成し、第2ポリシリコン層でトランジスタのゲート電極と容量素子の上部電極を形成しているロジックCMOSプロセスにおいて、低コストのソースサイド注入書き込み方式の不揮発性半導体記憶装置を提供できる。
〈第3実施形態〉
本発明の第3実施形態に係る不揮発性半導体記憶装置に使用されるメモリセル(以下、「本メモリセル」と称す)は、第1実施形態と同様、3つのメモリセルユニット、第1〜第3メモリセルユニットU1,U2,U3により構成される。図22は、本メモリセルの平面構造を模式的に示す平面図であり、図23(A)は、図22のX1−X1’断面での本メモリセルの断面構造を模式的に示す断面図であり、図23(B)は、図22のX2−X2’断面での本メモリセルの断面構造を模式的に示す断面図であり、図23(C)は、図22のX3−X3’断面での本メモリセルの断面構造を模式的に示す断面図であり、図23(D)は、図22のY’−Y断面での本メモリセルの断面構造を模式的に示す断面図である。
本発明の第3実施形態に係る不揮発性半導体記憶装置に使用されるメモリセル(以下、「本メモリセル」と称す)は、第1実施形態と同様、3つのメモリセルユニット、第1〜第3メモリセルユニットU1,U2,U3により構成される。図22は、本メモリセルの平面構造を模式的に示す平面図であり、図23(A)は、図22のX1−X1’断面での本メモリセルの断面構造を模式的に示す断面図であり、図23(B)は、図22のX2−X2’断面での本メモリセルの断面構造を模式的に示す断面図であり、図23(C)は、図22のX3−X3’断面での本メモリセルの断面構造を模式的に示す断面図であり、図23(D)は、図22のY’−Y断面での本メモリセルの断面構造を模式的に示す断面図である。
第3メモリユニットセルU3は、第1及び第2メモリセルユニットU2,U3が形成される半導体基板とは電気的に分離されたnウェル29上に形成され、nウェル29の表面に形成されたゲート酸化膜5上に第4ゲート電極13が、第4ゲート電極13上に第2の絶縁膜14を介して第5ゲート電極が形成され、層間絶縁膜16を貫通するコンタクト孔に充填されたコンタクト材料22が、第5ゲート電極15と層間絶縁膜16上のメタル電極28との間を接続するように形成されている。また、第3メモリユニットセルU3には、メタル電極43と44が、夫々コンタクト材料45,46を介してn型ウェル29と接続するように形成されている。
メタル電極43は、コンタクト領域47を介してn型ウェル29と電気的に接続し、n型ウェル29上のゲート酸化膜5を介して該4ゲート電極13(フローティングゲートFG)と容量結合し、第1メモリセルユニットU1のスプリットゲート構造のnチャンネルMOSトランジスタ、及び、第2メモリセルユニットU2の単一ゲート構造のnチャンネルMOSトランジスタの各フローティングゲートFGと容量結合して、各フローティングゲートFGの電位を制御する制御ゲートCGとして機能する。
メタル電極44はp型の高濃度拡散層48を介してn型ウェル29と接続し、反転層への少数キャリアの供給源として機能する。
本メモリセルは、フローティングゲート電位を制御するための容量をMOS容量と第4ゲート電極と第5ゲート電極間の絶縁膜容量を並列に接続した構成となっており、第4ゲート電極の下面のゲート酸化膜5と上面の第2の絶縁膜14の両方を容量として利用できるため、下面のみ、または上面のみ利用する場合よりもキャパシタの面積を縮小でき、低コスト化が可能になっている。
本メモリセルの製造方法を以下に示す。第1、第2メモリセルユニット及び周辺回路の製造方法については第1実施形態と全く同じであるので説明を省略する。図24と図25は、本メモリセルの製造工程における第3メモリセルユニットU3の、図22のX3−X3’断面における断面構造を模式的に示す工程断面図である。尚、図24の(A)から(E)、及び、図25の(F)から(I)の各工程は夫々、順に第1実施形態の図5から図13に示す工程1から工程9に対応している。
先ず、所定の導電型(p型、n型または真性型)の半導体基板30を所定のパターンに沿ってエッチングして溝部を形成し、形成した溝部にシリコン酸化膜を埋め込み、素子分離領域12を形成し、第3メモリセルユニットU3のコンタクト領域とキャパシタ部を分離しておく。
次に、図24(A)に示す工程1において、第1及び第2メモリセルユニットU1,U2内にp型ウェル1を形成した後、図24(B)に示す工程2において、第3メモリセルユニットU3内にn型不純物をイオン注入し、n型ウェル29を形成する。
次に、図24(C)に示す工程3において、n型ウェル29の表面に熱酸化等によりゲート酸化膜5を形成し、引き続いて、第1〜第4ゲート電極6,7,11,13となるポリシリコン層33を全面に堆積する。更に、図24(D)に示す工程4において、ポリシリコン層33上に第2の絶縁膜14を堆積し、次いで第5ゲート電極となる第2ポリシリコン層34を堆積する。
次に、図24(E)に示す工程5において、フォトリソグラフィ技術により、第5ゲート電極の形成領域をマスクするレジストパターン50を第2ポリシリコン層34上に形成した後、第2ポリシリコン層34をエッチング除去し、第5ゲート電極(制御ゲートCG)15を形成する。
次に、図25(F)に示す工程6において、フォトリソグラフィ技術によりポリシリコン層33及び第5ゲート電極15の上部にゲート電極パターンのレジストパターン51を形成した後、当該レジストパターンに覆われていないポリシリコン層33をエッチング除去し、フローティングゲートとなる第4ゲート電極13が第2及び第3ゲート電極と一体化して形成される。
次に、図25(G)に示す工程7において、フォトリソグラフィ技術によりp型高濃度拡散層の形成領域をマスクするレジストパターン52を形成し、n型不純物をイオン注入し、コンタクト領域47を形成する。尚、このとき第1及び第2メモリセルユニットU1,U2のソース及びドレイン領域、及び周辺回路のnチャンネルMOSトランジスタのソース及びドレイン領域も同時に形成される。
次に、図25(H)に示す工程8において、フォトリソグラフィ技術によりコンタクト領域47と第4ゲート電極13の形成領域をマスクするレジストパターン53を形成し、p型不純物をイオン注入し、p型の高濃度拡散層48を形成する。尚、このとき周辺回路のpチャンネルMOSトランジスタのソース及びドレイン領域も同時に形成される。
次に、図25(I)に示す工程9において、層間絶縁膜16を堆積し、その後は、通常のシリコン半導体製造プロセスの工程に従って、コンタクト孔を形成して、コンタクト材料22,45,46を充填し、メタル電極28,43,44を含むメタル配線等を形成して、本メモリセルを有する不揮発性半導体記憶装置が形成される。
〈別実施形態〉
以下に、本メモリセルの別実施形態について説明する。
以下に、本メモリセルの別実施形態について説明する。
〈1〉上記実施形態では、第1及び第2メモリセルユニットU1,U2の各MOSトランジスタのソース領域2,8がメタル電極24,26を介して電気的に接続されている構成を例示したが、各ソース領域のメタル電極24,26を電気的に接続せずに、独立した第1ソース電極と第2ソース電極としても構わない。
また、上記実施形態では、第1及び第2メモリセルユニットU1,U2の各MOSトランジスタのソース領域2,8を電気的に接続するのに代えて、第1メモリセルユニットU1のソース領域2と第2メモリセルユニットU2のドレイン領域9を電気的に接続しても構わない。この場合、書き込み時と読み出し時でメモリセルのソース及びドレインの関係が逆転するだけである。
〈2〉上記実施形態では、第3メモリセルユニットU3のMOSキャパシタは、n型ウェル29上に形成したが、第1及び第2メモリセルユニットU1,U2が形成されるp型ウェル1と電気的に分離できれば、別の独立したp型ウェル上に形成しても構わない。例えば、p型ウェルとn型ウェルを絶縁体基板上に形成する場合には、第3メモリセルユニットU3のp型ウェルと、第1及び第2メモリセルユニットU1,U2が形成されるp型ウェル1を素子分離領域15により相互に電気的に分離することができる。
〈3〉上記実施形態では、本メモリセルは単体の場合のメモリセル構造、メモリ動作、製造方法を説明した、本メモリセルを複数配置してメモリセルアレイを構成する場合においても、メモリセルアレイにおけるメモリセル構造、メモリ動作、製造方法は、上述したものと同じである。メモリ動作については、メモリセルアレイからメモリ動作対象のメモリセルを選択して、選択したメモリセルに対して、図4に例示した電圧を各電極に印加するようにして、選択されないメモリセルに対しては、図4に例示した電圧を印加しないようにする必要がある。メモリセルの選択・非選択については、従来のスプリットゲート構造の不揮発性メモリセルを備えた不揮発性半導体記憶装置と同様に扱えば良い。
〈4〉上記実施形態では、第1、第2拡散領域に夫々n型不純物を導入し、第1メモリセルユニットU1をnチャネル型MOSトランジスタとして構成したが、nウェル内にp型不純物を導入し、pチャネル型MOSトランジスタとして構成しても構わない。但し、第3メモリセルユニットU3のMOSキャパシタをp型半導体基板上或いはpウェル上に形成する等により、第1メモリセルユニットU1とは電気的に分離しておく必要がある。
〈5〉上記実施形態では、第1〜第5ゲート電極に用いられる電極材料がポリシリコンである場合を例示したが、ポリシリコン以外の材料を用いても良く、例えば、第4又は第5ゲート電極の何れかの電極層に金属配線材料を用いて制御ゲートCGを形成しても良いし、第1〜3ゲート電極、及び、第4又は第5ゲート電極の何れかの電極層に金属材料を用いて第1ゲート電極とフローティングゲートFGを形成しても良い。第1〜第5ゲート電極の全てを金属材料で構成しても構わない。
本発明は、メモリセルを構成するトランジスタのフローティングゲートへの電荷注入をソース側から行うソースサイド注入型の不揮発性メモリセルを備えた不揮発性半導体記憶装置に利用可能であり、特に、ロジック回路を同一半導体基板上に混載した不揮発性半導体記憶装置に有用である。
1: p型の半導体基板(p型ウェル)
2: ソース領域(第1拡散領域)
3: ドレイン領域(第2拡散領域)
4: 第1チャンネル領域
5: ゲート酸化膜(ゲート絶縁膜)
6: 第1ゲート電極
7: 第2ゲート電極
8: ソース領域(第3拡散領域)
9: ドレイン領域(第4拡散領域)
10: 第2チャンネル領域
11: 第3ゲート電極
12: 素子分離領域
13: 第4ゲート電極
14: 第2の絶縁膜
15: 第5ゲート電極
16: 層間絶縁膜
17〜22: コンタクト材料
23〜28: メタル電極
29: n型ウェル(第2の半導体基板)
30: 半導体基板
31,32,35〜42,49〜53: レジストパターン
33,34: ポリシリコン膜
43,44: コンタクト材料
45,46: メタル電極
47: コンタクト領域(n型の拡散層)
48: p型の高濃度拡散層
CG: 制御ゲート
FG: フローティングゲート
SG: 補助ゲート
D1: 書き込み・消去動作時のドレイン電極
D2: 読み出し動作時のドレイン電極
S: ソース電極
U1: 第1メモリセルユニット
U2: 第2メモリセルユニット
U3: 第3メモリセルユニット
2: ソース領域(第1拡散領域)
3: ドレイン領域(第2拡散領域)
4: 第1チャンネル領域
5: ゲート酸化膜(ゲート絶縁膜)
6: 第1ゲート電極
7: 第2ゲート電極
8: ソース領域(第3拡散領域)
9: ドレイン領域(第4拡散領域)
10: 第2チャンネル領域
11: 第3ゲート電極
12: 素子分離領域
13: 第4ゲート電極
14: 第2の絶縁膜
15: 第5ゲート電極
16: 層間絶縁膜
17〜22: コンタクト材料
23〜28: メタル電極
29: n型ウェル(第2の半導体基板)
30: 半導体基板
31,32,35〜42,49〜53: レジストパターン
33,34: ポリシリコン膜
43,44: コンタクト材料
45,46: メタル電極
47: コンタクト領域(n型の拡散層)
48: p型の高濃度拡散層
CG: 制御ゲート
FG: フローティングゲート
SG: 補助ゲート
D1: 書き込み・消去動作時のドレイン電極
D2: 読み出し動作時のドレイン電極
S: ソース電極
U1: 第1メモリセルユニット
U2: 第2メモリセルユニット
U3: 第3メモリセルユニット
Claims (7)
- フローティングゲートを有するスプリットゲート構造の不揮発性メモリセルを備えてなる不揮発性半導体記憶装置であって、
前記メモリセルが、
半導体基板の表面に形成された第1拡散領域と第2拡散領域、及び、前記第1拡散領域と前記第2拡散領域間の第1チャンネル領域上にゲート絶縁膜を介して、前記第1拡散領域と前記第2拡散領域の離間方向に互いに分離して形成された前記第1拡散領域に近接する第1ゲート電極と前記第2拡散領域に近接する第2ゲート電極を備えてなる第1メモリセルユニットと、
前記半導体基板の表面に形成された第3拡散領域と第4拡散領域、及び、前記第3拡散領域と前記第4拡散領域間の第2チャンネル領域上にゲート絶縁膜を介して形成された第3ゲート電極を備えてなる第2メモリセルユニットと、
前記第2ゲート電極と前記第3ゲート電極の夫々と容量結合する制御端子と、を備えてなり、
前記第1ゲート電極と前記第2ゲート電極が同一の電極材料層により形成され、
前記第1メモリセルユニット及び第2メモリセルユニットの形成領域とは別領域に形成された絶縁膜上に第4ゲート電極と、前記第4ゲート電極上に第2の絶縁膜を介して第5ゲート電極が形成され、
前記第4ゲート電極と前記第5ゲート電極の何れか一方が前記第2ゲート電極と前記第3ゲート電極の夫々と電気的に接続してフローティングゲートを形成し、他方が前記制御端子を形成することを特徴とする不揮発性半導体記憶装置。 - 前記半導体基板とは逆導電型の、或いは、前記半導体基板と電気的に分離した第2の半導体基板の表面に形成された絶縁膜上に前記第4ゲート電極と、前記第4ゲート電極上に第2の絶縁膜を介して前記第5ゲート電極が形成され、
前記第4ゲート電極が前記第2ゲート電極と前記第3ゲート電極の夫々と電気的に接続してフローティングゲートを形成し、
前記第2の半導体基板と前記第5ゲート電極の夫々が前記制御端子を形成することを特徴とする請求項1に記載の不揮発性半導体記憶装置。 - 前記第4ゲート電極がフローティングゲートを形成する場合において、前記第5ゲート電極の周囲端が、前記第4ゲート電極の周囲端よりも内側に位置することを特徴とする請求項1又は2に記載の不揮発性半導体記憶装置。
- 前記第2ゲート電極と、前記第3ゲート電極と、前記第4ゲート電極と前記第5ゲート電極の何れか一方のフローティングゲートを形成する電極とが、同一の電極材料層により一体化して形成されていることを特徴とする請求項1〜3の何れか一項に記載の不揮発性半導体記憶装置。
- 前記第1ゲート電極と前記第2ゲート電極と前記第3ゲート電極と前記第4ゲート電極と前記第5ゲート電極がポリシリコン層により形成されていることを特徴とする請求項1〜4の何れか一項に記載の不揮発性半導体記憶装置。
- 前記第1拡散領域が前記第3拡散領域と前記第4拡散領域の何れか一方と電気的に接続していることを特徴とする請求項1〜5の何れか1項に記載の不揮発性半導体記憶装置。
- 請求項1〜6の何れか一項に記載の不揮発性半導体記憶装置を製造する方法であって、
前記第4ゲート電極がフローティングゲートを形成する場合において、
前記第4ゲート電極となる第1電極材料層、前記第2の絶縁膜、前記第5ゲート電極となる第2電極材料層を順次堆積させた後、
前記第2電極材料層を前記第1電極材料層よりも先にエッチング加工し、前記第5ゲート電極を形成することを特徴とする不揮発性半導体記憶装置の製造方法。
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JP7462389B2 (ja) | 2019-07-18 | 2024-04-05 | ローム株式会社 | 不揮発性半導体記憶装置 |
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JP2004165182A (ja) * | 2002-11-08 | 2004-06-10 | Ricoh Co Ltd | 半導体装置 |
JP2004356631A (ja) * | 2003-05-26 | 2004-12-16 | Samsung Electronics Co Ltd | ワンタイムプログラマブルメモリ素子及びこれを含む半導体集積回路並びにその製造方法 |
JP2006196758A (ja) * | 2005-01-14 | 2006-07-27 | Renesas Technology Corp | 半導体装置 |
-
2008
- 2008-11-26 JP JP2008300366A patent/JP2010129620A/ja active Pending
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