JP4901325B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置技術に関し、特に、不揮発性メモリ回路部を有する半導体装置に適用して有効な技術に関するものである。
半導体装置の中には、その内部に、例えばトリミング時、救済時およびＬＣＤ（Liquid Crystal Device）の画像調整時に使用する情報や半導体装置の製造番号情報等、比較的小容量の情報を記憶するための不揮発性メモリ回路部を有するものがある。
この不揮発性メモリ回路部を有する半導体装置については、例えば特開２００６−８０２４７号公報（特許文献１参照）に記載がある。この特許文献１には、次のような不揮発性メモリセルの構成が開示されている。半導体基板の主面には、情報の記憶に寄与する電荷を蓄積する浮遊ゲート電極が配置されている。この浮遊ゲート電極は、相対的に幅広の部分と相対的に幅の狭い部分とを有している。浮遊ゲート電極の相対的に幅の広い部分は、容量素子の電極を形成している。また、浮遊ゲート電極の相対的に幅の狭い部分の一部は、情報書き込み用の電界効果トランジスタのゲート電極となっている。また、浮遊ゲート電極の相対的に幅の狭い部分の他の一部は、情報読み出し用の電界効果トランジスタのゲート電極となっている。
さらに、例えばＵＳＰ６７８８５７４（特許文献２）のＦｉｇ.７には、容量部、書き込みトランジスタ、読み出しトランジスタが、それぞれｎウエルで分離されている構成が開示されている。また、特許文献２のＦｉｇ．４Ａ−４Ｃ、ｃｏｌｕｍｎ６−７には、書き込み／消去はＦＮトンネル電流で行う構成が開示されている。
特開２００６−８０２４７号公報 ＵＳＰ６７８８５７４のＦｉｇ.７，Ｆｉｇ.４Ａ−４Ｃ
ところが、近年は、半導体装置に設けられた上記不揮発性メモリ回路部のメモリ容量も増大する傾向にあるので、不揮発性メモリ回路部の配置領域が半導体装置の主回路の配置領域を圧迫することのないように、より大きなメモリ容量を確保しつつも不揮発性メモリ回路部の占有面積を如何にして小さくするかが重要な課題となっている。
そこで、本発明の目的は、半導体装置に設けられた不揮発性メモリ回路部の面積を小さくすることのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
すなわち、本発明は、データ読み出し用のトランジスタと、容量素子と、データ書き込みおよび消去用の素子とを有する不揮発性メモリセルにおいて、
上記データ読み出し用のトランジスタと、上記データ書き込みおよび消去用の素子とは、その間に配置された上記容量素子により離れて配置されており、
上記容量素子の第１電極と、上記データ読み出し用のトランジスタの第２電極と、上記データ書き込みおよび消去用の素子の第３電極とは、上記データ読み出し用のトランジスタと、上記容量素子と、上記データ書き込みおよび消去用の素子との配置方向に沿って延在する共通の浮遊ゲート電極の一部で構成されており、
上記データ読み出し用のトランジスタの第２電極と、上記データ書き込みおよび消去用の素子の第３電極とは、その間に配置された上記容量の第１電極により離れているものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
すなわち、データ読み出し用のトランジスタと、容量素子と、データ書き込みおよび消去用の素子とを有する不揮発性メモリセルにおいて、上記データ読み出し用のトランジスタと、上記データ書き込みおよび消去用の素子とは、その間に配置された上記容量素子により離れて配置されており、上記容量素子の第１電極と、上記データ読み出し用のトランジスタの第２電極と、上記データ書き込みおよび消去用の素子の第３電極とは、上記データ読み出し用のトランジスタと、上記容量素子と、上記データ書き込みおよび消去用の素子との配置方向に沿って延在する共通の浮遊ゲート電極の一部で構成されており、上記データ読み出し用のトランジスタの第２電極と、上記データ書き込みおよび消去用の素子の第３電極とは、その間に配置された上記容量の第１電極により離れていることにより、半導体装置に設けられた不揮発性メモリ回路部の面積を小さくすることができる。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
（実施の形態１）
図１は本発明者が検討した半導体装置におけるフラッシュメモリの１ビット分のメモリセルＭＣ０の平面図を示している。なお、図１は平面図であるが、図面を見易くするために一部にハッチングを付した。また、符号Ｙは第１方向でローカルデータ線の延在方向を示し、符号のＸは第１方向Ｙに直交する第２方向でワード線の延在方向を示している。
この構成では、１ビットに２つのメモリセルＭＣ０が配置されている（１ビット／２セル構成）。また、１ビットに１つの選択ＭＩＳ・ＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）ＱＳが配置されている。各メモリセルＭＣ０は、浮遊ゲート電極ＦＧを共有するデータ読み出し用のＭＩＳ・ＦＥＴＱＲ、データ書き込み・消去用の電荷注入放出部ＣＷＥおよび容量部Ｃを有している。このデータ読み出し用のＭＩＳ・ＦＥＴＱＲ、データ書き込み・消去用の電荷注入放出部ＣＷＥおよび容量部Ｃは、図１の上から下に向かって順に並んで配置されている。
図２は図１のメモリセルＭＣ０を１ビット／１セル構成にした場合のメモリセルアレイの平面図を示している。なお、図２は平面図であるが、図面を見易くするために一部にハッチングを付した。
メモリセルＭＣ０は、第２方向Ｘに沿って複数並んで配置されている。各メモリセルＭＣは、データ読み出し用のＭＩＳ・ＦＥＴＱＲ、データ書き込み・消去用の電荷注入放出部ＣＷＥ、容量部Ｃおよび選択ＭＩＳ・ＦＥＴＱＳを有している。データ読み出し用のＭＩＳ・ＦＥＴＱＲ、データ書き込み・消去用の電荷注入放出部ＣＷＥおよび容量部Ｃの配置順序は図１と同じである。
ここで、互いに隣接するメモリセルＭＣ０のデータ読み出し用のＭＩＳ・ＦＥＴＱＲおよび容量部Ｃの各々の半導体領域を共有させることでメモリセルアレイの面積を縮小することが考えられる。
しかし、図１のメモリセルＭＣ０の構成で、互いに隣接するメモリセルＭＣ０のデータ読み出し用のＭＩＳ・ＦＥＴＱＲおよび容量部Ｃの各々の半導体領域を共有させるように隣接間の距離を縮めると、図１のメモリセルＭＣ０により１ビット／１セル構成を形成する場合に分離を必要とする電荷注入放出部ＣＷＥの半導体領域同士も重なってしまう。
このため、図１のメモリセルＭＣ０により１ビット／１セル構成を形成する場合、互いに隣接するメモリセルＭＣ０のデータ読み出し用のＭＩＳ・ＦＥＴＱＲおよび容量部Ｃの各々の半導体領域を共有させることはできない。したがって、互いに隣接するメモリセルＭＣ０同士を離さなければならず、メモリセルアレイの面積の縮小を阻害する課題がある。
次に、本実施の形態１の半導体装置について説明する。本実施の形態１の半導体装置は、同一の半導体チップに、主回路と、その主回路に関する比較的小容量の所望の情報を記憶するフラッシュメモリ（不揮発性メモリ回路部）とが形成されているものである。
上記主回路としては、例えばＬＣＤ（Liquid Crystal Device）ドライバ回路が形成されている。この場合、上記所望の情報には、例えばＬＣＤの救済の際に使用する有効メモリセル（不良のないメモリセル）や有効ＬＣＤ素子の配置アドレス情報、ＬＣＤ画像調整時に使用する調整電圧のトリミングタップ情報や可変抵抗のデジタル情報等がある。この半導体装置（半導体チップ）の外部から供給される外部電源は、単一電源とされている。単一電源の電源電圧は、例えば３．３Ｖ程度である。
ただし、上記主回路は、ＬＣＤドライバ回路に限定されるものではなく種々変更可能であり、例えばＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static RAM）等のようなメモリ回路、ＣＰＵ（Central Processing Unite）やＭＰＵ（Micro Processing Unite）等のような論理回路、これらメモリ回路および論理回路の混在回路等がある。
また、上記所望の情報も上記したものに限定されるものではなく種々変更可能であり、例えば半導体チップ内のトリミングの際に使用する有効（使用）素子の配置アドレス情報、上記メモリ回路の救済の際に使用する有効メモリセル（不良のないメモリセル）の情報、内部の周波数発振器のバラツキを所望の範囲内に設定するためのトリミング情報、半導体装置の管理コードの情報、半導体装置の製造番号の情報等がある。
まず、本実施の形態１の半導体装置のフラッシュメモリについて説明する。図３は本実施の形態１の半導体装置におけるフラッシュメモリの平面図、図４は図３のフラッシュメモリの要部拡大平面図、図５は図３のＹ１−Ｙ１線の断面図、図６は図４のＸ１−Ｘ１線の断面図、図７は図４のＸ２−Ｘ２線の断面図、図８は図４のＸ３−Ｘ３線の断面図を示している。なお、図３および図４は平面図であるが、図面を見易くするために一部にハッチングを付した。
本実施の形態１においては、半導体チップを構成する半導体基板（以下、単に基板という）１Ｓの主面（第１主面）のフラッシュメモリ領域に複数の上記メモリセルＭＣ１が第２方向Ｘに沿って規則的に並んで配置されている。ここでは、１ビットに１つのメモリセルＭＣ１が配置されている（１ビット／１セル構成）。
上記基板１Ｓは、例えばｐ型（第２導電型）のシリコン（Ｓｉ）単結晶からなり、厚さ方向に沿って互いに反対側に位置する第１主面および第２主面を有している。
この基板１Ｓの第１主面には分離部ＴＩが配置されている。この分離部ＴＩは、活性領域Ｌ（Ｌ１，Ｌ２，Ｌ３，Ｌ４，Ｌ５）を規定する部分である。ここでは分離部ＴＩが、例えば基板１Ｓの主面に掘られた浅溝内に酸化シリコン等からなる絶縁膜を埋め込むことで形成された、いわゆるＳＧＩ（Shallow Groove Isolation）またはＳＴＩ（Shallow Trench Isolation）と称する溝形の分離部とされている。
上記基板１Ｓには、その主面から所望の深さに渡ってｎ型（第１導電型）の埋込ウエル（第１ウエル）ＤＮＷが形成されている。この埋込ウエルＤＮＷには、ｐ型のウエルＨＰＷ１，ＨＰＷ２，ＨＰＷ３およびｎ型のウエルＨＮＷが内包された状態で形成されている。このｐ型のウエルＨＰＷ１，ＨＰＷ２，ＨＰＷ３は、第１方向Ｙに沿って隣接した状態で配置されている。ｐ型のウエル（第４ウエル）ＨＰＷ１は、ｐ型のウエル（第２ウエル）ＨＰＷ２とｐ型のウエル（第３ウエル）ＨＰＷ３との間に配置されている。
このｐ型のウエルＨＰＷ１，ＨＰＷ２，ＨＰＷ３は、その隣接間に配置されたｎ型のウエルＨＮＷと埋込ウエルＤＮＷにより互いに電気的に分離されている。また、複数のｐ型のウエルＨＰＷ２同士も、その間に配置されたｎ型のウエルＨＮＷおよび埋込ウエルＤＮＷにより互いに電気的に分離されている。このｎ型のウエルＨＮＷは、ｐ型のウエルＨＰＷ３には接しているものの、耐圧を確保するためｐ型のウエルＨＰＷ１，ＨＰＷ２には接しておらず、ｎ型のウエルＨＮＷとｐ型のウエルＨＰＷ１，ＨＰＷ２との間には埋込ウエルＤＮＷが介在されている。
このｐ型のウエルＨＰＷ１，ＨＰＷ２，ＨＰＷ３には、例えばホウ素等のようなｐ型を示す不純物が含有されている。このうち、ｐ型のウエルＨＰＷ３の上層一部には、ｐ＋型の半導体領域４ａが形成されている。ｐ＋型の半導体領域４ａには、ｐ型のウエルＨＰＷ３と同じ不純物が含有されているが、ｐ＋型の半導体領域４ａの不純物濃度の方が、ｐ型のウエルＨＰＷ３の不純物濃度よりも高くなるように設定されている。このｐ＋型の半導体領域４ａの表層一部には、例えばコバルトシリサイド（ＣｏＳｉｘ）等のようなシリサイド層５ａが形成されている。このｐ＋型の半導体領域４ａは、シリサイド層５ａを介して、基板１Ｓの主面上の絶縁層６に形成されたコンタクトホールＣＴ内の導体部７ａに電気的に接続されている。絶縁層６は、絶縁層６ａとその上に堆積された絶縁層６ｂとを有している。下層の絶縁層６ａは、例えば窒化シリコン（Ｓｉ３Ｎ４）からなり、上層の絶縁層６ｂは、例えば酸化シリコン（ＳｉＯ２）からなる。
また、上記ｎ型のウエルＨＮＷには、例えばリン（Ｐ）またはヒ素（Ａｓ）等のようなｎ型を示す不純物が含有されており、その不純物濃度は、上記の埋込ウエルＤＮＷよりも高い濃度で形成されている。このｎ型のウエルＨＮＷの上層一部には、ｎ＋型の半導体領域８ａが形成されている。ｎ＋型の半導体領域８ａには、ｎ型のウエルＨＮＷと同じ不純物が含有されているが、ｎ＋型の半導体領域８ａの不純物濃度の方が、ｎ型のウエルＨＮＷの不純物濃度よりも高くなるように設定されている。このｎ＋型の半導体領域８ａは、その表層一部に形成されたシリサイド層５ａを介して、上記絶縁層６に形成されたコンタクトホールＣＴ内の導体部７ｂに電気的に接続されている。
本実施の形態１のフラッシュメモリを構成する各メモリセルＭＣ１は、浮遊ゲート電極ＦＧと、データ読み出し用のＭＩＳ・ＦＥＴＱＲと、容量部Ｃと、データ書き込み・消去用の電荷注入放出部ＣＷＥと、選択ＭＩＳ・ＦＥＴＱＳとを有している。
上記浮遊ゲート電極ＦＧは、情報の記憶に寄与する電荷を蓄積する機能を有している。この浮遊ゲート電極ＦＧは、例えば低抵抗な多結晶シリコン等のような導電体からなり、電気的に浮遊状態（他の導体と絶縁された状態）で形成されている。このようにメモリセルＭＣ１のゲート構成を単層構成とすることにより、フラッシュメモリのメモリセルＭＣと主回路の素子との製造上の整合を容易にすることができるので、半導体装置の製造時間の短縮や製造コストの低減を図ることができる。
この浮遊ゲート電極ＦＧの側面には、例えば酸化シリコンからなるサイドウォールＳＷが形成されている。この浮遊ゲート電極ＦＧの上面およびサイドウォールＳＷの表面を覆うようにキャップ絶縁層６ｃが形成されている。このキャップ絶縁層６ｃは、例えば酸化シリコンからなり、窒化シリコンからなる絶縁層６ａが浮遊ゲート電極ＦＧの上面に直接接しないように、浮遊ゲート電極ＦＧの上面と絶縁層６ｂとの間に形成されている。これは、以下の理由からである。すなわち、窒化シリコンからなる絶縁層６ａをプラズマ化学気相成長（Chemical Vapor Deposition:ＣＶＤ）法等により堆積する場合、絶縁層６ａは、その堆積の初期段階においてシリコンリッチな膜になり易い。このため、絶縁層６ａが浮遊ゲート電極ＦＧの上面に直接接した状態で形成されていると、浮遊ゲート電極ＦＧ中の電荷が絶縁層６ａのシリコンリッチな部分を通じて基板１Ｓ側に流れ、導体部を通じて放出されてしまう場合がある。その結果、フラッシュメモリのデータ保持特性が低下する。キャップ絶縁層６ｃを形成することで、そのような不具合を抑制または防止することができる。
また、このキャップ絶縁層６ｃは、基板１Ｓの他の領域に設けられた抵抗素子（図示せず）の上にも形成されている。この抵抗素子は、例えば多結晶シリコン膜から成り、前記浮遊ゲート電極ＦＧの形成工程と同工程で形成することができる。このような抵抗素子上にキャップ絶縁層６ｃを設けることで、抵抗素子上にシリサイド層５ａが形成される領域と形成されない領域とを選択的に作り分けることができ、これにより所望の抵抗値を有する抵抗素子を形成することができる。すなわち、本実施の形態１では、キャップ絶縁層６ｃを用いることで、抵抗素子上にシリサイド層５ａを作り分けるための絶縁層と、浮遊ゲート電極ＦＧ上の絶縁層６ａとの間に設ける絶縁層とを同工程で形成している。これにより、各々の絶縁層を別工程で形成する必要がなく、半導体装置の製造工程の簡略化を図ることができる。
また、図５に示すように、このキャップ絶縁層６ｃは、浮遊ゲート電極ＦＧの上面およびサイドウォールＳＷの表面を覆うと共に、後述するｎ＋型の半導体領域１２ｂ、ｐ＋型の半導体領域１５ｂおよびｐ＋型の半導体領域１７ｂの上まで延在して形成されている。これは、シリサイド層５ａを形成する際に、シリサイド層５ａが低濃度ｎ−型の半導体領域１２ａ、ｐ−型の半導体領域１５ａおよびｐ−型の半導体領域１７ａ中にまで成長してしまうと、基板１Ｓとの接合リーク電流が発生する可能性が高くなる。本願では、キャップ絶縁層６ｃによって、シリサイド層５ａを、低濃度ｎ−型の半導体領域１２ａ、ｐ−型の半導体領域１５ａおよびｐ−型の半導体領域１７ａから離れるように形成することができるので、上述の接合リークの発生を防止することができる。
また、この浮遊ゲート電極ＦＧは、図３および図４に示すように、第１方向Ｙに沿って互いに隣接する上記ｐ型のウエルＨＰＷ１，ＨＰＷ２，ＨＰＷ３に平面的に重なるように第１方向Ｙに沿って延在した状態で形成されている。すなわち、浮遊ゲート電極ＦＧは、ｐ型のウエルＨＰＷ１に平面的に重なる第１部分と、この第１部分の第１の辺から第１方向Ｙに沿ってデータ読み出し用のＭＩＳ・ＦＥＴＱＲに向かって延びる第２部分と、上記第１部分の上記第１の辺に沿う第２の辺から第１方向に沿ってデータ書き込みおよび消去用の電荷注入放出部ＣＷＥに向かって延びる第３部分とを一体的に有している。
上記ｐ型のウエルＨＰＷ３には、複数のビット分のデータ読み出し用のＭＩＳ・ＦＥＴＱＲおよび選択ＭＩＳ・ＦＥＴＱＳが配置されている。すなわち、各データ読み出し用のＭＩＳ・ＦＥＴＱＲは、上記浮遊ゲート電極ＦＧの第２部分がｐ型のウエルＨＰＷ３の活性領域Ｌ１に平面的に重なる位置（第２位置）に配置されている。データ読み出し用のＭＩＳ・ＦＥＴＱＲは、ゲート電極（第２電極）ＦＧＲと、ゲート絶縁膜（第２絶縁膜）１０ｂと、一対のｎ型の半導体領域１２，１２とを有している。データ読み出し用のＭＩＳ・ＦＥＴＱＲのチャネルは、上記ゲート電極ＦＧＲと活性領域Ｌ１とが平面的に重なる上記ｐ型のウエルＨＰＷ３の表層に形成される。
ゲート電極ＦＧＲは、上記浮遊ゲート電極ＦＧの一部により形成されている。上記ゲート絶縁膜１０ｂは、例えば酸化シリコンからなり、ゲート電極ＦＧＲと基板１Ｓ（ｐ型のウエルＨＰＷ３）との間に形成されている。ゲート絶縁膜１０ｂの厚さは、例えば１３．５ｎｍ程度である。
上記一対のｎ型の半導体領域１２，１２は、ｐ型のウエルＨＰＷ３内においてゲート電極ＦＧＲを挟み込む位置に形成されている。この一対のｎ型の半導体領域１２，１２は、それぞれチャネル側のｎ−型の半導体領域１２ａと、その各々に接続されたｎ＋型の半導体領域１２ｂとを有している。このｎ−型の半導体領域１２ａおよびｎ＋型の半導体領域１２ｂには、例えばリン（Ｐ）またはヒ素（Ａｓ）等のような同一導電型の不純物が含有されているが、ｎ＋型の半導体領域１２ｂの不純物濃度の方が、ｎ−型の半導体領域１２ａの不純物濃度よりも高くなるように設定されている。
この一対の半導体領域１２，１２の一方（ソース側）は、隣接する他のメモリセルＭＣ１のデータ読み出し用のＭＩＳ・ＦＥＴＱＲの一対の半導体領域１２の一方（ソース側）と共有とされている。このソース側の半導体領域１２は、ｎ＋型の半導体領域１２ｂの表層一部に形成されたシリサイド層５ａを介して、上記絶縁層６に形成されたコンタクトホールＣＴ内の導体部７ｄに電気的に接続されている。この導体部７ｄは、ソース線ＳＬに電気的に接続されている。一方、上記一対の半導体領域１２，１２の他方は、上記選択ＭＩＳ・ＦＥＴＱＳのソースおよびドレイン用のｎ型の半導体領域１２の一方と共有とされている。
選択ＭＩＳ・ＦＥＴＱＳは、ゲート電極ＦＧＳと、ゲート絶縁膜１０ｅと、ソース・ドレイン用の一対のｎ型の半導体領域１２，１２とを有している。選択ＭＩＳ・ＦＥＴＱＳのチャネルは、上記ゲート電極ＦＧＳと活性領域Ｌ１とが平面的に重なる上記ｐ型のウエルＨＰＷ３の表層に形成される。
上記ゲート電極ＦＧＳは、例えば低抵抗な多結晶シリコンにより形成されている。このゲート電極ＦＧＳの側面にもサイドウォールＳＷが形成されている。このゲート電極ＦＧＳの表層には、上記シリサイド層５ａが形成されている。このゲート電極ＦＧＳは、上記絶縁層６に形成されたコンタクトホールＣＴ内の導体部７ｆに電気的に接続されている。この導体部７ｆは、選択線ＧＳに電気的に接続されている。
上記ゲート絶縁膜１０ｅは、例えば酸化シリコンからなり、ゲート電極ＦＧＳと基板１Ｓ（ｐ型のウエルＨＰＷ３）との間に形成されている。このゲート絶縁膜１０ｅの厚さは、例えば１３．５ｎｍ程度である。
また、選択ＭＩＳ・ＦＥＴＱＳの一対のｎ型の半導体領域１２，１２の構成は、上記データ読み出し用のＭＩＳ・ＦＥＴＱＲのｎ型の半導体領域１２と同じである。選択ＭＩＳ・ＦＥＴＱＳの他方のｎ型の半導体領域１２は、その表層一部に形成されたシリサイド層５ａを介して、上記絶縁層６に形成されたコンタクトホールＣＴ内の導体部７ｇに電気的に接続されている。この導体部７ｇには、データ読み出し用のビット線ＲＢＬに電気的に接続されている。
また、複数のｐ型のウエルＨＰＷ２の各々には、データ書き込み・消去用の電荷注入放出部ＣＷＥが配置されている。すなわち、各データ書き込み・消去用の電荷注入放出部ＣＷＥは、上記浮遊ゲート電極ＦＧの第３部分がｐ型のウエル（第２ウエル）ＨＰＷ２の活性領域Ｌ２に平面的に重なる位置（第３位置）に配置されている。この電荷注入放出部ＣＷＥは、容量電極（第３電極）ＦＧＣ１と、容量絶縁膜（第３絶縁膜）１０ｄと、ｐ型の半導体領域１５，１５と、ｐ型のウエルＨＰＷ２とを有している。
容量電極ＦＧＣ１は、上記浮遊ゲート電極ＦＧの一部により形成されており、電荷注入放出部ＣＷＥの電極を形成する部分である。上記容量絶縁膜１０ｄは、例えば酸化シリコンからなり、容量電極ＦＧＣ１と基板１Ｓ（ｐ型のウエルＨＰＷ２）との間に形成されている。容量絶縁膜１０ｄの厚さは、例えば１０ｎｍ以上、２０ｎｍ以下とされている。
ただし、本実施の形態１の電荷注入放出部ＣＷＥでは、データの書き換えにおいて、電子をｐ型のウエルＨＰＷ２から容量絶縁膜１０ｄを介して容量電極ＦＧＣ１に注入したり、容量電極ＦＧＣ１の電子を容量絶縁膜１０ｄを介してｐ型のウエルＨＰＷ２に放出したりするので、容量絶縁膜１０ｄの厚さは薄く、具体的には、例えば１３．５ｎｍ程度の厚さに設定されている。容量絶縁膜１０ｄの厚さが１０ｎｍより薄いと容量絶縁膜１０ｄの信頼性を確保できないからである。また、容量絶縁膜１０ｄの厚さを２０ｎｍより厚いと電子を通過させることが難しくなり、データの書き換えが上手くできないからである。
電荷注入放出部ＣＷＥのｐ型の半導体領域１５は、ｐ型のウエルＨＰＷ２内において容量電極ＦＧＣ１を挟み込む位置に形成されている。この半導体領域１５は、それぞれチャネル側のｐ−型の半導体領域１５ａと、その各々に接続されたｐ＋型の半導体領域１５ｂとを有している。このｐ−型の半導体領域１５ａおよびｐ＋型の半導体領域１５ｂには、例えばホウ素（Ｂ）等のような同一導電型の不純物が含有されているが、ｐ＋型の半導体領域１５ｂの不純物濃度の方が、ｐ−型の半導体領域１５ａの不純物濃度よりも高くなるように設定されている。
また、容量電極ＦＧＣ１の両側の半導体領域１５は、いずれもｐ型とされているが、一方をｐ型の半導体領域１５とし、他方（片方）をｎ型の半導体領域１５とすることもできる。この場合、上記他方のｎ型の半導体領域１５の半導体領域１５ａはｎ−型とし、半導体領域１５ｂはｎ＋型（ｎ−型よりも不純物濃度の高い）とする。このｎ−型の半導体領域１５ａおよびｎ＋型の半導体領域１５ｂには砒素（Ａｓ）やリン（Ｐ）のような不純物を含有させることで形成することができる。電荷注入放出部ＣＷＥに、このようなｎ−型の半導体領域１５ａおよびｎ＋型の半導体領域１５ｂを設けることの効果については、後述に詳細に説明するが、主にメモリセルのデータ書込み速度を向上させることができる。
このｐ型の半導体領域１５は、ｐ型のウエルＨＰＷ２と電気的に接続されている。ｐ型の半導体領域１５およびｐ型のウエルＨＰＷ２は、電荷注入放出部ＣＷＥの電極を形成する部分である。このｐ型の半導体領域１５は、ｐ＋型の半導体領域１５ｂの表層一部に形成されたシリサイド層５ａを介して、上記絶縁層６に形成されたコンタクトホールＣＴ内の導体部７ｃに電気的に接続されている。この導体部７ｃは、上記データ書き込み・消去用のビット線ＷＢＬに電気的に接続されている。
また、上記ｐ型のウエルＨＰＷ１には、複数のビット分の容量部Ｃが配置されている。すなわち、各容量部Ｃは、上記浮遊ゲート電極ＦＧの第１部分が上記ｐ型のウエルＨＰＷ１に平面的に重なる位置（第１位置）に形成されている。この容量部Ｃは、制御ゲート電極ＣＧＷと、容量電極（第１電極）ＦＧＣ２と、容量絶縁膜（第１絶縁膜）１０ｃと、ｐ型の半導体領域１７とを有している。
制御ゲート電極ＣＧＷは、浮遊ゲート電極ＦＧが対向するｐ型のウエルＨＰＷ１部分により形成されている。容量電極ＦＧＣ２は、上記制御ゲート電極ＣＧＷに対向する浮遊ゲート電極ＦＧの第１部分により形成されている。この容量電極ＦＧＣ２の第２方向Ｘの長さは、上記データ書き込み・消去用の電荷注入放出部ＣＷＥの容量電極ＦＧＣ１や上記データ読み出し用のＭＩＳ・ＦＥＴＱＲのゲート電極ＦＧＲの第２方向Ｘの長さよりも長くなるように形成されている。これにより、容量電極ＦＧＣ２の平面積を大きく確保できるので、カップリング比を高めることができ、制御ゲート電極ＣＧＷからの電圧供給効率を向上させることが可能となっている。
上記容量絶縁膜１０ｃは、例えば酸化シリコンからなり、上記制御ゲート電極ＣＧＷと容量電極ＦＧＣ２との間に形成されている。この容量絶縁膜１０ｃは、上記ゲート絶縁膜１０ｂ，１０ｅおよび容量絶縁膜１０ｄを形成する際の熱酸化工程により同時に形成されており、その厚さは、例えば１３．５ｎｍ程度である。また、上記ゲート絶縁膜１０ｂ，１０ｅおよび容量絶縁膜１０ｃ，１０ｄは、主回路における相対的に厚いゲート絶縁膜を持つ高耐圧ＭＩＳＦＥＴと相対的に薄いゲート絶縁膜を持つ低耐圧ＭＩＳＦＥＴのうち、高耐圧ＭＩＳＦＥＴのゲート絶縁膜と同工程により形成されている。これにより、フラッシュメモリの信頼性を向上させることができる。
上記ｐ型の半導体領域１７は、ｐ型のウエルＨＰＷ１内において容量電極ＦＧＣ２を挟み込む位置に形成されている。この半導体領域１７は、それぞれチャネル側のｐ−型の半導体領域１７ａと、その各々に接続されたｐ＋型の半導体領域１７ｂとを有している。このｐ−型の半導体領域１７ａおよびｐ＋型の半導体領域１７ｂには、例えばホウ素（Ｂ）等のような同一導電型の不純物が含有されているが、ｐ＋型の半導体領域１７ｂの不純物濃度の方が、ｐ−型の半導体領域１７ａの不純物濃度よりも高くなるように設定されている。
また、容量電極ＦＧＣ２の両側の半導体領域１７は、いずれもｐ型とされているが、一方をｐ型の半導体領域１７とし、他方（片方）をｎ型の半導体領域１７とすることもできる。この場合、上記他方のｎ型の半導体領域１７の半導体領域１７ａはｎ−型とし、半導体領域１７ｂは、ｎ＋型（ｎ−型よりも不純物濃度の高い）とする。このｎ−型の半導体領域１７ａおよびｎ＋型の半導体領域１７ｂには砒素（Ａｓ）やリン（Ｐ）のような不純物を含有させることで形成することができる。容量部Ｃに、このようなｎ−型の半導体領域１７ａおよびｎ＋型の半導体領域１７ｂを設けることの効果については、後述に詳細に説明するが、主にメモリセルのデータ消去速度を向上させることができる。
このｐ型の半導体領域１７は、ｐ型のウエルＨＰＷ１と電気的に接続されている。ｐ型の半導体領域１７およびｐ型のウエルＨＰＷ１は、容量部Ｃの制御ゲート電極ＣＧＷを形成する部分である。このｐ型の半導体領域１７は、ｐ＋型の半導体領域１７ｂの表層に形成されたシリサイド層５ａを介して、上記絶縁層６に形成されたコンタクトホールＣＴ内の導体部７ｅに電気的に接続されている。この導体部７ｅは、上記制御ゲート配線ＣＧに電気的に接続されている。
ところで、本実施の形態１のメモリセルＭＣ１においては、データ読み出し用のＭＩＳ・ＦＥＴＱＲ、容量部Ｃおよびデータ書き込み・消去用の電荷注入放出部ＣＷＥの配置が図１および図２に示したメモリセルＭＣ０と異なっている。
本実施の形態１のメモリセルＭＣ１においては、データ読み出し用のＭＩＳ・ＦＥＴＱＲ、容量部Ｃおよびデータ書き込み・消去用の電荷注入放出部ＣＷＥが、図３および図４の上から下に向かって順に配置されている。すなわち、容量部Ｃが、データ読み出し用のＭＩＳ・ＦＥＴＱＲと、電荷注入放出部ＣＷＥとの間に配置されている。
また、本実施の形態１においては、上記のように浮遊ゲート電極ＦＧの上記第１部分が上記第２部分と上記第３部分との間に設けられており、上記データ読み出し用のＭＩＳ・ＦＥＴＱＲのゲート電極ＦＧＲを持つ上記第２部分と、上記データ書き込み・消去用の電荷注入放出部ＣＷＥの容量電極ＦＧＣ１を持つ上記第３部分とが離れている。
このため、本実施の形態１においては、浮遊ゲート電極ＦＧの第２部分の第２方向Ｘの長さと、第３部分の第２方向Ｘの長さとをそれぞれ別々に調整できる。これにより、フラッシュメモリの電気的特性を向上させることができる。
ここでは、浮遊ゲート電極ＦＧの第２部分（ゲート電極ＦＧＲ）の第２方向Ｘの長さと、第３部分（容量電極ＦＧＣ１）の第２方向Ｘの長さとが等しい場合が例示されている。ただし、浮遊ゲート電極ＦＧの第３部分（容量電極ＦＧＣ１）の第２方向Ｘの長さを、浮遊ゲート電極ＦＧの第２部分（ゲート電極ＦＧＲ）の第２方向Ｘの長さより短くしても良い（この構成については他の実施の形態で説明する）。また、浮遊ゲート電極ＦＧの第２部分（ゲート電極ＦＧＲ）の第２方向Ｘの長さを、浮遊ゲート電極ＦＧの第３部分（容量電極ＦＧＣ１）の第２方向Ｘの長さより短くしても良い（この構成についてはさらに他の実施の形態で説明する）。
また、本実施の形態１では、浮遊ゲート電極ＦＧの第２部分の第１方向Ｙの長さと、第３部分の第１方向Ｙの長さとをそれぞれ別々に調整できる。これにより、フラッシュメモリの電気的特性を向上させることができる。
ここでは、浮遊ゲート電極ＦＧの第３部分の第１方向Ｙの長さが、第２部分の第１方向Ｙの長さより短い場合が例示されている。ただし、浮遊ゲート電極ＦＧの第３部分の第１方向Ｙの長さを、第２部分の第１方向Ｙの長さより長くしても良い。また、浮遊ゲート電極ＦＧの第３部分の第１方向Ｙの長さと、第２部分の第１方向Ｙの長さとを等しくしても良い。
また、本実施の形態１においては、浮遊ゲート電極ＦＧにおいて容量電極ＦＧＣ２からデータ読み出し用のＭＩＳ・ＦＥＴＱＲまでの長さを、図１および図２のメモリセルＭＣ０に比べて、間に電荷注入放出部ＣＷＥが介在されない分、短くすることができる。これにより、データ読み出し用のＭＩＳ・ＦＥＴＱＲの電気的特性を向上させることができる。
また、本実施の形態１においては、上記のように浮遊ゲート電極ＦＧの第２部分と第３部分とを離したことにより、第２部分（ゲート電極ＦＧＲ）と第３部分（容量電極ＦＧＣ１）との第２方向Ｘの位置をそれぞれ別々に調整することができる。
本実施の形態１においては、浮遊ゲート電極ＦＧの第２部分（ゲート電極ＦＧＲ）と第３部分（容量電極ＦＧＣ１）とが第２方向Ｘに沿って互いに遠ざかる方向にずれて配置されている。ここでは、その第２部分と第３部分とが第１部分（容量電極ＦＧＣ２）の対角に位置する場合が例示されているが、これに限定されるものではなく、第２部分と第３部分との一方または両方が第１部分（容量電極ＦＧＣ２）の角（対角）から離れた部分に位置していても良い。
さらに、本実施の形態１においては、互いに隣接するメモリセルＭＣ１が、その各々の浮遊ゲート電極ＦＧの第２部分（ゲート電極ＦＧＲ）同士が近づき、各々の第３部分（容量電極ＦＧＣ１）同士が遠ざかるように配置されている。これにより、互いに隣接するメモリセルＭＣ１の電荷注入放出部ＣＷＥの半導体領域１５およびｐ型のウエルＨＰＷ２を分離させたまま、互いに隣接するメモリセルＭＣ１のデータ読み出し用のＭＩＳ・ＦＥＴＱＲの半導体領域１２を上記のように共有構成にすることができ、また、互いに隣接するメモリセルＭＣ１の容量部Ｃの半導体領域１７を上記のように共有構成にすることができる。これにより、複数のメモリセルＭＣ１の第２方向Ｘの隣接間隔をつめることができるので、メモリセルアレイ面積を縮小することができる。また、メモリの記憶容量を増大できる。
次に、本実施の形態１の半導体装置の主回路部について説明する。
本実施の形態１の主回路部であるＬＣＤドライバ回路は、高耐圧部と低耐圧部とを有している。高耐圧部のＭＩＳ・ＦＥＴの動作電圧は、例えば２５Ｖ程度である。また、低耐圧部のＭＩＳ・ＦＥＴには、例えば動作電圧が、６．０Ｖのものと、例えば１．５Ｖのものとの２種類がある。動作電圧が１．５ＶのＭＩＳ・ＦＥＴは、動作電圧が６．０ＶのＭＩＳ・ＦＥＴよりも高速に動作する目的で設けられている。また、動作電圧が１．５ＶのＭＩＳ・ＦＥＴは、そのゲート絶縁膜が動作電圧が６．０ＶのＭＩＳ・ＦＥＴのゲート絶縁膜よりも薄く、その膜厚が１〜３ｎｍ程度で構成されている。
図９は本実施の形態１の半導体装置の主回路部の高耐圧部の断面図を示している。
上記半導体チップの基板１Ｓの高耐圧部には、ｎ型の埋込ウエルＤＮＷおよびｐ型の埋込ウエルＤＰＷが形成されている。このｐ型の埋込ウエルＤＰＷには、高耐圧のｎチャネル型のＭＩＳ・ＦＥＴＱＨＮが形成され、ｎ型の埋込ウエルＤＮＷには、ｐチャネル型のＭＩＳ・ＦＥＴＱＨＰが形成されている。
ｐ型の埋込ウエルＤＰＷには、例えばホウ素（Ｂ）等のようなｐ型を示す不純物が含有されている。このｐ型の埋込ウエルＤＰＷに形成されたｎチャネル型のＭＩＳ・ＦＥＴＱＨＮは、ゲート電極ＧＨＮと、ゲート絶縁膜１０ｆと、ソース・ドレイン用のｎ型の半導体領域１８，１８とを有している。
ゲート電極ＧＨＮは、例えば低抵抗な多結晶シリコンからなり、その上面上にシリサイド層５ａが形成されている。また、ゲート電極ＧＨＮの側面には、サイドウォールＳＷが形成されている。ゲート絶縁膜１０ｆは、例えば酸化シリコンからなり、ゲート電極ＧＨＮと基板１Ｓとの間に形成されている。ゲート絶縁膜１０ｆの厚さは、後述の低耐圧部のＭＩＳ・ＦＥＴのゲート絶縁膜より厚く、例えば５０〜１００ｎｍ程度である。また、このようなゲート絶縁膜１０ｆは、熱酸化により形成した膜と、ＣＶＤ法によって堆積した膜とを積層することで形成することもできる。
上記ソース・ドレイン用のｎ型の半導体領域１８，１８は、ｐ型の埋込ウエルＤＰＷに内包されている。このｎ型の半導体領域１８，１８の一方は、チャネル側のｎ−型の半導体領域１８ａと、それに接続されたｎ＋型の半導体領域１８ｂとを有している。また、ｎ型の半導体領域１８，１８の他方は、チャネル側のｎ型の半導体領域ＮＶと、それに接続されたｎ＋型の半導体領域１８ｂとを有している。この他方のｎ型の半導体領域１８側には、ゲート電極ＧＨＮの一端と、ｎ＋型の半導体領域１８ｂとの間に分離部ＴＩが設けられている。ｎ型の半導体領域ＮＶは、その分離部ＴＩを跨ぐようにしてｎ＋型の半導体領域１８ｂに接続されている。
このような半導体領域１８ａ，１８ｂ，ＮＶには、例えばリン（Ｐ）またはヒ素（Ａｓ）等のような同一導電型の不純物が含有されているが、半導体領域１８ａ，１８ｂの不純物濃度の方が、ｎ型の半導体領域ＮＶの不純物濃度よりも高くなるように設定されている。このソース・ドレイン用の半導体領域１８，１８は、ｎ＋型の半導体領域１８ｂの表層一部に形成されたシリサイド層５ａを介して、上記絶縁層６に形成されたコンタクトホールＣＴ内の導体部７に電気的に接続されている。
上記ｐチャネル型のＭＩＳ・ＦＥＴＱＨＰは、ゲート電極ＧＨＰと、ゲート絶縁膜１０ｆと、ソース・ドレイン用のｐ型の半導体領域１９，１９とを有している。
ゲート電極ＧＨＰは、例えば低抵抗な多結晶シリコンからなり、その上面上にシリサイド層５ａが形成されている。また、ゲート電極ＧＨＰの側面には、サイドウォールＳＷが形成されている。ｐチャネル型のＭＩＳ・ＦＥＴＱＨＰのゲート絶縁膜１０ｆは、ゲート電極ＧＨＰと基板１Ｓとの間に形成されている。ゲート絶縁膜１０ｆの材料および厚さは、上記と同じである。
上記ソース・ドレイン用のｐ型の半導体領域１９，１９は、ｎ型の埋込ウエルＤＮＷに内包されている。このｐ型の半導体領域１９，１９の一方は、チャネル側のｐ−型の半導体領域１９ａと、それに接続されたｐ＋型の半導体領域１９ｂとを有している。また、ｐ型の半導体領域１９，１９の他方は、チャネル側のｐ型の半導体領域ＰＶと、それに接続されたｐ＋型の半導体領域１９ｂとを有している。この他方のｐ型の半導体領域１９側には、ゲート電極ＧＨＰの一端と、ｐ＋型の半導体領域１９ｂとの間に分離部ＴＩが設けられている。ｐ型の半導体領域ＰＶは、その分離部ＴＩを跨ぐようにしてｐ＋型の半導体領域１９ｂに接続されている。
このような半導体領域１９ａ，１９ｂ，ＰＶには、例えばホウ素（Ｂ）等のような同一導電型の不純物が含有されているが、半導体領域１９ａ，１９ｂの不純物濃度の方が、ｐ型の半導体領域ＰＶの不純物濃度よりも高くなるように設定されている。このソース・ドレイン用の半導体領域１９，１９は、ｐ＋型の半導体領域１９ｂの表層一部に形成されたシリサイド層５ａを介して、上記絶縁層６に形成されたコンタクトホールＣＴ内の導体部７に電気的に接続されている。
次に、図１０は本実施の形態１の半導体装置の主回路部の低耐圧部の断面図を示している。
上記半導体チップの基板１Ｓの低耐圧部には、ｐ型のウエルＰＷおよびｎ型のウエルＮＷが形成されている。ｐ型のウエルＰＷには、例えばホウ素（Ｂ）等のようなｐ型を示す不純物が含有されている。ｎ型のウエルＮＷには、例えばリン（Ｐ）またはヒ素（Ａｓ）等のようなｎ型を示す不純物が含有されている。このｐ型のウエルＰＷおよびｎ型のウエルＮＷは、ｎ型の埋込ウエルＤＮＷに内包されている。
６Ｖ系デバイス形成領域のｐ型のウエルＨＰＷ４には、低耐圧のｎチャネル型のＭＩＳ・ＦＥＴＱＬＮ１が形成されている。ｎチャネル型のＭＩＳ・ＦＥＴＱＬＮ１は、動作電圧が６Ｖのデバイスであり、ゲート電極ＧＬＮ１と、ゲート絶縁膜１０ｇと、ソース・ドレイン用の一対のｎ型の半導体領域２０，２０とを有している。
ゲート電極ＧＬＮ１は、例えば低抵抗な多結晶シリコンからなり、その上面上にシリサイド層５ａが形成されている。また、ゲート電極ＧＬＮ１の側面には、サイドウォールＳＷが形成されている。ゲート絶縁膜１０ｇは、例えば酸化シリコンからなり、ゲート電極ＧＬＮ１と基板１Ｓとの間に形成されている。ゲート絶縁膜１０ｇの厚さは、上記高耐圧部のＭＩＳ・ＦＥＴのゲート絶縁膜より薄く、例えば１３．５ｎｍ程度である。
上記ソース・ドレイン用のｎ型の半導体領域２０，２０は、ｐ型のウエルＨＰＷ４に内包されている。このｎ型の半導体領域２０，２０は、チャネル側のｎ−型の半導体領域２０ａと、それに接続されたｎ＋型の半導体領域２０ｂとを有している。このような半導体領域２０ａ，２０ｂには、例えばリン（Ｐ）またはヒ素（Ａｓ）等のような同一導電型の不純物が含有されているが、ｎ＋型の半導体領域２０ｂの不純物濃度の方が、ｎ−型の半導体領域２０ａの不純物濃度よりも高くなるように設定されている。
このソース・ドレイン用の半導体領域２０，２０は、ｎ＋型の半導体領域２０ｂの表層一部に形成されたシリサイド層５ａを介して、上記絶縁層６に形成されたコンタクトホールＣＴ内の導体部７に電気的に接続されている。
６Ｖ系デバイス形成領域のｎ型のウエルＨＮＷには、低耐圧のｐチャネル型のＭＩＳ・ＦＥＴＱＬＰ１が形成されている。ｐチャネル型のＭＩＳ・ＦＥＴＱＬＰ１は、動作電圧が６Ｖのデバイスであり、ゲート電極ＧＬＰ１と、ゲート絶縁膜１０ｇと、ソース・ドレイン用の一対のｐ型の半導体領域２１，２１とを有している。
ゲート電極ＧＬＰ１は、例えば低抵抗な多結晶シリコンからなり、その上面上にシリサイド層５ａが形成されている。また、ゲート電極ＧＬＰ１の側面には、サイドウォールＳＷが形成されている。ゲート絶縁膜１０ｇは、例えば酸化シリコンからなり、ゲート電極ＧＬＰ１と基板１Ｓとの間に形成されている。ゲート絶縁膜１０ｇの材料および厚さは、上記と同じである。
上記ソース・ドレイン用のｐ型の半導体領域２１，２１は、ｎ型のウエルＨＮＷに内包されている。このｐ型の半導体領域２１，２１は、チャネル側のｐ−型の半導体領域２１ａと、それに接続されたｐ＋型の半導体領域２１ｂとを有している。このような半導体領域２１ａ，２１ｂには、例えばホウ素（Ｐ）等のような同一導電型の不純物が含有されているが、ｐ＋型の半導体領域２１ｂの不純物濃度の方が、ｐ−型の半導体領域２１ａの不純物濃度よりも高くなるように設定されている。
このソース・ドレイン用の半導体領域２１，２１は、ｐ＋型の半導体領域２１ｂの表層一部に形成されたシリサイド層５ａを介して、上記絶縁層６に形成されたコンタクトホールＣＴ内の導体部７に電気的に接続されている。
１．５Ｖ系デバイス形成領域のｐ型のウエルＰＷには、低耐圧のｎチャネル型のＭＩＳ・ＦＥＴＱＬＮ２が形成されている。ｎチャネル型のＭＩＳ・ＦＥＴＱＬＮ２は、動作電圧が１．５Ｖのデバイスであり、ゲート電極ＧＬＮ２と、ゲート絶縁膜１０ｈと、ソース・ドレイン用の一対のｎ型の半導体領域２２，２２とを有している。
ゲート電極ＧＬＮ２は、例えば低抵抗な多結晶シリコンからなり、その上面上にシリサイド層５ａが形成されている。ゲート電極ＧＬＮ２の短方向の長さ（またはゲート長）は、上記低耐圧（動作電圧が６Ｖ）のｎチャネル型のＭＩＳ・ＦＥＴＱＬＮ１のゲート電極ＧＬＮ１の短方向の長さ（またはゲート長）よりも小さい。このようなゲート電極ＧＬＮ２の側面にも、サイドウォールＳＷが形成されている。
ゲート絶縁膜１０ｈは、例えば酸化シリコンからなり、ゲート電極ＧＬＮ２と基板１Ｓとの間に形成されている。ゲート絶縁膜１０ｈの厚さは、上記低耐圧部のＭＩＳ・ＦＥＴのゲート絶縁膜よりも薄く、例えば３．７ｎｍ程度である。
上記ソース・ドレイン用のｎ型の半導体領域２２，２２は、ｐ型のウエルＰＷに内包されている。このｎ型の半導体領域２２，２２は、チャネル側のｎ−型の半導体領域２２ａと、それに接続されたｎ＋型の半導体領域２２ｂとを有している。このような半導体領域２２ａ，２２ｂには、例えばリン（Ｐ）またはヒ素（Ａｓ）等のような同一導電型の不純物が含有されているが、ｎ＋型の半導体領域２２ｂの不純物濃度の方が、ｎ−型の半導体領域２２ａの不純物濃度よりも高くなるように設定されている。
また、ソース・ドレイン用の一対のｎ型の半導体領域２２の構成として、上記ｎ−型の半導体領域２２ａのチャネル側の端部近傍には、ｐ型の半導体領域（ｐ型のハロー領域またはｐ型のパンチスルーストッパ領域）が形成されている。これにより、上記ｎチャネル型のＭＩＳ・ＦＥＴＱＬＮ１よりも小さいｎチャネル型のＭＩＳ・ＦＥＴＱＬＮ２の短チャネル効果を抑制または防止することが可能になっている。
このようなソース・ドレイン用の半導体領域２２，２２は、ｎ＋型の半導体領域２２ｂの表層一部に形成されたシリサイド層５ａを介して、上記絶縁層６に形成されたコンタクトホールＣＴ内の導体部７に電気的に接続されている。
１．５Ｖ系デバイス形成領域のｎ型のウエルＰＷには、低耐圧のｐチャネル型のＭＩＳ・ＦＥＴＱＬＰ２が形成されている。ｐチャネル型のＭＩＳ・ＦＥＴＱＬＰ２は、動作電圧が１．５Ｖのデバイスであり、ゲート電極ＧＬＰ２と、ゲート絶縁膜１０ｈと、ソース・ドレイン用の一対のｐ型の半導体領域２３，２３とを有している。
ゲート電極ＧＬＰ２は、例えば低抵抗な多結晶シリコンからなり、その上面上にシリサイド層５ａが形成されている。ゲート電極ＧＬＰ２の短方向の長さ（またはゲート長）は、上記低耐圧（動作電圧が６Ｖ）のｐチャネル型のＭＩＳ・ＦＥＴＱＬＰ１のゲート電極ＧＬＰ１の短方向の長さ（またはゲート長）よりも小さい。このようなゲート電極ＧＬＰ２の側面にも、サイドウォールＳＷが形成されている。ｐチャネル型のＭＩＳ・ＦＥＴＱＬＰ２のゲート絶縁膜１０ｈは、ゲート電極ＧＬＰ２と基板１Ｓとの間に形成されている。このゲート絶縁膜１０ｈの材料および厚さは、上記と同じである。
上記ソース・ドレイン用のｐ型の半導体領域２３，２３は、ｎ型のウエルＮＷに内包されている。このｐ型の半導体領域２３，２３は、チャネル側のｐ−型の半導体領域２３ａと、それに接続されたｎ＋型の半導体領域２３ｂとを有している。このような半導体領域２３ａ，２３ｂには、例えばホウ素（Ｂ）等のような同一導電型の不純物が含有されているが、ｐ＋型の半導体領域２３ｂの不純物濃度の方が、ｐ−型の半導体領域２３ａの不純物濃度よりも高くなるように設定されている。
また、ソース・ドレイン用の一対のｐ型の半導体領域２３の構成として、上記ｐ−型の半導体領域２３ａのチャネル側の端部近傍には、ｎ型の半導体領域（ｎ型のハロー領域またはｎ型のパンチスルーストッパ領域）が形成されている。これにより、上記ｐチャネル型のＭＩＳ・ＦＥＴＱＬＰ１よりも小さいｐチャネル型のＭＩＳ・ＦＥＴＱＬＰ２の短チャネル効果を抑制または防止することが可能になっている。
このようなソース・ドレイン用の半導体領域２３，２３は、ｐ＋型の半導体領域２３ｂの表層一部に形成されたシリサイド層５ａを介して、上記絶縁層６に形成されたコンタクトホールＣＴ内の導体部７に電気的に接続されている。
次に、図１１は本実施の形態１の半導体装置におけるフラッシュメモリの要部回路図を示している。
このフラッシュメモリは、上記メモリセルアレイＭＲと周辺回路領域ＰＲとを有している。メモリセルアレイＭＲには、第１方向Ｙに延在する複数のデータ書き込み・消去用のビット線ＷＢＬ（ＷＢＬ０，ＷＢＬ１・・・）と、データ読み出し用のビット線ＲＢＬ（ＲＢＬ０，ＲＢＬ２・・・）とが第２方向Ｘに沿って配置されている。また、メモリセルアレイＭＲには、上記ビット線ＷＢＬ，ＲＢＬに対して直交する第２方向Ｘに沿って延在する複数の制御ゲート配線（ワード線）ＣＧ（ＣＧ０，ＣＧ１・・・）と、複数のソース線ＳＬと、複数の選択線ＧＳとが第１方向Ｙに沿って配置されている。
各データ書き込み・消去用のビット線ＷＢＬは、上記周辺回路領域ＰＲに配置されたデータ（０／１）入力用のインバータ回路ＩＮＶに電気的に接続されている。また、各データ読み出し用のビット線ＲＢＬは、上記周辺回路領域ＰＲに配置されたセンスアンプ回路ＳＡに電気的に接続されている。センスアンプ回路ＳＡは、例えばカレントミラー形とされている。そして、このようなビット線ＷＢＬ，ＲＢＬと、制御ゲート配線ＣＧ、ソース線ＳＬおよび選択線ＧＳとの格子状交点の近傍に、１ビット分のメモリセルＭＣ１が電気的に接続されている。ここでは、１ビットが１つのメモリセルＭＣ１で構成されている場合が例示されている。
各メモリセルＭＣ１は、データ書き込み・消去用の容量部（電荷注入放出部）ＣＷＥと、データ読み出し用のＭＩＳ・ＦＥＴＱＲと、容量部Ｃと、選択ＭＩＳ・ＦＥＴＱＳとを有している。各ビットのデータ書き込み・消去用の電荷注入放出部ＣＷＥの一方の電極は、データ書き込み・消去用のビット線ＷＢＬに電気的に接続されている。また、データ書き込み・消去用の電荷注入放出部ＣＷＥの他方の電極（浮遊ゲート電極ＦＧ）は、データ読み出し用のＭＩＳ・ＦＥＴＱＲのゲート電極（浮遊ゲート電極ＦＧ）に電気的に接続されるとともに、容量部Ｃの一方の電極（浮遊ゲート電極ＦＧ）に電気的に接続されている。そして、その容量部Ｃは他方の電極（制御ゲート電極ＣＧＷ）は制御ゲート配線ＣＧに電気的に接続されている。一方、各ビットの１つのメモリセルＭＣのデータ読み出し用のＭＩＳ・ＦＥＴＱＲのドレインは、選択ＭＩＳ・ＦＥＴＱＳを介してデータ読み出し用のビット線ＲＢＬに電気的に接続され、ソースはソース線ＳＬに電気的に接続されている。選択ＭＩＳ・ＦＥＴＱＳのゲート電極は、選択線ＧＳに電気的に接続されている。
次に、このようなフラッシュメモリにおけるデータ書き込み動作例を図１２〜図１５により説明する。
図１２は図１１のフラッシュメモリのデータ書き込み動作時における各部への印加電圧を示している。破線Ｓ１はデータ書き込み対象のメモリセルＭＣ１（以下、選択メモリセルＭＣ１ｓという）を示している。なお、ここでは、電子を浮遊ゲート電極に注入することをデータ書き込みと定義するが、その逆に浮遊ゲート電極の電子を抜き取ることをデータ書き込みと定義することもできる。
データの書き込み時には、上記選択メモリセルＭＣ１ｓの上記容量部Ｃの他方の電極が接続されている制御ゲート配線ＣＧ０（ＣＧ）に、例えば９Ｖ程度の正の制御電圧を印加する。それ以外の制御ゲート配線ＣＧ１（ＣＧ）には、例えば０Ｖの電圧を印加する。また、選択メモリセルＭＣ１ｓの上記データ書き込み・消去用の電荷注入放出部ＣＷＥの一方の電極が電気的に接続されているデータ書き込み・消去用のビット線ＷＢＬ０（ＷＢＬ）に、例えば−９Ｖ程度の負の電圧を印加する。それ以外のデータ書き込み・消去用のビット線ＷＢＬ１（ＷＢＬ）には、例えば０Ｖの電圧を印加する。また、選択線ＧＳ、ソース線ＳＬおよびデータ読み出し用のビット線ＲＢＬに、例えば０Ｖを印加する。これにより、選択メモリセルＭＣ１ｓのデータ書き込み・消去用の電荷注入放出部ＣＷＥの浮遊ゲート電極にチャネル全面のＦＮトンネル電流により電子を注入し、データを書き込む。
次に、図１３は図１１のフラッシュメモリのデータ一括消去動作時における各部への印加電圧を示している。破線Ｓ２はデータ一括消去対象の複数のメモリセルＭＣ１（以下、選択メモリセルＭＣ１ｓｅという）を示している。なお、ここでは、浮遊ゲート電極の電子を引き抜くことをデータ消去と定義するが、その逆に浮遊ゲート電極に電子を注入することをデータ消去と定義することもできる。
データ一括消去時には、上記複数の選択メモリセルＭＣ１ｓｅの上記容量部Ｃの他方の電極が接続されている制御ゲート配線ＣＧ０，ＣＧ１（ＣＧ）に、例えば−９Ｖ程度の負の制御電圧を印加する。また、選択メモリセルＭＣ１ｓｅの上記データ書き込み・消去用の電荷注入放出部ＣＷＥの一方の電極が電気的に接続されているデータ書き込み・消去用のビット線ＷＢＬ０，ＷＢＬ１（ＷＢＬ）に、例えば９Ｖ程度の負の電圧を印加する。また、選択線ＧＳ、ソース線ＳＬおよびデータ読み出し用のビット線ＲＢＬに、例えば０Ｖを印加する。これにより、データ一括消去を行う複数の選択メモリセルＭＣ１ｓｅのデータ書き込み・消去用の電荷注入放出部ＣＷＥの浮遊ゲート電極に蓄積された電子をチャネル全面のＦＮトンネル電流により放出し、複数の選択メモリセルＭＣ１ｓｅのデータを一括消去する。
次に、図１４は図１１のフラッシュメモリのデータ・ビット単位消去動作時における各部への印加電圧を示している。破線Ｓ３はデータ括消去対象のメモリセルＭＣ（選択メモリセルＭＣ１ｓｅという）を示している。
データ・ビット単位消去時には、上記選択メモリセルＭＣ１ｓｅの上記容量部Ｃの他方の電極が接続されている制御ゲート配線ＣＧ０（ＣＧ）に、例えば−９Ｖ程度の負の制御電圧を印加する。それ以外の制御ゲート配線ＣＧ１（ＣＧ）には、例えば０Ｖの電圧を印加する。また、選択メモリセルＭＣ１ｓｅの上記データ書き込み・消去用の電荷注入放出部ＣＷＥの一方の電極が電気的に接続されているデータ書き込み・消去用のビット線ＷＢＬ０（ＷＢＬ）に、例えば９Ｖ程度の正の電圧を印加する。それ以外のデータ書き込み・消去用のビット線ＷＢＬ１（ＷＢＬ）には、例えば０Ｖの電圧を印加する。また、選択線ＧＳ、ソース線ＳＬおよびデータ読み出し用のビット線ＲＢＬに、例えば０Ｖを印加する。これにより、データ消去対象の選択メモリセルＭＣ１ｓｅのデータ書き込み・消去用の電荷注入放出部ＣＷＥ，ＣＷＥの浮遊ゲート電極に蓄積された電子をチャネル全面のＦＮトンネル電流により放出し、データ消去対象の選択メモリセルＭＣ１ｓｅのデータを消去する。
次に、図１５は図１１のフラッシュメモリのデータ読み出し動作時における各部への印加電圧を示している。破線Ｓ４はデータ読み出し対象のメモリセルＭＣ１（以下、選択メモリセルＭＣ１ｒという）を示している。
データ読み出し時には、上記選択メモリセルＭＣ１ｒの上記容量部Ｃの他方の電極が接続されている制御ゲート配線ＣＧ０（ＣＧ）に、例えば３Ｖ程度の制御電圧を印加する。それ以外の制御ゲート配線ＣＧ１（ＣＧ）には、例えば０Ｖの電圧を印加する。また、選択メモリセルＭＣ１ｒの上記データ書き込み・消去用の電荷注入放出部ＣＷＥの一方の電極が電気的に接続されているデータ書き込み・消去用のビット線ＷＢＬ０，ＷＢＬ１（ＷＢＬ）に、例えば０Ｖ程度の電圧を印加する。また、上記選択メモリセルＭＣ１ｒの上記選択ＭＩＳ・ＦＥＴＱＳのゲート電極が電気的に接続されている選択線ＧＳに、例えば３Ｖ程度の電圧を印加する。そして、データ読み出し用のビット線ＲＢＬに、例えば１Ｖ程度の電圧を印加する。さらに、ソース線ＳＬに、例えば０Ｖを印加する。これにより、データ読み出し対象の選択メモリセルＭＣ１ｒのデータ読み出し用のＭＩＳ・ＦＥＴＱＲをオン条件とし、そのデータ読み出し用のＭＩＳ・ＦＥＴＱＲのチャネルにドレイン電流が流れるか否かにより、選択メモリセルＭＣ１ｒに記憶されているデータが０／１のいずれなのかを読み出す。
次に、本実施の形態１のフラッシュメモリの動作時のメモリセルＭＣ１の様子を図１６〜図１８により説明する。なお、図中のかっこ内の数字は印加電圧を示している。
図１６は本実施の形態１のフラッシュメモリのデータ書き込み動作時の図３のＹ１−Ｙ１線の断面図を示している。
ここでは導体部７ｂを通じてｎ型のウエルＨＮＷおよびｎ型の埋込ウエルＤＮＷに、例えば９Ｖ程度の電圧を印加して基板１Ｓとｐ型のウエルＨＰＷ１〜ＨＰＷ３とを電気的に分離する。また、上記制御ゲート配線ＣＧから導体部７ｅを通じて容量部Ｃの制御ゲート電極ＣＧＷに、例えば９Ｖ程度の正の制御電圧を印加する。また、上記データ書き込み・消去用のビット線ＷＢＬから導体部７ｃを通じて電荷注入放出部ＣＷＥの一方の電極（ｐ型の半導体領域１５およびｐ型のウエルＨＰＷ２）に、例えば−９Ｖ程度の負の電圧を印加する。
また、導体部７ａを通じて、ｐ型のウエルＨＰＷ３に、例えば０Ｖを印加する。また、上記選択線ＧＳから導体部７ｆを通じて選択ＭＩＳ・ＦＥＴＱＳのゲート電極ＦＧＳに、例えば０Ｖを印加する。また、上記ソース線ＳＬから導体部７ｄを通じてデータ読み出し用のＭＩＳ・ＦＥＴＱＲの一方のｎ型の半導体領域１２に、例えば０Ｖを印加する。また、データ読み出し用のビット線ＲＢＬから導体部７ｇを通じて、選択ＭＩＳ・ＦＥＴＱＳの一方のｎ型の半導体領域１２に、例えば０Ｖを印加する。
これにより、選択したメモリセルＭＣ１のデータ書き込み・消去用の電荷注入放出部ＣＷＥにおいて、ｐ型のウエルＨＰＷ２の電子ｅを、チャネル全面のＦＮトンネル電流により容量絶縁膜１０ｄを通じて容量電極ＦＧＣ１（浮遊ゲート電極ＦＧ）に注入し、データを書き込む。
ここで、上記のように、電荷注入放出部ＣＷＥの半導体領域１５の片方を、ｎ−型の半導体領域１５ａおよびｎ＋型の半導体領域１５ｂで形成した場合の効果について説明する。ｎ型の半導体領域１５が存在する場合、データ書込み時には、ｎ型の半導体領域１５から延びる反転層の形成が促進される。電子はｐ型半導体では少数キャリアであるのに対してｎ型半導体では多数キャリアである。このため、注入電子を容量電極ＦＧＣ１の直下の反転層に容易に供給することができる。その結果、実効的なカップリング容量を増大させることができるので、容量電極ＦＧＣ１の電位を効率的にコントロールすることができる。したがって、データの書き込み速度を向上させることができる。また、データ書き込み速度のバラツキも低減できる。
次に、図１７は本実施の形態１のフラッシュメモリのデータ消去動作時の図３のＹ１−Ｙ１線の断面図を示している。
ここでは導体部７ｂを通じてｎ型のウエルＨＮＷおよびｎ型の埋込ウエルＤＮＷに、例えば９Ｖ程度の電圧を印加して基板１Ｓとｐ型のウエルＨＰＷ１〜ＨＰＷ３とを電気的に分離する。また、上記制御ゲート配線ＣＧから導体部７ｅを通じて容量部Ｃの制御ゲート電極ＣＧＷに、例えば−９Ｖ程度の負の制御電圧を印加する。また、上記データ書き込み・消去用のビット線ＷＢＬから導体部７ｃを通じて電荷注入放出部ＣＷＥの一方の電極（ｐ型の半導体領域１５およびｐ型のウエルＨＰＷ２）に、例えば９Ｖ程度の正の電圧を印加する。
また、導体部７ａを通じて、ｐ型のウエルＨＰＷ３に、例えば０Ｖを印加する。また、上記選択線ＧＳから導体部７ｆを通じて選択ＭＩＳ・ＦＥＴＱＳのゲート電極ＦＧＳに、例えば０Ｖを印加する。また、上記ソース線ＳＬから導体部７ｄを通じてデータ読み出し用のＭＩＳ・ＦＥＴＱＲの一方のｎ型の半導体領域１２に、例えば０Ｖを印加する。また、データ読み出し用のビット線ＲＢＬから導体部７ｇを通じて、選択ＭＩＳ・ＦＥＴＱＳの一方のｎ型の半導体領域１２に、例えば０Ｖを印加する。
これにより、選択したメモリセルＭＣ１のデータ書き込み・消去用の電荷注入放出部ＣＷＥにおいて、容量電極ＦＧＣ１（浮遊ゲート電極ＦＧ）に蓄積された電子ｅを、チャネル全面のＦＮトンネル電流により容量絶縁膜１０ｄを通じてｐ型のウエルＨＰＷ２に放出し、データを消去する。
ここで、上記のように、容量部Ｃの半導体領域１７の片方を、ｎ−型の半導体領域１７ａおよびｎ＋型の半導体領域１７ｂで形成した場合の効果について説明する。データ消去時には、ｎ型の半導体領域１７を追加したことにより、電子を容量絶縁膜１０ｃの直下にスムーズに供給することができる。このため、反転層を素早く形成することができるので、ｐ型のウエルＨＰＷ１を素早く−９Ｖに固定することができる。その結果、実効的なカップリング容量を増大させることができるので、容量電極ＦＧＣ２の電位を効率的にコントロールすることができる。したがって、データ消去速度を向上させることができる。また、データ消去速度のバラツキも低減できる。
次に、図１８は本実施の形態１のフラッシュメモリのデータ読み出し動作時の図３のＹ１−Ｙ１線の断面図を示している。
ここでは導体部７ｂを通じてｎ型のウエルＨＮＷおよびｎ型の埋込ウエルＤＮＷに、例えば３Ｖ程度の電圧を印加して基板１Ｓとｐ型のウエルＨＰＷ１〜ＨＰＷ３とを電気的に分離する。
また、上記制御ゲート配線ＣＧから導体部７ｅを通じて容量部Ｃの制御ゲート電極ＣＧＷに、例えば３Ｖ程度の正の制御電圧を印加する。これにより、データ読み出し用のＭＩＳ・ＦＥＴＱＲのゲート電極ＦＧＲに正の電圧を印加する。
また、導体部７ａを通じて、ｐ型のウエルＨＰＷ３に、例えば０Ｖを印加する。また、上記選択線ＧＳから導体部７ｆを通じて選択ＭＩＳ・ＦＥＴＱＳのゲート電極ＦＧＳに、例えば３Ｖを印加する。また、上記ソース線ＳＬから導体部７ｄを通じてデータ読み出し用のＭＩＳ・ＦＥＴＱＲの一方のｎ型の半導体領域１２に、例えば０Ｖを印加する。また、データ読み出し用のビット線ＲＢＬから導体部７ｇを通じて、選択ＭＩＳ・ＦＥＴＱＳの一方のｎ型の半導体領域１２に、例えば１Ｖを印加する。
また、上記データ書き込み・消去用のビット線ＷＢＬから導体部７ｃを通じて電荷注入放出部ＣＷＥの一方の電極（ｐ型の半導体領域１５およびｐ型のウエルＨＰＷ２）に、例えば０Ｖの電圧を印加する。
これにより、選択したメモリセルＭＣ１のデータ読み出し用のＭＩＳ・ＦＥＴＱＲをオン条件とし、そのデータ読み出し用のＭＩＳ・ＦＥＴＱＲのチャネルにドレイン電流が流れるか否かにより、選択メモリセルＭＣ１に記憶されているデータが０／１のいずれなのかを読み出す。
このような本実施の形態１によれば、データ書き換え領域（電荷注入放出部ＣＷＥ）、データ読み出し領域（データ読み出し用のＭＩＳ・ＦＥＴＱＲ）および容量結合領域（容量部Ｃ）をそれぞれ別々のｐ型のウエルＨＰＷ１〜ＨＰＷ３内に形成し、それぞれをｎ型のウエルＨＮＷおよびｎ型の埋込ウエルＤＮＷにより分離する。データ書き換えは、容量素子で行う。
これにより、フラッシュメモリのデータ書き換え領域において、上記カットオフ用のトランジスタを設ける必要がなくなるので、半導体装置の小型化を推進できる。
また、データ書き換え用の素子を容量素子で形成し、チャネル全面のＦＮトンネル電流によるデータ書き換えにおいて、ｐ型の半導体領域１５とｐ型のウエルＨＰＷ２とは同電位になるので、接合耐圧の問題が生じることもない。このため、フラッシュメモリのメモリセルＭＣ１の劣化を抑制または防止でき、フラッシュメモリの動作信頼性を向上させることができる。
また、タイミング設計が不要となるので、フラッシュメモリの周辺回路の規模を小さく抑えることができるので、半導体装置の小型化を推進できる。また、データ書き換えを、最も消費電流が小さく、低電圧における単一電源書き換えに適したチャネル全面のＦＮトンネル電流により行えるので、内部昇圧回路による、単一電源化が容易である。
さらに、データ書き込みおよび消去において、ホール発生のないチャネルＦＮトンネル電流を使用するため、データの書き換え回数を向上させることができる。
また、データ書き換え領域（電荷注入放出部ＣＷＥ）と、データ読み出し領域（データ読み出し用のＭＩＳ・ＦＥＴＱＲ）とをそれぞれ別々のｐ型のウエルＨＰＷ２，ＨＰＷ３内に形成したことにより、データ書き換えを安定化させることができる。このため、フラッシュメモリの動作信頼性を向上させることができる。
（実施の形態２）
本実施の形態２においては、特に以下の構成が前記実施の形態１と異なる。
第１は、メモリセルのデータ読み出し用のＭＩＳ・ＦＥＴのソース・ドレイン用の一対の半導体領域の構成が、主回路の低耐圧部（１．５Ｖデバイス）のｎチャネル型のＭＩＳ・ＦＥＴのソース・ドレイン用の一対の半導体領域の構成（上記ｐ型のハロー領域を含む）と同一になっている。
第２は、メモリセルのデータ書き込み・消去用の電荷注入放出部のゲート長を短くし、電荷注入放出部のｐ型の半導体領域の一部を容量電極の直下の基板の表層に延在（拡散）させている。
第３は、メモリセルアレイ内において、互いに隣接する電荷注入放出部のｐ型のウエルが、上記ｎ型のウエルよりも不純物濃度の高いｎ＋型の半導体領域（ｎ＋型の拡散層）により分離されている。
以下、本実施の形態２の半導体装置のフラッシュメモリの構成の具体例を図１９〜図２４により説明する。図１９は本実施の形態２の半導体装置におけるフラッシュメモリの平面図、図２０は図１９のフラッシュメモリの要部拡大平面図、図２１は図１９のＹ２−Ｙ２線の断面図、図２２は図２０のＸ１−Ｘ１線の断面図、図２３は図２０のＸ２−Ｘ２線の断面図、図２４は図２０のＸ３−Ｘ３線の断面図を示している。なお、図１９および図２０は平面図であるが、図面を見易くするために一部にハッチングを付した。
本実施の形態２においては、上記のように、メモリセルＭＣ１のデータ読み出し用のＭＩＳ・ＦＥＴＱＲのソース・ドレイン用の一対の半導体領域の構成が、主回路の低耐圧部（１．５Ｖデバイス）のｎチャネル型のＭＩＳ・ＦＥＴＱＬＮ２のソース・ドレイン用の一対の半導体領域の構成と同一になっている。
この場合、データ読み出し用のＭＩＳ・ＦＥＴＱＲのソース・ドレイン用の一対の半導体領域は、前記実施の形態１で説明したようにｎ−型の半導体領域１２ａとｎ＋型の半導体領域１２ｂとで構成されるｎ型の半導体領域１２を有する他に、ｎ−型の半導体領域１２ａのチャネル側の端部近傍に形成されたｐ型の半導体領域（ｐ型のハロー領域またはｐ型のパンチスルーストッパ領域）を有している。
これにより、データ読み出し用のＭＩＳ・ＦＥＴＱＲでの短チャネル効果を抑制または防止できるので、データ読み出し用のＭＩＳ・ＦＥＴＱＲを微細化できる。このため、メモリセルＭＣ１のサイズを縮小することができるので、メモリセルアレイＭＲの面積を縮小することができる。また、メモリの記憶容量を増大できる。
また、メモリセルＭＣ１の選択ＭＩＳ・ＦＥＴＱＳのソース・ドレイン用の一対の半導体領域の構成も、主回路の低耐圧部（１．５Ｖデバイス）のｎチャネル型のＭＩＳ・ＦＥＴＱＬＮ２のソース・ドレイン用の一対の半導体領域の構成と同一になっている。
この場合、選択ＭＩＳ・ＦＥＴＱＳのソース・ドレイン用の一対の半導体領域は、前記実施の形態１で説明したようにｎ−型の半導体領域１２ａとｎ＋型の半導体領域１２ｂとで構成されるｎ型の半導体領域１２を有する他に、ｎ−型の半導体領域１２ａのチャネル側の端部近傍に形成されたｐ型の半導体領域（ｐ型のハロー領域またはｐ型のパンチスルーストッパ領域）を有している。
これにより、選択ＭＩＳ・ＦＥＴＱＳでの短チャネル効果を抑制または防止できるので、選択ＭＩＳ・ＦＥＴＱＳを微細化できる。このため、メモリセルＭＣ１のサイズを縮小することができるので、メモリセルアレイＭＲの面積を縮小することができる。また、メモリの記憶容量を増大できる。
メモリセルＭＣ１の動作時に、データ読み出し用のＭＩＳ・ＦＥＴＱＲおよび選択ＭＩＳ・ＦＥＴＱＳのソース・ドレイン用の一対の半導体領域に０Ｖまたは１Ｖの電圧しか印加されないので、データ読み出し用のＭＩＳ・ＦＥＴＱＲおよび選択ＭＩＳ・ＦＥＴＱＳを１．５Ｖ系のＭＩＳ・ＦＥＴで形成することができる。
ただし、データ読み出し用のＭＩＳ・ＦＥＴＱＲおよび選択ＭＩＳ・ＦＥＴＱＳのゲート絶縁膜１０ｂ，１０ｅの厚さは、前記実施の形態１で説明したのと同じであり、主回路の低耐圧部（１．５Ｖデバイス）のｎチャネル型のＭＩＳ・ＦＥＴＱＬＮ２のゲート絶縁膜１０ｈよりも厚く形成されている。これは、動作時にゲート絶縁膜１０ｂ，１０ｅに３Ｖ以上の電位差が発生するためである。
また、本実施の形態２においては、メモリセルＭＣ１のデータ書き込み・消去用の電荷注入放出部ＣＷＥの容量電極ＦＧＣ１の第２方向Ｘの長さ（ゲート長）が、データ読み出し用のＭＩＳ・ＦＥＴＱＲのゲート電極ＦＧＲの第２方向Ｘの長さ（ゲート長）よりも短くなっている。電荷注入放出部ＣＷＥの容量電極ＦＧＣ１の第２方向Ｘの両側の一対のｐ型の半導体領域１５，１５の一部（ｐ−型の半導体領域１５ａ，１５ａの一部）は、容量電極ＦＧＣ１の直下の基板１Ｓの表層に延在（拡散）されている。ここでは、図２１および図２３に示すように、上記一対のｐ型の半導体領域１５，１５の各々のｐ−型の半導体領域１５ａ，１５ａのチャネル側の先端部が、容量電極ＦＧＣ１の直下に入り込み、互いに接している場合が例示されている。
前記実施の形態１のように、電荷注入放出部ＣＷＥのｐ型の半導体領域１５の一部が容量電極ＦＧＣ１の直下の基板１Ｓの表層まで延びていない場合、データ書き込みに際して電荷注入放出部ＣＷＥのｐ型のウエルＨＰＷ２に、例えば−９Ｖ程度の負電圧が印加されると、容量絶縁膜１０ｄの直下の基板１Ｓの表層に空乏層が形成される。この結果、カップリング容量が低下し、データの書き込み速度が低下したり、データの書き込み速度にバラツキが生じたりする場合がある。
これに対して、本実施の形態２のように容量電極ＦＧＣ１の直下にｐ型の半導体領域１５の一部が延在（拡散）している場合、容量電極ＦＧＣ１の直下の基板１Ｓの表層におけるｐ型不純物の濃度を高くすることができるので、データ書き換え（書き込み・消去）に際して、容量電極ＦＧＣ１の直下の基板１Ｓの表層に空乏層が形成されるのを抑制または防止することができる。これにより、実効的なカップリング容量を増大させることができるので、容量電極ＦＧＣ１（浮遊ゲート電極ＦＧ）の電位を効率的にコントロールすることができる。したがって、データの書き込み速度を向上させることができる。また、データの書き込み速度のバラツキを低減することができる。
また、本実施の形態２においては、メモリセルアレイＭＲ内において、第２方向Ｘに沿って互いに隣接する電荷注入放出部ＣＷＥのｐ型のウエルＨＰＷ２が、その互いに隣接するｐ型のウエルＨＰＷ２の間に形成されたｎ＋型の半導体領域（ｎ＋型の拡散層）２５により分離されている。ｎ＋型の半導体領域２５の不純物濃度は、上記ｎ型のウエルＨＮＷおよびｎ型の埋込ウエルＤＮＷの不純物濃度よりも高い。
前記実施の形態１のように、互いに隣接する電荷注入放出部ＣＷＥのｐ型のウエルＨＰＷ２，ＨＰＷ２同士がｎ型のウエルＨＮＷおよびｎ型の埋込ウエルＤＮＷにより分離されている場合、ｐ型のウエルＨＰＷ２，ＨＰＷ２の隣接間に寄生ＭＯＳ・ＦＥＴが形成されるのを阻止する観点等から、ｐ型のウエルＨＰＷ２，ＨＰＷ２の隣接間を狭くすることに限界がある。
これに対して、本実施の形態２のように、第２方向Ｘに沿って互いに隣接するｐ型のウエルＨＰＷ２がｎ＋型の半導体領域（ｎ＋型の拡散層）２５により分離されている場合、ｎ＋型の半導体領域２５の不純物濃度が上記ｎ型のウエルＨＮＷおよびｎ型の埋込ウエルＤＮＷの不純物濃度よりも高いので、ｐ型のウエルＨＰＷ２，ＨＰＷ２の隣接間を狭くしても寄生ＭＯＳ・ＦＥＴの形成を抑制または防止できる。したがって、第２方向Ｘに沿って互いに隣接するｐ型のウエルＨＰＷ２，ＨＰＷ２の隣接間を前記実施の形態１の場合よりも狭くすることができる。このため、メモリセルアレイＭＲの面積を縮小することができる。また、メモリの記憶容量を増大できる。
また、ｎ＋型の半導体領域２５は、主回路のデバイスを形成する際に同時に形成する。これにより、ｎ＋型の半導体領域２５を形成したからといって半導体装置の製造工程が増大することもない。したがって、半導体装置の製造時間の増大を防止でき、また、半導体装置のコストの増大を防止できる。
次に、本実施の形態の半導体装置の製造方法の一例を図２５〜図４２により説明する。なお、図２５〜図４２は、本実施の形態の半導体装置の製造工程中の基板１Ｓ（この段階ではウエハと称する略円形状の半導体薄板）の要部断面図を示している。また、ここでは、低耐圧部とフラッシュメモリとを示し高耐圧部は図示しない。また、選択ＭＩＳも省略する。
まず、図２５および図２６に示すように、ｐ型の基板１Ｓ（ウエハ）を用意する。基板１Ｓは、厚さ方向に沿って互いに反対側に位置する第１主面および第２主面を有している。
続いて、低耐圧部、フラッシュメモリのメモリセル形成領域および高耐圧部に、ｎ型の埋込ウエルＤＮＷをフォトリソグラフィ（以下、単にリソグラフィという）工程およびイオン注入工程等により同時に形成する。上記リソグラフィ工程は、フォトレジスト（以下、単にレジストという）膜の塗布、露光および現像等により所望のレジストパターンを形成する一連の工程である。イオン注入工程では、リソグラフィ工程を経て基板１Ｓの主面上に形成されたレジストパターンをマスクとして、基板１Ｓの所望の部分に所望の不純物を選択的に導入する。ここでのレジストパターンは、不純物の導入領域が露出され、それ以外の領域が覆われるようなパターンとされている。
なお、高耐圧部においては、ｎ型の埋込ウエルＤＮＷの形成のための不純物導入工程に先立ってｐ型の埋込ウエルＤＰＷをフォトリソグラフィ工程およびイオン注入工程等により形成する。
その後、基板１Ｓの第１主面の分離領域に分離溝を形成した後、その分離溝内に絶縁膜を埋め込むことにより、溝形の分離部ＴＩを形成する。これにより、活性領域を規定する。分離部ＴＩはｐ型の埋込ウエルＤＰＷおよびｎ型の埋込ウエルＤＮＷの形成工程前に形成しても良い。
次いで、前記高耐圧部のｎチャネル型のＭＩＳ・ＦＥＴ形成領域に、上記ｎ型の半導体領域ＮＶをリソグラフィ工程およびイオン注入工程等により形成し、高耐圧部のｐチャネル型のＭＩＳ・ＦＥＴ形成領域に、上記ｐ型の半導体領域ＰＶをリソグラフィ工程およびイオン注入工程等により形成する（図９参照）。ｎ型の半導体領域ＮＶの不純物濃度はｎ型の埋込ウエルＤＮＷの不純物濃度よりも高く、ｐ型の半導体領域ＰＶの不純物濃度はｐ型の埋込ウエルＤＰＷの不純物濃度よりも高い。
続いて、図２７および図２８に示すように、低耐圧部の６Ｖデバイス形成領域のｐチャネル型のＭＩＳ・ＦＥＴ形成領域およびフラッシュメモリのメモリセル形成領域の分離領域に、ｎ型のウエルＨＮＷをリソグラフィ工程およびイオン注入工程等により形成する。
続いて、低耐圧部の６Ｖデバイス形成領域のｎチャネル型のＭＩＳ・ＦＥＴ形成領域およびフラッシュメモリのメモリセル形成領域に、ｐ型のウエルＨＰＷ１〜ＨＰＷ４をリソグラフィ工程およびイオン注入工程等により同時に形成する。
続いて、図２９および図３０に示すように、低耐圧部の１．５Ｖデバイス形成領域のｐチャネル型のＭＩＳ・ＦＥＴ形成領域に、ｎ型のウエルＮＷをリソグラフィ工程およびイオン注入工程等により形成する。
続いて、低耐圧部の１．５Ｖデバイス形成領域のｎチャネル型のＭＩＳ・ＦＥＴ形成領域に、ｐ型のウエルＰＷをリソグラフィ工程およびイオン注入工程等により形成する。
その後、図３１および図３２に示すように、基板１Ｓの第１主面上に、ゲート絶縁膜１０ｂ，１０ｇ，１０ｈおよび容量絶縁膜１０ｃ，１０ｄを熱酸化法等により形成する。このゲート絶縁膜１０ｂ，１０ｇおよび容量絶縁膜１０ｃ，１０ｄは同時に形成されており、その厚さは、例えば１０ｎｍ〜２０ｎｍが好ましく、例えば１３．５ｎｍとされている。
一方、１．５Ｖデバイス形成領域のｐチャネル型のＭＩＳ・ＦＥＴ形成領域およびｎチャネル型のＭＩＳ・ＦＥＴ形成領域のゲート絶縁膜１０ｈは同時に形成されており、その厚さは、ゲート絶縁膜１０ｂ，１０ｇおよび容量絶縁膜１０ｃ，１０ｄよりも薄く、例えば３．７ｎｍ程度である。
このように絶縁膜の厚さを変えるには、例えば次のようにする。基板１Ｓの第１主面に熱酸化処理を施すことにより絶縁膜を形成した後、その絶縁膜のうち薄膜部のほうを選択的に除去する。続いて、基板１Ｓの第１主面に２回目の熱酸化処理を施す。これにより、厚膜部に厚い絶縁膜を形成し、薄膜部に薄い絶縁膜を形成する。上記２回目の熱酸化処理に代えて、ＣＶＤ（Chemical Vapor Deposition）法等を用い絶縁膜を堆積しても良い。
その後、基板１Ｓ（ウエハ）の第１主面上に、例えば低抵抗な多結晶シリコンからなる導体膜をＣＶＤ法等により堆積した後、これをリソグラフィ工程およびエッチング工程によりパターニングすることにより、ゲート電極ＧＨＰ，ＧＨＮ，ＧＬＰ１，ＧＬＮ１，ＧＬＰ２，ＧＬＮ２，ＦＧＳおよび浮遊ゲート電極ＦＧ（ゲート電極ＦＧＲおよび容量電極ＦＧＣ１，ＦＧＣ２）を同時に形成する。
次いで、図３３および図３４に示すように、低耐圧部の６Ｖデバイス形成領域のｎチャネル型のＭＩＳ・ＦＥＴ形成領域に、ｎ−型の半導体領域２０ａをリソグラフィ工程およびイオン注入法等により同時に形成する。
続いて、低耐圧部の６Ｖデバイス形成領域のｐチャネル型のＭＩＳ・ＦＥＴ形成領域、容量部Ｃの形成領域およびデータ書き込み・消去用の電荷注入放出部ＣＷＥの形成領域に、ｐ−型の半導体領域２１ａ，１７ａ，１５ａをリソグラフィ工程およびイオン注入法等により同時に形成する。
続いて、図３５および図３６に示すように、低耐圧部の１．５Ｖデバイス形成領域のｎチャネル型のＭＩＳ・ＦＥＴ形成領域、データ読み出し用のＭＩＳ・ＦＥＴＱＲの形成領域および選択ＭＩＳ・ＦＥＴＱＳの形成領域に、ｎ−型の半導体領域２２ａ，１２ａをリソグラフィ工程およびイオン注入法等により同時に形成する。
ここでは、ｎ−型の半導体領域２２ａ，１２ａを形成するためのｎ型の不純物の導入の他に、上記ｐ型の半導体領域（上記ｐ型のハロー領域）を形成する。その場合、ｎ−型の半導体領域２２ａ，１２ａの形成時のレジスト膜をマスクとして、上記ｐ型のハロー領域を形成するためのｐ型の不純物を、例えば基板１Ｓの第１主面に対して斜めの方向から基板１Ｓのｎ−型の半導体領域２２ａ，１２ａのチャネル側の先端部の近傍（ゲート電極ＧＬＮ２，ＦＧＲ，ＦＧＳの下方の基板１Ｓ部分）に導入する。これにより、１．５Ｖデバイスのｎチャネル型のＭＩＳＦＥＴおよびデータ読み出し用のＭＩＳ・ＦＥＴＱＲにおいて短チャネル効果を抑制または防止できる。
続いて、低耐圧部の１．５Ｖデバイス形成領域のｐチャネル型のＭＩＳ・ＦＥＴ形成領域に、ｐ−型の半導体領域２３ａをリソグラフィ工程およびイオン注入法等により同時に形成する。
ここでは、ｐ−型の半導体領域２３ａを形成するためのｐ型の不純物の導入の他に、上記ｎ型の半導体領域（上記ｎ型のハロー領域）を形成する。その場合、ｐ−型の半導体領域２３ａの形成時のレジスト膜をマスクとして、上記ｎ型のハロー領域を形成するためのｎ型の不純物を、例えば基板１Ｓの第１主面に対して斜めの方向から基板１Ｓのｐ−型の半導体領域２３ａのチャネル側の先端部の近傍（ゲート電極ＧＬＰ２の下方の基板１Ｓ部分）に導入する。これにより、１．５Ｖデバイスのｐチャネル型のＭＩＳＦＥＴにおいて短チャネル効果を抑制または防止できる。
次いで、図３７および図３８に示すように、基板１Ｓの第１主面上に、例えば酸化シリコンからなる絶縁膜をＣＶＤ法等により堆積した後、これを異方性のドライエッチング法を用いてエッチバックすることにより、ゲート電極ＧＨＰ，ＧＨＮ，ＧＬＰ１，ＧＬＮ１，ＧＬＰ２，ＧＬＮ２，ＦＧＲ，ＦＧＳおよび容量電極ＦＧＣ１，ＦＧＣ２の側面にサイドウォールＳＷを形成する。
続いて、高耐圧部、低耐圧部、データ読み出し部および選択部のｎチャネル型のＭＩＳ・ＦＥＴ形成領域に、ｎ＋型の半導体領域１８ｂ，２０ｂ，２２ｂ，１２ｂをリソグラフィ工程およびイオン注入法等により同時に形成する。この時、同時に上記分離用のｎ＋型の半導体領域２５を形成する。
続いて、高耐圧部および低耐圧部のｐチャネル型のＭＩＳ・ＦＥＴ形成領域と、容量部および書き込み・消去用の電荷注入放出部形成領域と、ｐ型のウエルＨＰＷ３の引き出し領域とに、ｐ＋型の半導体領域１９ｂ，２１ｂ，２３ｂ，１５ｂ，１７ｂ，４ａをリソグラフィ工程およびイオン注入法等により同時に形成する。
次いで、図３９および図４０に示すように、サリサイドプロセスにより、基板１Ｓの第１主面一部、ゲート電極ＧＨＰ，ＧＨＮ，ＧＬＰ１，ＧＬＮ１，ＧＬＰ２，ＧＬＮ２の上面および多結晶シリコン等で形成された抵抗や容量の電極部分にシリサイド層５ａを選択的に形成する。
このシリサイド層５ａの形成工程に先立って、浮遊ゲート電極ＦＧ（容量電極ＦＧＣ１，ＦＧＣ２、ゲート電極ＦＧＲ）およびゲート電極ＦＧＳの上面、サイドウォールＳＷの表面およびその周囲の基板１Ｓの第１主面一部を覆うようにキャップ絶縁層６ｃを形成する。これにより、キャップ絶縁層６ｃで覆われる浮遊ゲート電極ＦＧの上面にシリサイド層５ａが形成されないようにする。
このようにして、高耐圧部にｐチャネル型のＭＩＳ・ＦＥＴＱＨＰおよびｎチャネル型のＭＩＳ・ＦＥＴＱＨＮを形成する。また、低耐圧部にｐチャネル型のＭＩＳ・ＦＥＴＱＬＰ１，ＱＬＰ２およびｎチャネル型のＭＩＳ・ＦＥＴＱＬＮ１，ＱＬＮ２を形成する。また、メモリセル形成領域に、容量部Ｃ、データ書き込み・消去用の電荷注入放出部ＣＷＥおよびデータ読み出し用のＭＩＳ・ＦＥＴＱＲを形成する。
続いて、図４１および図４２に示すように、基板１Ｓ（ウエハ）の第１主面上に、例えば窒化シリコンからなる絶縁層６ａをＣＶＤ法等により堆積した後、その上に、例えば酸化シリコンからなる絶縁層６ｂを絶縁層６ａよりも厚くＣＶＤ法等により堆積する。その後、絶縁層６ｂに化学的機械的研磨（Chemical Mechanical Polishing:ＣＭＰ）処理を施し絶縁層６ｂの上面を平坦化する。
次いで、絶縁層６にコンタクトホールＣＴをリソグラフィ工程およびエッチング工程により形成する。続いて、基板１Ｓ（ウエハ）の第１主面上に、例えばタングステン（Ｗ）等からなる導体膜をＣＶＤ法等により堆積した後、それをＣＭＰ法等により研磨することでコンタクトホールＣＴ内に導体部７，７ａ〜７ｇを形成する。これ以降は通常の配線形成工程、検査工程および組立工程を経て半導体装置を製造する。
本実施の形態２によれば、ＬＣＤドライバ回路用のＭＩＳ・ＦＥＴＱＨＰ，ＱＨＮ，ＱＬＰ１，ＱＬＰ２，ＱＬＮ１，ＱＬＮ２の構成部（一部）と、メモリセルＭＣ１の容量部Ｃ、電荷注入放出部ＣＷＥおよびＭＩＳ・ＦＥＴＱＲ，ＱＳの構成部（一部）とを同時に形成することができるので、半導体装置の製造工程を簡略化することができる。これにより、半導体装置の製造時間を短縮できる。また、半導体装置のコストを低減できる。
（実施の形態３）
図４３は本実施の形態３の半導体装置におけるフラッシュメモリの平面図、図４４は図４３のフラッシュメモリの要部拡大平面図、図４５は図４３のＹ３−Ｙ３線の断面図を示している。なお、図４３および図４４は平面図であるが、図面を見易くするために一部にハッチングを付した。また、図４４のＸ１−Ｘ１線、Ｘ２−Ｘ２線およびＸ３−Ｘ３線の断面図は、それぞれ図２２、図７および図２４と同じである。
本実施の形態３においては、電荷注入放出部ＣＷＥの容量電極ＦＧＣ１の第２方向Ｘの長さ（ゲート長）が、データ読み出し用のＭＩＳ・ＦＥＴＱＲの第２方向Ｘの長さ（ゲート長）よりも長い。これ以外の構成は、前記実施の形態１，２で説明したのと同じである。
このように本実施の形態３においては、浮遊ゲート電極ＦＧの第２部分（ゲート電極ＦＧＲ）の第２方向Ｘの長さと、第３部分（容量電極ＦＧＣ１）の第２方向Ｘの長さとを必要に応じて変える（調整する）ことができる。
（実施の形態４）
図４６は図２の複数のメモリセルＭＣ０を第１方向Ｙにも配置した場合の一例を示している。なお、図４６は平面図であるが、図面を見易くするために一部にハッチングを付した。また、図４６のＸ１−Ｘ１線、Ｘ２−Ｘ２線およびＸ３−Ｘ３線の断面図は、それぞれ図６、図７および図８で示したものと同じである。
図４６の上下のメモリセルＭＣ０は、第１方向Ｙに沿って互いに対称（ミラー反転した状態）になっている。このメモリセルＭＣ０の配置の場合、上下のメモリセルＭＣ０の各々の容量部Ｃが向かい合うような配置になるが、その上下のメモリセルＭＣ０の容量部Ｃ，Ｃ同士を電気的に絶縁する必要がある。
これに対して、図４７は本実施の形態４の半導体装置におけるフラッシュメモリの平面図、図４８は図４７のフラッシュメモリの要部拡大平面図を示している。なお、図４７および図４８は平面図であるが、図面を見易くするために一部にハッチングを付した。また、図４８のＸ１−Ｘ１線、Ｘ２−Ｘ２線およびＸ３−Ｘ３線の断面図は、それぞれ図６、図７および図８で示したものと同じである。
本実施の形態４においても、図４７および図４８の上下（第１方向Ｙ）のメモリセルＭＣ１は、第１方向Ｙに沿って互いに対称（ミラー反転した状態）になっている。ただし、本実施の形態４においては、上記のようにメモリセルＭＣ１の各素子の配置を変えたことにより、上下（第１方向Ｙ）のメモリセルＭＣ１のデータ書き込み・消去用の電荷注入放出部ＣＷＥが向かい合うようにすることができる。この場合、上下（第１方向Ｙ）のメモリセルＭＣ１の電荷注入放出部ＣＷＥ同士を同電位にすることができるため、上下のメモリセルＭＣ１の電荷注入放出部ＣＷＥが配置されるｐ型のウエルＨＰＷ２を共有させることができる。これにより、上下のメモリセルＭＣ１の隣接間をつめることができるので、メモリセルアレイＭＲの第１方向Ｙの寸法を図４６の場合よりも縮小する（セル高さを小さくする）ことができる。したがって、メモリセルアレイＭＲの面積を縮小できる。また、メモリの記憶容量を増大できる。
図４９は図４７のメモリセルアレイＭＲに配線を配置して示した平面図である。なお、図４９は平面図であるが、図面を見易くするために一部にハッチングを付した。
第１方向Ｙに沿って延びる配線（データ書き込み・消去用のビット線ＷＢＬ、データ読み出し用のビット線ＲＢＬ等を含む）は第１層配線を示し、第２方向Ｘに沿って延びる配線（制御ゲート配線ＣＧ、ソース線ＳＬおよび選択線ＧＳ等を含む）は第２層配線を示している。符号のＷＳＬはウエル給電配線を示している。
（実施の形態５）
図５０は本実施の形態５の半導体装置におけるフラッシュメモリの平面図、図５１は図５０のフラッシュメモリの要部拡大平面図、図５２は図５１のＸ４−Ｘ４線の断面図、図５３は図５１のＸ３−Ｘ３線の断面図を示している。なお、図５０および図５１は平面図であるが、図面を見易くするために一部にハッチングを付した。また、図５１のＸ２−Ｘ２線の断面図は、図７と同じである。
本実施の形態５においては、メモリセルアレイＭＲ等の基板１Ｓの第１主面上の空き領域（分離部ＴＩの形成領域）にダミーゲートＤＧが配置されている。このダミーゲートＤＧは、絶縁層６の上面の平坦性やパターンの繰り返し配置を考慮したもので、他の部分とは特に電気的に接続されることのないパターンである。
このようなダミーゲートＤＧを設けることにより、絶縁層６の上面の平坦性を向上させることができる。このため、例えば絶縁層６上に形成される配線や絶縁層６に形成されるコンタクトホールＣＴの加工精度を向上させることができる。
ダミーゲートＤＧの構成は、上記選択ＭＩＳ・ＦＥＴＱＳのゲート電極ＦＧＳの構成と同じである。ダミーゲートＤＧの上面にはシリサイド層５ａが形成されている。また、ダミーゲートＤＧの側面にはサイドウォールＳＷが形成されている。
このようなダミーゲートＤＧは、例えば多結晶シリコンからなり、上記浮遊ゲート電極ＦＧ、ゲート電極ＦＧＳおよび上記ゲート電極ＧＬＮ１，ＧＬＮ２，ＧＬＰ１，ＧＬＰ２等の形成工程時に同時に形成されている。ダミーゲートＤＧ上のシリサイド層５ａも、上記ゲート電極ＦＧＳ等の上にシリサイド層５ａを形成するためのサリサイド工程の際に同時に形成されている。また、ダミーゲートＤＧの側面のサイドウォールＳＷもゲート電極ＦＧＳ等の側面にサイドウォールＳＷを形成する際に動じに形成されている。これにより、ダミーゲートＤＧを設けたからといって半導体装置の製造工程が増大することもない。
なお、ここでは、ダミーゲートＤＧが、活性領域Ｌ２，Ｌ４の間や第２方向Ｘに隣接するｐ型のウエルＨＰＷ２の隣接間に配置されている場合が例示されているが、これに限定されるものではない。これ以外の構成は前記実施の形態４と同じである。
（実施の形態６）
図５４は本実施の形態６の半導体装置におけるフラッシュメモリの平面図、図５５は図５４のフラッシュメモリの要部拡大平面図、図５６は図５５のＸ５−Ｘ５線の断面図を示している。なお、図５４および図５５は平面図であるが、図面を見易くするために一部にハッチングを付した。また、図５５のＸ２−Ｘ２線、Ｘ３−Ｘ３線およびＸ４−Ｘ４線の断面図は、それぞれ図７、図５３および図５２と同じである。
本実施の形態６においては、メモリセルアレイＭＲ等の基板１Ｓの第１主面上の空き領域（分離部ＴＩの形成領域）にダミー活性領域ＤＬが配置されている。このダミー活性領域ＤＬは、絶縁層６の上面の平坦性を考慮したもので、素子が形成されない領域である。
このようなダミー活性領域ＤＬを設けることにより、絶縁層６の上面の平坦性を向上させることができる。このため、例えば絶縁層６上に形成される配線や絶縁層６に形成されるコンタクトホールＣＴの加工精度を向上させることができる。
ダミー活性領域ＤＬの構成は、上記活性領域Ｌと同じである。また、ダミー活性領域ＤＬは、活性領域Ｌと同時に形成される。これにより、ダミー活性領域ＤＬを設けたからといって半導体装置の製造工程が増大することもない。
なお、ここでは、平面正方形状の複数のダミー活性領域ＤＬが配置されている場合が例示されているが、これに限定されるものではなく、例えばダミー活性領域ＤＬの平面形状を長方形状や帯状にしても良い。これ以外の構成は前記実施の形態４，５と同じである。
（実施の形態７）
本実施の形態７においては、前記実施の形態２で説明したメモリセルアレイを前記実施の形態４で説明したのと同様に第１方向Ｙに沿って２段に配置した場合について説明する。これ以外の構成は、前記実施の形態２，４で説明したのと同じである。
図５７は本実施の形態７の半導体装置におけるフラッシュメモリの平面図、図５８は図５７のフラッシュメモリの要部拡大平面図を示している。なお、図５７および図５８は平面図であるが、図面を見易くするために一部にハッチングを付した。また、図５８のＸ１−Ｘ１線、Ｘ２−Ｘ２線およびＸ３−Ｘ３線の断面図は、それぞれ図２２、図２３および図２４と同じである。
本実施の形態７においては、前記実施の形態４と同様に、前記図５７および図５８の上下（第１方向Ｙ）のメモリセルＭＣ１が、第１方向Ｙに沿って互いに対称（ミラー反転した状態）になっている。また、前記実施の形態４と同様に、上下（第１方向Ｙ）のメモリセルＭＣ１の電荷注入放出部ＣＷＥ同士を同電位にすることができるため、上下のメモリセルＭＣ１の電荷注入放出部ＣＷＥが配置されるｐ型のウエルＨＰＷ２を共有させることができる。これにより、上下のメモリセルＭＣ１の隣接間をつめることができるので、メモリセルアレイＭＲの第１方向Ｙの寸法を図４６の場合よりも縮小する（セル高さを小さくする）ことができる。
また、本実施の形態７においては、前記本実施の形態２と同様に、メモリセルアレイＭＲ内において、第２方向Ｘに沿って互いに隣接する電荷注入放出部ＣＷＥのｐ型のウエルＨＰＷ２が、その隣接間に形成されたｎ＋型の半導体領域（ｎ＋型の拡散層）２５により分離されている。これにより、第２方向Ｘに沿って互いに隣接するｐ型のウエルＨＰＷ２，ＨＰＷ２の隣接間を前記実施の形態１の場合よりも狭くすることができるので、メモリセルアレイＭＲの第２方向Ｘの寸法を縮小することができる。
このように本実施の形態７においては、メモリセルアレイＭＲの第１方向Ｙおよび第２方向Ｘの両方の寸法を縮小できるので、メモリセルアレイＭＲの面積を縮小できる。また、メモリの記憶容量を増大できる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発
明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可
能であることは言うまでもない。
例えば容量部Ｃおよび電荷注入放出部ＣＷＥのｐ型のウエルＨＰＷ１，ＨＰＷ２内にｐ型のウエルＰＷを形成しても良い。これにより、容量電極ＦＧＣ１，ＦＧＣ２の直下の基板１Ｓ部分のｐ型不純物の濃度を高くすることができるので、データ書き換え（書き込み・消去）時において、容量電極ＦＧＣ１，ＦＧＣ２の直下の基板１Ｓ部分の空乏化を抑制または防止することができる。このため、容量絶縁膜１０ｃ，１０ｄに印加される電圧を高くすることができるので、データの書き換え速度を速くすることができる。
この場合、フラッシュメモリ領域におけるｐ型のウエルＨＰＷ１，ＨＰＷ２内のｐ型のウエルＰＷは、ＬＣＤドライバ回路領域の低耐圧部のｎチャネル型のＭＩＳ・ＦＥＴＱＬＮ２の形成領域のｐ型のウエルＰＷを形成する際に同時に形成されている。これにより、ｐ型のウエルＨＰＷ１，ＨＰＷ２内にｐ型のウエルＰＷを形成するからといって製造工程が増えることもない。
また、容量部Ｃ、電荷注入放出部ＣＷＥ、データ読み出し用のＭＩＳ・ＦＥＴＱＲおよび選択ＭＩＳ・ＦＥＴＱＳのウエルを、ＬＣＤドライバ回路領域の高耐圧部のｐチャネル型のＭＩＳ・ＦＥＴＱＨＰのｐ型の半導体領域ＰＶにより形成しても良い。この容量部Ｃ、電荷注入放出部ＣＷＥ、データ読み出し用のＭＩＳ・ＦＥＴＱＲおよび選択ＭＩＳ・ＦＥＴＱＳのウエルを形成するｐ型の半導体領域ＰＶは、ＬＣＤドライバ回路領域の高耐圧部のｐチャネル型のＭＩＳ・ＦＥＴＱＨＰのｐ型の半導体領域ＰＶを形成する際に同時に形成されている。この場合、フラッシュメモリの上記ｐ型のウエルＨＰＷ１〜ＨＰＷ３の形成のためのリソグラフィ工程（レジスト塗布、露光および現像等のような一連の処理および露光時に使用するフォトマスクの製造工程）を削減できるので、半導体装置の製造時間を短縮できる。また、半導体装置の製造コストを低減できる。
また、容量部Ｃおよび電荷注入放出部ＣＷＥのウエルを形成するｐ型の半導体領域ＰＶ内に、ｐ型のウエルＰＷ（またはｐ型のウエルＨＰＷ１，ＨＰＷ２）を形成しても良い。これにより、容量部Ｃおよび電荷注入放出部ＣＷＥの容量電極ＦＧＣ１，ＦＧＣ２の直下の基板１Ｓ部分のｐ型不純物の濃度を高くすることができるので、データ書き換え（書き込み・消去）時における、容量電極ＦＧＣ１，ＦＧＣ２の直下の基板１Ｓ部分の空乏化を抑制または防止することができる。このため、容量絶縁膜１０ｃ，１０ｄに印加される電圧を高くすることができるので、データの書き換え速度を速くすることができる。
この場合、容量部Ｃおよび電荷注入放出部ＣＷＥのｐ型の半導体領域ＰＶ内のｐ型のウエルＰＷ（またはｐ型のウエルＨＰＷ１，ＨＰＷＬ２）は、ＬＣＤドライバ回路領域の低耐圧部のｎチャネル型のＭＩＳ・ＦＥＴＱＬＮ２の形成領域のｐ型のウエルＰＷ（または低耐圧のｎチャネル型のＭＩＳ・ＦＥＴＱＬＮ１の形成領域のｐ型のウエルＨＰＷ４）を形成する際に同時に形成されている。これにより、容量部Ｃおよび電荷注入放出部ＣＷＥのｐ型の半導体領域ＰＶ内にｐ型のウエルＰＷ（またはｐ型のウエルＨＰＷ１，ＨＰＷ２）を形成するからといって製造工程が増えることもない。
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である半導体装置の製造方法に適用した場合について説明したが、それに限定されるものではなく種々適用可能であり、例えばマイクロマシンの製造方法にも適用できる。この場合、マイクロマシンが形成された半導体基板に上記フラッシュメモリを形成することでマイクロマシンの簡単な情報を記憶することができる。
本発明は、不揮発性メモリ回路部を有する半導体装置の製造業に適用できる。
本発明者が検討した半導体装置におけるフラッシュメモリの１ビット分のメモリセルの要部平面図である。 図１のメモリセルを１ビット／１セル構成にした場合のメモリセルアレイの平面図である。 本発明の一実施の形態である半導体装置におけるフラッシュメモリの平面図である。 図３のフラッシュメモリの要部拡大平面図である。 図３のＹ１−Ｙ１線の断面図である。 図４のＸ１−Ｘ１線の断面図である。 図４のＸ２−Ｘ２線の断面図である。 図４のＸ３−Ｘ３線の断面図である。 本発明の一実施の形態である半導体装置の主回路部の高耐圧部の断面図である。 本発明の一実施の形態である半導体装置の主回路部の低耐圧部の断面図である。 図３のフラッシュメモリの要部回路図である。 図１１のフラッシュメモリのデータ書き込み動作時における各部への印加電圧を示した回路図である。 図１１のフラッシュメモリのデータ一括消去動作時における各部への印加電圧を示した回路図である。 図１１のフラッシュメモリのデータ・ビット単位消去動作時における各部への印加電圧を示した回路図である。 図１１のフラッシュメモリのデータ読み出し動作時における各部への印加電圧を示した回路図である。 図３のフラッシュメモリのデータ書き込み動作時のＹ１−Ｙ１線の断面図である。 図３のフラッシュメモリのデータ消去動作時のＹ１−Ｙ１線の断面図である。 図３のフラッシュメモリのデータ読み出し動作時のＹ１−Ｙ１線の断面図である。 本発明の他の実施の形態である半導体装置におけるフラッシュメモリの平面図である。 図１９のフラッシュメモリの要部拡大平面図である。 図１９のＹ２−Ｙ２線の断面図である。 図２０のＸ１−Ｘ１線の断面図である。 図２０のＸ２−Ｘ２線の断面図である。 図２０のＸ３−Ｘ３線の断面図である。 本発明の一実施の形態である半導体装置の製造工程中の主回路形成領域の半導体基板の要部断面図である。 図２５と同一の製造工程時のフラッシュメモリ形成領域の半導体基板の要部断面図である。 図２５に続く半導体装置の製造工程中の主回路形成領域の半導体基板の要部断面図である。 図２７と同一の製造工程時のフラッシュメモリ形成領域の半導体基板の要部断面図である。 図２７に続く半導体装置の製造工程中の主回路形成領域の半導体基板の要部断面図である。 図２９と同一の製造工程時のフラッシュメモリ形成領域の半導体基板の要部断面図である。 図２９に続く半導体装置の製造工程中の主回路形成領域の半導体基板の要部断面図である。 図３１と同一の製造工程時のフラッシュメモリ形成領域の半導体基板の要部断面図である。 図３１に続く半導体装置の製造工程中の主回路形成領域の半導体基板の要部断面図である。 図３３と同一の製造工程時のフラッシュメモリ形成領域の半導体基板の要部断面図である。 図３３に続く半導体装置の製造工程中の主回路形成領域の半導体基板の要部断面図である。 図３５と同一の製造工程時のフラッシュメモリ形成領域の半導体基板の要部断面図である。 図３５に続く半導体装置の製造工程中の主回路形成領域の半導体基板の要部断面図である。 図３７と同一の製造工程時のフラッシュメモリ形成領域の半導体基板の要部断面図である。 図３７に続く半導体装置の製造工程中の主回路形成領域の半導体基板の要部断面図である。 図３９と同一の製造工程時のフラッシュメモリ形成領域の半導体基板の要部断面図である。 図３９に続く半導体装置の製造工程中の主回路形成領域の半導体基板の要部断面図である。 図４１と同一の製造工程時のフラッシュメモリ形成領域の半導体基板の要部断面図である。 本発明の他の実施の形態である半導体装置におけるフラッシュメモリの平面図である。 図４３のフラッシュメモリの要部拡大平面図である。 図４３のＹ３−Ｙ３線の断面図である。 図２の複数のメモリセルを第１方向にも配置した場合の一例のフラッシュメモリの平面図である。 本発明の他の実施の形態である半導体装置のフラッシュメモリの平面図である。 図４７のフラッシュメモリの要部拡大平面図である。 図４７のメモリセルアレイに配線を配置して示した平面図である。 本発明の他の実施の形態である半導体装置のフラッシュメモリの平面図である。 図５０のフラッシュメモリの要部拡大平面図である。 図５１のＸ４−Ｘ４線の断面図である。 図５１のＸ３−Ｘ３線の断面図である。 本発明の他の実施の形態である半導体装置におけるフラッシュメモリの平面図である。 図５４のフラッシュメモリの要部拡大平面図である。 図５５のＸ５−Ｘ５線の断面図である。 本発明の他の実施の形態である半導体装置のフラッシュメモリの平面図である。 図５７のフラッシュメモリの要部拡大平面図である。
符号の説明
１Ｓ 半導体基板
４ａ ｐ＋型の半導体領域
５ａ シリサイド層
６，６ａ，６ｂ 絶縁層
６ｃ キャップ絶縁層
７，７ａ〜７ｇ 導体部
８ａ ｎ＋型の半導体領域
１０ｂ ゲート絶縁膜（第２絶縁膜）
１０ｃ 容量絶縁膜（第３絶縁膜）
１０ｄ 容量絶縁膜（第１絶縁膜）
１０ｅ ゲート絶縁膜
１０ｆ ゲート絶縁膜
１０ｇ ゲート絶縁膜
１０ｈ ゲート絶縁膜
１２ ｎ型の半導体領域
１２ａ ｎ−型の半導体領域
１２ｂ ｎ＋型の半導体領域
１５ ｐ型（ｎ型）の半導体領域
１５ａ ｐ−型（ｎ−型）の半導体領域
１５ｂ ｐ＋型（ｎ＋型）の半導体領域
１７ ｐ型（ｎ型）の半導体領域
１７ａ ｐ−型（ｎ−型）の半導体領域
１７ｂ ｐ＋型（ｎ＋型）の半導体領域
１８ ｎ型の半導体領域
１８ａ ｎ−型の半導体領域
１８ｂ ｎ＋型の半導体領域
１９ ｐ型の半導体領域
１９ａ ｐ−型の半導体領域
１９ｂ ｐ＋型の半導体領域
２０ ｎ型の半導体領域
２０ａ ｎ−型の半導体領域
２０ｂ ｎ＋型の半導体領域
２１ ｐ型の半導体領域
２１ａ ｐ−型の半導体領域
２１ｂ ｐ＋型の半導体領域
２２ ｎ型の半導体領域
２２ａ ｎ−型の半導体領域
２２ｂ ｎ＋型の半導体領域
２３ ｐ型の半導体領域
２３ａ ｐ−型の半導体領域
２３ｂ ｐ＋型の半導体領域
２５ ｎ＋型の半導体領域
ＴＩ 分離部
ＭＣ０ メモリセル
ＭＣ１ メモリセル
ＭＣ１ｓ，ＭＣ１ｓｅ，ＭＣ１ｒ 選択メモリセル
ＭＲ メモリセルアレイ
ＰＲ 周辺回路領域
ＦＧ 浮遊ゲート電極
ＱＲ データ読み出し用のＭＩＳ・ＦＥＴ
ＦＧＲ ゲート電極（第２電極）
ＱＳ 選択ＭＩＳ・ＦＥＴ
ＦＧＳ ゲート電極
ＣＷＥ データ書き込み・消去用の電荷注入放出部
ＦＧＣ１ 容量電極（第３電極）
Ｃ 容量部
ＦＧＣ２ 容量電極（第１電極）
ＣＧＷ 制御ゲート電極
ＤＮＷ ｎ型の埋込ウエル（第１ウエル）
ＤＰＷ ｐ型の埋込ウエル
ＨＰＷ１ ｐ型のウエル（第４ウエル）
ＨＰＷ２ ｐ型のウエル（第２ウエル）
ＨＰＷ３ ｐ型のウエル（第３ウエル）
ＨＰＷ４ ｐ型のウエル
ＨＮＷ ｎ型のウエル
Ｌ，Ｌ１〜Ｌ５ 活性領域
ＣＴ コンタクトホール
ＷＢＬ，ＷＢＬ０，ＷＢＬ１ データ書き込み・消去用のビット線
ＲＢＬ，ＲＢＬ０，ＲＢＬ１，ＲＢＬ２ データ読み出し用のビット線
ＣＧ，ＣＧ０，ＣＧ１ 制御ゲート配線
ＳＬ ソース線
ＧＳ 選択線
ＱＨＮ ｎチャネル型のＭＩＳ・ＦＥＴ
ＱＨＰ ｐチャネル型のＭＩＳ・ＦＥＴ
ＧＨＮ，ＧＨＰ ゲート電極
ＰＶ ｐ型の半導体領域
ＮＶ ｎ型の半導体領域
ＱＬＮ１，ＱＬＮ２ ｎチャネル型のＭＩＳ・ＦＥＴ
ＱＬＰ１，ＱＬＰ２ ｐチャネル型のＭＩＳ・ＦＥＴ
ＧＬＮ１，ＧＬＮ２，ＧＬＰ１，ＧＬＰ２ ゲート電極
ＰＷ ｐ型のウエル
ＮＷ ｎ型のウエル
ＤＧ ダミーゲート
ＤＬ ダミー活性領域

Claims (25)

  1. 第１主面およびその裏側の第２主面を有する半導体基板と、
    前記半導体基板の第１主面に配置された主回路形成領域と、
    前記半導体基板の第１主面に配置された不揮発性メモリ領域とを備え、
    前記不揮発性メモリ領域には、
    前記半導体基板の第１主面に形成された第１導電型の第１ウエルと、
    前記第１導電型とは反対の導電型を有する第２導電型のウエルであって、前記第１ウエルに内包されるように配置された第２ウエルと、
    前記第２導電型のウエルであって、前記第２ウエルとは電気的に分離された状態で、前記第１ウエルに内包されるように配置された第３ウエルと、
    前記第２導電型のウエルであって、前記第２ウエルおよび前記第３ウエルとは電気的に分離された状態で、前記第２ウエルと前記第３ウエルとの間に、前記第１ウエルに内包されるように配置された第４ウエルと、
    前記第２ウエル、前記第３ウエルおよび前記第４ウエルに平面的に重なるように配置された不揮発性メモリセルとを備え、
    前記不揮発性メモリセルは、
    前記第２ウエル、前記第３ウエルおよび前記第４ウエルに平面的に重なるように第１方向に延在して配置された浮遊ゲート電極と、
    前記浮遊ゲート電極が前記第４ウエルに平面的に重なる第１位置に形成された容量素子と、
    前記浮遊ゲート電極が前記第３ウエルに平面的に重なる第２位置に形成されたデータ読み出し用の電界効果トランジスタと、
    前記浮遊ゲート電極が前記第２ウエルに平面的に重なる第３位置に形成されたデータ書き込みおよび消去用の素子とを有し、
    前記浮遊ゲート電極は、
    前記第４ウエルに平面的に重なる第１部分と、
    前記第１部分の第１の辺から前記第１方向に沿って前記データ読み出し用の電界効果トランジスタに向かって延びる第２部分と、
    前記第１部分の前記第１の辺に沿う第２の辺から前記第１方向に沿って前記データ書き込みおよび消去用の素子に向かって延びる第３部分とを一体的に有しており、
    前記第１部分は、前記第２部分と前記第３部分との間に設けられ、
    前記第２部分および前記第３部分は、前記第１方向に交差する第２方向に沿って互いにずれた状態で設けられ、
    前記容量素子は、
    前記浮遊ゲート電極の前記第１部分の前記第１位置に形成される第１電極と、前記第１電極および前記半導体基板の間に形成される第１絶縁膜と、前記第４ウエル内に形成される第２導電型の半導体領域と、前記第４ウエルとを有し、
    前記データ読み出し用の電界効果トランジスタは、
    前記浮遊ゲート電極の前記第２部分の前記第２位置に形成される第２電極と、前記第２電極および前記半導体基板の間に形成される第２絶縁膜と、前記第３ウエル内において前記第２電極を挟み込む位置に形成された第１導電型の一対の半導体領域とを有し、
    前記データ書き込みおよび消去用の素子は、
    前記浮遊ゲート電極の前記第３部分の前記第３位置に形成される第３電極と、前記第３電極および前記半導体基板の間に形成される第３絶縁膜と、前記第２ウエル内に形成される第２導電型の半導体領域と、前記第２ウエルとを有することを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、前記データ書き込みおよび消去用の素子でのデータの書き換えは、チャネル全面のＦＮトンネル電流により行うことを特徴とする半導体装置。
  3. 請求項１記載の半導体装置において、前記浮遊ゲート電極の前記第１電極の前記第２方向の長さは、前記第２電極および前記第３電極の前記第２方向の長さよりも長いことを特徴とする半導体装置。
  4. 請求項１記載の半導体装置において、前記データ書き込みおよび消去用の素子の前記第３電極の前記第２方向の長さと、前記データ読み出し用の電界効果トランジスタの前記第２電極の前記第２方向の長さとが異なることを特徴とする半導体装置。
  5. 請求項４記載の半導体装置において、前記データ書き込みおよび消去用の素子の前記第３電極の前記第２方向の長さは、前記データ読み出し用の電界効果トランジスタの前記第２電極の前記第２方向の長さよりも短いことを特徴とする半導体装置。
  6. 請求項１記載の半導体装置において、前記主回路形成領域には、第１動作電圧で駆動する低耐圧の電界効果トランジスタと、前記第１動作電圧よりも高い第２動作電圧で駆動する高耐圧の電界効果トランジスタとが配置されており、
    前記データ読み出し用の電界効果トランジスタの前記一対の半導体領域の構成を、前記低耐圧の電界効果トランジスタのソース、ドレイン用の一対の半導体領域の構成と同一にしたことを特徴とする半導体装置。
  7. 請求項１記載の半導体装置において、前記容量素子は、前記第４ウエル内に形成される第１導電型の半導体領域を有することを特徴とする半導体装置。
  8. 請求項１記載の半導体装置において、前記データ書き込みおよび消去用の素子は、前記第２ウエル内に形成される第１導電型の半導体領域を有することを特徴とする半導体装置。
  9. 第１主面およびその裏側の第２主面を有する半導体基板と、
    前記半導体基板の第１主面に配置された主回路形成領域と、
    前記半導体基板の第１主面に配置された不揮発性メモリ領域とを備え、
    前記不揮発性メモリ領域には、
    前記半導体基板の第１主面に形成された第１導電型の第１ウエルと、
    前記第１導電型とは反対の導電型を有する第２導電型のウエルであって、前記第１ウエルに内包されるように配置された第２ウエルと、
    前記第２導電型のウエルであって、前記第２ウエルとは電気的に分離された状態で、前記第１ウエルに内包されるように配置された第３ウエルと、
    前記第２導電型のウエルであって、前記第２ウエルおよび前記第３ウエルとは電気的に分離された状態で、前記第２ウエルと前記第３ウエルとの間に、前記第１ウエルに内包されるように配置された第４ウエルと、
    前記第２ウエル、前記第３ウエルおよび前記第４ウエルに平面的に重なるように配置された複数の不揮発性メモリセルとを備え、
    前記複数の不揮発性メモリセルの各々は、
    前記第２ウエル、前記第３ウエルおよび前記第４ウエルに平面的に重なるように第１方向に延在して配置された浮遊ゲート電極と、
    前記浮遊ゲート電極が前記第４ウエルに平面的に重なる第１位置に形成された容量素子と、
    前記浮遊ゲート電極が前記第３ウエルに平面的に重なる第２位置に形成されたデータ読み出し用の電界効果トランジスタと、
    前記浮遊ゲート電極が前記第２ウエルに平面的に重なる第３位置に形成されたデータ書き込みおよび消去用の素子とを有し、
    前記浮遊ゲート電極は、
    前記第４ウエルに平面的に重なる第１部分と、
    前記第１部分の第１の辺から前記第１方向に沿って前記データ読み出し用の電界効果トランジスタに向かって延びる第２部分と、
    前記第１部分の前記第１の辺に沿う第２の辺から前記第１方向に沿って前記データ書き込みおよび消去用の素子に向かって延びる第３部分とを一体的に有しており、
    前記第１部分は、前記第２部分と前記第３部分との間に設けられ、
    前記第２部分および前記第３部分は、前記第１方向に交差する第２方向に沿って互いにずれた状態で設けられ、
    前記容量素子は、
    前記浮遊ゲート電極の前記第１部分の前記第１位置に形成される第１電極と、前記第１電極および前記半導体基板の間に形成される第１絶縁膜と、前記第４ウエル内に形成される第２導電型の半導体領域と、前記第４ウエルとを有し、
    前記データ読み出し用の電界効果トランジスタは、
    前記浮遊ゲート電極の前記第２部分の前記第２位置に形成される第２電極と、前記第２電極および前記半導体基板の間に形成される第２絶縁膜と、前記第３ウエル内において前記第２電極を挟み込む位置に形成された第１導電型の一対の半導体領域とを有し、
    前記データ書き込みおよび消去用の素子は、
    前記浮遊ゲート電極の前記第３部分の前記第３位置に形成される第３電極と、前記第３電極および前記半導体基板の間に形成される第３絶縁膜と、前記第２ウエル内に形成される第２導電型の半導体領域と、前記第２ウエルとを有することを特徴とする半導体装置。
  10. 請求項９記載の半導体装置において、前記データ書き込みおよび消去用の素子でのデータの書き換えは、チャネル全面のＦＮトンネル電流により行うことを特徴とする半導体装置。
  11. 請求項９記載の半導体装置において、前記浮遊ゲート電極の前記第１電極の前記第２方向の長さは、前記第２電極および前記第３電極の前記第２方向の長さよりも長いことを特徴とする半導体装置。
  12. 請求項９記載の半導体装置において、前記データ書き込みおよび消去用の素子の前記第３電極の前記第２方向の長さと、前記データ読み出し用の電界効果トランジスタの前記第２電極の前記第２方向の長さとが異なることを特徴とする半導体装置。
  13. 請求項１２記載の半導体装置において、前記データ書き込みおよび消去用の素子の前記第３電極の前記第２方向の長さは、前記データ読み出し用の電界効果トランジスタの前記第２電極の前記第２方向の長さよりも短いことを特徴とする半導体装置。
  14. 請求項９記載の半導体装置において、前記主回路形成領域には、第１動作電圧で駆動する低耐圧の電界効果トランジスタと、前記第１動作電圧よりも高い第２動作電圧で駆動する高耐圧の電界効果トランジスタとが配置されており、
    前記データ読み出し用の電界効果トランジスタの前記一対の半導体領域の構成を、前記低耐圧の電界効果トランジスタの一対の半導体領域の構成と同一にすることを特徴とする半導体装置。
  15. 請求項９記載の半導体装置において、前記第２方向に沿って配置される複数の前記データ書き込みおよび消去用の素子の隣接間に、前記第１ウエルよりも不純物濃度の高い第１導電型の第１半導体領域を設け、互いに隣接する複数の前記第２ウエルを分離したことを特徴とする半導体装置。
  16. 請求項１５記載の半導体装置において、前記主回路形成領域には、第１動作電圧で駆動する低耐圧の電界効果トランジスタと、前記第１動作電圧よりも高い第２動作電圧で駆動する高耐圧の電界効果トランジスタとが配置されており、
    前記第１半導体領域は、前記低耐圧の電界効果トランジスタのソース、ドレイン用の一対の半導体領域の形成工程により形成されていることを特徴とする半導体装置。
  17. 請求項９記載の半導体装置において、前記複数の不揮発性メモリセルの各々の前記データ読み出し用の電界効果トランジスタには、前記複数の不揮発性メモリセルの各々を選択可能なように選択用の電界効果トランジスタが電気的に接続されていることを特徴とする半導体装置。
  18. 請求項９記載の半導体装置において、前記容量素子は、前記第４ウエル内に形成される第１導電型の半導体領域を有することを特徴とする半導体装置。
  19. 請求項９記載の半導体装置において、前記データ書き込みおよび消去用の素子は、前記第２ウエル内に形成される第１導電型の半導体領域を有することを特徴とする半導体装置。
  20. 第１主面およびその裏側の第２主面を有する半導体基板と、
    前記半導体基板の第１主面に配置された主回路形成領域と、
    前記半導体基板の第１主面に配置された不揮発性メモリ領域とを備え、
    前記不揮発性メモリ領域には、
    前記半導体基板の第１主面に形成された第１導電型の第１ウエルと、
    前記第１導電型とは反対の導電型を有する第２導電型のウエルであって、前記第１ウエルに内包されるように配置された第２ウエルと、
    前記第２導電型のウエルであって、前記第２ウエルとは電気的に分離された状態で、前記第１ウエルに内包されるように配置された第３ウエルと、
    前記第２導電型のウエルであって、前記第２ウエルおよび前記第３ウエルとは電気的に分離された状態で、前記第２ウエルと前記第３ウエルとの間に、前記第１ウエルに内包されるように配置された第４ウエルと、
    前記第２ウエル、前記第３ウエルおよび前記第４ウエルに平面的に重なるように配置された複数の不揮発性メモリセルとを備え、
    前記複数の不揮発性メモリセルの各々は、
    前記第２ウエル、前記第３ウエルおよび前記第４ウエルに平面的に重なるように第１方向に延在して配置された浮遊ゲート電極と、
    前記浮遊ゲート電極が前記第４ウエルに平面的に重なる第１位置に形成された容量素子と、
    前記浮遊ゲート電極が前記第３ウエルに平面的に重なる第２位置に形成されたデータ読み出し用の電界効果トランジスタと、
    前記浮遊ゲート電極が前記第２ウエルに平面的に重なる第３位置に形成されたデータ書き込みおよび消去用の素子とを有し、
    前記浮遊ゲート電極は、
    前記第４ウエルに平面的に重なる第１部分と、
    前記第１部分の第１の辺から前記第１方向に沿って前記データ読み出し用の電界効果トランジスタに向かって延びる第２部分と、
    前記第１部分の前記第１の辺に沿う第２の辺から前記第１方向に沿って前記データ書き込みおよび消去用の素子に向かって延びる第３部分とを一体的に有しており、
    前記第１部分は、前記第２部分と前記第３部分との間に設けられ、
    前記第２部分および前記第３部分は、前記第１方向に交差する第２方向に沿って互いにずれた状態で設けられ、
    前記容量素子は、
    前記浮遊ゲート電極の前記第１部分の前記第１位置に形成される第１電極と、前記第１電極および前記半導体基板の間に形成される第１絶縁膜と、前記第４ウエル内に形成される第２導電型の半導体領域と、前記第４ウエルとを有し、
    前記データ読み出し用の電界効果トランジスタは、
    前記浮遊ゲート電極の前記第２部分の前記第２位置に形成される第２電極と、前記第２電極および前記半導体基板の間に形成される第２絶縁膜と、前記第３ウエル内において前記第２電極を挟み込む位置に形成された第１導電型の一対の半導体領域とを有し、
    前記データ書き込みおよび消去用の素子は、
    前記浮遊ゲート電極の前記第３部分の前記第３位置に形成される第３電極と、前記第３電極および前記半導体基板の間に形成される第３絶縁膜と、前記第２ウエル内に形成される第２導電型の半導体領域と、前記第２ウエルとを有し、
    前記複数の不揮発性メモリセルのうち、前記第１方向に沿って並んで配置された不揮発性メモリセル同士は互いに対称になるように配置されており、
    前記第１方向に沿って並んで配置された不揮発性メモリセルの前記データ書き込みおよび消去用の素子は、共通の前記第２ウエルに形成されていることを特徴とする半導体装置。
  21. 請求項２０記載の半導体装置において、前記データ書き込みおよび消去用の素子でのデータの書き換えは、チャネル全面のＦＮトンネル電流により行うことを特徴とする半導体装置。
  22. 請求項２０記載の半導体装置において、前記データ書き込みおよび消去用の素子の前記第３電極の前記第２方向の長さと、前記データ読み出し用の電界効果トランジスタの前記第２電極の前記第２方向の長さとが異なることを特徴とする半導体装置。
  23. 請求項２２記載の半導体装置において、前記データ書き込みおよび消去用の素子の前記第３電極の前記第２方向の長さは、前記データ読み出し用の電界効果トランジスタの前記第２電極の前記第２方向の長さよりも短いことを特徴とする半導体装置。
  24. 請求項２０記載の半導体装置において、前記容量素子は、前記第４ウエル内に形成される第１導電型の半導体領域を有することを特徴とする半導体装置。
  25. 請求項２０記載の半導体装置において、前記データ書き込みおよび消去用の素子は、前記第２ウエル内に形成される第１導電型の半導体領域を有することを特徴とする半導体装置。
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