JP5521367B2 - 不揮発性半導体メモリ素子、および不揮発性半導体メモリ装置 - Google Patents

Description

本発明は、不揮発性半導体メモリ装置に関し、特に、標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの不揮発性半導体メモリ素子（メモリセル）、および該不揮発性半導体メモリ素子を備える不揮発性半導体メモリ装置（メモリセルアレイ）に関する。

ＥＥＰＲＯＭ(Electrically Erasable Programmable Read Only Memory)に代表される不揮発性メモリは、電源を切っても情報が消えないことから、多くの用途に用いられてきた。例えば、ＥＥＰＲＯＭの代表的な用途としては、ＩＣカードがある。また、いつでも用途に応じて書き換えが出来る便利さから、マイコン内のマスクＲＯＭの置き換えとしてＥＥＰＲＯＭやフラッシュメモリが使われている。さらに、近年では、システムＬＳＩや、論理ＩＣの一部に不揮発性メモリを取り込んだ、埋め込み型の所謂、ロジック混載メモリ(Embedded Memory)が必要になってきた。さらには、アナログ回路に組み込んで、高精度のアナログ回路のチューニング等を行うための調整用スイッチとして、数百ビットから数Ｋビット程度の小規模の不揮発性メモリも必要になってきている。

しかしながら、不揮発性メモリは２層ポリシリコンあるいは３層ポリシリコンを用いたセル構造が一般的で、製造工程は標準ＣＭＯＳロジックプロセスより複雑で製造工程も多く、不揮発性メモリと標準ロジックを１チップの中に同時に埋め込もうとすると、製造工程が多く、歩留まりも低下し、製品の価格（コスト）が上る問題が生じていた。

この問題を解決するひとつの手段として、１層ポリシリコンを用いたＥＥＰＲＯＭが提案されている（特許文献１を参照）この１層ポリシリコンＥＥＰＲＯＭを用いれば、従来の２層ポリシリコンプロセスより製造工程を削減できる。

しかしながら、コントロールゲートとして使用されている２層目のポリシリコンを省略したために、フローティングゲートの下に拡散層からなるコントロールゲートを埋め込む必要があり、ロジックで用いられる標準ＣＭＯＳプロセスより複雑な製造工程となってしまう。さらに、高濃度で埋め込まれた拡散層を酸化すると、質の悪い酸化膜となり、不良の発生する確率が高く、信頼性も問題となる。

特開平１０−２８９９５９号公報

前述の如く、従来の１層ポリシリコンを用いたＥＥＰＲＯＭにおいては、コントロールゲートとして使用されている２層目のポリシリコンを省略したために、フローティングゲートの下に拡散層からなるコントロールゲートを埋め込む必要があり、ロジックで用いられる標準ＣＭＯＳプロセスより複雑な製造工程となってしまう。さらに、高濃度で埋め込まれた拡散層を酸化すると、質の悪い酸化膜となり、不良の発生する確率が高く、信頼性も問題となる。
本発明は、斯かる実情に鑑みなされたものであり、本発明の目的は、標準ロジックのＣＭＯＳプロセスで不揮発性メモリが実現できると共に、面積の大きくなるキャパシタ（フローティングゲートと半導体基板表面で形成されるキャパシタ）をコンパクトに配置して面積を最小限にすることができる、不揮発性半導体メモリ素子、および不揮発性半導体メモリ装置を提供することにある。

本発明は上記課題を解決するためになされたものであり、本発明の不揮発性半導体メモリ装置は、半導体基板上に形成されるＭＯＳ構造の第１トランジスタと、フローティングゲート型の第２トランジスタとからなり、標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性半導体メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列して構成される不揮発性半導体メモリ装置であって、前記メモリセルは、前記フローティングゲートへの電荷の蓄積時には、前記第２トランジスタのドレイン近傍でホットエレクトロンを発生させて前記フローティングゲートに電荷を注入するか、または、前記フローティングゲートに高電圧を印加し、ＦＮ電流（ファウラーノルトハイムのトンネル電流）により前記フローティングゲートに電荷を注入し、前記フローティングゲートに蓄積された電荷の消去時には、前記第２トランジスタのドレインとフローティングゲート間に高電圧を印加し、ＦＮ電流により前記フローティングゲートに蓄積された電荷を放出するように構成され、前記不揮発性半導体メモリ装置は、前記メモリセルが各行ごとに列方向に１バイトあるいはワード単位等の所定のビット数の列単位で列選択されるメモリセルブロックで構成されるように配置されると共に、前記各メモリセルの第１トランジスタのドレインが行方向に沿って共通接続される複数のビット線と、前記メモリセルブロックごとに設けられるセレクトゲート配線であって、メモリセルの第１トランジスタのゲートであるセレクトゲートＳＧが列方向に沿って共通接続されるセレクトゲート配線と、前記メモリセルブロックごとに設けられるコントロールゲート配線であって、メモリセルの第２トランジスタのゲートであるコントロールゲートＣＧが列方向に沿って共通接続されるコントロールゲート配線と、列方向に前記列単位で選択される列選択範囲内ごとに設けられるソース線であって、該列選択範囲内の全部の行の各メモリセルの第２トランジスタのソースが共通接続されるソース線と、アドレス信号を受けて前記メモリセルを選択する行選択信号を出力する行デコーダと、前記行デコーダから出力される信号を前記セレクトゲートＳＧに印加する第１の電圧ＶＰ１の信号に変換する第１のレベルシフト回路と、前記行デコーダから出力される信号を前記コントロールゲートＣＧに印加する第２の電圧ＶＰ２の信号に変換する第２のレベルシフト回路と、アドレス信号を受けて前記メモリセルを前記列単位で選択する列選択信号を出力する列デコーダと、前記列デコーダから出力される列選択信号を第３の電圧ＶＰ３の信号に変換する第３のレベルシフト回路と、前記メモリセルブロックごとに配置されると共に選択されたメモリセルブロック内のトランジスタにゲート電圧を印加するためのセレクト回路であって、前記第３のレベルシフト回路から出力される列選択信号ＶＰ３をゲート入力とし、第１のレベルシフト回路の出力信号ＶＰ１をセレクトゲートＳＧに転送する第１の転送ゲートトランジスタと、前記第３のレベルシフト回路から出力される列選択信号ＶＰ３をゲート入力とし、前記第２のレベルシフト回路の出力信号ＶＰ２をコントロールゲートＣＧに転送する第２の転送ゲートトランジスタとを有するセレクト回路と、前記第３のレベルシフト回路から出力される列選択信号ＶＰ３をゲート入力とし前記列単位のメモリセルのビット線を選択する列選択トランジスタと、前記列選択トランジスタにより選択された前記列単位のビット線に当該列選択トランジスタを介して接続される前記列単位のビット数のデータ入出力線と、前記列単位のビット数の書き込み込みデータの入力信号を受けてデータの書き込みおよびデータ消去を行う際に、前記データ入出力線を通して前記第１トランジスタのドレインに印加する第４の電圧信号ＶＰ４を出力するデータ入力変換回路と、前記データ入出力線に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路と、を備えることを特徴とする。

また、本発明の不揮発性半導体メモリ装置は、半導体基板上に形成されるＭＯＳ構造の第１トランジスタと、フローティングゲート型の第２トランジスタとからなり、標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性半導体メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列して構成される不揮発性半導体メモリ装置であって、前記メモリセルは、前記フローティングゲートへの電荷の蓄積時には、前記第２トランジスタのドレイン近傍でホットエレクトロンを発生させて前記フローティングゲートに電荷を注入するか、または、前記フローティングゲートに高電圧を印加し、ＦＮ電流（ファウラーノルトハイムのトンネル電流）により前記フローティングゲートに電荷を注入し、前記フローティングゲートに蓄積された電荷の消去時には、前記第２トランジスタのドレインとフローティングゲート間に高電圧を印加し、ＦＮ電流により前記フローティングゲートに蓄積された電荷を放出するように構成され、前記不揮発性半導体メモリ装置は、前記メモリセルが各行ごとに列方向に１バイトあるいはワード単位等の所定のビット数の列単位で列選択されるメモリセルブロックで構成されるように配置されると共に、前記各メモリセルの第１トランジスタのドレインが行方向に沿って共通接続される複数のビット線と、前記各メモリセルの第１トランジスタのゲートであるセレクトゲートＳＧが列方向に沿って共通接続されるセレクトゲート配線と、前記メモリセルブロックごとに設けられるコントロールゲート配線であって、メモリセルの第２トランジスタのゲートであるコントロールゲートＣＧが列方向に沿って共通接続されるコントロールゲート配線と、列方向に前記列単位で選択される列選択範囲内ごとに設けられるソース線であって、該列選択範囲内の全部の行の各メモリセルの第２トランジスタのソースが共通接続されるソース線と、アドレス信号を受けて前記メモリセルを選択する行選択信号を出力する行デコーダと、前記行デコーダから出力される信号を前記セレクトゲートＳＧに印加する第１の電圧ＶＰ１の信号に変換する第１のレベルシフト回路と、前記行デコーダから出力される信号を前記コントロールゲートＣＧに印加する第２の電圧ＶＰ２の信号に変換する第２のレベルシフト回路と、アドレス信号を受けて前記メモリセルを前記列単位で選択する列選択信号を出力する列デコーダと、前記列デコーダから出力される列選択信号を第３の電圧ＶＰ３の信号に変換する第３のレベルシフト回路と、前記メモリセルブロックごとに配置されると共に選択されたメモリセルブロック内のトランジスタにゲート電圧を印加するためのセレクト回路であって、前記第３のレベルシフト回路から出力される列選択信号ＶＰ３をゲート入力とし、前記第２のレベルシフト回路の出力信号ＶＰ２をコントロールゲートＣＧに転送する転送ゲートトランジスタを有するセレクト回路と、前記第３のレベルシフト回路から出力される列選択信号ＶＰ３をゲート入力とし前記列単位のビット数のメモリセルのビット線を選択する列選択トランジスタと、前記列選択トランジスタにより選択された前記列単位のビット線に当該列選択トランジスタを介して接続される列単位のビット数のデータ入出力線と、前記列単位のビット数の書き込み込みデータの入力信号を受けてデータの書き込みおよびデータ消去を行う際に、前記データ入出力線を通して前記第１トランジスタのドレインに印加する第４の電圧信号ＶＰ４を出力するデータ入力変換回路と、前記データ入出力線に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路と、を備えることを特徴とする。

また、本発明の不揮発性半導体メモリ装置は、半導体基板上に形成されるＭＯＳ構造の第１トランジスタと、フローティングゲート型の第２トランジスタとからなり、標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性半導体メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列して構成される不揮発性半導体メモリ装置であって、前記メモリセルは、前記フローティングゲートへの電荷の蓄積時には、前記第２トランジスタのドレイン近傍でホットエレクトロンを発生させて前記フローティングゲートに電荷を注入するか、または、前記フローティングゲートに高電圧を印加し、ＦＮ電流（ファウラーノルトハイムのトンネル電流）により前記フローティングゲートに電荷を注入し、前記フローティングゲートに蓄積された電荷の消去時には、前記第２トランジスタのドレインとフローティングゲート間に高電圧を印加し、ＦＮ電流により前記フローティングゲートに蓄積された電荷を放出するように構成され、前記不揮発性半導体メモリ装置は、前記メモリセルが各行ごとに列方向に１バイトあるいはワード単位等の所定のビット数の列単位で列選択されるメモリセルブロックで構成されるように配置されると共に、前記各メモリセルの第１トランジスタのドレインが行方向に沿って共通接続される複数のビット線と、前記各メモリセルの第１トランジスタのゲートであるセレクトゲートＳＧが列方向に沿って共通接続されるセレクトゲート配線と、前記メモリセルブロックごとに設けられるコントロールゲート配線であって、メモリセルの第２トランジスタのゲートであるコントロールゲートＣＧが列方向に沿って共通接続されるコントロールゲート配線と、列方向に前記列単位で選択される列選択範囲内ごとに設けられるソース線であって、該列選択範囲内の全部の行の各メモリセルの第２トランジスタのソースが共通接続されるソース線と、アドレス信号を受けて前記メモリセルを選択する行選択信号を出力する行デコーダと、前記行デコーダから出力される信号を前記セレクトゲートＳＧに印加する第１の電圧ＶＰ１の信号に変換する第１のレベルシフト回路と、アドレス信号を受けて前記メモリセルを前記列単位で選択する列選択信号を出力する列デコーダと、前記列デコーダから出力される列選択信号を第３の電圧ＶＰ３に変換する第３のレベルシフト回路と、前記列デコーダから出力される列選択信号を第２の電圧ＶＰ２の信号に変換する第２のレベルシフト回路と、前記メモリセルブロックごとに配置されると共に選択されたメモリセルブロック内のトランジスタにゲート電圧を印加するためのセレクト回路であって、前記第２のレベルシフト回路から出力される列選択信号ＶＰ２をゲート入力とし、第１のレベルシフト回路の出力信号ＶＰ１をコントロールゲートＣＧに転送する転送ゲートトランジスタを有するセレクト回路と、前記第３のレベルシフト回路から出力される列選択信号ＶＰ３をゲート入力とし前記列単位のビット数のメモリセルのビット線を選択する列選択トランジスタと、前記列選択トランジスタにより選択された列単位のビット線に当該列選択トランジスタを介して接続される前記列単位のビット数のデータ入出力線と、前記列単位のビット数の書き込み込みデータの入力信号を受けてデータの書き込みおよびデータ消去を行う際に、前記データ入出力線を通して前記第１トランジスタのドレインに印加する第４の電圧信号ＶＰ４を出力するデータ入力変換回路と、前記データ入出力線に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路と、を備えることを特徴とする。

また、本発明の不揮発性半導体メモリ装置は、半導体基板上に形成されるＭＯＳ構造の第１トランジスタと、フローティングゲート型の第２トランジスタとからなり、標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性半導体メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列して構成される不揮発性半導体メモリ装置であって、前記メモリセルは、前記フローティングゲートへの電荷の蓄積時には、前記第２トランジスタのドレイン近傍でホットエレクトロンを発生させて前記フローティングゲートに電荷を注入するか、または、前記フローティングゲートに高電圧を印加し、ＦＮ電流（ファウラーノルトハイムのトンネル電流）により前記フローティングゲートに電荷を注入し、前記フローティングゲートに蓄積された電荷の消去時には、前記第２トランジスタのドレインとフローティングゲート間に高電圧を印加し、ＦＮ電流により前記フローティングゲートに蓄積された電荷を放出するように構成され、前記不揮発性半導体メモリ装置は、前記メモリセルが各行ごとに列方向に１バイトあるいはワード単位等の所定のビット数の列単位で列選択されるメモリセルブロックで構成されるように配置されると共に、前記各メモリセルの第１トランジスタのドレインが行方向に沿って共通接続される複数のビット線と、前記各メモリセルの第１トランジスタのゲートであるセレクトゲートＳＧが列方向に沿って共通接続されるセレクトゲート配線と、前記メモリセルブロックごとに設けられるコントロールゲート配線であって、メモリセルの第２トランジスタのゲートであるコントロールゲートＣＧが列方向に沿って共通接続されるコントロールゲート配線と、列方向に前記列単位で選択される列選択範囲内ごとに設けられるソース線であって、該列選択範囲内の全部の行の各メモリセルの第２トランジスタのソースが共通接続されるソース線と、アドレス信号を受けて前記メモリセルを選択する行選択信号を出力する行デコーダと、前記行デコーダから出力される信号を前記セレクトゲートＳＧに印加する第１の電圧ＶＰ１の信号に変換する第１のレベルシフト回路と、アドレス信号を受けて前記メモリセルを前記列単位で選択する列選択信号を出力する列デコーダと、前記列デコーダから出力される列選択信号を第２の電圧ＶＰ２の信号に変換する第２のレベルシフト回路と、前記列デコーダから出力される列選択信号を第３の電圧ＶＰ３の信号に変換する第３のレベルシフト回路と、前記メモリセルブロックごとに配置されると共に選択されたメモリセルブロック内のトランジスタにゲート電圧を印加するためのセレクト回路であって、前記第２のレベルシフト回路から出力される前記第２の電圧ＶＰ２の信号を電源電圧とし、前記第１のレベルシフト回路の出力する第１の電圧ＶＰ１の信号を入力信号とし、出力信号をコントロールゲートＣＧに出力するインバータを有するセレクト回路と、前記第３のレベルシフト回路から出力される列選択信号ＶＰ３をゲート入力とし前記列単位のメモリセルのビット線を選択する列選択トランジスタと、前記列選択トランジスタにより選択された前記列単位のビット線に当該列選択トランジスタを介して接続される前記列単位のビット数のデータ入出力線と、前記列単位のビット数の書き込み込みデータの入力信号を受けてデータの書き込みおよびデータ消去を行う際に、前記データ入出力線を通して前記第１トランジスタのドレインに印加する第４の電圧信号ＶＰ４を出力するデータ入力変換回路と、前記データ入出力線に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路と、を備えることを特徴とする。

また、本発明の不揮発性半導体メモリ装置は、半導体基板上に形成されるＭＯＳ構造の第１トランジスタと、フローティングゲート型の第２トランジスタとからなり、標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性半導体メモリ素子であるメモリセルをマトリックス状に配列して構成される不揮発性半導体メモリ装置であって、前記メモリセルはその構成部分のレイアウトとして、前記半導体基板上の第１の方向を上下方向で表し、前記第１の方向と直交する第２の方向を左右方向で表した場合に、前記上下方向に、前記第１トランジスタのドレインとなる第１のｎ型拡散層と、第１トランジスタのチャネルを形成する第１のゲート領域部と、第１トランジスタのソースであり第２トランジスタのドレインともなる第２のｎ型拡散層と、第２トランジスタのチャネルを形成する第２のゲート領域部と、ソースとなる第３のｎ型拡散層とが順次に配置される方形状のトランジスタ形成部と、前記トランジスタ形成部の左側あるいは右側に、該トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記第１トランジスタのドレインにコンタクトにより接続される第１のメタル配線と、前記第１トランジスタのゲート領域部に一部が対向するようにして左右方向に形成され前記第１トランジスタのゲートとなる方形状のポリシリコン層と、前記半導体基板上において、前記トランジスタ形成部の左側および右側に、所定の幅と深さを持って左右方向に形成される方形状の第１および第２のＤ−タイプ（Ｄｅｐｌｅｔｉｏｎ−ｔｙｐｅ）のチャネルインプラと、前記半導体基板表面に対向して左右方向に配置されると共に、その左端部側の領域が前記第１のチャネルインプラの表面に対向し、かつその中央部の領域が前記第２トランジスタの第２ゲート領域部に対向し、右端部側の領域が前記第２のチャネルインプラの表面に対向するように配置される方形状のフローティングゲートと、前記第１のチャネルインプラの左側に隣接し、所定の幅と深さを持って左右方向に形成されコントロールゲートＣＧとなる第５のｎ型拡散層と、前記第２のチャネルインプラ２１Ｂの右側に隣接し、所定の幅と深さを持って左右方向に形成されコントロールゲートＣＧとなる第６のｎ型拡散層と、前記フローティングゲートに対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、フローティングゲートに電位を付与するためのコントロールゲートが接続されるコントロールゲート配線であって、一部が前記フローティングゲートと対向すると共に、前記第５および第６のｎ型拡散層とコンタクトにより接続されるコントロールゲート配線と、前記第２トランジスタのソースとなる第３のｎ型拡散層に対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第３のｎ型拡散層とコンタクトにより接続される第２のメタル配線と、を備えると共に、前記各メモリセルの配置において、前記コントロールゲートＣＧとなる第５および第６のｎ型拡散層を互い共有するように左右方向にメモリセルを配列すると共に、前記左右方向に配列されたメモリセルに対し、前記第２のメタル配線を共通にして、下方向に対称にメモリセルを配列すること、を特徴とする。

また、本発明の不揮発性半導体メモリ素子は、半導体基板上に形成されるＭＯＳ構造の第１トランジスタと、フローティングゲート型の第２トランジスタとからなり、標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性半導体メモリ素子であって、前記フローティングゲートへの電荷の蓄積時には、前記第２トランジスタのドレイン近傍でホットエレクトロンを発生させて前記フローティングゲートに電荷を注入するか、または、前記フローティングゲートに高電圧を印加し、ＦＮ電流（ファウラーノルトハイムのトンネル電流）により前記フローティングゲートに電荷を注入し、前記フローティングゲートに蓄積された電荷の消去時には、前記第２トランジスタのドレインとフローティングゲート間に高電圧を印加し、ＦＮ電流により前記フローティングゲートに蓄積された電荷を放出するように構成され、また、前記不揮発性半導体メモリ素子はその構成部分のレイアウトとして、前記半導体基板上の第１の方向を上下方向で表し、前記第１の方向と直交する第２の方向を左右方向で表した場合に、前記上下方向に、前記第１トランジスタのドレインとなる第１のｎ型拡散層と、第１トランジスタのチャネルを形成する第１のゲート領域部と、第１トランジスタのソースであり第２トランジスタのドレインともなる第２のｎ型拡散層と、第２トランジスタのチャネルを形成する第２のゲート領域部と、ソースとなる第３のｎ型拡散層とが順次に配置される方形状のトランジスタ形成部と、前記トランジスタ形成部の左側あるいは右側に、該トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記第１トランジスタのドレインにコンタクトにより接続される第１のメタル配線と、前記第１トランジスタのゲート領域部に一部が対向するようにして左右方向に形成され前記第１トランジスタのゲートとなる方形状のポリシリコン層と、前記半導体基板上において、前記トランジスタ形成部の左側に、所定の幅と深さを持って左右方向に形成される方形状のＤ−タイプ（Ｄｅｐｌｅｔｉｏｎ−ｔｙｐｅ）のチャネルインプラと、前記半導体基板表面に対向して左右方向に配置されると共に、左端部側の領域が前記チャネルインプラの表面に対向し、かつ右端部側の領域が前記第２トランジスタの前記第２のゲート領域に対向するように配置される方形状のフローティングゲートと、前記チャネルインプラの左側に隣接し、所定の幅と深さを持って左右方向に形成されると共に、前記コントロールゲート配線への接続端子となる第４のｎ型拡散層と、前記フローティングゲートに対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第４のｎ型拡散層とコンタクトにより接続されるコントロールゲート配線と、前記第２トランジスタのソースとなる第３のｎ型拡散層に対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第３のｎ型拡散層とコンタクトにより接続される第２のメタル配線と、前記半導体基板上の前記第１のメタル配線の側方であって、かつ前記第１トランジスタのゲートとなる方形状のポリシリコン層の上側の位置に、前記メモリセルを形成する半導体基板の領域の電圧の上昇を抑制するためのサブコンタクトと、を備えることを特徴とする。

また、本発明の不揮発性半導体メモリ装置は、半導体基板上に形成されるＭＯＳ構造の第１トランジスタと、フローティングゲート型の第２トランジスタとからなり、標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性半導体メモリ素子であるメモリセルをマトリックス状に配列して構成される不揮発性半導体メモリ装置であって、前記メモリセルはその構成部分のレイアウトとして、前記半導体基板上の第１の方向を上下方向で表し、前記第１の方向と直交する第２の方向を左右方向で表した場合に、前記上下方向に、前記第１トランジスタのドレインとなる第１のｎ型拡散層と、第１トランジスタのチャネルを形成する第１のゲート領域部と、第１トランジスタのソースであり第２トランジスタのドレインともなる第２のｎ型拡散層と、第２トランジスタのチャネルを形成する第２のゲート領域部と、ソースとなる第３のｎ型拡散層とが順次に配置される方形状のトランジスタ形成部と、前記トランジスタ形成部の左側あるいは右側に、該トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記第１トランジスタのドレインにコンタクトにより接続される第１のメタル配線と、前記第１トランジスタのゲート領域部に一部が対向するようにして左右方向に形成され前記第１トランジスタのゲートとなる方形状のポリシリコン層と、前記半導体基板上において、前記トランジスタ形成部の左側および右側に、所定の幅と深さを持って左右方向に形成される方形状の第１および第２のＤ−タイプ（Ｄｅｐｌｅｔｉｏｎ−ｔｙｐｅ）のチャネルインプラと、前記半導体基板表面に対向して左右方向に配置されると共に、その左端部側の領域が前記第１のチャネルインプラの表面に対向し、かつその中央部分の領域が前記第２トランジスタの前記第２のゲート領域に対向し、右端部側の領域が前記第２のチャネルインプラの表面に対向するように配置される方形状のフローティングゲートと、前記第１のチャネルインプラの左側に隣接し、所定の幅と深さを持って左右方向に形成されコントロールゲートＣＧとなる第５のｎ型拡散層と、前記第２のチャネルインプラの右側に隣接し、所定の幅と深さを持って左右方向に形成されコントロールゲートＣＧとなる第６のｎ型拡散層と、前記フローティングゲートに対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、フローティングゲートに電位を付与するためのコントロールゲートが接続されるコントロールゲート配線であって、一部が前記フローティングゲートと対向すると共に、前記第１および第２のｎ型拡散層とコンタクトにより接続されるコントロールゲート配線と、前記第２トランジスタのソースとなる第３のｎ型拡散層に対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第３のｎ型拡散層とコンタクトにより接続される第２のメタル配線と、前記半導体基板上の前記第１のメタル配線の側方であって、かつ前記第１トランジスタのゲートとなる方形状のポリシリコン層の上側の位置に、前記メモリセルを形成する半導体基板の領域の電圧の上昇を抑制するためのサブコンタクトと、を備えると共に、前記各メモリセルの配置において、前記コントロールゲートＣＧとなる第５および第６のｎ型拡散層を互い共有するように左右方向にメモリセルを配列すると共に、前記左右方向に配列された２つのメモリセルに対し、前記第２のメタル配線を共通にして、下方向に対称にメモリセルを配列すること、を特徴とする。

また、本発明の不揮発性半導体メモリ装置は、半導体基板上に形成されるＭＯＳ構造の第１トランジスタと、フローティングゲート型の第２トランジスタとからなり、標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性半導体メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列して構成される不揮発性半導体メモリ装置であって、前記メモリセルは、前記フローティングゲートへの電荷の蓄積時には、前記第２トランジスタのドレイン近傍でホットエレクトロンを発生させて前記フローティングゲートに電荷を注入するか、または、前記フローティングゲートに高電圧を印加し、ＦＮ電流（ファウラーノルトハイムのトンネル電流）により前記フローティングゲートに電荷を注入し、前記フローティングゲートに蓄積された電荷の消去時には、前記第２トランジスタのドレインとフローティングゲート間に高電圧を印加し、ＦＮ電流により前記フローティングゲートに蓄積された電荷を放出するように構成され、前記不揮発性半導体メモリ装置は、前記メモリセルが各行ごとに列方向に１バイトあるいはワード単位等の所定のビット数の列単位で列選択されるメモリセルブロックで構成されるように配置されると共に、各メモリセルの第１トランジスタのドレインが行方向に沿って共通接続される複数のビット線と、各メモリセルの第１トランジスタのゲートであるセレクトゲートＳＧが列方向に沿って共通接続される複数のセレクトゲート配線と、各メモリセルの第２トランジスタのゲートであるコントロールゲートＣＧが列方向に沿って共通接続される複数のコントロールゲート配線と、列方向に前記列単位で選択される列選択範囲内ごとに設けられるソース線であって、該列選択範囲内の全部の行の各メモリセルの第２トランジスタのソースが共通接続されるソース線と、アドレス信号を受けて前記メモリセルを選択する行選択信号を出力する行デコーダと、前記行デコーダから出力される信号から前記セレクトゲートＳＧに印加する信号を第１の電圧ＶＰ１に変換する第１のレベルシフト回路と、前記行デコーダから出力される信号から前記コントロールゲートＣＧに印加する信号を第２の電圧ＶＰ２に変換する第２のレベルシフト回路と、アドレス信号を受けて前記メモリセルを前記列単位で選択する列選択信号を出力する列デコーダと、前記列デコーダから出力される列選択信号を第３の電圧ＶＰ３の列選択信号に変換する第３のレベルシフト回路と、前記第３のレベルシフト回路から出力される列選択信号をゲート入力とし前記列単位のメモリセルのビット線を選択する列選択トランジスタと、前記列選択トランジスタにより選択された前記列単位のビット線に当該列選択トランジスタを介して接続される前記列単位のビット数のデータ入出力線と、前記列単位のビット数の書き込み込みデータの入力信号を受けてデータの書き込みおよびデータ消去を行う際に、前記データ入出力線を通して前記第１トランジスタのドレインに印加する第４の電圧信号ＶＰ４を出力するデータ入力変換回路と、前記データ入出力線に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路と、を備えることを特徴とする。

また、本発明の不揮発性半導体メモリ装置は、半導体基板上に形成されるＭＯＳ構造の第１トランジスタと、フローティングゲート型の第２トランジスタとからなり、標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性半導体メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列して構成される不揮発性半導体メモリ装置であって、前記メモリセルは、前記フローティングゲートへの電荷の蓄積時には、前記第２トランジスタのドレイン近傍でホットエレクトロンを発生させて前記フローティングゲートに電荷を注入するか、または、前記フローティングゲートに高電圧を印加し、ＦＮ電流（ファウラーノルトハイムのトンネル電流）により前記フローティングゲートに電荷を注入し、前記フローティングゲートに蓄積された電荷の消去時には、前記第２トランジスタのドレインとフローティングゲート間に高電圧を印加し、ＦＮ電流により前記フローティングゲートに蓄積された電荷を放出するように構成され、前記不揮発性半導体メモリ装置は、前記メモリセルが列方向に所定のビット数ｋ（ｋ≧１）個に分割され、列方向にｎビット（ｎ≧１）の幅を有する前記ｋ個のメモリセルブロックで構成されるように配置され、各メモリセルの第１トランジスタのドレインが行方向に沿って共通接続される複数のビット線と、各メモリセルの第１トランジスタのゲートであるセレクトゲートＳＧが列方向に沿って共通接続される複数のセレクトゲート配線と、各メモリセルの第２トランジスタのゲートであるコントロールゲートＣＧが列方向に沿って共通接続される複数のコントロールゲート配線と、各行ごとに設けられる行デコーダであって、アドレス信号を受けて前記メモリセルを選択する行選択信号を生成する行デコーダと、前記行デコーダから出力される信号を前記セレクトゲートＳＧに印加する第１の電圧ＶＰ１の信号に変換する第１のレベルシフト回路と、前記行デコーダから出力される信号を前記コントロールゲートＣＧに印加する第２の電圧ＶＰ２の信号に変換する第２のレベルシフト回路と、前記メモリセルブロックにおける列方向のビット数ｎに対応して設けられる列デコーダであって、前記各メモリセルブロックから１つのメモリセルを選択する列選択信号を出力するｎ個の列デコーダと、前記列デコーダから出力される列選択信号を第３の電圧ＶＰ３の列選択信号に変換する第３のレベルシフト回路と、前記メモリセルブロックのそれぞれに対応して設けられるｎビット単位の列選択トランジスタであって、前記第３のレベルシフト回路から出力される第３の電圧Ｖｐ３の信号をゲート入力とし、各メモリセルブロックから１つのメモリセルのビット線を選択し、合計ｋビットのメモリセルを選択する列選択トランジスタと、前記列選択トランジスタにより選択されたｋビットのビット線に当該列選択トランジスタを介して接続されるｋビットのデータ入出力線と、ｋビット単位の書き込み込みデータの入力信号を受けてデータの書き込みおよびデータ消去を行う際に、前記データ入出力線を通して前記第１トランジスタのドレインに印加する第４の電圧信号Ｖｐ４を出力するデータ入力変換回路と、前記データ入出力線に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路と、を備えることを特徴とする。

また、本発明の不揮発性半導体メモリ素子は、半導体基板上に形成されるＭＯＳ構造の第１トランジスタと、フローティングゲート型の第２トランジスタとからなり、標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性半導体メモリ素子であって、前記フローティングゲートへの電荷の蓄積時には、前記第２トランジスタのドレイン近傍でホットエレクトロンを発生させて前記フローティングゲートに電荷を注入するか、または、前記フローティングゲートに高電圧を印加し、ＦＮ電流（ファウラーノルトハイムのトンネル電流）により前記フローティングゲートに電荷を注入し、前記フローティングゲートに蓄積された電荷の消去時には、前記第２トランジスタのドレインとフローティングゲート間に高電圧を印加し、ＦＮ電流により前記フローティングゲートに蓄積された電荷を放出するように構成され、また、前記不揮発性半導体メモリ素子はその構成部分のレイアウトとして、前記半導体基板上の第１の方向を上下方向で表し、前記第１の方向と直交する第２の方向を左右方向で表した場合に、前記上下方向に、前記第１トランジスタのドレインとなる第１のｎ型拡散層と、第１トランジスタのチャネルを形成する第１のゲート領域部と、第１トランジスタのソースであり第２トランジスタのドレインともなる第２のｎ型拡散層と、第２トランジスタのチャネルを形成する第２のゲート領域部と、ソースとなる第３のｎ型拡散層とが順次に配置される方形状のトランジスタ形成部と、前記トランジスタ形成部の左側あるいは右側に、該トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記第１トランジスタのドレインにコンタクトにより接続される第１のメタル配線と、前記第１トランジスタのゲート領域部に一部が対向するようにして左右方向に形成され前記第１トランジスタのゲートとなる方形状のポリシリコン層と、前記半導体基板上において、前記トランジスタ形成部の左側に、所定の幅と深さを持って左右方向に形成されるｎ型ウェルと、前記半導体基板表面に対向して左右方向に配置されると共に、その左端部側の領域が前記ｎ型ウェルの表面に対向し、かつ右端部側の領域が前記第２トランジスタの前記第２のゲート領域部に対向するように配置される方形状のフローティングゲートと、前記ｎ型ウェルの前記フローティングゲートと対向する領域の左側に隣接して、所定の幅と深さを持って左右方向に形成されると共にコントロールゲート配線への接続端子となるｐ型拡散層と、前記フローティングゲートに対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、コンタクトにより前記ｐ型拡散層と接続されるコントロールゲート配線と、前記第２トランジスタのソースとなる第３のｎ型拡散層に対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第３のｎ型拡散層にコンタクトにより接続される第２のメタル配線と、前記ｎ型ウェルに所望の電位を与えるためのｎ型拡散層であって、前記ｎ型ウェルの表面上において、前記ｐ型拡散層の上側、かつ前記第１のｎ型拡散層の左側の領域の所定の位置に、所定の幅と深さを持って形成される第７のｎ型拡散層と、前記トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記第７のｎ型拡散層にコンタクトにより接続される第３のメタル配線と、を備えることを特徴とする。

また、本発明の不揮発性半導体メモリ素子は、前記フローティングゲートへの電荷の蓄積時に、前記第１トランジスタのゲートに第１の高電圧を印加しドレインに第２の電圧を印加し、前記第２トランジスタのコントロールゲートに第３の電圧を印加し、ソースに“０”Ｖの電圧を印加し、前記第２トランジスタのドレイン近傍にホットエレクトロンを発生させ、前記フローティングゲートに注入すると共に、前記フローティングゲートに蓄積された電荷の消去時に、前記第１トランジスタのゲートに第４の電圧を印加し、前記ドレインに第５の電圧を印加し、前記第２トランジスタのコントロールゲートに“０”Ｖを印加し、ソースをオープンにするか、または、第６の電圧を印加し（第４の電圧、第５の電圧＞第６の電圧）、前記第２トランジスタのドレインとフローティングゲート間に高電界を印加することにより、フローティングゲートからドレインに電荷を放出させること、を特徴とする。

また、本発明の不揮発性半導体メモリ素子は、前記フローティングゲートへの電荷の蓄積時に、前記第２トランジスタのコントロールゲートに印加する第３の電圧を、段階的に上昇させて印加すること、を特徴とする。

また、本発明の不揮発性半導体メモリ素子は、前記第３のメタル配線の印加する電圧を、前記コントロールゲートの電圧と等しいか、または、それ以上に設定するように構成されたことを特徴とする。

また、本発明の不揮発性半導体メモリ装置は、半導体基板上に形成されるＭＯＳ構造の第１トランジスタと、フローティングゲート型の第２トランジスタとからなり、標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性半導体メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列して構成される不揮発性半導体メモリ装置であって、前記各メモリセルは、請求項１０に記載の不揮発性半導体メモリ素子であり、ｎ型ウェルに所望の電圧を印加するための第７のｎ型拡散層と第３のメタル配線を有する不揮発性半導体メモリ素子で構成されると共に、前記不揮発性半導体メモリ装置は、前記メモリセルが各行ごとに列方向に１バイトあるいはワード単位等の所定のビット数の列単位で列選択されるメモリセルブロックで構成されるように配置されると共に、前記各メモリセルの第１トランジスタのドレインが行方向に沿って共通接続される複数のビット線と、前記各メモリセルの第１トランジスタのゲートであるセレクトゲートＳＧが列方向に沿って共通接続されるセレクトゲート配線と、前記メモリセルブロックごとに設けられるコントロールゲート配線であって、メモリセルの第２トランジスタのゲートであるコントロールゲートＣＧが列方向に沿って共通接続されるコントロールゲート配線と、列方向に前記列単位で選択される列選択範囲内ごとに設けられるソース線であって、該列選択範囲内の全部の行の各メモリセルの第２トランジスタのソースが共通接続されるソース線と、アドレス信号を受けて前記メモリセルを選択する行選択信号を出力する行デコーダと、前記行デコーダから出力される信号を前記セレクトゲートＳＧに印加する第１の電圧ＶＰ１の信号に変換する第１のレベルシフト回路と、アドレス信号を受けて前記メモリセルを前記列単位で選択する列選択信号を出力する列デコーダと、前記列デコーダから出力される選択信号を第３の電圧ＶＰ３に変換する第３のレベルシフト回路と、前記列デコーダから出力される列選択信号を第２の電圧ＶＰ２の信号に変換する第２のレベルシフト回路と、前記メモリセルブロックごとに配置されると共に選択されたメモリセルブロック内のトランジスタにゲート電圧を印加するためのセレクト回路であって、第１のレベルシフト回路の出力信号ＶＰ１をドレイン入力とし、前記第２のレベルシフト回路から出力される列選択信号の電圧ＶＰ２をゲート入力とし、前記第１のレベルシフト回路の出力信号ＶＰ１または前記電列選択信号の電圧ＶＰ２に応じた電圧を前記コントロールゲートＣＧに転送する転送ゲートトランジスタを有するセレクト回路と、前記第３のレベルシフト回路から出力される列選択信号ＶＰ３をゲート入力とし前記列単位のビット数のメモリセルのビット線を選択する列選択トランジスタと、前記列選択トランジスタにより選択された列単位のビット線に当該列選択トランジスタを介して接続される前記列単位のビット数のデータ入出力線と、前記列単位のビット数の書き込み込みデータの入力信号を受けてデータの書き込みおよびデータ消去を行う際に、前記データ入出力線を通して前記第１トランジスタのドレインに印加する第４の電圧信号ＶＰ４を出力するデータ入力変換回路と、前記データ入出力線に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路と、を備えることを特徴とする。

また、本発明の不揮発性半導体メモリ装置は、半導体基板上に形成されるＭＯＳ構造の第１トランジスタと、フローティングゲート型の第２トランジスタとからなり、標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性半導体メモリ素子であるメモリセルをマトリックス状に配列して構成される不揮発性半導体メモリ装置であって、前記各メモリセルは、請求項１０に記載の不揮発性半導体メモリ素子であり、ｎ型ウェルに所望の電圧を印加するための第７のｎ型拡散層と第３のメタル配線を有する不揮発性半導体メモリ素子で構成されると共に、前記各メモリセルの配置において、前記ｎ型ウェルを互いに共通にして、左右に対称に配置される２つのメモリセルと、該左右に対称に配置された２つのメモリセルに対して、前記第２のメタル配線を互いに共通にして下方向に対称に配置される２つの不揮発性半導体メモリ素子と、の計４つのメモリセルを配置の基本単位として、前記配置の基本単位となる４つのメモリセルを、左右方向に平行に並べて配置すると共に、上下方向にも平行に並べて配置すること、を特徴とする。

本発明の不揮発性半導体メモリ素子および不揮発性半導体メモリ装置においては、標準ロジックのＣＭＯＳプロセスで不揮発性メモリが実現できると共に、面積の大きくなるキャパシタ（フローティングゲートと半導体基板表面で形成されるキャパシタ）をコンパクトに配置してメモリセルおよびメモリセルアレイの面積を最小限にすることができる。

本発明の第１の実施形態に係る不揮発性半導体メモリ素子の構成図である。 図１に示すメモリセルの動作を説明するための図である。 図１に示すメモリセルのトランジスタＴ２の特性を示す図である。 図１に示すメモリセルのトランジスタＴ１およびＴ２の特性を示す図である。 メモリセルのカップリング系の等価回路を示す図である。 本発明の第２の実施形態に係る不揮発性半導体メモリ装置の構成を示す図である。 電源電圧制御回路の構成を示す図である。 書き込み時のＶＰ２の電圧と書込み信号Ｗｒｉｔｅ及びＷＬの波形を示す図である。 本発明の第３の実施形態に係る不揮発性半導体メモリ装置の構成を示す図である。 本発明の第４の実施形態に係る不揮発性半導体メモリ装置の構成を示す図である。 本発明の第５の実施形態に係る不揮発性半導体メモリ装置の構成を示す図である。 本発明の第６の実施形態に係る不揮発性半導体メモリ装置の構成を示す図である。 本発明の第７の実施形態に係る不揮発性半導体メモリ素子の構成を示す図である。 本発明の第８の実施形態に係る不揮発性半導体メモリ装置の構成を示す図である。 本発明の第９の実施形態に係る不揮発性半導体メモリ装置の構成を示す図である。 本発明の第１０の実施形態に係る不揮発性半導体メモリ素子の構成を示す図である。 本発明の第１１の実施形態に係る不揮発性半導体メモリ装置の構成を示す図である。 本発明の第１２の実施形態に係る不揮発性半導体メモリ装置の構成を示す図である。 本発明の第１３の実施形態に係る不揮発性半導体メモリ装置の構成を示す図である。 本発明の第１４の実施形態に係る不揮発性半導体メモリ素子の構成を示す図である。 図２０に示すメモリセルの動作を説明するための図である。 本発明の第１５の実施形態に係る不揮発性半導体メモリ装置の構成を示す図である。 本発明の第１６の実施形態に係る不揮発性半導体メモリ装置の構成を示す図である。 図２３に示すメモリセルアレイの動作表を示す図である。

以下、本発明の実施の形態を添付図面を参照して説明する。
［第１の実施の形態］
図１は、本発明の第１の実施形態に係る不揮発性半導体メモリ素子の構成図であり、ＥＥＰＲＯＭセルの例を示す図である。なお、以下の説明では、「不揮発性半導体メモリ素子」のことを、単に「メモリセル」と呼ぶことがある。

図１（Ａ）に、ＥＥＰＲＯＭセルの平面図を示す。図１（Ｂ）には等価回路図、図１（Ｃ）には図１（Ａ）のＡ−Ａ’に沿った断面図、図１（Ｄ）にはＢ−Ｂ’に沿った断面図、図１（Ｅ）にはＣ−Ｃ’に沿った断面図を示す。

このＥＥＰＲＯＭセルは、図１（Ｂ）の等価回路に示すように、トランジスタＴ１（第１トランジスタ）、トランジスタＴ２（第２トランジスタ）、キャパシタＣ１からなり、ドレインＤ、ソースＳ、セレクトゲートＳＧ、コントロールゲートＣＧ、フローティングゲートＦＧを有する。Ｃ１は、コントロールゲートＣＧとフローティングゲートＦＧとの間のキャパシタである。

構造的には、図１（Ａ）〜（Ｅ）において、１はｐ型半導体基板、２はｐ型半導体基板１上に形成されたｎ型ウェル(ｎ−ｗｅｌｌ)、３は第１トランジスタＴ１を構成するＭＯＳトランジスタ（第１のゲート領域部）、４は第２トランジスタＴ２を構成するフローティングゲート型トランジスタ（第２のゲート領域部）、５はトランジスタＴ１のｎ型ドレイン拡散層、６はトランジスタＴ１のソースでありトランジスタＴ２のドレインともなるｎ型拡散層、７はトランジスタＴ２のソースとなるｎ型拡散層、８はトランジスタＴ１のゲートとなるポリシリコン層、９はトランジスタＴ２のフローティングゲートとなるポリシリコン層でキャパシタＣ１の一端となる。１０は拡散層５とメタル配線１２を接続するコンタクト、１１は拡散層７とメタル配線１３を接続するコンタクト、１２はトランジスタＴ１のドレインＤを引き出すためのメタル配線、１３はフローティングゲート型トランジスタＴ２のソースＳを引き出すためのメタル配線、１４はキャパシタＣ１、１５はｐ型拡散層であり、キャパシタＣ１の他端となる。１６はｐ型拡散層１５とコントロールゲート配線（メタル配線）１９を接続するコンタクト、１７はｎ型ウェル２上に形成されたｎ型拡散層、１８はｎ型拡散層１７とコントロールゲート（メタル配線）１９とを接続するコンタクト、１９はコントロールゲート配線となるメタル配線、２０は分離用絶縁酸化膜である。

このメモリセルの特徴は、図に示すように、トランジスタＴ１のｎ型ドレイン拡散層５、トランジスタＴ１のソースでありＴ２のドレインともなるｎ型拡散層６、およびトランジスタＴ２のソースとなるｎ型拡散層７等を含むトランジスタ形成部３０を縦方向（図面上において上下方向）に配置する。また、ビット線となる、メモリセルのドレインのメタル配線１２も縦方向に配置する。そして、セレクトゲートとなるポリシリコン層８と、コントロールゲート配線（メタル配線）１９を横方向（図面上において左右方向）に配置し、さらに、面積の大きくなるキャパシタＣ１（２，９，１４，１５，１６等で構成される）をコンパクトに配置して、メモリセルの面積を最小限にしたことである。

図２は、図１に示すメモリセルの動作を説明するための図である。以下、図２を参照してその動作について説明する。

メモリセルへの書き込みに関しては、方式は２つある。第１の方法はホットエレクトロン注入による書き込み方式である。書き込み１として、セレクトゲートＳＧに８Ｖ、コントロールゲートＣＧに３〜８Ｖ、ドレインＤに５Ｖ、ソースＳに０Ｖを印加する。ドレインおよびゲートに高電圧が印加され、後述する飽和領域にて動作を行うため、ドレイン近傍で空乏層に高電界が印加され、ホットエレクトロンが発生し、それがフローティングゲートに注入される。電子が注入されるため、トランジスタＴ２の閾値は見かけ上、高くなる。

消去の場合は、セレクトゲートＳＧに１０Ｖ、コントロールゲートＣＧに０Ｖ、ドレインＤに８Ｖ、ソースＳをｏｐｅｎ（オープン：開放）あるいは２Ｖ程度にバイアスして置く。この状態では、ドレインとフローティングゲート間に高電界が印加され、ファウラーノルトハイムのトンネル電流（Fauler-Ｎordheim：以下ＦＮ電流と略す）が流れ、フローティングゲートから電子がドレインに放出され、見かけ上、閾値が下がって見える。

読み出しは、セレクトゲートＳＧに３〜５Ｖ、コントロールゲートＣＧに０Ｖ、ドレインＤに１Ｖ、ソースＳに０Ｖを印加すると、書き込み状態（閾値が正）であれば、電流は流れず“０”と判断する。消去状態（閾値が負）であれば、電流が流れ、“１”と判断される。

図３は、図１に示すメモリセルのトランジスタＴ２の特性を示す図であり、トランジスタＴ２のみの特性として、ＶＣＧ−ＩＤ特性を示している。

初期の閾値は１Ｖ程度である。書き込みを行うと、フローティングゲート内に電子が注入されるため、図のように、見かけ上、閾値が３Ｖと高くなった特性を示す。また、消去されると、見かけ上閾値が−２Ｖまで下がった特性を示す。

ここで、上記書き込み電圧を３〜８Ｖとしているのは、トランジスタＴ２が過消去されていると、後述のように、フローティングゲートは正に帯電しているので、書き込み時に、あまりコントロールゲートＣＧを高い電圧にすると、非飽和領域に入ってしまい、ホットエレクトロンが発生しづらくなり、書き込み特性が悪化する問題があるからである。

この場合は、後述するように、過消去状態のときは、コントロールゲートＣＧの電圧を低めに設定し、書き込みされてくれば、書き込み量に併せて、コントロールゲートＣＧの電圧を徐々に高くする、ステップアップ書き込み方式を採用すれば良い。

このように、第１の実施の形態に示す本発明の不揮発性半導体メモリ素子では、フローティングゲート９への電荷の蓄積時に、第１トランジスタＴ１のゲートに第１の高電圧（例えば、８Ｖ）を印加し、ドレインに第２の電圧（例えば、５Ｖ）を印加し、第２トランジスタＴ２のコントロールゲートＣＧに第３の電圧（３〜８Ｖ）を印加し、ソースＳに“０”Ｖの電圧を印加することにより、第２トランジスタＴ２のドレイン近傍にホットエレクトロンを発生させ、フローティングゲート９に注入する。また、フローティングゲート９に蓄積された電荷の消去時に、第１トランジスタＴ１のセレクトゲートＳＧに第４の電圧（例えば、１０Ｖ）を印加し、ドレインに第５の電圧（例えば、８Ｖ）を印加し、第２トランジスタＴ２のコントロールゲートＣＧに“０”Ｖを印加し、ソースＳをオープンにするか、または、第６の電圧（例えば、２Ｖ）を印加することにより、第２トランジスタＴ２のドレインとフローティングゲート間に高電界を印加することにより、フローティングゲートからドレインに電荷を放出させる。

これにより、面積の大きくなるキャパシタ（フローティングゲートと半導体基板表面で形成されるキャパシタ）をコンパクトに配置して面積を最小限にすることができる効果に加えて、フローティングゲートへの電荷の蓄積、およびフローティングゲートからの電荷の放出を容易に行うことができる。

図４は、図１に示すメモリセルのトランジスタＴ１およびＴ２の特性を示す図であり、トランジスタＴ１とＴ２が直列接続された特性を示す。

この場合、読み出し時、コントロールゲートＣＧは「ＣＧ＝０Ｖ」なので、初期値でＴ２の閾値が１Ｖ程度であれば、ＶＳＧ−ＩＤ特性（メモリセルの特性）は、ほぼ電流が流れない状態である。書き込みを行うと、完全に電流が流れない。消去時（消去状態時）は、Ｔ２が常にオン状態なので、メモリセル特性としては、コントロールゲートＣＧの電圧に比例して電流が流れる。

なお、書き込みもＦＮ電流で行う場合を書き込み方式２とする。この場合は、セレクトゲートＳＧに５Ｖ、コントロールゲートＣＧに１５Ｖ、ドレインＤに０Ｖ、ソースＳはｏｐｅｎあるいは０Ｖを印加すれば、チャネルとフローティングゲート間に高電圧が印加され、電子注入が行われる。

図５に、このメモリセルのカップリング系の等価回路を示す。
フローティングゲートの状態が初期状態（中性状態）とすると、この系のトータルチャージはゼロということから、
（ＶＣＧ−ＶＦＧ）＊Ｃ（ＦＣ）＋（ＶＳｕｂ−ＶＦＧ）＊Ｃ（ＦＢ）＋（ＶＤ−ＶＦＧ）＊Ｃ（ＦＤ）＋（ＶＳ−ＶＦＧ）＊Ｃ（ＦＳ）＝０Ｃ、（ＦＣ）＋Ｃ（ＦＢ）＋Ｃ（ＦＤ）＋Ｃ（ＦＳ）＝ＣＴ（トータル）
とすると、
ＶＦＧ＝ＶＣＧ＊Ｃ（ＦＣ）／ＣＴ＋ＶＳｕｂ＊Ｃ（ＦＢ）／ＣＴ＋ＶＤ＊Ｃ（ＦＤ）／ＣＴ＋ＶＳ＊Ｃ（ＦＳ）／ＣＴ
ここで、Ｃ（ＦＤ）＝Ｃ（ＦＳ）≒０、ＶＳｕｂ＝ＶＳ＝０ とすると、
ＶＦＧ＝ＶＣＧ＊Ｃ（ＦＣ）／｛Ｃ（ＦＣ）＋Ｃ（ＦＢ）｝
ここで、Ｃ（ＦＣ）／｛Ｃ（ＦＣ）＋Ｃ（ＦＢ）｝＝α（カップリング比）
とすると、
ＶＦＧ＝αＶＣＧ となる。
通常、α≒０．６ に設定する。

なお、前述の第１トランジスタはトランジスタＴ１が、前述の第２トランジスタはトランジスタＴ２がそれぞれ相当する。また、前述の第１トランジスタのドレインとなる第１のｎ型拡散層はｎ型拡散層５が、前述の第２のｎ型拡散層はｎ型拡散層６が、前述の第３のｎ型拡散層はｎ型拡散層７がそれぞれ相当する。また、前述の第１のゲート領域部は、ＭＯＳトランジスタ３における第１のｎ型拡散層５と第２のｎ型拡散層６との間の領域が相当し、前述の第２のゲート領域部は、フローティングゲート型トランジスタ４における第２のｎ型拡散層６と第３のｎ型拡散層７との間の領域が相当する。また、前述の第１のメタル配線はメタル配線１２が、前述のポリシリコン層はポリシリコン層８が、前述の第２のメタル配線はメタル配線１３がそれぞれ相当する（第２の実施の形態〜第１２の実施の形態においても同じ）。

また、フローティングゲートへの電荷の蓄積時（書き込み時）において、前述の第１トランジスタのゲートに印加される第１の高電圧は、図２（Ｂ）の動作表に示すセレクトゲートＳＧの電圧“８”Ｖが相当し、前述のドレインに印加する第２の電圧は、ドレインＤの電圧“５”Ｖが相当し、前述のコントロールゲートに印加する第３の電圧は、コントロールゲートＣＧの電圧“３〜８”Ｖが相当する。また、フローティングゲートへの電荷の消去時において、前述の第１トランジスタのゲートに印加される第４の電圧は、セレクトゲートＳＧの電圧“１０”Ｖが相当し、前述の第１トランジスタのドレインに印加される第５の電圧は、ドレインＤの電圧“８”Ｖが相当し、前述の第２トランジスタのソースに印加される電圧は、ソースＳの電圧“２”Ｖが相当する。

そして、半導体基板表面上の第１の方向（図１上において上下方向）に、第１トランジスタと第２トランジスタを形成するトランジスタ形成部３０を配置する。このトランジスタ形成部３０は、上から順番に、第１トランジスタＴ１のドレインとなる第１のｎ型拡散層５と、第１トランジスタのチャネルを形成する第１のゲート領域部（第１の拡散層５と第２の拡散層６の中間の領域）と、第１トランジスタＴ１のソースであり第２トランジスタのドレインともなる第２のｎ型拡散層６と、第２トランジスタＴ２のチャネルを形成する第２のゲート領域部（第２の拡散層５と第３の拡散層７の中間の領域）と、ソースとなる第３のｎ型拡散層７とが配置される。

このトランジスタ形成部３０の左側に、第１のメタル配線１２を上下方向に配置する。
このメタル配線１２は、トランジスタ形成部３０と平行に半導体基板表面から所定の距離を隔て配置され、また、メタル配線１２は第１トランジスタのドレイン（第１のｎ型拡散層５）とコンタクトにより接続される。また、第１トランジスタＴ１の第１のゲート領域部に対向するようにしてポリシリコン層８が左右方向に形成される。

トランジスタ形成部３０の左側には、方形状のｎ型ウェル２が、所定の幅と深さを持って左右方向に形成される。方形状のフローティングゲート９は、半導体基板表面に対向して左右方向に配置されると共に、その左端部側の領域がｎ型ウェル２の表面に対向し、かつ右端部側の領域が第２トランジスタの第２のゲート領域部（第２のｎ型拡散層６と第３のｎ型拡散層７の中間のチャネル形成領域）に対向するように配置される。

ｎ型ウェル２の左側には、このｎ型ウェル２のフローティングゲート９と対向する領域の左側に隣接して、所定の幅と深さを持ってｐ型拡散層１５が左右方向に形成される。このｐ型拡散層１５とコントロールゲート配線１９はコンタクト１６により接続される。このコントロールゲート配線１９は、フローティングゲート９に対向するようにして半導体基板表面から所定の距離を隔てて左右方向に配置され、また、コンタクト１６によりｐ型拡散層１５と接続される。第２のメタル配線１３は、第２トランジスタＴ２のソースとなる第３のｎ型拡散層７に対向するようにして半導体基板表面から所定の距離を隔てて左右方向に配置され、この第２のメタル配線１３はコンタクト１１により第３のｎ型拡散層７に接続される。

このように、第１の実施の形態で示す本発明の不揮発性半導体メモリ素子では、不揮発性半導体メモリ素子の構成として、第１トランジスタＴ１および第２トランジスタＴ２を形成するトランジスタ形成部を上下方向に配置し、このトランジスタ形成部の左側に、第１トランジスタのドレインに接続されるメタル配線（ビット線）を配置し、また、第１トランジスタのゲート層と、第２トランジスタのソースに接続されるメタル配線とを左右方向（横方向）に配置する。またトランジスタ形成部の左側にｎ型ウェルを配置し、このｎ型ウェルの表面と第２トランジスタの第２のゲート領域部（第２のｎ型拡散層と第３のｎ型拡散層の中間のチャネル形成領域）とに対向するようにフローティングゲートを左右方向に配置し、このフローティングゲートに電位を付与するコントロールゲートに接続されるコントロールゲート配線も左右方向に配置する。

これにより、標準ロジックのＣＭＯＳプロセスで不揮発性メモリが実現できると共に、面積の大きくなるキャパシタ（フローティングゲートと半導体基板表面で形成されるキャパシタ）をコンパクトに配置して面積を最小限にすることができる。

なお、図１に示す第１の実施の形態では、メタル配線１２は、トランジスタ形成部３０の左側に配置したが、真上に配置する、あるいは、右側に配置することもできる。

［第２の実施の形態］
図６は、本発明の第２の実施形態に係る不揮発性半導体メモリ装置の構成を示す図である。図６に示す例は、本発明による不揮発性半導体メモリ素子（メモリセル）をマトリックスアレイ（メモリセルアレイ）に組み込んだＥＥＰＲＯＭの例である。

図６に示すメモリセルアレイの構成においては、ＩＯ−０〜ＩＯ−７の８ビット構成とし、メモリセルＭ１１−０〜Ｍ１１−７、〜、Ｍｍ１−０〜Ｍｍ１−７をまとめてメモリセルアレイ１００−１を構成する。このように、８ビット単位でまとめて、１００−ｎまで構成する。なお、８ビット単位のメモリセル（例えば、Ｍ１１−０〜Ｍ１１−７）をメモリセルブロックと呼ぶ。

メモリセルＭ１１−０からＭ１１−７（８ビット単位のメモリセルブロック）は、それぞれ、セレクトゲートＳＧ、コントロールゲートＣＧおよびソースＳが共通接続され、それぞれ、セレクトゲート配線ＳＧ１１、コントロールゲート配線ＣＧ１１およびソース線Ｓ１に接続される。他のメモリセルも同様に、メモリセルＭｍ１−０〜Ｍｍ１−７（８ビット単位のメモリセルブロック）はセレクトゲート配線ＳＧｍ１、コントロールゲート配線ＣＧｍ１、ソース線Ｓ１に、メモリセルＭ１ｎ−０〜Ｍ１ｎ−７はセレクトゲート配線ＳＧ１ｎ、コントロールゲート配線ＣＧ１ｎ、ソース線Ｓｎに、メモリセルＭｍｎ１−０〜Ｍｍｎ−７はセレクトゲート配線ＳＧｍｎ、コントロールゲート配線ＣＧｍｎ、ソース線Ｓｎにそれぞれ接続される。

一方、行アドレスにより選択出力する、行デコーダ２００−１〜２００−ｍがメモリセルのセレクトゲートＳＧとコントロールゲートＣＧを選択するように設定される。行デコーダ２００−１は行アドレス信号を受けて選択出力する行デコーダ回路２０１、この行デコーダ回路２０１の出力を受けて反転信号を出力するインバータ２０２と、ＮＡＮＤ回路２０４、２０２の出力を高電圧ＶＰ１に変換するレベルシフト回路２０３、ＶＰ２に変換するレベルシフト回路２０５より構成される。レベルシフト回路２０３、２０５の出力は、セレクト回路３００−１１を介してセレクトゲート配線ＳＧ１１およびコントロールゲート配線ＣＧ１１に接続される。

セレクト回路３００−１１は後述する列デコーダからの選択信号を受けて、レベルシフト回路２０３の出力をセレクトゲートＳＧに転送する転送ゲートトランジスタ３０１および、列デコーダが非選択のとき、セレクトゲートＳＧをＧＮＤ（０Ｖ）に設定するトランジスタ３０２、レベルシフト回路２０５の出力をコントロールゲートＣＧに転送するトランジスタ３０３、および列デコーダが非選択のときに、コントロールゲートＣＧをＧＮＤに設定するトランジスタ３０４より構成される。トランジスタ３０１、３０３には、列デコーダ回路の出力信号ＣＯＬ１、トランジスタ３０２、３０４には、列デコーダ出力の反転信号ＣＯＬＢ１が入力される。

一方、列アドレスにより選択される列デコーダ４００−１〜４００−ｎが設けられ、列デコーダ４００−１は、列アドレスにより選択出力するデコーダ回路４０１、インバータ４０２および、インバータ４０２の出力を高電圧ＶＰ３に変換するレベルシフト回路４０３により構成される。レベルシフト回路４０３の出力が前述の信号ＣＯＬ１、インバータ４０２の出力が前述の信号ＣＯＬＢ１である。

さらに、メモリセルＭ１１−０〜Ｍｍ１−０のドレインはビット線ＢＩＴ１−０に、メモリセルＭ１１−７〜Ｍｍ１−７のドレインはビット線ＢＩＴ１−７に接続される。ビット線ＢＩＴ１−０〜ＢＩＴ１−７はそれぞれ列デコーダ回路の出力信号ＣＯＬ１により選択される列選択トランジスタＣ１−０〜Ｃ１−７に接続され、列選択トランジスタＣ１−０〜Ｃ１−７の他端は、データ入出力線Ｄａｔａ０〜Ｄａｔａ７にそれぞれ接続される。

データ入出力線Ｄａｔａ０〜Ｄａｔａ７は、書き込みデータ入力信号Ｄｉｎ０〜Ｄｉｎ７を受けて書き込み、消去に必要な高電圧信号ＶＰ４を出力する、データ入力変換回路５００に接続される。また、データ入出力線Ｄａｔａ０〜Ｄａｔａ７は、読み出しデータを増幅して外部に出力する、センスアンプ６００−０〜６００−７に接続され、出力データＤｏｕｔ０〜Ｄｏｕｔ７を出力する。メモリセルアレイ１００−ｎについても同様の接続がされる。

次に、このメモリの動作を説明する。
例えば、メモリセルＭ１１−０〜Ｍ１１−７の８ビットのメモリセルブロックが選択されるとする。書き込み動作を説明する。行アドレスにより行デコーダ２００−１が選択される。行アドレスにより行デコーダ回路２０１が選択され“１”を出力する。インバータ２０２の出力は“０”となり、レベルシフト回路２０３はＶＰ１（例えば８Ｖ）を出力する。一方、書き込み時は書き込み信号Ｗは“１”となるので、ＮＡＮＤ回路２０４は“０”となり、レベルシフト回路２０５はＶＰ２（例えば５Ｖ）を出力する。

また、列アドレスにより列デコーダ４００−１が選択され、デコーダ回路４０１が“１”を出力、インバータ４０２が“０”を出力、レベルシフト回路４０３はＣＯＬ１信号としてＶＰ３（例えば１０Ｖ）を出力する。また、ＣＯＬＢ１は“０”（０Ｖ）を出力する。セレクト回路３００−１１は、トランジスタ３０１、３０３がオンし、トランジスタ３０２、３０４がオフし、セレクトゲート配線ＳＧ１１には、レベルシフト回路２０３の出力ＶＰ１（８Ｖ）が供給され、コントロールゲート配線ＣＧ１１にはレベルシフト回路２０５の出力ＶＰ２（５Ｖ）が供給される。

このとき、書き込み入力データＤｉｎ０〜Ｄｉｎ７は、データ入力変換回路５００を介して、データ入出力線Ｄａｔａ０〜Ｄａｔａ７に書き込み電圧ＶＰ４（例えば５Ｖ）を供給する。ここで、Ｄｉｎ０＝“０”（書き込み）、Ｄｉｎ７＝“１”（書き込み禁止）を入力すると、データ入出力線Ｄａｔａ０は「Ｄａｔａ０＝５Ｖ」、データ入出力線Ｄａｔａ７は「Ｄａｔａ７＝０Ｖ」となり、列選択トランジスタＣ１−０〜Ｃ１−７がオンしているので、ビット線ＢＩＴ１−０には５Ｖ、ＢＩＴ１−７には０Ｖが印加される。従って、メモリセルＭ１１−０には“０”データが書き込まれ、閾値が高くなる。また、メモリセルＭ１１−７は“１”データ（書き込み禁止）となり、閾値は低いままになる。

一方、列デコーダ４００−ｎが非選択となり、出力信号ＣＯＬｎが“０”（０Ｖ）、ＣＯＬＢｎが“１”となるので、セレクト回路３００−１ｎ〜３００−ｍｎが非選択となり、メモリセルアレイ１００−ｎは非選択状態となる。また、行デコーダ２００−ｍも非選択となり、レベルシフト回路２０３、２０５の出力は“０”（０Ｖ）となるので、Ｍｍ１−０〜Ｍｍ１−７は非選択となる。

ここで、書き込みに関しては、消去時に過消去されていると、トランジスタＴ２が非飽和領域で動作するので、初期は書き込みがしづらい問題がある。この場合は、書き込み時、コントロールゲートＣＧの電圧（ＶＰ２）を、最初は３Ｖ，次に３．５Ｖ、４．０Ｖ・・・等、複数回書き込みを行い、都度ＶＰ２の電圧をステップアップしていけば、常に飽和領域で動作させることが出来、結果的に、高速書き込みが達成できる。

図７は、電源電圧制御回路の構成を示す図である。
図７に示す電源電圧制御回路７００において、７０１は電源昇圧回路であり、発信器（オシレータ）、チャージポンプ、電圧検知回路等（いずれも図示せず）で構成されている。外部電源ＶＣＣ（例えば３Ｖ）を電源として、内部昇圧を行い、出力ＶＰＰ（例えば１０Ｖ）を出力する。

電圧出力回路７０２は電圧検知回路とレギュレータ（いずれも図示せず）とから構成されており、高電圧ＶＰＰを受けて、出力として、ＶＰ１、ＶＰ２、ＶＰ３、ＶＰ４のメモリセルで必要な電圧を供給する。

図８は、書き込み時の電圧ＶＰ２と書込み信号Ｗｒｉｔｅ及びコントロールゲートＣＧの信号波形を示す図である。図に示すように、電圧ＶＰ２は３Ｖから１Ｖステップで、４Ｖ、５Ｖ、６Ｖと高くなり、書込み信号Ｗｒｉｔｅが繰り返し入力される。このＷｒｉｔｅ信号のエッジを受けて、コントロールゲートＣＧに都度、書込み電圧がステップアップして出力される。

消去時は、行デコーダ２００−１のレベルシフト回路２０３の出力はＶＰ１（１０Ｖ）、信号Ｗは“０”となるのでＮＡＮＤ回路２０４は“１”となり、レベルシフト回路２０５は“０”（０Ｖ）となる。

列デコーダ回路の出力信号ＣＯＬ１はＶＰ３（１２Ｖ）、データ入出力線Ｄａｔａ０〜Ｄａｔａ７はデータ入力変換回路５００を介してＶＰ４（８Ｖ）を出力する。また、消去制御信号ＥＢが“０”となり、メモリセルアレイ１００−１〜１００−ｎ内のトランジスタ１０１−１〜１０１−ｎがオフする。結果的に、メモリセルＭ１１−０〜Ｍ１１−７には、セレクトゲートＳＧには「ＳＧ＝１０Ｖ」、コントロールゲートＣＧには「ＣＧ＝０Ｖ」、ビット線には「ＢＩＴ１−０〜ＢＩＴ１−７」に８Ｖが印加され、ソースＳ１がｏｐｅｎとなり、結果的に、消去される。

読み出しは、レベルシフト回路２０３からＶＰ２（３Ｖ）が出力され、信号Ｗが“０”なので、レベルシフト回路２０５は“０”（０Ｖ）出力となる。データ入出力線Ｄａｔａ０〜Ｄａｔａ７には、センスアンプ６００−０〜６００−７より、ビット線プリチャージ電圧１Ｖが印加され、メモリセルＭ１１−０が書き込み状態（オフ）であれば、ビット線ＢＩＴ１−０は１Ｖ、メモリセルＭ１１−７が消去状態（オン）であれば、電流が流れ、ビット線ＢＩＴ１−７およびデータ入出力線Ｄａｔａ−７のレベルが下がり、この電圧差をセンスアンプ６００−０〜６００−７が検知して、Ｄｏｕｔ０＝“０”、Ｄｏｕｔ７＝“１”を出力する。

なお、高電圧ＶＰ１、ＶＰ２、ＶＰ３、ＶＰ４は、図示しない、内部の電源回路（チャージポンプ＋電圧検知回路＋レギュレータ等で構成される）から供給しても良いし、外部電源から供給しても良い。

なお、図６において、前述の第１のレベルシフト回路はレベルシフト回路２０３が、前述の第２のレベルシフト回路はレベルシフト回路２０５が、第３のレベルシフト回路はレベルシフト回路４０３がそれぞれ相当する。また、前述の第１の転送ゲートトランジスタは転送ゲートトランジスタ３０１が、前述の第２の転送ゲートトランジスタは転送ゲートトランジスタ３０３がそれぞれ相当する。

そして、第２の実施の形態に示す不揮発性半導体メモリ装置では、メモリセルが各行ごとに列方向に１バイト単位（例えば、メモリセルＭ１１−０〜Ｍ１１−７）で列選択される８ビット単位のメモリセルブロックで構成されるように配置される。また、各メモリセルＭ１１−０〜Ｍｍｎ−７の第１トランジスタＴ１のドレインが行方向に沿ってビット線ＢＩＴ１−０〜ＢＩＴｎ−７により共通接続される。

また、メモリセルブロックごとに、メモリセルの第１トランジスタＴ１のゲートであるセレクトゲートＳＧが列方向に沿って、セレクトゲート配線ＳＧ１１〜ＳＧ１ｎにより共通接続され、メモリセルの第２トランジスタＴ２のゲートであるコントロールゲートＣＧが列方向に沿って、コントロールゲート配線ＣＧ１１〜ＣＧ１ｎにより共通接続される。

また、列方向に１バイト単位で選択される列選択範囲内ごとにソース線Ｓ１〜Ｓｎが設けられ、該列選択範囲内の全部の行の各メモリセルの第２トランジスタのソースが、それぞれソース線Ｓ１〜Ｓｎにより共通接続される。行デコーダ２００−１〜２００−ｍは、アドレス信号を受けてメモリセルを選択する行選択信号を出力する。第１のレベルシフト回路２０３は、行デコーダ２００−１〜２００−ｍから出力される信号をセレクトゲートＳＧに印加する第１の電圧ＶＰ１の信号に変換する。第２のレベルシフト回路２０５は、行デコーダ２００−１〜２００−mから出力される信号を前記コントロールゲートＣＧに印加する第２の電圧ＶＰ２の信号に変換する。

列デコーダ４００−１〜４００−ｎは、アドレス信号を受けてメモリセルを１バイト単位で選択する列選択信号を出力する。第３のレベルシフト回路４０３は、列デコーダから出力される列選択信号を第３の電圧ＶＰ３の信号に変換する。

セレクト回路３００−１１〜３００−ｍ１は、第３のレベルシフト回路４０３から出力される列選択信号ＶＰ３をゲート入力とし、第１のレベルシフト回路２０３の出力信号ＶＰ１をセレクトゲートＳＧに転送する第１の転送ゲートトランジスタ３０１と、第３のレベルシフト回路から出力される列選択信号ＶＰ３をゲート入力とし、第２のレベルシフト回路２０５の出力信号ＶＰ２をコントロールゲートＣＧに転送する第２の転送ゲートトランジスタ３０３とで構成される。

列選択トランジスタ、例えば、列選択トランジスタＣ１−０〜Ｃ１−７は、第３のレベルシフト回路４０３から出力される列選択信号ＶＰ３をゲート入力とし１バイト単位のメモリセルのビット線を選択する。この列選択トランジスタＣ１−０〜Ｃ１−７により選択された１バイトのビット線ＢＩＴ１−０〜ＢＩＴ１−７に、当該列選択トランジスタを介して、１バイトのデータ入出力線Ｄａｔａ０〜Ｄａｔａ７が接続される。

また、データ入力変換回路５００は、１バイト単位の書き込み込みデータＤｉｎ０〜Ｄｉｎ７の入力信号を受けてデータの書き込みおよびデータ消去を行う際に、データ入出力線Ｄａｔａ０〜Ｄａｔａ７およびビット線を通して第１トランジスタのドレインに印加する第４の電圧信号ＶＰ４を出力する。また、データ読み出しの際には、センスアンプ６００−０〜６００−７により、データ入出力線Ｄａｔａ０〜Ｄａｔａ７に読み出されたメモリセルのデータを増幅して外部に出力する。

このように、本発明の第２の実施の形態の係わる不揮発性半導体メモリ装置では、メモリセルが列方向に１バイト単位（例えば、Ｍ１１−０〜Ｍ１１−７）で列選択されるようにメモリセルブロックが配置される。また、各メモリセルの第１トランジスタのドレインがビット線により共通接続され、各メモリセルブロックにおいて、セレクトゲートＳＧが列方向に共通接続され、コントロールゲートＣＧが列方向に共通接続される。また、行デコーダから出力される行選択信号からセレクトゲートＳＧに印加する信号を第１の電圧ＶＰ１に変換し、行選択信号からコントロールゲートＣＧに印加する信号を第２の電圧ＶＰ２に変換する。そして、選択されたメモリセルブロックのセレクト回路において、第１の転送ゲートトランジスタにより、第１の電圧ＶＰ１をセレクトゲートＳＧに転送し、第２の転送ゲートトランジスタにより、第２の電圧ＶＰ２をコントロールゲートＣＧに転送する。また、列選択トランジスタにより選択した１バイトのビット線を１バイトのデータ入出力線と接続し、このデータ入出力線を通してメモリセルへのデータの書き込みと読み出しを行う。

これにより、本発明の不揮発性半導体メモリ素子を使用して、不揮発性半導体メモリ装置を構成することができる。このため、標準ロジックのＣＭＯＳプロセスで不揮発性メモリが実現できると共に、面積の大きくなるキャパシタ（フローティングゲートと半導体基板表面で形成されるキャパシタ）をコンパクトに配置して面積を最小限にすることができる。

[第３の実施の形態]
図９は、本発明の第３の実施形態に係る不揮発性半導体メモリ装置の構成を示す図であり、本発明の不揮発性半導体メモリ素子（メモリセル）を用いてメモリセルアレイを構成したＥＥＰＲＯＭの例である。

図９に示すメモリセルアレイが、図６に示すメモリセルアレイと構成上で異なる点は、図６に示すセレクト回路３００−１１内の、転送ゲートトランジスタ３０１とスイッチ用トランジスタ３０２を省略して、転送ゲートトランジスタ３０３とスイッチ用トランジスタ３０４だけで構成し、例えば、セレクトゲート配線ＳＧ１１〜ＳＧ１ｎを共通化してセレクトゲート配線ＳＧ１とした点である。その他の点は、図６に示す不揮発性半導体メモリ装置の構成と同様であり、同一の構成部分には同一の符号を付し、重複する説明は省略する。

このＥＥＰＲＯＭは、バイト単位（８ビット）で書き込み、消去を行うので、選択されたメモリセル以外に電圧ストレスがかからないように、基本的には、８ビット単位（メモリセルＭ１１−０〜Ｍ１１−８等）で回路的に分離を行う。

図９に示す例では、例えば、メモリセルＭ１１−０〜Ｍ１１−７が選択されたとして、セレクトゲート配線ＳＧ１が高電圧になるので、メモリセルＭ１ｎ−０〜Ｍ１ｎ−７のセレクトゲートトランジスタＴ１には、電圧ストレスが印加されるが、列デコーダ４００−ｎが非選択なので、列選択トランジスタＣｎ−０〜Ｃｎ−７がオフとなるのでビット線ＢＩＴｎ−０〜ＢＩＴｎ−７には電圧が印加されず、結果として、記憶部となるトランジスタＴ２のドレインには電圧は印加されず、また、トランジスタＴ２のコントロールゲートＣＧは非選択なので０Ｖとなり、電圧ストレスは印加されない。この構成によれば、セレクト回路３００−１１の素子数を削減できるため、メモリセル配置上の面積を縮小できる。

なお、図９において、前述の第１のレベルシフト回路はレベルシフト回路２０３が、前述の第２のレベルシフト回路はレベルシフト回路２０５が、第３のレベルシフト回路はレベルシフト回路４０３がそれぞれ相当する。

そして、第３の実施の形態に示す本発明の不揮発性半導体メモリ装置では、その構成として、メモリセルが各行ごとに列方向に１バイト単位（例えば、メモリセルＭ１１−０〜Ｍ１１−７）で列選択される８ビット単位のメモリセルブロックで構成されるように配置される。また、各メモリセルＭ１１−０〜Ｍ１１ｍｎ−７の第１トランジスタＴ１のドレインが行方向に沿ってビット線ＢＩＴ１−０〜ＢＩＴｎ−７により共通接続される。

そして、メモリセルの第１トランジスタＴ１のゲートであるセレクトゲートＳＧが列方向に沿って、セレクトゲート配線ＳＧ１により共通接続される。また、メモリセルブロックごとに、メモリセルの第２トランジスタＴ２のゲートであるコントロールゲートＣＧが列方向に沿って、コントロールゲート配線ＣＧ１１〜ＣＧ１ｎにより共通接続される。

また、列方向に１バイト単位で選択される列選択範囲内ごとにソース線Ｓ１〜Ｓｎが設けられ、該列選択範囲内の全部の行の各メモリセルの第２トランジスタのソースが、それぞれソース線Ｓ１〜Ｓｎにより共通接続される。行デコーダ２００−１〜２００−ｍは、アドレス信号を受けてメモリセルを選択する行選択信号を出力する。第１のレベルシフト回路２０３は、行デコーダ２００−１〜２００−ｍから出力される信号をセレクトゲートＳＧに印加する第１の電圧ＶＰ１の信号に変換する。第２のレベルシフト回路２０５は、行デコーダ２００−１〜２００−ｍから出力される信号を前記コントロールゲートＣＧに印加する第２の電圧ＶＰ２の信号に変換する。

列デコーダ４００−１〜４００−ｎは、アドレス信号を受けてメモリセルを１バイト単位で選択する列選択信号を出力する。第３のレベルシフト回路４０３は、列デコーダから出力される列選択信号を第３の電圧ＶＰ３の信号に変換する。

セレクト回路３００−１１〜３００−ｍ１は、第１のレベルシフト回路２０３の出力信号ＶＰ１をそのままセレクトゲートＳＧに転送すると共に、第３のレベルシフト回路から出力される列選択信号ＶＰ３をゲート入力とし、第２のレベルシフト回路２０５の出力信号ＶＰ２をコントロールゲートＣＧに転送する転送ゲートトランジスタ３０３を有する。

列選択トランジスタ、例えば、列選択トランジスタＣ１−０〜Ｃ１−７は、第３のレベルシフト回路４０３から出力される列選択信号ＶＰ３をゲート入力とし１バイト単位のメモリセルのビット線を選択する。この列選択トランジスタＣ１−０〜Ｃ１−７により選択された１バイトのビット線ＢＩＴ１−０〜ＢＩＴ１−７に、当該列選択トランジスタを介して、１バイトのデータ入出力線Ｄａｔａ０〜Ｄａｔａ７が接続される。

また、データ入力変換回路５００は、１バイト単位の書き込み込みデータＤｉｎ０〜Ｄｉｎ７の入力信号を受けてデータの書き込みおよびデータ消去を行う際に、データ入出力線Ｄａｔａ０〜Ｄａｔａ７およびビット線を通して第１トランジスタのドレインに印加する第４の電圧信号ＶＰ４を出力する。また、データ読み出しの際には、センスアンプ６００−０〜６００−７により、データ入出力線Ｄａｔａ０〜Ｄａｔａ７に読み出されたメモリセルのデータを増幅して外部に出力する。

このように、第３の実施の形態に示す本発明の不揮発性半導体メモリ装置では、行デコーダから出力される行選択信号をセレクトゲートＳＧに印加する第１の電圧ＶＰ１の信号に変換し、行選択信号をコントロールゲートＣＧに印加する第２の電圧ＶＰ２の信号に変換する。そして、セレクトゲート信号については、第１の電圧ＶＰ１の信号をそのまま各行のメモリセルブロック内のセレクトゲートＳＧに転送するが、コントロールゲート信号については、選択されたメモリセルブロックにだけ転送する。この場合に、セレクト回路内の転送ゲートトランジスタにより、第２の電圧ＶＰ２をコントロールゲートＣＧに転送する。

これにより、本発明の不揮発性半導体メモリ素子を使用して、不揮発性半導体メモリ装置を構成することができると共に、セレクト回路の素子数を削減でき、メモリセル配置上の面積をより縮小できる。

［第４の実施の形態］
図１０は、本発明の第４の実施形態に係る不揮発性半導体メモリ装置の構成を示す図であり、メモリセルアレイの構成を示す図である。

図１０に示すメモリセルアレイが、図６に示すメモリセルアレイと構成上で異なる点は、コントロールゲートに選択的に電圧を与えるセレクト回路３００−１１〜３００−１ｎを変更と、行デコーダ２００−１〜２００−ｍと、列デコーダ４００−１〜４００−ｎを変更している点である。すなわち、行デコーダ２００−１〜２００−ｍを変更して、図６に示すインバータ２０２、およびＮＡＮＤ回路２０５を削除し、併せて、セレクト回路３００−１１〜３００−１ｎ内のトランジスタ３０１、３０２を削除している。逆に、列デコーダ４００−１〜４００−ｎにＮＡＮＤ回路４０４、およびレベルシフト回路４０５を追加する。

そして、この列デコーダ４００−１〜４００−ｎおいて、レベルシフト回路４０５により第２の電圧ＶＰ２（例えば、４Ｖ）の信号に変換された列選択信号ＣＯＬ１ａ〜ＣＯＬｎａを出力する。この列選択信号ＣＯＬ１ａ〜ＣＯＬｎａは、セレクト回路３００−１１〜３００−１ｎ内の転送ゲートトランジスタ３０３のゲート入力信号となる。

また、列デコーダ４００−１〜４００−ｎ内のＮＡＮＤ回路４０４から列選択信号ＣＯＬ１ａＢ〜ＣＯＬｎａＢ（信号ＣＯＬ１ａ〜ＣＯＬｎａと論理が反転している信号）が出力される。この列選択信号ＣＯＬ１ａＢ〜ＣＯＬｎａＢは、セレクト回路３００−１１〜３００−１ｎ内のスイッチ用トランジスタ３０４のゲート入力信号となり、この列選択信号ＣＯＬ１ａＢ〜ＣＯＬｎａＢにより、非選択行のスイッチ用トランジスタ３０４をオンにする。

また、列デコーダ４００−１〜４００−ｎから、レベルシフト回路４０３により第３の電圧ＶＰ３(例えば、１０Ｖ)に変換された列選択信号ＣＯＬ１ｂ〜ＣＯＬｎｂが、列選択トランジスタＣ１−０〜Ｃ１−７、・・・・、Ｃｎ−０〜Ｃｎ−７のゲートに入力される。この列選択信号ＣＯＬ１ｂ〜ＣＯＬｎｂにより、列選択トランジスタＣ１−０〜Ｃ１−７、・・・、Ｃｎ−０〜Ｃｎ−７がオン・オフされる。

レベルシフト回路４０５の電源はＶＰ２、レベルシフト回路４０３の電源はＶＰ３とする。レベルシフト回路４０５の出力は、行デコーダのレベルシフト回路２０３の出力を制御して、コントロールゲートＣＧへ供給する電圧を制御する。すなわち、レベルシフト回路２０３の出力電圧ＶＰ１（例えば、８Ｖ）が転送ゲートトランジスタ３０３を介してコントロールゲートＣＧ１１に供給される。このとき、コントロールゲートＣＧ１１に供給される電圧は、
「ＶＰ１＞ＶＰ２（信号ＣＯＬ１ａの電圧）＋Ｖｔｈ（トランジスタ３０３の閾値）」の場合には、
「ＶＣＧ１１＝ＶＰ２−Ｖｔｈ」となる。例えば、ＶＰ１＝８Ｖ，ＶＰ２＝４Ｖ、Ｖｔｈ（３０３）１Ｖとすれば、ＶＣＧ＝３Ｖとなる。このとき、ＶＰ２＝５Ｖとすれば、ＶＣＧ＝４Ｖ、ＶＰ２＝６ＶとすればＶＣＧ＝５Ｖとなり、書き込み時、コントロールゲートＣＧ１１にステップアップ電圧が印加できる。

なお、図１０において、前述の第１のレベルシフト回路はレベルシフト回路２０３が、前述の第２のレベルシフト回路はレベルシフト回路４０５が、前述の第３のレベルシフト回路は、レベルシフト回路４０３がそれぞれ相当する。

そして、第４の実施の形態に示す本発明の不揮発性半導体メモリ装置では、その構成として、メモリセルが各行ごとに列方向に１バイト単位（例えば、メモリセルＭ１１−０〜Ｍ１１−７）で列選択される８ビット単位のメモリセルブロックで構成されるように配置される。また、各メモリセルＭ１１−０〜Ｍ１１ｍｎ−７の第１トランジスタＴ１のドレインが行方向に沿ってビット線ＢＩＴ１−０〜ＢＩＴｎ−７により共通接続される。

そして、メモリセルの第１トランジスタＴ１のゲートであるセレクトゲートＳＧが列方向に沿って、セレクトゲート配線ＳＧ１により共通接続される。また、メモリセルブロックごとに、メモリセルの第２トランジスタＴ２のゲートであるコントロールゲートＣＧが列方向に沿って、コントロールゲート配線ＣＧ１１〜ＣＧ１ｎにより共通接続される。

また、列方向に１バイト単位で選択される列選択範囲内ごとにソース線Ｓ１〜Ｓｎが設けられ、該列選択範囲内の全部の行の各メモリセルの第２トランジスタのソースがソース線Ｓ１〜Ｓｎにより共通接続される。行デコーダ２００−１〜２００−ｍは、アドレス信号を受けてメモリセルを選択する行選択信号を出力する。第１のレベルシフト回路２０３は、行デコーダ２００−１〜２００−ｍから出力される信号をセレクトゲートＳＧに印加する第１の電圧ＶＰ１の信号に変換する。列デコーダ４００−１〜４００−ｎは、アドレス信号を受けてメモリセルを１バイト単位で選択する列選択信号を出力する。第２のレベルシフト回路４０５は、列デコーダ４００−１〜４００−ｎから出力される列選択信号を第２の電圧ＶＰ２の信号に変換する。第３のレベルシフト回路４０３は、列デコーダから出力される列選択信号を第３の電圧ＶＰ３の信号に変換する。

セレクト回路３００−１１〜３００−ｍ１は、第１のレベルシフト回路２０３の出力信号ＶＰ１をそのままセレクトゲートＳＧに転送すると共に、第２のレベルシフト回路４０５から出力される列選択信号ＶＰ２をゲート入力とし、第２のレベルシフト回路４０５の出力信号ＶＰ２と第２の転送ゲートトランジスタに閾値Ｖｔｈとの差の信号（ＶＰ２−Ｖｔｈ）をコントロールゲートＣＧに転送する。

列選択トランジスタ、例えば、列選択トランジスタＣ１−０〜Ｃ１−７は、第３のレベルシフト回路４０３から出力される列選択信号ＶＰ３をゲート入力とし１バイト単位のメモリセルのビット線を選択する。この列選択トランジスタＣ１−０〜Ｃ１−７により選択された１バイトのビット線ＢＩＴ１−０〜ＢＩＴ１−７に、当該列選択トランジスタを介して、１バイトのデータ入出力線Ｄａｔａ０〜Ｄａｔａ７が接続される。

また、データ入力変換回路５００は、１バイト単位の書き込み込みデータＤｉｎ０〜Ｄｉｎ７の入力信号を受けてデータの書き込みおよびデータ消去を行う際に、データ入出力線Ｄａｔａ０〜Ｄａｔａ７およびビット線を通して第１トランジスタのドレインに印加する第４の電圧信号ＶＰ４を出力する。また、データ読み出しの際には、センスアンプ６００−０〜６００−７により、データ入出力線Ｄａｔａ０〜Ｄａｔａ７に読み出されたメモリセルのデータを増幅して外部に出力する。

このように、第４の実施の形態に示す本発明の不揮発性半導体メモリ装置では、行デコーダから出力される行選択信号からセレクトゲートＳＧに印加する信号を第１の電圧ＶＰ１に変換し、列デコーダから出力される列選択信号を第２の電圧ＶＰ２に変換する。そして、セレクト回路において、第１の電圧ＶＰ１をそのままセレクトゲートＳＧに転送すると共に、第２の電圧ＶＰ２の列選択信号をゲート入力とする第２の転送ゲートトランジスタにより、第２の電圧ＶＰ２と第２の転送ゲートトランジスタの閾値Ｖｔｈで決まる電圧（例えば、ＶＰ２−Ｖｔｈ）をコントロールゲートＣＧに転送する。

これにより、本発明の不揮発性半導体メモリ素子を使用して、不揮発性半導体メモリ装置を構成することができると共に、ゲート電圧選択回路の素子数を削減でき、メモリセル配置上の面積をより縮小できる。また、第２の電圧ＶＰ２のレベルを制御することにより、書き込み時、コントロールゲートにステップアップ電圧が印加できる。

［第５の実施の形態］
図１１は、本発明の第５の実施形態に係る不揮発性半導体メモリ装置の構成を示す図であり、メモリセルアレイの構成を示す図である。

図１１に示す不揮発性半導体メモリ装置（メモリセルアレイ）が、図１０に示す第４の実施の形態のメモリセルアレイと構成上異なる点は、セレクト回路３００−１１〜３００−１ｎの構成を変更した点である。

図１１に示す例では、図１０に示す転送ゲートトランジスタ３０３およびスイッチ用トランジスタ３０４の代わりに、レベルシフト回路４０５の出力（ＶＰ２：信号ＣＯＬ１ａ）を電源とし、ＰＭＯＳトランジスタ３１０とＮＭＯＳトランジスタ３１１で構成されるインバータを設け、その出力をコントロールゲートＣＧ１１の信号とする。また、レベルシフト回路４０３の出力信号ＣＯＬ１ａＢをゲート入力とするＮＭＯＳトランジスタ３１２を設ける。その他の構成は、図１０に示すメモリセルアレイと同様である。

この回路では、ＣＧ１１の電圧は、ＶＰ２の電圧で直接制御できる。すなわち、コントロールゲートＣＧ１１を３Ｖ，４Ｖ，５Ｖとステップアップさせるには、ＶＰ２を３Ｖ，４Ｖ，５Ｖとステップアップさせれば良い。

このように、第５の実施の形態に示す不揮発性半導体メモリ装置は、図１１に示すセレクト回路を使用した以外は、図１０に示す回路同様であり、その構成として、メモリセルが各行ごとに列方向に１バイト単位（例えば、メモリセルＭ１１−０〜Ｍ１１−７）で列選択される８ビット単位のメモリセルブロックで構成されるように配置される。また、各メモリセルＭ１１−０〜Ｍ１１ｍｎ−７の第１トランジスタＴ１のドレインが行方向に沿ってビット線ＢＩＴ１−０〜ＢＩＴｎ−７により共通接続される。

そして、メモリセルの第１トランジスタＴ１のゲートであるセレクトゲートＳＧが列方向に沿って、セレクトゲート配線ＳＧ１により共通接続される。また、メモリセルブロックごとに、メモリセルの第２トランジスタＴ２のゲートであるコントロールゲートＣＧが列方向に沿って、コントロールゲート配線ＣＧ１１〜ＣＧ１ｎにより共通接続される。

また、列方向に１バイト単位で選択される列選択範囲内ごとにソース線Ｓ１〜Ｓｎが設けられ、該列選択範囲内の全部の行の各メモリセルの第２トランジスタのソースが、それぞれソース線Ｓ１〜Ｓｎにより共通接続される。行デコーダ２００−１〜２００−ｍは、アドレス信号を受けてメモリセルを選択する行選択信号を出力する。第１のレベルシフト回路２０３は、行デコーダ２００−１〜２００−ｍから出力される信号をセレクトゲートＳＧに印加する第１の電圧ＶＰ１の信号に変換する。列デコーダ４００−１〜４００−ｎは、アドレス信号を受けてメモリセルを１バイト単位で選択する列選択信号を出力する。
第２のレベルシフト回路４０５は、列デコーダ４００−１〜４００−ｎから出力される列選択信号を第２の電圧ＶＰ２の信号に変換する。第３のレベルシフト回路４０３は、列デコーダから出力される列選択信号を第３の電圧ＶＰ３の信号に変換する。

セレクト回路３００−１１〜３００−ｍ１は、第１のレベルシフト回路２０３の出力信号ＶＰ１をそのままセレクトゲートＳＧに転送すると共に、第１のレベルシフト回路２０３から出力される列選択信号ＶＰ１を電源電圧とし、第２のレベルシフト回路４０５から出力される列選択信号ＶＰ２をコントロールゲートＣＧに転送する。

列選択トランジスタ、例えば、列選択トランジスタＣ１−０〜Ｃ１−７は、第３のレベルシフト回路４０３から出力される列選択信号ＶＰ３をゲート入力とし１バイト単位のメモリセルのビット線を選択する。この列選択トランジスタＣ１−０〜Ｃ１−７により選択された１バイトのビット線ＢＩＴ１−０〜ＢＩＴ１−７に、当該列選択トランジスタを介して、１バイトのデータ入出力線Ｄａｔａ０〜Ｄａｔａ７が接続される。

また、データ入力変換回路５００は、１バイト単位の書き込み込みデータＤｉｎ０〜Ｄｉｎ７の入力信号を受けてデータの書き込みおよびデータ消去を行う際に、データ入出力線Ｄａｔａ０〜Ｄａｔａ７およびビット線を通して第１トランジスタのドレインに印加する第４の電圧信号ＶＰ４を出力する。また、データ読み出しの際には、センスアンプ６００−０〜６００−７により、データ入出力線Ｄａｔａ０〜Ｄａｔａ７に読み出されたメモリセルのデータを増幅して外部に出力する。

このように、第５の実施の形態に示す本発明の不揮発性半導体メモリ装置では、行デコーダから出力される行選択信号を第１の電圧ＶＰ１に変換し、この第１の電圧ＶＰ１をそのまま各メモリセルブロックのセレクトゲートＳＧに転送する。また、選択されたメモリセルブロックのセレクト回路においては、列選択信号から生成した第２の電圧ＶＰ２を電源電圧とするインバータにより、第１の電圧ＶＰ１を入力信号として、そのインバータ出力ＶＰ２をコントロールゲートＣＧに転送する。

これにより、本発明の不揮発性半導体メモリ素子を使用して、不揮発性半導体メモリ装置を構成することができると共に、セレクト回路の素子数を削減でき、メモリセル配置上の面積をより縮小できる。また、第２の電圧ＶＰ２のレベルを制御することにより、書き込み時、コントロールゲートにステップアップ電圧が印加できる。

［第６の実施の形態］
図１２は、本発明の第６の実施形態に係る不揮発性半導体メモリ装置の構成を示す図であり、メモリセルのレイアウト配置を示している。

図１２に示すメモリセルアレイでは、図１に示すメモリセルユニットの配置例を示す図である。図１２に示すように、コントロールゲート配線ＣＧ１１、ＣＧ２１、ＣＧ３１・・・を横に通し、ビット線ＢＩＴ１、ＢＩＴ２、ＢＩＴ３・・・を縦に通し、図１のメモリセルユニットを、上下左右に対称に配置し、ｎ−ｗｅｌｌ上のキャパシタを互いに共通にして、面積縮小を図っている。

例えば、上側の２段に配列されたメモリセルにおいては、ソース線Ｓ１を共用し、ソース線Ｓ１の上側に配列された各メモリセルのトランジスタＴ１のセレクトゲートＳＧ（ポリシリコン層８）は共通のセレクトゲート配線（ポリシリコン配線）ＳＧ１１に接続される。また、各メモリセルのトランジスタＴ２のコントロールゲートＣＧが接続されるコントロールゲート配線１９は共通のコントロールゲート配線（メタル配線）ＣＧ１１に接続される。同様にして、トランジスタＴ２の第２のメタル配線１３は、共通のソース線Ｓ１に接続される。共通のソース線Ｓ１の下側に配列された各メモリセルのトランジスタＴ１のセレクトゲートＳＧは共通のセレクトゲート配線（ポリシリコン配線）ＳＧ２１に接続され、各メモリセルのトランジスタＴ２のコントロールゲートＣＧは共通のコントロールゲート配線（メタル配線）ＣＧ２１に接続される。また、下側の２段に配列されたメモリセルについても同様なレイアウト配置となる。

このようなレイアウト配置を行うことにより、半導体基板上における無駄な空きスペースをなくし、効率の良い配置としている。また、特性的にも、面積的にも最適な配置となる。

このように、図１２に示す不揮発性半導体メモリ装置における各メモリセルは、図１に示すメモリセルであり、図１に示すメモリセルは、前述のように以下のように構成部分がレイアウトされている。すなわち、図１を参照して、半導体基板表面上の第１の方向（図１上において上下方向）に、第１トランジスタＴ１と第２トランジスタＴ２を形成するトランジスタ形成部３０を配置する。このトランジスタ形成部３０は、上から順番に、第１トランジスタＴ１のドレインとなる第１のｎ型拡散層５と、第１トランジスタＴ１のチャネルを形成する第１のゲート領域部（第１の拡散層５と第２の拡散層６の中間の領域）と、第１トランジスタＴ１のソースであり第２トランジスタＴ２のドレインともなる第２のｎ型拡散層６と、第２トランジスタＴ２のチャネルを形成する第２のゲート領域部（第２の拡散層５と第３の拡散層７の中間の領域）と、ソースとなる第３のｎ型拡散層７とが配置される。

このトランジスタ形成部３０の左側に、メタル配線１２を上下方向に配置する。このメタル配線１２は、トランジスタ形成部３０と平行に半導体基板表面から所定の距離を隔て配置され、また、メタル配線１２は第１トランジスタのドレイン（第１のｎ型拡散層５）とコンタクトにより接続される。また、第１トランジスタのゲート領域部に対向するようにしてポリシリコン層８が左右方向に形成される。

トランジスタ形成部３０の左側には、方形状のｎ型ウェル２が、所定の幅と深さを持って左右方向に形成される。方形状のフローティングゲート９は、半導体基板表面に対向して左右方向に配置されると共に、その左端部側の領域がｎ型ウェル２の表面に対向し、かつ右端部側の領域が第２トランジスタの第２のゲート領域部（第２のｎ型拡散層６と第３のｎ型拡散層７の中間のチャネル形成領域）に対向するように配置される。

ｎ型ウェル２の左側には、このｎ型ウェル２のフローティングゲート９と対向する領域の左側に隣接して、所定の幅と深さを持ってｐ型拡散層１５が左右方向に形成される。このｐ型拡散層１５とコントロールゲート配線１９はコンタクト１６により接続される。このコントロールゲート配線１９は、フローティングゲート９に対向するようにして半導体基板表面から所定の距離を隔てて左右方向に配置され、また、コンタクト１６によりｐ型拡散層１５と接続される。

第２のメタル配線１３は、第２トランジスタＴ２のソースとなる第３のｎ型拡散層７に対向するようにして半導体基板表面から所定の距離を隔てて左右方向に配置され、この第２のメタル配線１３はコンタクト１１により第３のｎ型拡散層７に接続される。

そして、図１２に示す不揮発性半導体メモリ装置では、図１に示すメモリセルを、ｎ型ウェル２を互いに共通にして、左右に対称に配置される２つのメモリセルと、該左右に対称に配置された２つのメモリセルに対して、第２のメタル配線１３（共通のソース線Ｓ１）を互いに共通にして下方向に対称に配置される２つの不揮発性半導体メモリ素子との計４つのメモリセルを配置の基本単位として、この配置の基本単位となる４つのメモリセルを、左右方向に平行に並べて配置すると共に、上下方向にも平行に並べて配置する。

このように、第６の実施の形態で示す本発明の不揮発性半導体メモリ装置では、各メモリセルの配置において、図１に示すメモリセルのｎ型ウェルを互いに共通にして、左右に対称に配置される２つのメモリセルと、該左右に対称に配置された２つのメモリセルに対して、下方向に対称に配置される２つの不揮発性半導体メモリ素子との計４つのメモリセルを配置の基本単位として、この基本単位となる４つのメモリセルを、左右および上下方向に平行に並べて配置する。これにより、本発明により不揮発性半導体メモリ素子を、コンパクトに配置することができ、不揮発性半導体メモリ装置の面積を最小限にすることができる。

なお、図１２に示す第６の実施の形態では、メモリセル（ビット線ＢＩＴ２とセレクトゲート配線ＳＧ１１とで選択されるメモリセル）において、メタル配線１２は、トランジスタ形成部３０の左側に配置したが、真上に配置する、あるいは、右側に配置しても同様である。但し、この例では、右側に配置すると、メモリセルサイズがメタル配線１２の間隔で決まるので、多少メモリセルサイズが大きくなる場合がある。

［第７の実施の形態］
図１３は、本発明の第７の実施形態に係る不揮発性半導体メモリ素子の構成を示す図であり、メモリセルの構成を示している。

図１３（Ａ）は平面図、図１３（Ｂ）がＢ−Ｂ’に沿った断面図である。
図に示すメモリセルでは、ｎ−ｗｅｌｌを省略し、ＮＭＯＳキャパシタを設けるようにしたもので、ｐ型拡散層１５をｎ型拡散層１５´（第４のｎ型拡散層）に変更したものである。キャパシタ１４はＮＭＯＳキャパシタとなるため、キャパシタ１４のゲート下にはＤ−タイプ（Ｄｅｐｌｅｔｉｏｎ−ｔｙｐｅ）のチャネルインプラ２１を行い、常時反転層が存在するようにして、効率よくカップリングを行えるようにしている。標準ＣＭＯＳプロセスに対して、Ｄタイプのチャネルインプラが必要であるが、インプラ工程の追加なので、総工程に対して微増ですむため、プロセスの煩雑さの負荷にはならない。

図１３に示すメモリセルが、図１に示すメモリセルと構成上異なるのは、図１（Ａ）に示すｎ−Ｗｅｌｌ（ｎ型ウェル）２を省略して、ｐ型拡散層１５をｎ型拡散層１５´に変更し、その代わり図１３（Ｂ）に示すＤ−タイプ（Ｄｅｐｌｅｔｉｏｎ−ｔｙｐｅ）のチャネルインプラ２１を設けた点である。すなわち、図１に示すトランジスタ形成部３０内の、第１トランジスタＴ１のドレインとなる第１のｎ型拡散層５と、第１トランジスタＴ１のチャネルを形成するゲート領域部３（第１の拡散層５と第２の拡散層６の中間の領域）と、第１トランジスタＴ１のソースであり第２トランジスタのドレインともなる第２のｎ型拡散層６と、第２トランジスタＴ２のチャネルを形成するゲート領域部４（第２の拡散層５と第３の拡散層７の中間の領域）と、ソースとなる第３のｎ型拡散層７の配置が同じであり、また、ポリシリコン層８、メタル配線１２、１３、コントロールゲート配線等についても同様である。また、図１（Ｂ）に示すトランジスタＴ１とトランジスタＴ２で形成される等価回路も同様である。このため、同一の構成部分には同一の符号を付し、重複する説明は省略する。

このように、図１３に示すメモリセルでは、図１のメモリセルに対して、ｎ−ｗｅｌｌを省略して、さらに面積縮小効果を出すことができる。

なお、第７の実施の形態において、前述の第１トランジスタはトランジスタＴ１が、前述の第２トランジスタはトランジスタＴ２がそれぞれ相当する。また、前述の第１トランジスタのドレインとなる第１のｎ型拡散層はｎ型拡散層５が、前述の第２のｎ型拡散層はｎ型拡散層６が、前述の第３のｎ型拡散層はｎ型拡散層７が、前述の第４のｎ型拡散層はｎ型拡散層１５´がそれぞれ相当する。また、前述の第１のメタル配線はメタル配線１２が、前述のポリシリコン層はポリシリコン層８が、前述の第２のメタル配線はメタル配線１３がそれぞれ相当する。

そして、半導体基板表面上の第１の方向（図上において上下方向）に、第１トランジスタＴ１と第２トランジスタＴ２を形成するトランジスタ形成部３０を配置する。このトランジスタ形成部３０は、上から順番に、第１トランジスタＴ１のドレインとなる第１のｎ型拡散層５と、第１トランジスタのチャネルを形成するゲート領域部３（第１の拡散層５と第２の拡散層６の中間の領域）と、第１トランジスタＴ１のソースであり第２トランジスタのドレインともなる第２のｎ型拡散層６と、第２トランジスタＴ２のチャネルを形成するゲート領域部４（第２の拡散層５と第３の拡散層７の中間の領域）と、ソースとなる第３のｎ型拡散層７とが配置される。

このトランジスタ形成部３０の左側に、メタル配線１２を上下方向に配置する。このメタル配線１２は、トランジスタ形成部３０と平行に半導体基板表面から所定の距離を隔て配置され、また、メタル配線１２は第１トランジスタのドレイン（第１のｎ型拡散層５）とコンタクト１０により接続される。また、第１トランジスタのゲート領域部に対向するようにしてポリシリコン層８が左右方向に形成される。

また、トランジスタ形成部３０の左側に方形状のＤ−タイプ（Ｄｅｐｌｅｔｉｏｎ−ｔｙｐｅ）のチャネルインプラ２１を、所定の幅と深さを持って左右方向に形成する。方形状のフローティングゲート９は、半導体基板表面に対向して左右方向に配置されると共に、その左端部側の領域がチャネルインプラ２１の表面に対向し、かつ右端部側の領域が第２トランジスタの第２のゲート領域部４（第２のｎ型拡散層６と第３のｎ型拡散層７の中間のチャネル形成領域）に対向するように配置される。

チャネルインプラ２１の左側には、このチャネルインプラ２１に隣接して、ｎ型拡散層１５´が左右方向に形成され、このｎ型拡散層１５´とコントロールゲート配線１９とがコンタクト１６により接続される。コントロールゲート配線１９は、フローティングゲート９に対向するようにして半導体基板表面から所定の距離を隔てて左右方向に配置され、また、コンタクト１６によりｎ型拡散層１５´と接続される。第２のメタル配線１３は、第２トランジスタＴ２のソースとなる第３のｎ型拡散層７に対向するようにして半導体基板表面から所定の距離を隔てて左右方向に配置され、このメタル配線１３はコンタクト１１により第３のｎ型拡散層７に接続される。

このように第７の実施の形態で示す本発明の不揮発性半導体メモリ素子では、不揮発性半導体メモリ素子のレイアウトとして、第１トランジスタＴ１および第２トランジスタＴ２を形成するトランジスタ形成部３０を上下方向（縦方向）に配置し、このトランジスタ形成部３０の左側に、第１トランジスタのドレインに接続されるメタル配線（ビット線）１２を配置する。また、第１トランジスタのゲート層（ポリシリコン層８）と、第２トランジスタＴ２のソースに接続されるメタル配線１３とを左右方向（横方向）に配置する。
また、トランジスタ形成部の左側にＤ−タイプのチャネルインプラ２１を形成する。そして、チャネルインプラ２１の表面と第２のゲート領域部（第２のｎ型拡散層６と第３のｎ型拡散層７の中間のチャネル形成領域）とに対向するようフローティングゲート９を左右方向に配置し、このフローティングゲート９に電位を付与するコントロールゲート端子に接続されるコントロールゲート配線１９も左右方向に配置する。

これにより、面積の大きくなるキャパシタ（フローティングゲートと半導体基板表面で形成されるキャパシタ）をコンパクトに配置して面積を最小限にすることができる効果に加えて、図１のメモリセルに対して、ｎ−ｗｅｌｌを省略して、さらに面積縮小効果を出すことができる。

なお、図１３に示す第７の実施の形態では、メタル配線１２を、トランジスタ形成部３０の左側に配置したが、右側に配置することもできる。

［第８の実施の形態］
図１４は、本発明の第８の実施形態に係る不揮発性半導体メモリ装置の構成を示す図であり、メモリセルのレイアウト配置を示している。

図１４に示すメモリセルアレイでは、図１３に示すメモリセルユニットをアレイ上に配置したものである。この例では、図１２に示すメモリセルのレイアウト配置と同様に図上で上下左右を対称に配置し、ｎ−ｗｅｌｌを省略した分、面積の縮小が図られている。

すなわち、メモリセルとして、図１４において、ビット線ＢＩＴ２とコントロールゲート配線ＣＧ１１で選択されるメモリセルに着目すると、このメモリセルにおいて、半導体基板表面上の第１の方向（図上において上下方向）に、第１トランジスタＴ１と第２トランジスタＴ２を形成するトランジスタ形成部３０が配置される。

このトランジスタ形成部３０は、上から順番に、第１トランジスタＴ１のドレインとなる第１のｎ型拡散層５と、第１トランジスタのチャネルを形成するゲート領域部（第１の拡散層５と第２の拡散層６の中間の領域）と、第１トランジスタＴ１のソースであり第２トランジスタのドレインともなる第２のｎ型拡散層６と、第２トランジスタＴ２のチャネルを形成するゲート領域部（第２の拡散層５と第３の拡散層７の中間の領域）と、ソースとなる第３のｎ型拡散層７とが配置される。

このトランジスタ形成部３０の左側に、第１のメタル配線１２を上下方向に配置する。
このメタル配線１２は、トランジスタ形成部３０と平行に半導体基板表面から所定の距離を隔て配置され、また、第１のメタル配線１２は第１トランジスタのドレイン（第１のｎ型拡散層５）とコンタクトにより接続される。また、第１トランジスタのゲート領域部に対向するようにしてポリシリコン層８が左右方向に形成される。第１のメタル配線１２は、ビット線ＢＩＴ２に接続される。ポリシリコン層８は、共通のセレクトゲート配線ＳＧ１１に接続される。

また、トランジスタ形成部３０の左側に方形状のＤ−タイプ（Ｄｅｐｌｅｔｉｏｎ−ｔｙｐｅ）のチャネルインプラ（図１３（Ｂ）のチャネルインプラ２１を参照）を左右方向に形成する。方形状のフローティングゲート９は、半導体基板表面に対向して左右方向に配置されると共に、その左端部側の領域がチャネルインプラの表面に対向し、かつ右端部側の領域が第２トランジスタの第２のゲート領域部（第２のｎ型拡散層６と第３のｎ型拡散層７の中間のチャネル形成領域）に対向するように配置される。

チャネルインプラの左側には、このチャネルインプラに隣接して、ｎ型拡散層１５´が左右方向に形成され、このｎ型拡散層１５´とコントロールゲート配線１９とがコンタクトにより接続される。コントロールゲート配線１９は、フローティングゲート９に対向するようにして左右方向に配置され、また、コンタクト１６によりｎ型拡散層１５´と接続される。第２のメタル配線１３は、第２トランジスタＴ２のソースとなる第３のｎ型拡散層７に対向するようにして左右方向に配置され、このメタル配線１３はコンタクト１１により第３のｎ型拡散層７に接続される。コントロールゲート配線１９は、共通のコントロールゲート配線ＣＧ１１に接続され、メタル配線１３は、共通のソース線Ｓ１に接続される。

そして、ｎ型拡散層１５´を互いに共有するようにして左右に対称に配置され２つのメモリセルと、該左右に対称に配置された２つのメモリセルに対して、第２のメタル配線１３を互いに共通にして、下方向に対称に配置される２つのメモリセルとの計４つのメモリセルを配置の基本単位として、この基本単位となる４つのメモリセルを、左右向および上下方向に平行に並べて配置する。

これにより、本発明による不揮発性半導体メモリ素子を、コンパクトに配置することができ、不揮発性半導体メモリ装置の面積を最小限にすることができる。

なお、図１４に示す第８の実施の形態では、基本となるメモリセル（ビット線ＢＩＴ２とセレクトゲート配線ＳＧ１１とで選択されるメモリセル）において、メタル配線１２を、トランジスタ形成部３０の左側に配置したが、真上に配置する、あるいは、右側に配置しても同様である。但し、この例では、右側に配置すると、メモリセルサイズがメタル配線１２の間隔で決まるので、多少メモリセルサイズが大きくなる場合がある。

［第９の実施の形態］
図１５は、本発明の第９の実施形態に係る不揮発性半導体メモリ装置の構成を示す図であり、メモリセルのレイアウト配置を示している。
図１３に示すメモリセルは、フローティングゲートとコントロールゲートとのキャパシタがトランジスタＴ１とＴ２の左側に配置されているのに対して、図１５に示すメモリセルは、トランジスタＴ１とＴ２の左右に分けて配置している。

すなわち、トランジスタ形成部３０の左側に第１のＤ−タイプのチャネルインプラ２１Ａを形成し、トランジスタ形成部の右側に第２のＤ−タイプのチャネルインプラ２１Ｂを形成する。また、第１のチャネルインプラ２１Ａの左側に隣接してコントロールゲートとなる第５のｎ型拡散層１５Ａを設け、第２のチャネルインプラ２１Ｂの右側に隣接してコントロールゲートとなる第６のｎ型拡散層１５Ｂを設ける。そして、フローティングゲート９の両端部の領域が第１および第２の２つのチャネルインプラ２１Ａおよび２１Ｂの表面と対向し、かつ中央部が第２トランジスタの第２のゲート領域部（第２のｎ型拡散層６と第３のｎ型拡散層７の中間のチャネル形成領域）に対向するようフローティングゲート９を左右方向に配置する。

そして、各メモリセルの配置において、コントロールゲートＣＧとなる第５および第６のｎ型拡散層１５Ａおよび１５Ｂを互い共有するように左右方向にメモリセルを配列する。このｎ型拡散層１５Ａおよび１５Ｂは、コントロールゲート配線１９によりコントロールゲート配線ＣＧ１１に共通接続される。また、左右方向に配列されたにメモリセルに対して、メタル配線１３を共通にして、下方向に対称にメモリセルを配列する。

そして、図１５に示すようにメモリセルを配置した場合は、ソース線Ｓ１を共用し、上側に配列された各メモリセルのトランジスタＴ１のセレクトゲートＳＧは共通のセレクトゲート配線（ポリシリコン配線）ＳＧ１１に接続され、各メモリセルのトランジスタＴ２のコントロールゲートＣＧは共通のコントロールゲート配線（メタル配線）ＣＧ１１に接続される。同様にして、下側に配列された各メモリセルのトランジスタＴ１のセレクトゲートＳＧは共通のセレクトゲート配線（ポリシリコン配線）ＳＧ２１に接続され、各メモリセルのトランジスタＴ２のコントロールゲートＣＧは共通のコントロールゲート配線（メタル配線）ＣＧ２１に接続される。

このようにすると、フローティングゲートの左右のマスクずれに対してマージンがあり（特性が変わらない）、また、加工的にも、バランスが取れて、微細加工時のパターン依存性が解消できる。

このように、第９の実施の形態に示す本発明の不揮発性半導体メモリ装置では、メモリセルのレイアウト構成として、第１トランジスタＴ１および第２トランジスタＴ２を形成するトランジスタ形成部３０を図上で上下方向（縦方向）に配置し、このトランジスタ形成部の左側に、第１トランジスタＴ１のドレインに接続される第１のメタル配線１２を配置する。この第１のメタル配線１２は、共通のビット線ＢＩＴ１に接続される。

また、第１トランジスタＴ１のゲート層と、第２トランジスタＴ２のソースに接続される第２のメタル配線１３とを左右方向（横方向）に配置する。ポリシリコン層８は、共通のセレクトゲート配線ＳＧ１１に接続される。第２のメタル配線１３は、共通のソース線Ｓ１に接続される。

また、トランジスタ形成部３０の左側に第１のＤ−タイプのチャネルインプラ２１Ａを形成し、トランジスタ形成部３０の右側に第２のＤ−タイプのチャネルインプラ２１Ｂを形成する。また、第１のチャネルインプラ２１Ａの左側に隣接してコントロールゲート配線１９への接続端子となる第５のｎ型拡散層１５Ａを設け、第２のチャネルインプラ２１Ｂの右側に隣接してコントロールゲート配線１９への接続端子となる第６のｎ型拡散層１５Ｂを設ける。

そして、両端部の領域が第１および第２の２つのチャネルインプラ２１Ａおよび２１Ｂの表面と対向し、かつ中央部が第２トランジスタの第２のゲート領域部（第２のｎ型拡散層６と第３のｎ型拡散層７の中間のチャネル形成領域）に対向するようフローティングゲート９を左右方向に配置し、コントロールゲート配線１９も左右方向に配置する。このコントロールゲート配線１９は、共通のコントロールゲート配線ＣＧ１１に接続される。

そして各メモリセルの配置において、コントロールゲート配線１９への接続端子となる第５および第６のｎ型拡散層１５Ａおよび１５Ｂを互い共有するように、左右方向にメモリセルを配列すると共に、左右方向に配列されたにメモリセルに対し、第２のメタル配線１３（ソース線Ｓ１）を共通にして、下方向に対称にメモリセルを配列する。

これにより、不揮発性半導体メモリ装置において、メモリセルの面積を増やすことなくメモリセルアレイを配置することができる。

なお、図１５に示す第９の実施の形態では、メモリセルにおいて、メタル配線１２は、トランジスタ形成部３０の左側に配置したが、真上に配置する、あるいは、右側に配置してもよい。

［第１０の実施の形態］
図１６は、本発明の第１０の実施形態に係る不揮発性半導体メモリ素子の構成を示す図であり、サブコンタクトを追加した例である。

図１６に示す不揮発性半導体メモリ素子が、図１３に示す不揮発性半導体メモリ素子と構成上異なるのは、図１３に示す不揮発性半導体メモリ素子に、図１６に示すサブコンタクト２２および２３と、サブコンタクト配線２４およびサブコンタクトを取るためのｐ型拡散層領域２５とを追加した点であり、他の構成は図１３に示す不揮発性半導体メモリ素子と同様である。このため、同一の構成部分には同一の符号を付し、重複する説明は省略する。

本発明のメモリセルのホットエレクトロン書き込み方式は、飽和領域で電流を流すため、基板（サブストレート）に電流が流れる。通常、飽和領域での基板電流は、経験上、ドレイン−ソース間を流れる電流の最大２０％位である。基板に電流が流れると、基板メモリセル近傍の基板電位が上昇し、誤動作を起こすことが有る。これを避けるために、メモリセルの近傍に、サブコンタクトを取る必要がある。

図１６に示す例では、メモリセルの面積を増加させることなく、サブコンタクトが取れる配置であり、面積効果も大きい。

このように、第１０の実施の形態に示す本発明の不揮発性半導体メモリ素子では、図１３に示す不揮発性半導体メモリ素子を使用し、この図１３に示す不揮発性半導体メモリ素子では、ＭＯＳ構造の第１トランジスタと、フローティングゲートを有する第２トランジスタとで不揮発性半導体メモリ素子を構成する。

そして、そのレイアウト配置として、第１トランジスタＴ１および第２トランジスタＴ２を形成するための拡散層を含むトランジスタ形成部３０を図上の上下方向（縦方向）に配置し、このトランジスタ形成部３０の左側に、該トランジスタ形成部３０と平行（上下方向）に第１トランジスタのドレインに接続される第１のメタル配線１２を配置する。

また、第１トランジスタＴ１のゲートとなる方形状のポリシリコン層８と、第２トランジスタＴ２のソースに接続される第２のメタル配線１３とを左右方向（横方向）に配置する。ポリシリコン層８は、共通のセレクトゲート配線ＳＧ１１に接続される。

また、トランジスタ形成部３０の左側に、方形状のＤ−タイプのチャネルインプラ（図１３（Ｂ）に示すチャネルインプラ２１を参照）を形成する。そして、一部がチャネルインプラの表面に対向し、かつその一部が第２トランジスタの第２のゲート領域部（第２のｎ型拡散層６と第３のｎ型拡散層７の中間のチャネル形成領域）に対向するように、方形状のフローティングゲート９を左右方向に配置する。このフローティングゲート９に電位を付与するためコントロールゲート配線１９も左右方向に配置する。さらに、第１のメタル配線１２の左側で、かつ第１トランジスタＴ１のゲートとなる方形状のポリシリコン層８の上側の位置に、メモリセルを形成する半導体基板の領域の電圧の上昇を抑制するためのサブコンタクト２３、２４およびｐ型拡散層領域２５を設ける。

これにより、不揮発性半導体メモリ装置において、メモリセルの配置面積を低減することができる効果に加えて、メモリセルの面積を増やすことなくサブコンタクトを追加することができる。

なお、図１６に示す第１０の実施の形態では、メモリセルにおいて、メタル配線１２は、トランジスタ形成部３０の左側に配置したが、真上に配置する、あるいは、右側に配置してもよい。

［第１１の実施の形態］
図１７は、本発明の第１１の実施形態に係る不揮発性半導体メモリ装置の構成を示す図であり、図１５に示すメモリセルのレイアウトに、サブコンタクトを追加した例である。
図１７に示すように、面積増加も無く、効率よくサブコンタクトが配置される。

このように、図１７に示す本発明の不揮発性半導体メモリ装置では、メモリセルにおいて、第１トランジスタＴ１および第２トランジスタＴ２を形成するトランジスタ形成部３０を図上で上下方向（縦方向）に配置し、このトランジスタ形成部３０の左側に、第１トランジスタＴ１のドレインに接続される第１のメタル配線１２を配置する。このメタル配線１２は共通のビット線ＢＩＴ１に接続される。

また、第１トランジスタＴ１のゲート層（ポリシリコン層８）と、第２トランジスタＴ２のソースに接続される第２のメタル配線１３とを左右方向（横方向）に配置する。ポリシリコン層８は、共通のセレクトゲート配線ＳＧ１１に接続される。第２のメタル配線１３は、共通のソース線Ｓ１に接続される。

また、トランジスタ形成部３０の左側に、第１のＤ−タイプのチャネルインプラ２１Ａを形成し、トランジスタ形成部３０の右側に第２のＤ−タイプのチャネルインプラ２１Ｂを形成する。また、第１のチャネルインプラ２１Ａの左側に隣接してコントロールゲート配線１９への接続端子となる第５のｎ型拡散層１５Ａを設け、第２のチャネルインプラ２１Ｂの右側に隣接してコントロールゲート配線１９への接続端子となる第６のｎ型拡散層１５Ｂを設ける。

そして、両端部の領域が第１および第２の２つのチャネルインプラ２１Ａおよび２１Ｂの表面と対向し、かつ中央部が第２トランジスタの第２のゲート領域部（第２のｎ型拡散層６と第３のｎ型拡散層７の中間のチャネル形成領域）に対向するようフローティングゲート９を左右方向に配置し、コントロールゲート配線１９も左右方向に配置する。コントロールゲート配線１９は、共通のコントロールゲート配線ＣＧ１１に接続される。

また、第１のメタル配線１２の左側（または右側）の位置で、かつ第１トランジスタＴ１のゲートとなるポリシリコン層８の上側の位置に、メモリセルを形成する半導体基板の領域の電圧の上昇を抑制するためのサブコンタクト２２、２３およびｐ型拡散層領域２５を設ける。

そして各メモリセルの配置において、コントロールゲートの接続端子となる第５および第６のｎ型拡散層１５Ａおよび１５Ｂを互い共有するようにして図上の左右方向にメモリセルを配列する。また、左右方向に配列されたにメモリセルに対し、第２のメタル配線１３を共通にして、図上の下方向に対称にメモリセルを配列する。

これにより、不揮発性半導体メモリ装置において、メモリセルの配置面積を低減することができる効果に加えて、メモリセルの面積を増やすことなくサブコンタクトを追加することができる。

なお、図１７に示す第１１の実施の形態では、各メモリセルにおいて、メタル配線１２は、トランジスタ形成部３０の左側に配置したが、右側に配置しても同様である。この場合は、サブコンタクトの位置を右側の空いているスペースに移動させれば、面積の増加なく、配置できる。

［第１２の実施の形態］
図１８は、本発明の第１２の実施形態に係る不揮発性半導体メモリ装置の構成を示す図である。図１８に示す例は、メモリセルの構造を、簡略化したＥＥＰＲＯＭの例を示している。

前述した実施の形態の例では、書き換え回数１万回以上を保証するＥＥＰＲＯＭに適用できる例について示してきたが、最近注目を浴びている、精密アナログ回路のトリミング調整用のＥＥＰＲＯＭでは、書き換え回数は１０回〜２０回程度あれば十分という用途も出てきている。この場合には、非選択のメモリセルへの電圧ストレスも影響が少なくなる。

図１８に示す例では、コントロールゲートＣＧも共通化して、コントロールゲート配線ＣＧ１〜ＣＧｍとする。

例えば、Ｍ１１−０〜Ｍ１１−７を選択して書き込みを行っているとき、非選択メモリセルＭ１ｎ−０〜Ｍ１ｎ−７には、ゲートに高電圧が印加されるが、列選択トランジスタＣｎ−０〜Ｃｎ−７がオフしているので、ドレインには電圧が印加されず、書き込みは起こらない。

このように、図１８に示す本発明の不揮発性半導体メモリ装置は、その構成として、メモリセルが各行ごとに列方向に１バイト単位、例えば、メモリセルＭ１１−０〜Ｍ１１−７で列選択される８ビット単位のメモリセルブロックで構成されるように配置される。また、各メモリセルＭ１１−０〜Ｍ１１−７の第１トランジスタＴ１のドレインが行方向に沿ってビット線ＢＩＴ１−０〜ＢＩＴ−７により共通接続される。

そして、メモリセルの第１トランジスタＴ１のゲートであるセレクトゲートＳＧが列方向に沿って、セレクトゲート配線ＳＧ１により共通接続される。また、メモリセルの第２トランジスタＴ２のゲートであるコントロールゲートＣＧが列方向に沿って、コントロールゲート配線ＣＧ１により共通接続される。

また、列方向に１バイト単位で選択される列選択範囲内ごとにソース線Ｓ１〜Ｓｎが設けられ、該列選択範囲内の全部の行の各メモリセルの第２トランジスタのソースが、それぞれソース線Ｓ１〜Ｓｎにより共通接続される。行デコーダ２００−１〜２００−ｍは、アドレス信号を受けてメモリセルを選択する行選択信号を出力する。第１のレベルシフト回路２０３は、行デコーダ２００−１〜２００−ｍから出力される行選択信号をセレクトゲートＳＧに印加する第１の電圧ＶＰ１の信号に変換する。また、第２のレベルシフト回路２０５は、行デコーダ２００−１〜２００−ｍから出力される行選択信号をコントロールゲートＣＧに印加する第２の電圧ＶＰ２の信号に変換する。

列デコーダ４００−１〜４００−ｎは、アドレス信号を受けてメモリセルを１バイト単位で選択する列選択信号を出力する。第３のレベルシフト回路４０３は、列デコーダ４００−１〜４００−ｎから出力される列選択信号を第３の電圧ＶＰ３の信号に変換する。

列選択トランジスタ、例えば、列選択トランジスタＣ１−０〜Ｃ１−７は、第３のレベルシフト回路４０３から出力される列選択信号ＶＰ３をゲート入力とし１バイト単位のメモリセルのビット線ＢＩＴ１−０〜ＢＩＴ１−７を選択する。この列選択トランジスタＣ１−０〜Ｃ１−７により選択された１バイトのビット線ＢＩＴ１−０〜ＢＩＴ１−７に、当該列選択トランジスタを介して、１バイトのデータ入出力線Ｄａｔａ０〜Ｄａｔａ７が接続される。

また、データ入力変換回路５００は、１バイト単位の書き込み込みデータＤｉｎ０〜Ｄｉｎ７の入力信号を受けてデータの書き込みおよびデータ消去を行う際に、データ入出力線Ｄａｔａ０〜Ｄａｔａ７およびビット線を通して第１トランジスタのドレインに印加する第４の電圧信号ＶＰ４を出力する。また、データ読み出しの際には、センスアンプ６００−０〜６００−７により、データ入出力線Ｄａｔａ０〜Ｄａｔａ７に読み出されたメモリセルのデータを増幅して外部に出力する。

このように、第１２の実施の形態に示す本発明の不揮発性半導体メモリ装置では、行デコーダ２００−１〜２００−ｍから出力される行選択信号からセレクトゲートＳＧに印加する信号を第１の電圧ＶＰ１に変換し、各メモリセルのセレクトゲートＳＧに出力する。
また、行デコーダから出力される行選択信号を第２の電圧ＶＰ２に変換して、各メモリセルのコントロールゲートＣＧに出力する。すなわち、セレクトゲートＳＧおよびコントロールゲートＣＧをともに共通化する。そして、列方向のメモリセルの選択は、列選択トランジスタにより行う。

これにより、本発明の不揮発性半導体メモリ素子を使用して、不揮発性半導体メモリ装置を構成することができると共に、セレクト回路を削減でき、メモリセル配置上の面積をより縮小できる。

［第１３の実施の形態］
ところで、図１８に示す例では、便宜上、メモリセルアレイの単位はバイト毎にまとめて配置したが、この例では、セレクトゲートＳＧも、コントロールゲートＣＧも、各メモリセルアレイに共通に設定されており、特にバイト単位でまとめる必要は無い。

例えば、図１８において、列デコーダ４００−１〜４００−ｎによる列アドレスの振り分けは、１〜ｎまでのｎ本あるので、第１のメモリセルブロックとして、メモリセルＭ１１−０〜Ｍ１ｎ−０、第２のメモリセルブロックとして、Ｍ１１−１〜Ｍ１ｎ−１、第８のメモリセルブロックとして、Ｍ１１−７〜Ｍ１ｎ−７のメモリセル群を含むアレイとしてもよい。この場合は、１バイト分のメモリセルのそれぞれが８個のメモリセルブロックに分割して配置される。

図１９は、本発明の第１３の実施の形態に係わる不揮発性半導体メモリ装置の構成を示す図であり、列方向にｎビットのアドレス単位でまとめてメモリセルブロックを構成する例である。

図１９に示す例では、データ入力信号をＤｉｎ０〜Ｄｉｎ７（ＩＯ−０〜ＩＯ−７）の８ビット構成とし、メモリセルアレイは、列方向にｎビットおよび行方向にｍビットの単位で、８分割されたメモリセルブロック１００−０〜１００−７により構成する。すなわち、メモリセルは、Ｍ１１−０〜Ｍ１ｎ−０、・・・、Ｍ１１−７〜Ｍ１ｎ−７というように、列方向にｎビットのアドレス単位でまとめて、メモリセルブロック１００−０〜１００−７までを構成する。

各メモリセルの第１トランジスタのゲートであるセレクトゲートＳＧが列方向に沿ってセレクトゲート配線ＳＧ１〜ＳＧｍにより共通接続される。また、各メモリセルの第２トランジスタのゲートであるコントロールゲートＣＧが列方向に沿ってコントロールゲート配線ＣＧ１〜ＣＧｍにより共通接続される。また、各メモリセルのソースが、ソース線Ｓ１により共通接続される。

行デコーダ２００−１〜２００−ｍは、アドレス信号を受けてメモリセルを選択する行選択信号を出力する。第１のレベルシフト回路２０３は、行デコーダ２００−１〜２００−ｍから出力される行選択信号をセレクトゲートＳＧに印加する第１の電圧ＶＰ１の信号に変換する。また、第２のレベルシフト回路２０５は、行デコーダ２００−１〜２００−ｍから出力される行選択信号をコントロールゲートＣＧに印加する第２の電圧ＶＰ２の信号に変換する。

列デコーダ４００−１〜４００−ｎは、メモリセルブロックにおける列方向のビット数ｎに対応して設けられるｎ個の列デコーダであり、各メモリセルブロック１００−０〜１００−７のそれぞれから１つのメモリセルを選択する列選択信号を出力する。第３のレベルシフト回路４０３は、列デコーダから出力される列選択信号を第３の信号電圧Ｖｐ３の信号に変換して出力する。

また、８個のメモリセルブロック１００−０〜１００−７のそれぞれに対応して、ｎビット単位の列選択トランジスタ（Ｃ１−０〜Ｃｎ−０、・・・・、Ｃ１−７〜Ｃｎ−７）が設けられ、この列選択トランジスタは、第３のレベルシフト回路４０３から出力される列選択信号Ｖｐ３をゲート入力とし、各メモリセルブロック１００−０〜１００−７ごとに１つのメモリセルのビット線を選択し、合計８ビットのメモリセルを選択する。

この列選択トランジスタにより選択されたメモリセルは、該列選択トランジスタを介して、データ入出力線Ｄａｔａ０〜Ｄａｔａ７に接続される。またデータ入力変換回路５００は、１バイト単位の書き込み込みデータの入力信号Ｄｉｎ０〜Ｄｉｎ７を受けてデータの書き込み行う際に、データ入出力線Ｄａｔａ０〜Ｄａｔａ７を通してメモリセルの第１トランジスタのドレインに印加する第４の電圧Ｖｐ４の信号を出力する。また、センスアンプ６００−０〜６００−７は、データ入出力線Ｄａｔａ０〜Ｄａｔａ７に読み出されたメモリセルのデータを増幅して外部に出力する。

このような構成により、本発明の不揮発性半導体メモリ装置において、列方向にｎビットのアドレス単位でまとめてメモリセルブロックを構成することができる。また、図１９に示す例では、メモリセルアレイを列方向に８分割する例について説明したが、これに限らず、入出力するＩ／Ｏデータのビット数ｋ（ｋ≧１）に応じて、メモリセルアレイを列方向に任意のｋ個に分割することができる。

［第１４の実施の形態］
図２０は、本発明の第１４の実施の形態に係る不揮発性半導体メモリ素子の構成を示す図であり、ＥＥＰＲＯＭセルの例を示す図である。

図２０に示す不揮発性半導体メモリ素子（メモリセル）が、図１に示す不揮発性半導体メモリ素子（メモリセルセル）と構成上異なるところは、コントロールゲートＣＧ（１９）に繋がるｎ型拡散層１７及びコンタクト１８を削除してｎ型ウェル２と切り離し、新たに、ｎ型拡散層２６、メタル配線２８、およびｎ型拡散層２６とメタル配線２８を接続するコンタクト２７を設けた点である。このｎ型拡散層２６とメタル配線２８により、ｎ型ウェル２に所望の電圧ＣＧＷｅｌｌを与えるように構成されている。このｎ型拡散層２６、コンタクト２７及びメタル配線２８はメモリセルの空きスペースに配置することができ、メモリセルの面積を大きくすることはなく、図１に示すｎ型拡散層１７、コンタクト１８を削除することによる面積縮小効果が大きい。

図２０（Ａ）に第１４の実施の形態に係るメモリセル（ＥＥＰＲＯＭセル）の平面図を示す。図２０（Ｂ）には等価回路図、図２０（Ｃ）には、図２０（Ａ）のＡ−Ａ’に沿った断面図、図２０（Ｄ）にはＢ−Ｂ’に沿った断面図、図２０（Ｅ）にはＣ−Ｃ’に沿った断面図、図２０（Ｆ）には、Ｅ−Ｅ’に沿った断面図を示す。

このメモリセルは、図２０（Ｂ）の等価回路に示すように、トランジスタＴ１、トランジスタＴ２、キャパシタＣ１からなり、ドレインＤ、ソースＳ、セレクトゲートＳＧ、コントロールゲートＣＧ、およびフローティングゲートＦＧを有する。Ｃ１は、コントロールゲートＣＧとフローティングゲートＦＧとの間のキャパシタである。

構造的には、図２０（Ａ）〜（Ｆ）において、１はｐ型半導体基板、２は１上に形成されたｎ型ウェル(ｎ−ｗｅｌｌ)、３はＴ１を構成するトランジスタ、４はトランジスタＴ２を構成するフローティングゲート型トランジスタ、５はトランジスタＴ１のドレインとなるｎ型拡散層、６はトランジスタＴ１のソースでありトランジスタＴ２のドレインともなるｎ型拡散層、７はトランジスタＴ２のソースとなるｎ型拡散層、８はトランジスタＴ１のゲートとなるポリシリコン層、９はトランジスタＴ２のフローティングゲートとなるポリシリコン層でキャパシタＣ１の一端となる。

１０はｎ型拡散層５とメタル配線１２とを接続するコンタクト、１１は拡散層７とメタル配線１３とを接続するコンタクト、１２はトランジスタＴ１のドレインＤを引き出すためのメタル配線、１３はフローティングゲート型トランジスタＴ２のソースＳを引き出すためのメタル配線、１４はキャパシタＣ１、１５はｐ型拡散層であり、キャパシタＣ１の他端となる。１６はｐ型拡散層１５とコントロールゲートに電圧を供給するコントロールゲート配線（メタル配線）１９とを接続するコンタクト、２６はｎ型ウェル２上に形成されたｎ型拡散層、２７はｎ型拡散層２６とメタル配線２８とを接続するコンタクトである。

このメモリセルの図面の特徴は、ビット線となる、メモリセルのドレインのメタル配線１２を縦方向に配置し、セレクトゲートとなるポリシリコン層８と、コントロールゲート配線１９を横方向に配置し、また、ｎ型ウェル２へ所望の電圧を供給するメタル配線２８を縦方向に配置した点である。これにより、メモリセルの面積を最小限にしたことである。

図２１は、図２０に示すメモリセルの動作を説明するための図である。以下、図２１を参照して、その動作について説明する。

メモリセルへの書き込みに関しては、方式は２つある。第１の方法はホットエレクトロン注入による書き込み方式である。書き込み１として、セレクトゲートＳＧに８Ｖ、コントロールゲートＣＧに３〜８Ｖ、Ｄに５Ｖ、Ｓに０Ｖを印加する。ドレインおよびゲートに高電圧が印加され、飽和領域にて動作を行うため、ドレイン近傍で空乏層に高電界が印加され、ホットエレクトロンが発生し、それがフローティングゲートに注入される。電子が注入されるため、トランジスタＴ２の閾値は見かけ上、高くなる。

消去の場合は、セレクトゲートＳＧに１０Ｖ、コントロールゲートＣＧに０Ｖ、ドレインＤに８Ｖ、ソースＳをｏｐｅｎあるいは２Ｖ程度にバイアスして置く。この状態では、ドレインＤとフローティングゲートＦＧ間に高電界が印加され、ファウラーノルトハイムのトンネル電流が流れ、フローティングゲートから電子がドレインに放出され、見かけ上、閾値が下がって見える。

読み出しは、セレクトゲートＳＧに３Ｖ、コントロールゲートＣＧに０Ｖ、ドレインＤに１Ｖ、ソースＳに０Ｖを印加すると、書き込み状態（閾値が正）であれば、電流は流れず“０”と判断、消去状態（閾値が負）であれば、電流が流れ、“１”と判断される。

また、第２の書き込み方式は、書き込みもファウラーノルトハイムのトンネル電流を用いて行う方法で、セレクトゲートＳＧに８Ｖ、コントロールゲートＣＧに１５Ｖ、ドレインＤに０Ｖ、ソースＳはｏｐｅｎあるいは２Ｖ程度を印加すれば、電子がフローティングゲートに注入されて書き込み状態となる。

また、図２１の動作表に示すように、書き込み、消去、読み出しにおいて、コンタクト２７及びメタル配線２８によりｎ型ウェル２に与える電圧ＣＧＷｅｌｌは、コントロールゲートとなるｐ型拡散層１５が正バイアスにならないように、常に高電位にしておく。

なお、図３に示すメモリセルのトランジスタＴ２のみの特性（ＶＣＧ−Ｉｄ特性）と、図４に示すトランジスタＴ１およびＴ２の特性（ＶＳＧ−Ｉｄ特性）は、図２０に示す第１４の実施の形態に係るメモリセルについても同様である。

なお、図２０に示す第１４の実施の形態の不揮発性半導体メモリ素子において、前述の第１トランジスタはトランジスタＴ１が、前述の第２トランジスタはトランジスタＴ２がそれぞれ相当する。また、前述の第１トランジスタのドレインとなる第１のｎ型拡散層はｎ型拡散層５が、前述の第２のｎ型拡散層はｎ型拡散層６が、前述の第３のｎ型拡散層はｎ型拡散層７が、前述の第７のｎ型拡散層がｎ型拡散層２６が、それぞれ相当する。また、前述の第１のゲート領域部は、ＭＯＳトランジスタ３における第１のｎ型拡散層５と第２のｎ型拡散層６との間の領域が相当し、前述の第２のゲート領域部は、フローティングゲート型トランジスタ４における第２のｎ型拡散層６と第３のｎ型拡散層７との間の領域が相当する。また、前述の第１のメタル配線はメタル配線１２が、前述のポリシリコン層はポリシリコン層８が、前述の第２のメタル配線はメタル配線１３が、前述の第３のメタル配線はメタル配線２８が、それぞれ相当する。

また、フローティングゲートへの電荷の蓄積時（書き込み時）において、前述の第１トランジスタのゲートに印加される第１の高電圧は、図２１の動作表に示すセレクトゲートＳＧの電圧“８”Ｖが相当し、前述のドレインに印加する第２の電圧は、ドレインＤの電圧“５”Ｖが相当し、前述のコントロールゲートに印加する第３の電圧は、コントロールゲートＣＧの電圧“３〜８”Ｖが相当する。また、フローティングゲートへの電荷の消去時において、前述の第１トランジスタのゲートに印加される第４の電圧は、セレクトゲートＳＧの電圧“１０”Ｖが相当し、前述の第１トランジスタのドレインに印加される第５の電圧は、ドレインＤの電圧“８”Ｖが相当し、前述の第２トランジスタのソースに印加される第６の電圧は、ソースＳの電圧“２”Ｖが相当する。

そして、半導体基板表面上の第１の方向（図２０（Ａ）上において上下方向）に、第１トランジスタと第２トランジスタを形成するトランジスタ形成部３０を配置する。このトランジスタ形成部３０は、上から順番に、第１トランジスタＴ１のドレインとなる第１のｎ型拡散層５と、第１トランジスタのチャネルを形成する第１のゲート領域部（第１の拡散層５と第２の拡散層６の中間の領域）と、第１トランジスタＴ１のソースであり第２トランジスタのドレインともなる第２のｎ型拡散層６と、第２トランジスタＴ２のチャネルを形成する第２のゲート領域部（第２の拡散層５と第３の拡散層７の中間の領域）と、ソースとなる第３のｎ型拡散層７とが配置される。

このトランジスタ形成部３０の左側に、第１のメタル配線１２を上下方向に配置する。
このメタル配線１２は、トランジスタ形成部３０と平行に半導体基板表面から所定の距離を隔て配置され、また、メタル配線１２は第１トランジスタのドレイン（第１のｎ型拡散層５）とコンタクト１０により接続される。また、第１トランジスタＴ１の第１のゲート領域部に対向するようにしてポリシリコン層８が左右方向に形成される。

トランジスタ形成部３０の左側には、ｎ型ウェル２が、所定の幅と深さを持って左右方向に形成される。方形状のフローティングゲート９は、半導体基板表面に対向して左右方向に配置されると共に、その左端部側の領域がｎ型ウェル２の表面に対向し、かつ右端部側の領域が第２トランジスタの第２のゲート領域部（第２のｎ型拡散層６と第３のｎ型拡散層７の中間のチャネル形成領域）に対向するように配置される。

ｎ型ウェル２の左側の領域には、このｎ型ウェル２のフローティングゲート９と対向する領域の左側に隣接して、所定の幅と深さを持ってｐ型拡散層１５が左右方向に形成される。このｐ型拡散層１５とコントロールゲート配線１９はコンタクト１６により接続される。このコントロールゲート配線１９は、フローティングゲート９に対向するようにして半導体基板表面から所定の距離を隔てて左右方向に配置され、また、コンタクト１６によりｐ型拡散層１５と接続される。第２のメタル配線１３は、第２トランジスタＴ２のソースとなる第３のｎ型拡散層７に対向するようにして半導体基板表面から所定の距離を隔てて左右方向に配置され、この第２のメタル配線１３はコンタクト１１により第３のｎ型拡散層７に接続される。

また、ｐ型拡散層１５の上側、かつ第１のｎ型拡散層５の左側の位置に、所定の幅と深さを持って第７のｎ型拡散層２６を形成する。そして、トランジスタ形成部３０と平行にかつ半導体基板表面から所定の距離を隔てて配置される第３のメタル配線２８を設け、このメタル配線２８と第７のｎ型拡散層２６とをコンタクト２７により接続する。このメタル配線２８とｎ型拡散層２６とにより、ｎ型ウェル２に所望の電位を与える。

これにより、標準ロジックのＣＭＯＳプロセスで不揮発性メモリが実現できると共に、面積の大きくなるキャパシタ（フローティングゲートと半導体基板表面で形成されるキャパシタ）をコンパクトに配置して面積を最小限にすることができる。

［第１５の実施の形態］
図２２は、本発明の第１５の実施の形態に係る不揮発性半導体メモリ装置の構成を示す図である。図２２に示す例は、図２０に示すメモリセルをマトリックスアレイ（メモリセルアレイ）に組み込んだＥＥＰＲＯＭの回路例である。

図２２に示すメモリセルアレイの構成においては、例えば、メモリセルアレイ（メモリセルブロック）をＩＯ−０〜ＩＯ−７の８ビット構成とし、メモリセルＭ１１−０〜Ｍ１１−７、〜、Ｍｍ１−０〜Ｍｍ１−７をまとめてメモリセルアレイ１００−１を構成する。このように、８ビット単位でまとめて、メモリセルアレイ１００−ｎまで構成する。

メモリセルＭ１１−０からＭ１１−７はそれぞれ、セレクトゲート配線ＳＧ１、コントロールゲート配線ＣＧ１１およびソース配線Ｓ１に共通接続される。他のメモリセルも同様に、メモリセルＭｍ１−０〜Ｍｍ１−７は、セレクトゲート配線ＳＧｍ、コントロールゲート配線ＣＧｍ１、ソース配線Ｓ１に接続される。メモリセルＭ１ｎ−０〜Ｍ１ｎ−７はセレクトゲート配線ＳＧ１、コントロールゲート配線ＣＧ１ｎ、ソース配線Ｓｎに接続され、メモリセルＭｍｎ１−０〜Ｍｍｎ−７はセレクトゲート配線ＳＧｍ、コントロールゲート配線ＣＧｍｎ、ソース配線Ｓｎにそれぞれ接続される。また、各ソース線Ｓ１〜Ｓｎは、それぞれトランジスタ１０１−０〜１０１−ｎに接続され、トランジスタ１０１−０〜１０１−ｎのゲート入力信号ＥＢにより、各ソース線Ｓ１〜Ｓｎをオープンにするか、接地電位（０Ｖ）にするかが選択される。

一方、行アドレスを基にメモリセルの選択信号を出力する行デコーダ２００−１〜２００−ｍにより、メモリセルのセレクトゲートＳＧとコントロールゲートＣＧを選択するように設定される。行デコーダ２００−１〜２００−ｍは、行アドレス信号を受けて行選択信号を出力する行デコーダ回路２０１、この行デコーダ回路２０１の出力を受けて反転信号を出力するインバータ２０２と、インバータ２０２の出力を高電圧ＶＰ１に変換するレベルシフト回路２０３より構成される。レベルシフト回路２０３の出力（電圧ＶＰ１の信号）は、セレクトゲートＳＧ１に供給されるのと同時に、セレクト回路３００−１１のトランジスタ３０３のドレインに供給される。

セレクト回路３００−１１は、後述する列デコーダからの選択信号を受けて、レベルシフト回路２０３の出力信号をメモリセル（例えば、メモリセルＭ１１−０）のコントロールゲート配線ＣＧ１１に転送する転送ゲートトランジスタ３０３、および列デコーダが非選択のときに、コントロールゲートＣＧをＧＮＤに設定するスイッチ用トランジスタ３０４より構成される。転送ゲートトランジスタ３０３には、列デコーダ回路の出力信号ＣＯＬ１ａ、スイッチ用トランジスタ３０４には、列デコーダ出力の反転信号ＣＯＬ１ａＢが入力される。

一方、列アドレスにより選択される列デコーダ４００−１〜４００−ｎが設けられ、列デコーダ４００−１〜４００−ｎは、列アドレスにより選択信号を出力するデコーダ回路４０１、インバータ４０２および、インバータ４０２の出力を高電圧ＶＰ３に変換するレベルシフト回路４０３、デコーダ回路４０１の出力を受けるＮＡＮＤ回路４０４、及びＮＡＮＤ回路４０４の出力を受けて高電圧ＶＰ２に変換するレベルシフト回路４０５により構成される。レベルシフト回路４０５の出力が前述の信号ＣＯＬ１ａ、ＮＡＮＤ回路４０４の出力が前述のＣＯＬ１ａＢである。また、レベルシフト回路４０３の出力は信号ＣＯＬ１ｂとなる。

さらに、メモリセルＭ１１−０〜Ｍｍ１−０のドレインはビット線ＢＩＴ１−０に、Ｍ１１−７〜Ｍｍ１−７のドレインはＢＩＴ１−７に接続される。ビット線ＢＩＴ１−０〜ＢＩＴ１−７はそれぞれ列デコーダ回路の出力信号ＣＯＬ１ｂにより選択される列選択トランジスタＣ１−０〜Ｃ１−７に接続され、列選択トランジスタＣ１−０〜Ｃ１−７の他端は、データ入出力線Ｄａｔａ０〜Ｄａｔａ７にそれぞれ接続される。データ入出力線Ｄａｔａ０〜Ｄａｔａ７は、書き込みデータ入力信号Ｄｉｎ０〜Ｄｉｎ７を受けて書き込み、消去に必要な高電圧信号ＶＰ４を出力する、データ入力変換回路５００に接続される。

また、データ入出力線Ｄａｔａ０〜Ｄａｔａ７は、読み出しデータを増幅して外部に出力するセンスアンプ６００−０〜６００−７に接続され、出力データＤｏｕｔ０〜Ｄｏｕｔ７を出力する。メモリセルアレイ（メモリセルブロック）１００−ｎについても同様の接続が行われる。

次に、このメモリの動作を説明する。
例えば、Ｍ１１−０〜Ｍ１１−７の８ビットのメモリセルが選択されるとした場合の書き込み動作を説明する。行アドレスにより行デコーダ２００−１が選択される。行アドレスにより行デコーダ回路２０１が選択され“１”を出力する。インバータ２０２の出力は“０”となり、レベルシフト回路２０３は電圧ＶＰ１（例えば８Ｖ）の信号を出力する。

また、列アドレスにより列デコーダ４００−１が選択され、デコーダ回路４０１が“１”を出力、インバータ４０２が“０”を出力、レベルシフト回路４０３はＣＯＬ１ｂ信号としてＶＰ３（例えば１０Ｖ）を出力する。ＮＡＮＤ４０４には書き込み信号Ｗが入力される。

書き込み時は書き込み信号Ｗは“１”となるので、ＮＡＮＤ回路４０４は“０”となり、レベルシフト回路４０５は電圧ＶＰ２（例えば５Ｖ）の信号を出力する。ＮＡＮＤ回路４０４の出力信号ＣＯＬ１ａＢ、レベルシフト回路４０５の出力信号ＣＯＬ１ａはセレクト回路３００−１１〜３００−１ｍに供給される。

セレクト回路３００−１１は、トランジスタ３０３が信号ＣＯＬ１ａを受けてオンし、トランジスタ３０４が信号ＣＯＬ１ａＢを受けてオフする。セレクトゲートＳＧ１には、レベルシフト回路２０３の出力信号、すなわち電圧ＶＰ１（８Ｖ）の信号が供給され、コントロールゲートＣＧ１１にはセレクトゲートＳＧ１の信号がトランジスタ３０３を介して供給される。

このとき、書き込み入力データＤｉｎ０〜Ｄｉｎ７は、データ入力変換回路５００を介して、データ入出力線Ｄａｔａ０〜Ｄａｔａ７に書き込み電圧ＶＰ４（例えば５Ｖ）を供給する。ここで、「Ｄｉｎ０＝“０”（書き込み）、・・・、Ｄｉｎ７＝“１”（書き込み禁止）」を入力すると、「Ｄａｔａ０＝５Ｖ、Ｄａｔａ７＝０Ｖ」となり、列選択トランジスタＣ１−０〜Ｃ１−７がオンしているので、ビット線ＢＩＴ１１−０には５Ｖ、ＢＩＴ１１−７には０Ｖが印加される。従って、メモリセルＭ１１−０には“０”データが書き込まれ、閾値が高くなる。また、Ｍ１１−７は“１”データ（書き込み禁止）となり、閾値は低いままになる。

一方、列デコーダ４００−ｎが非選択となり、出力信号ＣＯＬｎａ、ＣＯＬｎａＢがそれぞれ“０”、“１”となるので、セレクト回路３００−１ｎ〜３００−ｍｎが非選択となり、メモリセルアレイ１００−ｎは非選択状態となる。また、行デコーダ２００−ｎも非選択となり、レベルシフト回路２０３の出力は“０”（０Ｖ）となるので、Ｍｍ１−０〜Ｍｍ１−７は非選択となる。

ここで、書き込みに関しては、消去時に過消去されていると、メモリセルのトランジスタＴ２が非飽和領域で動作するので、初期は書き込みがしづらい問題がある。この場合は、書き込み時、コントロールゲートＣＧの電圧（ＶＰ２）を、最初は４Ｖ，次に５Ｖ、６．０Ｖ・・・等、複数回書き込みを行い、都度電圧ＶＰ２をステップアップしていけば、Ｔ２のコントロールゲートには、「Ｖｐ２―Ｖｔｈ（トランジスタ３０３の閾値電圧）」の電圧が印加され、常に飽和領域で動作させることが出来、結果的に、高速書き込みが達成できる。

なお、電圧ＶＰ１、ＶＰ２、ＶＰ３、ＶＰ４は、例えば、前述した図７に示す電源電圧制御回路７００により発生させることができる。この電源電圧制御回路７００は電源昇圧回路７０１を有しており、この電源昇圧回路７０１は、発信器（オシレータ）、チャージポンプ、電圧検知回路等（いずれも図示せず）で構成されている。そして、外部電源ＶＣＣ（例えば３Ｖ）を電源として、内部昇圧を行い、各種の出力電圧（例えば１０Ｖ）を出力する。この電源電圧制御回路７００により、図８に示すように、書き込み時の電圧ＶＰ２をステップアップして出力することができる。

消去時は、行デコーダ２００−１のレベルシフト回路２０３の出力は電圧ＶＰ１（１０Ｖ）となり、セレクトゲートＳＧ１に１０Ｖ印加、列デコーダ４００−１はＷ＝“０”となるので、レベルシフト回路４０５の出力信号ＣＯＬ１ａは０Ｖ，レベルシフト回路４０３の出力信号ＣＯＬ１ｂがＶｐ３（１０Ｖ）を出力する。

データ入出力線Ｄａｔａ０〜Ｄａｔａ７には、データ入力変換回路５００を介してＶＰ４（８Ｖ）が出力される。また、消去制御信号ＥＢが“０”となり、トランジスタ１０１−１〜１０１−ｎがオフする。従って、メモリセルＭ１１〜Ｍ１ｎは、ドレインが８Ｖ，コントロールゲートが０Ｖ，ソースがｏｐｅｎとなり、消去される。

読み出しは、レベルシフト回路２０３から電圧ＶＰ１（３Ｖ）が出力され、信号Ｗが“０”なので、レベルシフト回路４０５は“０”（０Ｖ）出力、ＮＡＮＤ４０４は、“１”出力となる。データ入出力線Ｄａｔａ０〜Ｄａｔａ７には、センスアンプ６００−０〜６００−７より、ビット線プリチャージ電圧１Ｖが印加され、メモリセルＭ１１−０が書き込み状態（オフ）であれば、ビット線ＢＩＴ１１−０は１Ｖ，メモリセルＭ１１−７が消去状態（オン）であれば、電流が流れ、ビット線ＢＩＴ１１−７およびＤａｔａ−７のレベルが下がり、この電圧差をセンスアンプ６００−０〜６００−７が検知して、Ｄｏｕｔ０＝“０”、Ｄｏｕｔ７＝“１”を出力する。

なお、図２２に示す本発明の第１５の実施の形態の不揮発性半導体メモリ装置（ＥＥＰＲＯＭ）において、前述の第１のレベルシフト回路はレベルシフト回路２０３が、前述の第２のレベルシフト回路はレベルシフト回路４０５が、前述の第３のレベルシフト回路は、レベルシフト回路４０３がそれぞれ相当する。

そして、第１５の実施の形態に示す不揮発性半導体メモリ装置では、その構成として、メモリセルが各行ごとに列方向に１バイト単位（例えば、メモリセルＭ１１−０〜Ｍ１１−７）で列選択される８ビット単位のメモリセルブロックで構成されるように配置される。また、各メモリセルＭ１１−０〜Ｍｍｎ−７の第１トランジスタＴ１のドレインが行方向に沿ってビット線ＢＩＴ１−０〜ＢＩＴｎ−７により共通接続される。

そして、メモリセルの第１トランジスタＴ１のゲートであるセレクトゲートＳＧが列方向に沿って、セレクトゲート配線ＳＧ１〜ＳＧｍにより共通接続される。また、メモリセルブロックごとに、メモリセルの第２トランジスタＴ２のゲートであるコントロールゲートＣＧが列方向に沿って、コントロールゲート配線ＣＧ１１〜ＣＧｍｎにより共通接続される。

また、列方向に１バイト単位で選択される列選択範囲内ごとにソース線Ｓ１〜Ｓｎが設けられ、該列選択範囲内の全部の行の各メモリセルの第２トランジスタのソースがソース線Ｓ１〜Ｓｎにより共通接続される。

行デコーダ２００−１〜２００−ｍは、アドレス信号を受けてメモリセルを選択する行選択信号を出力する。第１のレベルシフト回路２０３は、行デコーダ２００−１〜２００−ｍから出力される信号をセレクトゲートＳＧに印加する第１の電圧ＶＰ１の信号に変換する。列デコーダ４００−１〜４００−ｎは、アドレス信号を受けてメモリセルを１バイト単位で選択する列選択信号を出力する。第２のレベルシフト回路４０５は、列デコーダ４００−１〜４００−ｎから出力される列選択信号を第２の電圧ＶＰ２の信号に変換する。第３のレベルシフト回路４０３は、列デコーダから出力される列選択信号を第３の電圧ＶＰ３の信号に変換する。

セレクト回路３００−１１〜３００−ｍｎは、第１のレベルシフト回路２０３の出力信号ＶＰ１をそのままセレクトゲートＳＧに転送すると共に、第１のレベルシフト回路２０３から出力される行選択信号ＶＰ１をドレイン入力とし、第２のレベルシフト回路４０５から出力される列選択信号ＶＰ２をゲート入力とする転送ゲートトランジスタ３０３を有している。この転送ゲートトランジスタ３０３により、第１のレベルシフト回路２０３から出力される行選択信号ＶＰ１か、または、第２のレベルシフト回路４０５の出力信号ＶＰ２と、転送ゲートトランジスタ３０３の閾値Ｖｔｈの電圧と、の差の電圧信号（ＶＰ２−Ｖｔｈ）をコントロールゲート配線ＣＧ１１〜ＣＧｍｎに転送する。

列選択トランジスタ、例えば、列選択トランジスタＣ１−０〜Ｃ１−７は、第３のレベルシフト回路４０３から出力される列選択信号ＶＰ３をゲート入力とし１バイト単位のメモリセルのビット線を選択する。この列選択トランジスタＣ１−０〜Ｃ１−７により選択された１バイトのビット線ＢＩＴ１−０〜ＢＩＴ１−７に、当該列選択トランジスタを介して、１バイトのデータ入出力線Ｄａｔａ０〜Ｄａｔａ７が接続される。

また、データ入力変換回路５００は、１バイト単位の書き込み込みデータＤｉｎ０〜Ｄｉｎ７の入力信号を受けてデータの書き込みおよびデータ消去を行う際に、データ入出力線Ｄａｔａ０〜Ｄａｔａ７およびビット線を通して第１トランジスタのドレインに印加する第４の電圧信号ＶＰ４を出力する。また、データ読み出しの際には、センスアンプ６００−０〜６００−７により、データ入出力線Ｄａｔａ０〜Ｄａｔａ７に読み出されたメモリセルのデータを増幅して外部に出力する。

このように、第１５の実施の形態に示す本発明の不揮発性半導体メモリ装置では、行デコーダから出力される行選択信号からセレクトゲートＳＧに印加する信号を第１の電圧ＶＰ１に変換し、列デコーダから出力される列選択信号を第２の電圧ＶＰ２に変換する。そして、セレクト回路３００−１１〜３００ｍｎにおいて、第１の電圧ＶＰ１をそのままセレクトゲートＳＧに転送すると共に、第２の電圧ＶＰ２の列選択信号をゲート入力とする第２の転送ゲートトランジスタ３０３により、第２の電圧ＶＰ２と第２の転送ゲートトランジスタ３０３の閾値Ｖｔｈで決まる電圧（例えば、ＶＰ２−Ｖｔｈ）をコントロールゲートＣＧに転送する。

これにより、図２０に示す不揮発性半導体メモリ素子を使用して、不揮発性半導体メモリ装置（ＥＥＰＲＯＭ）を構成することができるため、メモリセル配置上の面積を縮小した不揮発性半導体メモリ装置を提供できる。また、第２の電圧ＶＰ２のレベルを制御することにより、データ書き込み時、コントロールゲートにステップアップ電圧が印加できる。

以上、本発明の第１５の実施の形態として、図２０に示す不揮発性半導体メモリ素子を用いて不揮発性半導体メモリ装置（ＥＥＰＲＯＭ）を構成する場合の例について説明したが、これに限定されず、他の構成の不揮発性半導体メモリ装置を実現することができる。

例えば、図６に示す第２の実施の形態や、図９に示す第３の実施の形態や、図１８に示す第１２の実施の形態と同様に、メモリセルアレイを列方向にＩ／Ｏビット単位（例えば、８ビット）でまとめた構成とすることができる。また、図１９に示す第１３の実施の形態と同様に、メモリセルアレイを列方向にｎビットのアドレス単位でまとめた構成とすることができる。

［第１６の実施の形態］
図２３は、本発明の第１６の実施の形態に係る不揮発性半導体メモリ装置の構成を示す図であり、メモリセルアレイのレイアウト配置を示している。

図２３に示すメモリセルアレイのレイアウトは、図２０に示すメモリセルユニットをアレイ状に配置したものであり、このメモリセルユニットは、前述のようにｎ型ウェル２に接続するための第７のｎ型拡散層２６、Ｎ−Ｗｅｌｌに所定の電圧ＣＧＷｅｌｌを与える第３のメタル配線２８、および第７のｎ型拡散層２６と第３のメタル配線２８とを接続するコンタクト２７を有している。この第７のｎ型拡散層２６、コンタクト２７、および第３のメタル配線２８はメモリセルの空きスペースに配置することができ、メモリセルの面積を大きくすることはなく、図１に示すｎ型拡散層１７、コンタクト１８を削除することによる面積縮小効果が大きい。

図２３に示すメモリセルアレイでは、セレクトゲート配線ＳＧ１１，ＳＧ２１，ＳＧ３１，ＳＧ４１，・・・、コントロールゲート配線ＣＧ１１、ＣＧ２１、ＣＧ３１・・・を横に通し、ビット線ＢＩＴ１、ＢＩＴ２、ＢＩＴ３・・・を縦に通し、また、メタル配線２８を縦に通している。そして、図２０のメモリセルユニットを、メタル配線２８を中心にして左右に対称に配置し、ソース線Ｓ１を中心にして上下対称に配置し、また、ｎ型ウェル２を互いに共通にして、面積縮小を図っている。

例えば、図上で最上段に配列されたメモリセル（Ｍ１１，Ｍ１２）においては、トランジスタＴ１のセレクトゲートＳＧ（ポリシリコン層８）は共通のセレクトゲート配線ＳＧ１１に接続される。また、各メモリセル（Ｍ１１，Ｍ１２）のコントロールゲートＣＧ９が接続されるコントロールゲート配線１９は共通のコントロールゲート配線（メタル配線）ＣＧ１１に接続される。同様にして、各メモリセル（Ｍ１１，Ｍ１２）のトランジスタＴ２のソースが接続される第２のメタル配線１３は、共通のソース線Ｓ１に接続される。

また、共通のソース線Ｓ１の下側に配列された各メモリセル（Ｍ２１，Ｍ２２）のトランジスタＴ１のセレクトゲートＳＧ（ポリシリコン層８）は共通のセレクトゲート配線ＳＧ２１に接続され、各メモリセルのトランジスタＴ２のコントロールゲートＣＧ９は共通のコントロールゲート配線（メタル配線）ＣＧ２１に接続される。

また、ｎ型ウェル２は、２列のメモリセル（例えば、ビット線ＢＩＴ１およびビット線ＢＩＴ２にドレインが接続される２列のメモリセル）ごとに共有されるｎ型ウェルであり、このｎ型ウェル２は、ｎ型ウェル２の複数個所に形成されたｎ型拡散層２６とコンタクト２７によりメタル配線２８に接続される。

そして、図２３に示す不揮発性半導体メモリ装置では、ｎ型ウェル２を互いに共通にして、左右に対称に配置される２つのメモリセル（例えば、Ｍ１１，Ｍ１２）と、該左右に対称に配置された２つのメモリセルに対して、第２のメタル配線１３（共通のソース線Ｓ１）を互いに共通にして下方向に対称に配置される２つのメモリセル（例えば、M１１とＭ１２）と、の計４つのメモリセルＭ１１，Ｍ１２，Ｍ２１，Ｍ２２を配置の基本単位とする。そして、基本単位となる４つのメモリセルを、左右方向に平行に並べて配置すると共に、上下方向にも平行に並べて配置する。これにより、本発明による不揮発性半導体メモリ素子を、コンパクトに配置することができ、不揮発性半導体メモリ装置の面積を最小限にすることができる。

なお、図２３に示す第１６の実施の形態では、メモリセル（ビット線ＢＩＴ２とセレクトゲート配線ＳＧ１１とで選択されるメモリセル）において、メタル配線１２は、トランジスタ形成部３０の左側に配置したが、真上に配置する、あるいは、右側に配置しても同様である。但し、この例では、右側に配置すると、メモリセルサイズがメタル配線１２の間隔で決まるので、多少メモリセルサイズが大きくなる場合がある。

図２４は、図２３に示す不揮発性半導体メモリ装置の動作を説明するための図であり、動作表を示している。

例えば、図２３のＭ１１を選択する場合を考える。このとき、非選択となるＭ１３の動作も含む。書き込み１の場合は、ビット線ＢＩＴ１が選択され５Ｖとなり、ＢＩＴ３は非選択のため０Ｖとなる。従って、Ｍ１１には書き込みが行われるが、Ｍ１３には書き込みが行われない。

消去に関しても、ビット線ＢＩＴ１は８Ｖとなるが、ビット線ＢＩＴ３は０Ｖとなるので、ビット線ＢＩＴ３につながるメモリセルでは消去が行われない。読み出しも同様である。書き込み２の場合は、ビット線ＢＩＴ１に０Ｖが印加され、ＣＧ１に１５Ｖが印加されるため、メモリセルＭ１１のドレインとコントロールゲートに１５Ｖの電界が印加され、すなわち、フローティングゲートとドレインの間には、α＝０．６として、「（１５Ｖ×０．６−０Ｖ）＝９Ｖ」が印加され、電子がドレインからフローティングゲートに注入されるが、ビット線ＢＩＴ３は非選択のときに５Ｖになるので、ドレインとフローティングゲートの間には、（１５Ｖ×０．６−５Ｖ）＝４Ｖが印加されるが、電界が弱いので、ＦＮ電流が発生せず、書き込みは起こらない。

以上説明した本発明の実施の形態おいて、第２、第３、第４、第５、第１２、および第１５の実施の形態では、メモリ構成は、全て１バイト（８ビットセル）の単位で説明したが、これは便宜上の説明であり、要求仕様に応じて、ワード単位（１６ビットセル）あるいは、ダブルワード（３２ビットセル）等のメモリセルアレイ構成にしても、主旨は全く同じである。

以上説明したように、本発明の不揮発性半導体メモリ素子、および不揮発性半導体メモリ装置においては、標準ロジックのＣＭＯＳプロセスで不揮発性メモリが実現でき、ロジック混載メモリを容易に、また安価に実現できる。

以上、本発明の実施の形態について説明したが、本発明の不揮発性半導体メモリ素子、および不揮発性半導体メモリ装置は、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。

１…ｐ型半導体基板、２…ｎ型ウェル（ｎ−Ｗｅｌｌ）、３…ＭＯＳトランジスタ（第１のゲート領域部）、４…フローティングゲート型トランジスタ（第２のゲート領域部）、５…ｎ型拡散層（Ｔ１のドレイン、第１のｎ型拡散層）、６…ｎ型拡散層（Ｔ１のソースおよびＴ２のドレイン、第２のｎ型拡散層）、７…ｎ型拡散層（Ｔ２のソース、第３のｎ型拡散層）、８…ポリシリコン層（Ｔ１のゲート）、９…フローティングゲート、１０、１１、１６、１８…コンタクト、１２、１３…メタル配線、１４…キャパシタ、１５・・・ｐ型拡散層、１５´・・・ｎ型拡散層（第４のｎ型拡散層）、１５Ａ・・・ｎ型拡散層（第５のｎ型拡散層）、１５Ｂ・・・ｎ型拡散層（第６のｎ型拡散層）、１７…ｎ型拡散層、１９…コントロールゲート配線（メタル配線）、２０…分離用酸化膜、２１、２１Ａ、２１Ｂ…チャネルインプラ、２２、２３…サブコンタクト、２４…サブコンタクト配線、２５…ｐ型拡散層領域、２６・・・ｎ型拡散層（第７のｎ型拡散層）、２７・・・コンタクト、２８・・・メタル配線（第３のメタル配線）、３０…トランジスタ形成部、１００−１〜１００−ｎ、１００−０〜１００−７…メモリセルアレイ（メモリセルブロック）、２００−１〜２００−ｍ…行デコーダ、２０１…デコーダ回路、２０２…インバータ、２０３、２０５…レベルシフト回路、２０４…ＮＡＮＤ回路、３００…セレクト回路、３０１、３０３…転送ゲートトランジスタ、３０２、３０４、３１２…スイッチ用トランジスタ、３１０…ＰＭＯＳトランジスタ、３１１…ＮＭＯＳトランジスタ、４００−１〜４００−ｎ…列デコーダ、４０１…デコーダ回路、４０２…インバータ、４０３、４０５…レベルシフト回路、４０４…ＮＡＮＤ回路、５００…データ入力変換回路、６００…センスアンプ、７００…電源電圧制御回路、Ｃ１…キャパシタ、Ｃ１−０〜Ｃｎ−７…列選択トランジスタ、ＣＧ…コントロールゲート、ＳＧ…セレクトゲート、Ｔ１…トランジスタ（第１トランジスタ）、Ｔ２…フローティングゲート型トランジスタ（第２トランジスタ）

Claims (15)

1. 半導体基板上に形成されるＭＯＳ構造の第１トランジスタと、フローティングゲート型の第２トランジスタとからなり、標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性半導体メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列して構成される不揮発性半導体メモリ装置であって、
   前記メモリセルは、
   前記フローティングゲートへの電荷の蓄積時には、
   前記第２トランジスタのドレイン近傍でホットエレクトロンを発生させて前記フローティングゲートに電荷を注入するか、または、前記フローティングゲートに高電圧を印加し、ＦＮ電流（ファウラーノルトハイムのトンネル電流）により前記フローティングゲートに電荷を注入し、
   前記フローティングゲートに蓄積された電荷の消去時には、
   前記第２トランジスタのドレインとフローティングゲート間に高電圧を印加し、ＦＮ電流により前記フローティングゲートに蓄積された電荷を放出するように構成され、
   前記不揮発性半導体メモリ装置は、
   前記メモリセルが各行ごとに列方向に１バイトあるいはワード単位等の所定のビット数の列単位で列選択されるメモリセルブロックで構成されるように配置されると共に、
   前記各メモリセルの第１トランジスタのドレインが行方向に沿って共通接続される複数のビット線と、
   前記メモリセルブロックごとに設けられるセレクトゲート配線であって、メモリセルの第１トランジスタのゲートであるセレクトゲートＳＧが列方向に沿って共通接続されるセレクトゲート配線と、
   前記メモリセルブロックごとに設けられるコントロールゲート配線であって、メモリセルの第２トランジスタのゲートであるコントロールゲートＣＧが列方向に沿って共通接続されるコントロールゲート配線と、
   列方向に前記列単位で選択される列選択範囲内ごとに設けられるソース線であって、該列選択範囲内の全部の行の各メモリセルの第２トランジスタのソースが共通接続されるソース線と、
   アドレス信号を受けて前記メモリセルを選択する行選択信号を出力する行デコーダと、
   前記行デコーダから出力される信号を前記セレクトゲートＳＧに印加する第１の電圧ＶＰ１の信号に変換する第１のレベルシフト回路と、
   前記行デコーダから出力される信号を前記コントロールゲートＣＧに印加する第２の電圧ＶＰ２の信号に変換する第２のレベルシフト回路と、
   アドレス信号を受けて前記メモリセルを前記列単位で選択する列選択信号を出力する列デコーダと、
   前記列デコーダから出力される列選択信号を第３の電圧ＶＰ３の信号に変換する第３のレベルシフト回路と、
   前記メモリセルブロックごとに配置されると共に選択されたメモリセルブロック内のトランジスタにゲート電圧を印加するためのセレクト回路であって、前記第３のレベルシフト回路から出力される列選択信号ＶＰ３をゲート入力とし、第１のレベルシフト回路の出力信号ＶＰ１をセレクトゲートＳＧに転送する第１の転送ゲートトランジスタと、前記第３のレベルシフト回路から出力される列選択信号ＶＰ３をゲート入力とし、前記第２のレベルシフト回路の出力信号ＶＰ２をコントロールゲートＣＧに転送する第２の転送ゲートトランジスタとを有するセレクト回路と、
   前記第３のレベルシフト回路から出力される列選択信号ＶＰ３をゲート入力とし前記列単位のメモリセルのビット線を選択する列選択トランジスタと、
   前記列選択トランジスタにより選択された前記列単位のビット線に当該列選択トランジスタを介して接続される前記列単位のビット数のデータ入出力線と、
   前記列単位のビット数の書き込み込みデータの入力信号を受けてデータの書き込みおよび データ消去を行う際に、前記データ入出力線を通して前記第１トランジスタのドレインに印加する第４の電圧信号ＶＰ４を出力するデータ入力変換回路と、
   前記データ入出力線に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路と、
   を備えることを特徴とする不揮発性半導体メモリ装置。
2. 半導体基板上に形成されるＭＯＳ構造の第１トランジスタと、フローティングゲート型の第２トランジスタとからなり、標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性半導体メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列して構成される不揮発性半導体メモリ装置であって、
   前記メモリセルは、
   前記フローティングゲートへの電荷の蓄積時には、
   前記第２トランジスタのドレイン近傍でホットエレクトロンを発生させて前記フローティングゲートに電荷を注入するか、または、前記フローティングゲートに高電圧を印加し、ＦＮ電流（ファウラーノルトハイムのトンネル電流）により前記フローティングゲートに電荷を注入し、
   前記フローティングゲートに蓄積された電荷の消去時には、
   前記第２トランジスタのドレインとフローティングゲート間に高電圧を印加し、ＦＮ電流により前記フローティングゲートに蓄積された電荷を放出するように構成され、
   前記不揮発性半導体メモリ装置は、
   前記メモリセルが各行ごとに列方向に１バイトあるいはワード単位等の所定のビット数の列単位で列選択されるメモリセルブロックで構成されるように配置されると共に、
   前記各メモリセルの第１トランジスタのドレインが行方向に沿って共通接続される複数のビット線と、
   前記各メモリセルの第１トランジスタのゲートであるセレクトゲートＳＧが列方向に沿って共通接続されるセレクトゲート配線と、
   前記メモリセルブロックごとに設けられるコントロールゲート配線であって、メモリセルの第２トランジスタのゲートであるコントロールゲートＣＧが列方向に沿って共通接続されるコントロールゲート配線と、
   列方向に前記列単位で選択される列選択範囲内ごとに設けられるソース線であって、該列選択範囲内の全部の行の各メモリセルの第２トランジスタのソースが共通接続されるソース線と、
   アドレス信号を受けて前記メモリセルを選択する行選択信号を出力する行デコーダと、
   前記行デコーダから出力される信号を前記セレクトゲートＳＧに印加する第１の電圧ＶＰ１の信号に変換する第１のレベルシフト回路と、
   前記行デコーダから出力される信号を前記コントロールゲートＣＧに印加する第２の電圧ＶＰ２の信号に変換する第２のレベルシフト回路と、
   アドレス信号を受けて前記メモリセルを前記列単位で選択する列選択信号を出力する列デコーダと、
   前記列デコーダから出力される列選択信号を第３の電圧ＶＰ３の信号に変換する第３のレベルシフト回路と、
   前記メモリセルブロックごとに配置されると共に選択されたメモリセルブロック内のトランジスタにゲート電圧を印加するためのセレクト回路であって、前記第３のレベルシフト回路から出力される列選択信号ＶＰ３をゲート入力とし、前記第２のレベルシフト回路の出力信号ＶＰ２をコントロールゲートＣＧに転送する転送ゲートトランジスタを有するセレクト回路と、
   前記第３のレベルシフト回路から出力される列選択信号ＶＰ３をゲート入力とし前記列単位のビット数のメモリセルのビット線を選択する列選択トランジスタと、
   前記列選択トランジスタにより選択された前記列単位のビット線に当該列選択トランジスタを介して接続される列単位のビット数のデータ入出力線と、
   前記列単位のビット数の書き込み込みデータの入力信号を受けてデータの書き込みおよびデータ消去を行う際に、前記データ入出力線を通して前記第１トランジスタのドレインに印加する第４の電圧信号ＶＰ４を出力するデータ入力変換回路と、
   前記データ入出力線に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路と、
   を備えることを特徴とする不揮発性半導体メモリ装置。
3. 半導体基板上に形成されるＭＯＳ構造の第１トランジスタと、フローティングゲート型の第２トランジスタとからなり、標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性半導体メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列して構成される不揮発性半導体メモリ装置であって、
   前記メモリセルは、
   前記フローティングゲートへの電荷の蓄積時には、
   前記第２トランジスタのドレイン近傍でホットエレクトロンを発生させて前記フローティングゲートに電荷を注入するか、または、前記フローティングゲートに高電圧を印加し、ＦＮ電流（ファウラーノルトハイムのトンネル電流）により前記フローティングゲートに電荷を注入し、
   前記フローティングゲートに蓄積された電荷の消去時には、
   前記第２トランジスタのドレインとフローティングゲート間に高電圧を印加し、ＦＮ電流により前記フローティングゲートに蓄積された電荷を放出するように構成され、
   前記不揮発性半導体メモリ装置は、
   前記メモリセルが各行ごとに列方向に１バイトあるいはワード単位等の所定のビット数の列単位で列選択されるメモリセルブロックで構成されるように配置されると共に、
   前記各メモリセルの第１トランジスタのドレインが行方向に沿って共通接続される複数のビット線と、
   前記各メモリセルの第１トランジスタのゲートであるセレクトゲートＳＧが列方向に沿って共通接続されるセレクトゲート配線と、
   前記メモリセルブロックごとに設けられるコントロールゲート配線であって、メモリセルの第２トランジスタのゲートであるコントロールゲートＣＧが列方向に沿って共通接続されるコントロールゲート配線と、
   列方向に前記列単位で選択される列選択範囲内ごとに設けられるソース線であって、該列選択範囲内の全部の行の各メモリセルの第２トランジスタのソースが共通接続されるソース線と、
   アドレス信号を受けて前記メモリセルを選択する行選択信号を出力する行デコーダと、
   前記行デコーダから出力される信号を前記セレクトゲートＳＧに印加する第１の電圧ＶＰ１の信号に変換する第１のレベルシフト回路と、
   アドレス信号を受けて前記メモリセルを前記列単位で選択する列選択信号を出力する列デコーダと、
   前記列デコーダから出力される列選択信号を第３の電圧ＶＰ３に変換する第３のレベルシフト回路と、
   前記列デコーダから出力される列選択信号を第２の電圧ＶＰ２の信号に変換する第２のレベルシフト回路と、
   前記メモリセルブロックごとに配置されると共に選択されたメモリセルブロック内のトランジスタにゲート電圧を印加するためのセレクト回路であって、前記第２のレベルシフト回路から出力される列選択信号ＶＰ２をゲート入力とし、第１のレベルシフト回路の出力信号ＶＰ１をコントロールゲートＣＧに転送する転送ゲートトランジスタを有するセレクト回路と、
   前記第３のレベルシフト回路から出力される列選択信号ＶＰ３をゲート入力とし前記列単位のビット数のメモリセルのビット線を選択する列選択トランジスタと、
   前記列選択トランジスタにより選択された列単位のビット線に当該列選択トランジスタを介して接続される前記列単位のビット数のデータ入出力線と、
   前記列単位のビット数の書き込み込みデータの入力信号を受けてデータの書き込みおよびデータ消去を行う際に、前記データ入出力線を通して前記第１トランジスタのドレインに印加する第４の電圧信号ＶＰ４を出力するデータ入力変換回路と、
   前記データ入出力線に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路と、
   を備えることを特徴とする不揮発性半導体メモリ装置。
4. 半導体基板上に形成されるＭＯＳ構造の第１トランジスタと、フローティングゲート型の第２トランジスタとからなり、標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性半導体メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列して構成される不揮発性半導体メモリ装置であって、
   前記メモリセルは、
   前記フローティングゲートへの電荷の蓄積時には、
   前記第２トランジスタのドレイン近傍でホットエレクトロンを発生させて前記フローティングゲートに電荷を注入するか、または、前記フローティングゲートに高電圧を印加し、ＦＮ電流（ファウラーノルトハイムのトンネル電流）により前記フローティングゲートに電荷を注入し、
   前記フローティングゲートに蓄積された電荷の消去時には、
   前記第２トランジスタのドレインとフローティングゲート間に高電圧を印加し、ＦＮ電流により前記フローティングゲートに蓄積された電荷を放出するように構成され、
   前記不揮発性半導体メモリ装置は、
   前記メモリセルが各行ごとに列方向に１バイトあるいはワード単位等の所定のビット数の列単位で列選択されるメモリセルブロックで構成されるように配置されると共に、
   前記各メモリセルの第１トランジスタのドレインが行方向に沿って共通接続される複数のビット線と、
   前記各メモリセルの第１トランジスタのゲートであるセレクトゲートＳＧが列方向に沿って共通接続されるセレクトゲート配線と、
   前記メモリセルブロックごとに設けられるコントロールゲート配線であって、メモリセルの第２トランジスタのゲートであるコントロールゲートＣＧが列方向に沿って共通接続されるコントロールゲート配線と、
   列方向に前記列単位で選択される列選択範囲内ごとに設けられるソース線であって、該列選択範囲内の全部の行の各メモリセルの第２トランジスタのソースが共通接続されるソース線と、
   アドレス信号を受けて前記メモリセルを選択する行選択信号を出力する行デコーダと、
   前記行デコーダから出力される信号を前記セレクトゲートＳＧに印加する第１の電圧ＶＰ１の信号に変換する第１のレベルシフト回路と、
   アドレス信号を受けて前記メモリセルを前記列単位で選択する列選択信号を出力する列デコーダと、
   前記列デコーダから出力される列選択信号を第２の電圧ＶＰ２の信号に変換する第２のレベルシフト回路と、
   前記列デコーダから出力される列選択信号を第３の電圧ＶＰ３の信号に変換する第３のレベルシフト回路と、
   前記メモリセルブロックごとに配置されると共に選択されたメモリセルブロック内のトランジスタにゲート電圧を印加するためのセレクト回路であって、前記第２のレベルシフト回路から出力される前記第２の電圧ＶＰ２の信号を電源電圧とし、前記第１のレベルシフト回路の出力する第１の電圧ＶＰ１の信号を入力信号とし、出力信号をコントロールゲートＣＧに出力するインバータを有するセレクト回路と、
   前記第３のレベルシフト回路から出力される列選択信号ＶＰ３をゲート入力とし前記列単位のメモリセルのビット線を選択する列選択トランジスタと、
   前記列選択トランジスタにより選択された前記列単位のビット線に当該列選択トランジスタを介して接続される前記列単位のビット数のデータ入出力線と、
   前記列単位のビット数の書き込み込みデータの入力信号を受けてデータの書き込みおよびデータ消去を行う際に、前記データ入出力線を通して前記第１トランジスタのドレインに印加する第４の電圧信号ＶＰ４を出力するデータ入力変換回路と、
   前記データ入出力線に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路と、
   を備えることを特徴とする不揮発性半導体メモリ装置。
5. 半導体基板上に形成されるＭＯＳ構造の第１トランジスタと、フローティングゲート型の第２トランジスタとからなり、標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性半導体メモリ素子であるメモリセルをマトリックス状に配列して構成される不揮発性半導体メモリ装置であって、
   前記メモリセルはその構成部分のレイアウトとして、
   前記半導体基板上の第１の方向を上下方向で表し、前記第１の方向と直交する第２の方向を左右方向で表した場合に、
   前記上下方向に、前記第１トランジスタのドレインとなる第１のｎ型拡散層と、第１トランジスタのチャネルを形成する第１のゲート領域部と、第１トランジスタのソースであり第２トランジスタのドレインともなる第２のｎ型拡散層と、第２トランジスタのチャネルを形成する第２のゲート領域部と、ソースとなる第３のｎ型拡散層とが順次に配置される方形状のトランジスタ形成部と、
   前記トランジスタ形成部の左側あるいは右側に、該トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記第１トランジスタのドレインにコンタクトにより接続される第１のメタル配線と、
   前記第１トランジスタのゲート領域部に一部が対向するようにして左右方向に形成され、前記第１トランジスタのゲートとなる方形状のポリシリコン層と、
   前記半導体基板上において、前記トランジスタ形成部の左側および右側に、所定の幅と深さを持って左右方向に形成される方形状の第１および第２のＤ−タイプ（Ｄｅｐｌｅｔｉｏｎ−ｔｙｐｅ）のチャネルインプラと、
   前記半導体基板表面に対向して左右方向に配置されると共に、その左端部側の領域が前記第１のチャネルインプラの表面に対向し、かつその中央部の領域が前記第２トランジスタの第２ゲート領域部に対向し、右端部側の領域が前記第２のチャネルインプラの表面に対向するように配置される方形状のフローティングゲートと、
   前記第１のチャネルインプラの左側に隣接し、所定の幅と深さを持って左右方向に形成されコントロールゲートＣＧとなる第５のｎ型拡散層と、
   前記第２のチャネルインプラ２１Ｂの右側に隣接し、所定の幅と深さを持って左右方向に形成されコントロールゲートＣＧとなる第６のｎ型拡散層と、
   前記フローティングゲートに対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、フローティングゲートに電位を付与するためのコントロールゲートが接続されるコントロールゲート配線であって、一部が前記フローティングゲートと対向すると共に、前記第５および第６のｎ型拡散層とコンタクトにより接続されるコントロールゲート配線と、
   前記第２トランジスタのソースとなる第３のｎ型拡散層に対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第３のｎ型拡散層とコンタクトにより接続される第２のメタル配線と、
   を備えると共に、
   前記各メモリセルの配置において、
   前記コントロールゲートＣＧとなる第５および第６のｎ型拡散層を互い共有するように左右方向にメモリセルを配列すると共に、
   前記左右方向に配列されたメモリセルに対し、前記第２のメタル配線を共通にして、下方向に対称にメモリセルを配列すること、
   を特徴とする不揮発性半導体メモリ装置。
6. 半導体基板上に形成されるＭＯＳ構造の第１トランジスタと、フローティングゲート型の第２トランジスタとからなり、標準ＣＭＯＳプロセスで構成されるフローティングゲー
   トタイプの１層ポリシリコン不揮発性半導体メモリ素子であって、
   前記フローティングゲートへの電荷の蓄積時には、
   前記第２トランジスタのドレイン近傍でホットエレクトロンを発生させて前記フローティングゲートに電荷を注入するか、または、前記フローティングゲートに高電圧を印加し、ＦＮ電流（ファウラーノルトハイムのトンネル電流）により前記フローティングゲートに電荷を注入し、
   前記フローティングゲートに蓄積された電荷の消去時には、
   前記第２トランジスタのドレインとフローティングゲート間に高電圧を印加し、ＦＮ電流により前記フローティングゲートに蓄積された電荷を放出するように構成され、
   また、前記不揮発性半導体メモリ素子はその構成部分のレイアウトとして、
   前記半導体基板上の第１の方向を上下方向で表し、前記第１の方向と直交する第２の方向を左右方向で表した場合に、
   前記上下方向に、前記第１トランジスタのドレインとなる第１のｎ型拡散層と、第１トランジスタのチャネルを形成する第１のゲート領域部と、第１トランジスタのソースであり第２トランジスタのドレインともなる第２のｎ型拡散層と、第２トランジスタのチャネルを形成する第２のゲート領域部と、ソースとなる第３のｎ型拡散層とが順次に配置される方形状のトランジスタ形成部と、
   前記トランジスタ形成部の左側あるいは右側に、該トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記第１トランジスタのドレインにコンタクトにより接続される第１のメタル配線と、
   前記第１トランジスタのゲート領域部に一部が対向するようにして左右方向に形成され、前記第１トランジスタのゲートとなる方形状のポリシリコン層と、
   前記半導体基板上において、前記トランジスタ形成部の左側に、所定の幅と深さを持って左右方向に形成される方形状のＤ−タイプ（Ｄｅｐｌｅｔｉｏｎ−ｔｙｐｅ）のチャネルインプラと、
   前記半導体基板表面に対向して左右方向に配置されると共に、左端部側の領域が前記チャネルインプラの表面に対向し、かつ右端部側の領域が前記第２トランジスタの前記第２のゲート領域に対向するように配置される方形状のフローティングゲートと、
   前記チャネルインプラの左側に隣接し、所定の幅と深さを持って左右方向に形成されると共に、前記コントロールゲート配線への接続端子となる第４のｎ型拡散層と、
   前記フローティングゲートに対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第４のｎ型拡散層とコンタクトにより接続されるコントロールゲート配線と、
   前記第２トランジスタのソースとなる第３のｎ型拡散層に対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第３のｎ型拡散層とコンタクトにより接続される第２のメタル配線と、
   前記半導体基板上の前記第１のメタル配線の側方であって、かつ前記第１トランジスタのゲートとなる方形状のポリシリコン層の上側の位置に、前記メモリセルを形成する半導体基板の領域の電圧の上昇を抑制するためのサブコンタクトと、
   を備えることを特徴とする不揮発性半導体メモリ素子。
7. 半導体基板上に形成されるＭＯＳ構造の第１トランジスタと、フローティングゲート型の第２トランジスタとからなり、標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性半導体メモリ素子であるメモリセルをマトリックス状に配列して構成される不揮発性半導体メモリ装置であって、
   前記メモリセルはその構成部分のレイアウトとして、
   前記半導体基板上の第１の方向を上下方向で表し、前記第１の方向と直交する第２の方向を左右方向で表した場合に、
   前記上下方向に、前記第１トランジスタのドレインとなる第１のｎ型拡散層と、第１トランジスタのチャネルを形成する第１のゲート領域部と、第１トランジスタのソースであり第２トランジスタのドレインともなる第２のｎ型拡散層と、第２トランジスタのチャネルを形成する第２のゲート領域部と、ソースとなる第３のｎ型拡散層とが順次に配置される方形状のトランジスタ形成部と、
   前記トランジスタ形成部の左側あるいは右側に、該トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記第１トランジスタのドレインにコンタクトにより接続される第１のメタル配線と、
   前記第１トランジスタのゲート領域部に一部が対向するようにして左右方向に形成され前記第１トランジスタのゲートとなる方形状のポリシリコン層と、
   前記半導体基板上において、前記トランジスタ形成部の左側および右側に、所定の幅と深さを持って左右方向に形成される方形状の第１および第２のＤ−タイプ（Ｄｅｐｌｅｔｉｏｎ−ｔｙｐｅ）のチャネルインプラと、
   前記半導体基板表面に対向して左右方向に配置されると共に、その左端部側の領域が前記第１のチャネルインプラの表面に対向し、かつその中央部分の領域が前記第２トランジスタの前記第２のゲート領域に対向し、右端部側の領域が前記第２のチャネルインプラの表面に対向するように配置される方形状のフローティングゲートと、
   前記第１のチャネルインプラの左側に隣接し、所定の幅と深さを持って左右方向に形成されコントロールゲートＣＧとなる第５のｎ型拡散層と、
   前記第２のチャネルインプラの右側に隣接し、所定の幅と深さを持って左右方向に形成されコントロールゲートＣＧとなる第６のｎ型拡散層と、
   前記フローティングゲートに対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、フローティングゲートに電位を付与するためのコントロールゲートが接続されるコントロールゲート配線であって、一部が前記フローティングゲートと対向すると共に、前記第１および第２のｎ型拡散層とコンタクトにより接続されるコントロールゲート配線と、
   前記第２トランジスタのソースとなる第３のｎ型拡散層に対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第３のｎ型拡散層とコンタクトにより接続される第２のメタル配線と、
   前記半導体基板上の前記第１のメタル配線の側方であって、かつ前記第１トランジスタのゲートとなる方形状のポリシリコン層の上側の位置に、前記メモリセルを形成する半導体基板の領域の電圧の上昇を抑制するためのサブコンタクトと、
   を備えると共に、
   前記各メモリセルの配置において、
   前記コントロールゲートＣＧとなる第５および第６のｎ型拡散層を互い共有するように左右方向にメモリセルを配列すると共に、
   前記左右方向に配列された２つのメモリセルに対し、前記第２のメタル配線を共通にして、下方向に対称にメモリセルを配列すること、
   を特徴とする不揮発性半導体メモリ装置。
8. 半導体基板上に形成されるＭＯＳ構造の第１トランジスタと、フローティングゲート型の第２トランジスタとからなり、標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性半導体メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列して構成される不揮発性半導体メモリ装置であって、
   前記メモリセルは、
   前記フローティングゲートへの電荷の蓄積時には、
   前記第２トランジスタのドレイン近傍でホットエレクトロンを発生させて前記フローテ
   ィングゲートに電荷を注入するか、または、前記フローティングゲートに高電圧を印加し
   、ＦＮ電流（ファウラーノルトハイムのトンネル電流）により前記フローティングゲート
   に電荷を注入し、
   前記フローティングゲートに蓄積された電荷の消去時には、
   前記第２トランジスタのドレインとフローティングゲート間に高電圧を印加し、ＦＮ電流により前記フローティングゲートに蓄積された電荷を放出するように構成され、
   前記不揮発性半導体メモリ装置は、
   前記メモリセルが各行ごとに列方向に１バイトあるいはワード単位等の所定のビット数の列単位で列選択されるメモリセルブロックで構成されるように配置されると共に、
   各メモリセルの第１トランジスタのドレインが行方向に沿って共通接続される複数のビット線と、
   各メモリセルの第１トランジスタのゲートであるセレクトゲートＳＧが列方向に沿って共通接続される複数のセレクトゲート配線と、
   各メモリセルの第２トランジスタのゲートであるコントロールゲートＣＧが列方向に沿って共通接続される複数のコントロールゲート配線と、
   列方向に前記列単位で選択される列選択範囲内ごとに設けられるソース線であって、該列選択範囲内の全部の行の各メモリセルの第２トランジスタのソースが共通接続されるソース線と、
   アドレス信号を受けて前記メモリセルを選択する行選択信号を出力する行デコーダと、
   前記行デコーダから出力される信号から前記セレクトゲートＳＧに印加する信号を第１の電圧ＶＰ１に変換する第１のレベルシフト回路と、
   前記行デコーダから出力される信号から前記コントロールゲートＣＧに印加する信号を第２の電圧ＶＰ２に変換する第２のレベルシフト回路と、
   アドレス信号を受けて前記メモリセルを前記列単位で選択する列選択信号を出力する列デコーダと、
   前記列デコーダから出力される列選択信号を第３の電圧ＶＰ３の列選択信号に変換する第３のレベルシフト回路と、
   前記第３のレベルシフト回路から出力される列選択信号をゲート入力とし前記列単位のメモリセルのビット線を選択する列選択トランジスタと、
   前記列選択トランジスタにより選択された前記列単位のビット線に当該列選択トランジスタを介して接続される前記列単位のビット数のデータ入出力線と、
   前記列単位のビット数の書き込み込みデータの入力信号を受けてデータの書き込みおよびデータ消去を行う際に、前記データ入出力線を通して前記第１トランジスタのドレインに印加する第４の電圧信号ＶＰ４を出力するデータ入力変換回路と、
   前記データ入出力線に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路と、
   を備えることを特徴とする不揮発性半導体メモリ装置。
9. 半導体基板上に形成されるＭＯＳ構造の第１トランジスタと、フローティングゲート型の第２トランジスタとからなり、標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性半導体メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列して構成される不揮発性半導体メモリ装置であって、
   前記メモリセルは、
   前記フローティングゲートへの電荷の蓄積時には、
   前記第２トランジスタのドレイン近傍でホットエレクトロンを発生させて前記フローティングゲートに電荷を注入するか、または、前記フローティングゲートに高電圧を印加し、ＦＮ電流（ファウラーノルトハイムのトンネル電流）により前記フローティングゲートに電荷を注入し、
   前記フローティングゲートに蓄積された電荷の消去時には、
   前記第２トランジスタのドレインとフローティングゲート間に高電圧を印加し、ＦＮ電流により前記フローティングゲートに蓄積された電荷を放出するように構成され、
   前記不揮発性半導体メモリ装置は、
   前記メモリセルが列方向に所定のビット数ｋ（ｋ≧１）個に分割され、列方向にｎビット（ｎ≧１）の幅を有する前記ｋ個のメモリセルブロックで構成されるように配置され、各メモリセルの第１トランジスタのドレインが行方向に沿って共通接続される複数のビット線と、
   各メモリセルの第１トランジスタのゲートであるセレクトゲートＳＧが列方向に沿って共通接続される複数のセレクトゲート配線と、
   各メモリセルの第２トランジスタのゲートであるコントロールゲートＣＧが列方向に沿って共通接続される複数のコントロールゲート配線と、
   各行ごとに設けられる行デコーダであって、アドレス信号を受けて前記メモリセルを選択する行選択信号を生成する行デコーダと、
   前記行デコーダから出力される信号を前記セレクトゲートＳＧに印加する第１の電圧ＶＰ１の信号に変換する第１のレベルシフト回路と、
   前記行デコーダから出力される信号を前記コントロールゲートＣＧに印加する第２の電圧ＶＰ２の信号に変換する第２のレベルシフト回路と、
   前記メモリセルブロックにおける列方向のビット数ｎに対応して設けられる列デコーダであって、前記各メモリセルブロックから１つのメモリセルを選択する列選択信号を出力するｎ個の列デコーダと、
   前記列デコーダから出力される列選択信号を第３の電圧ＶＰ３の列選択信号に変換する第３のレベルシフト回路と、
   前記メモリセルブロックのそれぞれに対応して設けられるｎビット単位の列選択トランジスタであって、前記第３のレベルシフト回路から出力される第３の電圧Ｖｐ３の信号をゲート入力とし、各メモリセルブロックから１つのメモリセルのビット線を選択し、合計ｋビットのメモリセルを選択する列選択トランジスタと、
   前記列選択トランジスタにより選択されたｋビットのビット線に当該列選択トランジスタを介して接続されるｋビットのデータ入出力線と、
   ｋビット単位の書き込み込みデータの入力信号を受けてデータの書き込みおよびデータ消去を行う際に、前記データ入出力線を通して前記第１トランジスタのドレインに印加する第４の電圧信号Ｖｐ４を出力するデータ入力変換回路と、
   前記データ入出力線に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路と、
   を備えることを特徴とする不揮発性半導体メモリ装置。
10. 半導体基板上に形成されるＭＯＳ構造の第１トランジスタと、フローティングゲート型の第２トランジスタとからなり、標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性半導体メモリ素子であって、
    前記フローティングゲートへの電荷の蓄積時には、
    前記第２トランジスタのドレイン近傍でホットエレクトロンを発生させて前記フローティングゲートに電荷を注入するか、または、前記フローティングゲートに高電圧を印加し、ＦＮ電流（ファウラーノルトハイムのトンネル電流）により前記フローティングゲートに電荷を注入し、
    前記フローティングゲートに蓄積された電荷の消去時には、
    前記第２トランジスタのドレインとフローティングゲート間に高電圧を印加し、ＦＮ電流により前記フローティングゲートに蓄積された電荷を放出するように構成され、
    また、前記不揮発性半導体メモリ素子はその構成部分のレイアウトとして、
    前記半導体基板上の第１の方向を上下方向で表し、前記第１の方向と直交する第２の方向を左右方向で表した場合に、
    前記上下方向に、前記第１トランジスタのドレインとなる第１のｎ型拡散層と、第１トランジスタのチャネルを形成する第１のゲート領域部と、第１トランジスタのソースであり第２トランジスタのドレインともなる第２のｎ型拡散層と、第２トランジスタのチャネルを形成する第２のゲート領域部と、ソースとなる第３のｎ型拡散層とが順次に配置される方形状のトランジスタ形成部と、
    前記トランジスタ形成部の左側あるいは右側に、該トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記第１トランジスタのドレインにコンタクトにより接続される第１のメタル配線と、
    前記第１トランジスタのゲート領域部に一部が対向するようにして左右方向に形成され前記第１トランジスタのゲートとなる方形状のポリシリコン層と、
    前記半導体基板上において、前記トランジスタ形成部の左側に、所定の幅と深さを持って左右方向に形成されるｎ型ウェルと、
    前記半導体基板表面に対向して左右方向に配置されると共に、その左端部側の領域が前記ｎ型ウェルの表面に対向し、かつ右端部側の領域が前記第２トランジスタの前記第２のゲート領域部に対向するように配置される方形状のフローティングゲートと、
    前記ｎ型ウェルの前記フローティングゲートと対向する領域の左側に隣接して、所定の幅と深さを持って左右方向に形成されると共にコントロールゲート配線への接続端子となるｐ型拡散層と、
    前記フローティングゲートに対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、コンタクトにより前記ｐ型拡散層と接続されるコントロールゲート配線と、
    前記第２トランジスタのソースとなる第３のｎ型拡散層に対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第３のｎ型拡散層にコンタクトにより接続される第２のメタル配線と、
    前記ｎ型ウェルに所望の電位を与えるためのｎ型拡散層であって、前記ｎ型ウェルの表面上において、前記ｐ型拡散層の上側、かつ前記第１のｎ型拡散層の左側の領域の所定の位置に、所定の幅と深さを持って形成される第７のｎ型拡散層と、
    前記トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記第７のｎ型拡散層にコンタクトにより接続される第３のメタル配線と、
    を備えることを特徴とする不揮発性半導体メモリ素子。
11. 前記フローティングゲートへの電荷の蓄積時に、
    前記第１トランジスタのゲートに第１の高電圧を印加しドレインに第２の電圧を印加し、
    前記第２トランジスタのコントロールゲートに第３の電圧を印加し、ソースに“０”Ｖの電圧を印加し、
    前記第２トランジスタのドレイン近傍にホットエレクトロンを発生させ、前記フローティングゲートに注入すると共に、
    前記フローティングゲートに蓄積された電荷の消去時に、
    前記第１トランジスタのゲートに第４の電圧を印加し、前記ドレインに第５の電圧を印加し、
    前記第２トランジスタのコントロールゲートに“０”Ｖを印加し、ソースをオープンにするか、または、第６の電圧を印加し（第４の電圧、第５の電圧＞第６の電圧）、
    前記第２トランジスタのドレインとフローティングゲート間に高電界を印加することにより、フローティングゲートからドレインに電荷を放出させること、
    を特徴とする請求項１０に記載の不揮発性半導体メモリ素子。
12. 前記フローティングゲートへの電荷の蓄積時に、
    前記第２トランジスタのコントロールゲートに印加する第３の電圧を、段階的に上昇させて印加すること、
    を特徴とする請求項１０に記載の不揮発性半導体メモリ素子。
13. 前記第３のメタル配線の印加する電圧を、前記コントロールゲートの電圧と等しいか、または、それ以上に設定するように構成されたこと
    を特徴とする請求項１０から請求項１２いずれかに記載の不揮発性半導体メモリ素子。
14. 半導体基板上に形成されるＭＯＳ構造の第１トランジスタと、フローティングゲート型の第２トランジスタとからなり、標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性半導体メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列して構成される不揮発性半導体メモリ装置であって、
    前記各メモリセルは、請求項１０に記載の不揮発性半導体メモリ素子であり、ｎ型ウェルに所望の電圧を印加するための第７のｎ型拡散層と第３のメタル配線を有する不揮発性半導体メモリ素子で構成されると共に、
    前記不揮発性半導体メモリ装置は、
    前記メモリセルが各行ごとに列方向に１バイトあるいはワード単位等の所定のビット数の列単位で列選択されるメモリセルブロックで構成されるように配置されると共に、
    前記各メモリセルの第１トランジスタのドレインが行方向に沿って共通接続される複数のビット線と、
    前記各メモリセルの第１トランジスタのゲートであるセレクトゲートＳＧが列方向に沿って共通接続されるセレクトゲート配線と、
    前記メモリセルブロックごとに設けられるコントロールゲート配線であって、メモリセルの第２トランジスタのゲートであるコントロールゲートＣＧが列方向に沿って共通接続されるコントロールゲート配線と、
    列方向に前記列単位で選択される列選択範囲内ごとに設けられるソース線であって、該列選択範囲内の全部の行の各メモリセルの第２トランジスタのソースが共通接続されるソース線と、
    アドレス信号を受けて前記メモリセルを選択する行選択信号を出力する行デコーダと、
    前記行デコーダから出力される信号を前記セレクトゲートＳＧに印加する第１の電圧ＶＰ１の信号に変換する第１のレベルシフト回路と、
    アドレス信号を受けて前記メモリセルを前記列単位で選択する列選択信号を出力する列デコーダと、
    前記列デコーダから出力される選択信号を第３の電圧ＶＰ３に変換する第３のレベルシフト回路と、
    前記列デコーダから出力される列選択信号を第２の電圧ＶＰ２の信号に変換する第２のレベルシフト回路と、
    前記メモリセルブロックごとに配置されると共に選択されたメモリセルブロック内のトランジスタにゲート電圧を印加するためのセレクト回路であって、第１のレベルシフト回路の出力信号ＶＰ１をドレイン入力とし、前記第２のレベルシフト回路から出力される列選択信号の電圧ＶＰ２をゲート入力とし、前記第１のレベルシフト回路の出力信号ＶＰ１または前記電列選択信号の電圧ＶＰ２に応じた電圧を前記コントロールゲートＣＧに転送する転送ゲートトランジスタを有するセレクト回路と、
    前記第３のレベルシフト回路から出力される列選択信号ＶＰ３をゲート入力とし前記列単位のビット数のメモリセルのビット線を選択する列選択トランジスタと、
    前記列選択トランジスタにより選択された列単位のビット線に当該列選択トランジスタを介して接続される前記列単位のビット数のデータ入出力線と、
    前記列単位のビット数の書き込み込みデータの入力信号を受けてデータの書き込みおよびデータ消去を行う際に、前記データ入出力線を通して前記第１トランジスタのドレインに印加する第４の電圧信号ＶＰ４を出力するデータ入力変換回路と、
    前記データ入出力線に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路と、
    を備えることを特徴とする不揮発性半導体メモリ装置。
15. 半導体基板上に形成されるＭＯＳ構造の第１トランジスタと、フローティングゲート型の第２トランジスタとからなり、標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性半導体メモリ素子であるメモリセルをマトリックス状に配列して構成される不揮発性半導体メモリ装置であって、
    前記各メモリセルは、請求項１０に記載の不揮発性半導体メモリ素子であり、ｎ型ウェルに所望の電圧を印加するための第７のｎ型拡散層と第３のメタル配線を有する不揮発性半導体メモリ素子で構成されると共に、
    前記各メモリセルの配置において、
    前記ｎ型ウェルを互いに共通にして、左右に対称に配置される２つのメモリセルと、該左右に対称に配置された２つのメモリセルに対して、前記第２のメタル配線を互いに共通にして下方向に対称に配置される２つの不揮発性半導体メモリ素子と、の計４つのメモリセルを配置の基本単位として、
    前記配置の基本単位となる４つのメモリセルを、左右方向に平行に並べて配置すると共に、上下方向にも平行に並べて配置すること、
    を特徴とする不揮発性半導体メモリ装置。

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