JP2008226383A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】レイアウト面積が小さく、消去非対象のメモリセルのしきい値電圧の変化を防止することが可能な不揮発性半導体記憶装置を提供する。
【解決手段】このフラッシュメモリでは、複数のメモリブロックＭＢ０〜ＭＢ３を１つのＰ型ウェルＰＷの表面に形成するので、レイアウト面積が小さくて済む。また、消去対象のメモリブロックＭＢのデータを消去する場合、Ｐ型ウェルＰＷの電圧ＶＰＷを、消去非対象のメモリブロックＭＢの全ワード線ＷＬに印加する。したがって、Ｐ型ウェルＰＷの電圧ＶＰＷと消去非対象のメモリブロックＭＢの全ワード線ＷＬの電圧ＶＷＬとが同時に変化するので、消去非対象のメモリセルＭＣのしきい値電圧が変化するのを防止できる。
【選択図】図３

Description

この発明は不揮発性半導体記憶装置に関し、特に、１つのウェルに形成された複数のメモリブロックのうちの消去対象のメモリブロックのデータを一括消去することが可能な不揮発性半導体記憶装置に関する。

従来より、フラッシュメモリでは、メモリアレイが複数のメモリブロックに分割され、１メモリブロック単位でデータを消去することが可能になっている。第１のフラッシュメモリでは、各メモリブロックが独立のウェルの表面に形成されており、消去対象のメモリブロックのウェルと各ワード線の間に所定の消去電圧が印加されてデータの消去が行なわれる。このとき、消去非対象のメモリブロックのウェルと各ワード線には０Ｖが印加され、メモリセルのしきい値電圧の変化が防止される（たとえば特許文献１参照）。

また、第２のフラッシュメモリでは、複数のメモリブロックが１つのウェルの表面に形成されており、消去対象のメモリブロックのウェルと各ワード線の間に所定の消去電圧が印加されてデータの消去が行なわれる。このとき、消去非対象のメモリブロックの各ワード線にはウェルと同じ電圧が印加され、メモリセルのしきい値電圧の変化が防止される（たとえば特許文献２参照）。
特開２００１−２１０８０８号公報 特開２００３−３１７０４号公報

しかし、第１のフラッシュメモリでは、各メモリブロックを独立のウェルの表面に形成するので、ウェル間を分離するための分離領域が必要となり、その分だけレイアウト面積が大きくなるという問題があった。

また、第２のフラッシュメモリでは、複数のメモリブロックを１つのウェルの表面に形成するので、ウェル間を分離するための分離領域が不要となるので、その分だけレイアウト面積の縮小化を図ることができる。しかし、このフラッシュメモリでは、ワード線とウェルに独立の電源から電圧を与えていたので、ウェルよりも容量が小さなワード線の電圧がウェルよりも先に上昇し、ワード線とウェルの間に電圧が発生し、メモリセルのしきい値電圧が変化するという問題があった。

また、第１および第２のフラッシュメモリの両方を搭載したマイクロコンピュータでは、用途によって必要なメモリ容量が異なるため、いくつかのメモリブロックを削除してメモリ容量を小さくする場合がある。その場合、周辺回路の再レイアウトが必要となり、メモリ容量の調整が容易でなかった。

それゆえに、この発明の主たる目的は、レイアウト面積が小さく、消去非対象のメモリセルのしきい値電圧の変化を防止することが可能な不揮発性半導体記憶装置を提供することである。

また、この発明の他の目的は、メモリ容量を容易に調整することが可能な不揮発性半導体記憶装置を提供することである。

この発明の一実施の形態による不揮発性半導体記憶装置は、複数のメモリブロックと消去回路を備える。複数のメモリブロックは１つのウェルの表面に形成され、各メモリブロックは、複数行複数列に配置された複数のメモリセルと、各行に対応して設けられ、対応の各メモリセルのゲートに接続されたワード線とを含む。消去回路は、複数のメモリブロックのうちの消去対象のメモリブロックに含まれる複数のメモリセルの記憶データを一括消去する。ここで、複数のメモリブロックの各メモリセルのソースは所定のノードに接続されている。また、消去回路は第１および第２の駆動回路を含む。第１の駆動回路は、ウェルおよび所定のノードに第１の電圧を印加する。第２の駆動回路は、複数のメモリブロックのうちの消去非対象のメモリブロックの各ワード線に第１の駆動回路の出力電圧を印加するとともに、消去対象のメモリブロックの各ワード線に第１の電圧と異なる第２の電圧を印加する。

また、この発明の他の実施の形態による不揮発性半導体記憶装置は、複数の第１のメモリブロックと、第１のロウデコーダと、複数の第２のメモリブロックと、第２のロウデコーダとを備える。複数の第１のメモリブロックは１つの第１のウェルの表面に形成され、各第１のメモリブロックは、複数行複数列に配置された複数のメモリセルと、各行に対応して設けられ、対応の各メモリセルのゲートに接続されたワード線とを含む。第１のロウデコーダは、各第１のメモリブロックに対応して設けられ、対応の第１のメモリブロックが消去対象である場合は、第１のウェルに印加されている第１の電圧と異なる第２の電圧を対応の各ワード線に印加し、対応の第１のメモリブロックが消去非対象であるが他の第１のメモリブロックが消去対象である場合は、対応の各ワード線に第１の電圧を印加する。複数の第２のメモリブロックはそれぞれ複数の第２のウェルの表面に形成され、各第２のメモリブロックは、複数行複数列に配置された複数のメモリセルと、各行に対応して設けられ、対応の各メモリセルのゲートに接続されたワード線とを含む。第２のロウデコーダは、各第２のメモリブロックに対応して設けられ、対応の第２のメモリブロックが消去対象である場合は、対応の第２のウェルに印加されている第３の電圧と異なる第４の電圧を対応の各ワード線に印加し、対応の第２のメモリブロックが消去非対象である場合は、対応の各ワード線に第３の電圧を印加する。ここで、複数の第１のメモリブロックおよび複数の第２のメモリブロックは、ワード線が延在する第１の方向と直交する第２の方向に順に配列され、複数の第１のロウデコーダおよび複数の第２のロウデコーダは、複数の第１のメモリブロックおよび複数の第２のメモリブロックの第１の方向に隣接して、第２の方向に順に配列されている。

この発明の一実施の形態による不揮発性半導体記憶装置では、複数のメモリブロックを１つのウェルの表面に形成するので、レイアウト面積が小さくて済む。また、ウェルおよび各メモリセルのソースに第１の電圧を印加する第１の駆動回路の出力電圧を、消去非対象のメモリブロックの各ワード線に印加するので、ウェルおよび各メモリセルのソースの電圧と消去非対象のメモリブロックの各ワード線の電圧とが同時に変化する。したがって、消去非対象のメモリセルのしきい値電圧が変化するのを防止することができる。

また、この発明の他の実施の形態による不揮発性半導体記憶装置では、複数の第１のメモリブロックおよび複数の第２のメモリブロックは、ワード線の延在方向と直交する方向に順に配列されている。したがって、第２のメモリブロックを削除してメモリ容量を減らす場合でも、周辺回路の再レイアウトが不要となり、メモリ容量の調整を容易に行なうことができる。

[実施の形態１]
図１（ａ）〜（ｈ）は、この発明の実施の形態１によるフラッシュメモリのメモリセルの構成および動作を示す図である。図１（ａ）〜（ｈ）において、メモリセルＭＣは、Ｐ型ウェルＰＷの表面上に絶縁層（図示せず）を介してフローティングゲートＦＧを形成し、さらにその上に絶縁層（図示せず）を介してコントロールゲートＣＧを形成し、ゲートＦＧ，ＣＧの両側にＮ型の不純物を注入してソースＳおよびドレインＤを形成したものである。コントロールゲートＣＧはワード線ＷＬに接続され、ソースＳはソース線ＳＬに接続され、ドレインＤはビット線ＢＬに接続される。

このメモリセルＭＣは、フローティングゲートＦＧに電子が蓄積されているか否かによって、データ“０”または“１”を記憶する。ここでは、図１（ａ）に示すように、フローティングゲートＦＧに電子が蓄積されていない状態を消去状態（あるいは低しきい値状態）と呼び、図１（ｆ）に示すように、フローティングゲートＦＧに電子が蓄積された状態を書込状態（あるいは高しきい値状態）と呼ぶものとする。

メモリセルＭＣに保持されたデータの読出は、図１（ｃ）（ｈ）に示すように、コントロールゲートＣＧに読出ワード線電圧（５Ｖ程度）を印加し、ドレインＤに読出ビット線電圧（１Ｖ程度）を印加し、ソースＳを接地することにより行なわれる。図１（ｂ）（ｃ）に示すように、消去状態ではメモリセルＭＣのしきい値電圧が低いので、メモリセルＭＣがオンしてメモリセル電流が流れる。また図１（ｇ）（ｈ）に示すように、書込状態ではメモリセルＭＣのしきい値電圧が高いので、メモリセルＭＣがオンせず、メモリセル電流がほとんど流れない。したがって、データの読出は、読出電圧印加時のメモリセル電流を検知することにより、メモリセルＭＣに保持されたデータを読み出すことができる。

また、消去状態のメモリセルＭＣを書込状態に変化させる場合は、図１（ｄ）に示すように、コントロールゲートＣＧに書込ワード線電圧（８Ｖ）を印加し、ドレインＤに書込ビット線電圧（４Ｖ）を印加し、ソースＳおよびＰ型ウェルＰＷを接地させる。これにより、チャネルホットエレクトロンがフローティングゲートＦＧに注入されて、メモリセルＭＣが消去状態から書込状態に遷移する。逆に、書込状態のメモリセルＭＣを消去状態に変化させる場合は、図１（ｅ）示すように、コントロールゲートＣＧに消去ワード線電圧（−８Ｖ）を印加し、ドレインＤをハイ・インピーダンス状態（フローティング状態）にし、ソースＳおよびＰ型ウェルＰＷに消去ウェル電圧（８Ｖ）を印加する。これにより、Fauler−NordheimトンネリングによってフローティングゲートＦＧの電子がソースＳに引き抜かれ、メモリセルＭＣが書込状態から消去状態に遷移する。

また、図１（ａ）〜（ｈ）には示していないが、一般にメモリセルＭＣを消去状態にする際には、消去対象メモリセルＭＣのワード線ＷＬ、ソース線ＳＬ、およびＰ型ウェルＰＷにそれぞれ−８Ｖ、８Ｖ、および８Ｖを印加する前に、一旦消去対象メモリセルＭＣを全て高しきい値状態に書き上げる消去前書き込み動作を行なう。これは、消去対象のメモリセルＭＣに高しきい値状態のメモリセルＭＣと低しきい値状態のメモリセルＭＣが混在した場合、そのままの状態で元々高しきい値状態だったメモリセルＭＣが低しきい値状態にシフトするまで消去電圧ストレスを印加すると、元々低しきい値状態だったメモリセルＭＣのしきい値電圧の分布が低くなり過ぎるからである。メモリセルＭＣのしきい値電圧が低くなり過ぎると、読出ワード線電圧（ゲート電圧）が０Ｖでもオンする恐れがあるので、消去ストレス電圧印加前のメモリセルＭＣのしきい値状態をある程度揃える必要がある。

消去前書込を行なう方法としては、消去ストレス電圧と電圧極性を逆転させて、メモリセルＭＣのワード線ＷＬ、ソース線ＳＬ、およびＰ型ウェルＰＷにそれぞれ８Ｖ、−８Ｖ、および−８Ｖを印加してFauler−Nordheimトンネリングを起こし、メモリセルＭＣを高しきい値状態に遷移させる方法がある。

図２は、図１（ａ）〜（ｈ）に示したメモリセルＭＣを含むフラッシュメモリの全体構成を示すブロック図である。図２において、フラッシュメモリは、メモリアレイＭＡ、内部電圧発生回路１、ディストリビュータ２、アドレスバッファ３、Ｘデコーダ４、Ｙデコーダ５、コラム選択回路６、センスアンプ７、入出力バッファ８、および制御回路９を備える。

メモリアレイＭＡは、複数行複数列に配置された複数のメモリセルＭＣを含む。各メモリセルＭＣは、図１（ａ）〜（ｈ）で示したように、１ビットのデータを記憶する。各メモリセルＭＣには、固有のアドレスが割り当てられている。内部電圧発生回路１は、図１（ａ）〜（ｈ）で示した種々の内部電圧（８Ｖ，−８Ｖ，約５Ｖ，４Ｖ，約１Ｖなど）を発生する。ディストリビュータ２は、消去、書込、読出などの動作モードに応じて、内部電圧発生回路１で生成された種々の内部電圧をＸデコーダ４、コラム選択回路６、センスアンプ７などに分配する。

アドレスバッファ３は、外部から与えられたアドレス信号ＡＤＤに含まれるＸアドレス信号およびＹアドレス信号をそれぞれＸデコーダ４およびＹデコーダ５に与える。Ｘデコーダ４は、アドレスバッファ３から与えられたＸアドレス信号に従って、メモリアレイＭＡのワード線ＷＬ、ソース線ＳＬ、Ｐ型ウェルＰＷなどに、ディストリビュータ２から与えられた内部電圧を与える。Ｙデコーダ５は、アドレスバッファ３から与えられたＹアドレス信号に従って、メモリアレイＭＡの複数列のうちのいずれかの列を指定する。

コラム選択回路６は、Ｙデコーダ５によって指定された列のビット線ＢＬとセンスアンプ７とを接続する。センスアンプ７は、コラム選択回路６およびビット線ＢＬを介してメモリセルＭＣのデータの書込および読出を行なう。入出力バッファ８は、外部とセンスアンプ７との間で、書込データ信号ＤＩおよび読出データ信号ＤＯの授受を行なうとともに、外部から与えられた制御信号ＣＮＴを制御回路９に与える。制御回路９は、制御信号ＣＮＴに従って、フラッシュメモリ全体を制御する。

図３は、図２に示したメモリアレイＭＡおよびその周辺回路の構成を示す回路ブロック図である。図３において、メモリアレイＭＡは、複数行複数列に配置された複数のメモリセルＭＣと、それぞれ複数行に対応して設けられた複数のワード線ＷＬと、それぞれ複数行に対応して設けられた複数のソース線ＳＬと、それぞれ複数列に対応して設けられた複数のビット線ＢＬと、各ビット線ＢＬに対応して設けられた選択ゲート（ＮチャネルＭＯＳトランジスタ）ＳＧと、各隣接する２本のビット線ＢＬに対応して設けられた主ビット線ＭＢＬとを含む。各ワード線ＷＬは、対応の行の各メモリセルＭＣのコントロールゲートＣＧに接続される。各ソースＳＬは、対応の行の各メモリセルＭＣのソースに接続される。各ビット線ＢＬは、対応の列の各メモリセルＭＣのドレインに接続される。各選択ゲートＳＧは、対応のビット線ＢＬの一方端と対応の主ビット線ＭＢＬとの間に接続される。メモリアレイＭＡは、１つのＰ型ウェルＰＷの表面に形成され、Ｐ型ウェルＰＷは分離用Ｎ型ウェルＮＷの表面に形成されている。

メモリアレイＭＡは、それぞれが複数のメモリセル行を有する複数（図では４つ）のメモリブロックＭＢ０〜ＭＢ３に分割されている。４つのメモリブロックＭＢ０〜ＭＢ３に対応してそれぞれ４つのロウデコーダＲＤ０〜ＲＤ３が設けられる。ロウデコーダＲＤ０〜ＲＤ３の各々は、対応のメモリブロックＭＢの複数のワード線ＷＬのうちの選択したワード線ＷＬに、消去、書込、読出などの動作モードに応じた電圧を与える。

全ソース線ＳＬおよびＰ型ウェルＰＷは、ソース線・Ｐ型ウェルドライバ１０に接続される。ドライバ１０は、全ソース線ＳＬおよびＰ型ウェルＰＷに、消去、書込、読出などの動作モードに応じた電圧を与える。分離用Ｎ型ウェルＮＷは、分離用Ｎ型ウェルドライバ１１に接続される。ドライバ１１は、分離用Ｎ型ウェルＮＷに、消去、書込、読出などの動作モードに応じた電圧を与える。

各選択ゲートＳＧのゲートは、ビット線選択回路１２に接続される。ビット線選択回路１２は、奇数番のビット線ＢＬに対応する選択ゲートＳＧと、偶数番のビット線ＢＬに対応する選択ゲートＳＧとのうちのいずれか一方の選択ゲートＳＧを導通させる。コラム選択回路６は、Ｙデコーダ５によって指定された主ビット線ＭＢＬをセンスアンプ７に接続する。ロウデコーダＲＤ０〜ＲＤ３、ドライバ１０，１１およびビット線選択回路１２は、図２のＸデコーダ４に含まれる。

図４は図３のＩＶ−ＩＶ線断面図であり、図５は図３のＶ−Ｖ線断面図である。図中の電圧値は、メモリブロックＭＢ０が消去対象であり、他のメモリブロックＭＢ１〜ＭＢ３が消去非対象である場合に消去動作時に印加される電圧値である。図４および図５において、Ｐ型基板ＰＳの表面に分離用Ｎ型ウェルＮＷが形成され、分離用Ｎ型ウェルＮＷの表面にＰ型ウェルＰＷが形成され、Ｐ型ウェルＰＷの表面に複数のメモリセルＭＣが形成される。

一般的にウェハとしてＰ型基板ＰＳを用い、かつその電圧を０Ｖとするので、Ｐ型ウェウェルＰＷとＰ型基板ＰＳが直接接触すると電気的に短絡し、Ｐ型ウェルＰＷに０Ｖ以外の電圧を印加することができない。そこで、Ｐ型ウェルＰＷとＰ型基板ＰＳの間にＮ型ウェルＮＷを設けてＰ型ウェルＰＷとＰ型基板ＰＳを電気的に分離している。Ｎ型ウェルＮＷにはＰ型ウェルＰＷとＰ型基板ＰＳの双方の電位以上の電位を印加して逆バイアス状態とする。

各メモリセルＭＣは、Ｐ型ウェルＰＷの表面上に順次形成されたフローティングゲートＦＧおよびコントロールゲートＣＧと、ゲートＦＧ，ＣＧの両側に形成されたソースＳおよびドレインＤとを含む。図５に示すように、同じ２つのメモリセルＭＣは、分離領域ＳＡで分離されている。各メモリセル列の上方にビット線ＢＬが形成され、図４に示すように、ビット線ＢＬは対応の各メモリセルＭＣのドレインに接続される。ビット線ＢＬの上方に主ビット線ＭＢＬが形成され、主ビット線ＭＢＬは対応の選択ゲート（ＮチャネルＭＯＳトランジスタ）ＳＧを介して対応のビット線ＢＬに接続されるとともに、コラム選択回路６に含まれるＮチャネルＭＯＳトランジスタ１３に接続される。トランジスタ１３は、メモリアレイＭＡ用のＰ型ウェルＰＷとは独立したＰ型ウェルＰＷの表面に形成されている。

また、図５に示すように、同じメモリセル行の複数のメモリセルＭＣのコントロールゲートＣＧは一体的に形成されており、ビット線ＢＬとメインビット線ＭＢＬの間にワード線ＷＬが形成されている。ワード線ＷＬは、対応のメモリセル行のコントロールゲートＣＧに複数箇所で接続されるとともに、ロウデコーダＲＤ０に含まれるＮチャネルＭＯＳトランジスタ１４およびＰチャネルＭＯＳトランジスタ１５に接続される。トランジスタ１４，１５は、メモリアレイＭＡ用のＰ型ウェルＰＷとは独立したウェルＰＷ，ＮＷの表面にそれぞれ形成されている。

図６は、図３に示したロウデコーダＲＤ０，ＲＤ１の構成を示す回路ブロック図である。図６において、ロウデコーダＲＤ０は、正電圧セレクト回路２０と、負電圧セレクト回路２１と、対応のメモリブロックＭＢ０の各ワード線ＷＬに対応して設けられたワード線デコーダ２２およびドライバ２３を含む。

正電圧セレクト回路２０は、複数の切換端子２０ａと１つの共通端子２０ｂとを含む。複数の切換端子２０ａには、それぞれ内部電圧発生回路１で生成された正電圧８Ｖ，５Ｖ，…と、０Ｖと、ソース線・Ｐ型ウェルドライバ１０から出力されたＰ型ウェル電圧ＶＰＷが与えられる。正電圧セレクト回路２０は、制御回路１などによって制御され、消去、書込、読出などの動作モードに応じて、複数の切換端子２０ａのうちのいずれかの切換端子２０ａと共通端子２０ｂとを接続する。書込動作時は８Ｖが共通端子２０ｂに与えられ、読出動作時は５Ｖが共通端子２０ｂに与えられ、スタンバイ時は０Ｖが共通端子２０ｂに与えられ、消去動作時はＰ型ウェル電圧ＶＰＷが共通端子２０ｂに与えられる。

負電圧セレクト回路２１は、複数の切換端子２１ａと１つの共通端子２１ｂとを含む。複数の切換端子２１ａには、それぞれ内部電圧発生回路１で生成された負電圧−８Ｖ，…と、０Ｖなどが与えられる。負電圧セレクト回路２１は、制御回路１によって制御され、消去、書込、読出などの動作モードに応じて、複数の切換端子２１ａのうちのいずれかの切換端子２１ａと共通端子２１ｂとを接続する。書込、読出およびスタンバイ時は０Ｖが共通端子２１ｂに与えられ、消去動作時は−８Ｖが共通端子２１ｂに与えられる。

ワード線デコーダ２２は、書込および読出動作時には、アドレスバッファ３から与えられたＸアドレス信号が対応のワード線ＷＬに予め割り当てられたＸアドレス信号に一致した場合は「Ｌ」レベルの信号を出力し、一致しない場合は「Ｈ」レベルの信号を出力する。また、ワード線デコーダ２２は、消去動作時には、アドレスバッファ３から与えられたＸアドレス信号に含まれるブロック選択信号が対応のメモリブロックＭＢに予め割り当てられたブロック選択信号に一致した場合は「Ｌ」レベルの信号を出力し、一致しない場合は「Ｈ」レベルの信号を出力する。また、ワード線デコーダ２２は、スタンバイ時には、「Ｈ」レベルの信号を出力する。

ドライバ２３は、ＰチャネルＭＯＳトランジスタ２４およびＮチャネルＭＯＳトランジスタ２５を含む。ＰチャネルＭＯＳトランジスタ２４は、正電圧セレクト回路２０の共通端子２０ｂと対応のワード線ＷＬとの間に接続され、そのゲートは対応のワード線デコーダ２２の出力信号を受ける。ＮチャネルＭＯＳトランジスタ２５は、対応のワード線ＷＬと負電圧セレクト回路２１の共通端子２１ｂとの間に接続され、そのゲートは対応のワード線デコーダ２２の出力信号を受ける。

対応のワード線デコーダ２２の出力信号が「Ｈ」レベルの場合は、ＮチャネルＭＯＳトランジスタ２５が導通し、負電圧セレクト回路２１の共通端子２１ｂと対応のワード線ＷＬとが接続される。対応のワード線デコーダ２２の出力信号が「Ｌ」レベルの場合は、ＰチャネルＭＯＳトランジスタ２４が導通し、正電圧セレクト回路２０の共通端子２０ｂと対応のワード線ＷＬとが接続される。

他のロウデコーダＲＤ１〜ＲＤ３の各々もロウデコーダＲＤ０と同じ構成である。図６では、メモリブロックＭＢ０が消去対象であり、他のメモリブロックＭＢ１〜ＭＢ３が消去対象外である場合のセレクト回路２０，２１の状態が示されている。

図７は、図３に示したソース線・Ｐ型ウェルドライバ１０の構成を示す回路ブロック図である。図中の電圧値は、消去動作時の電圧値を示している。図７において、ソース線・Ｐ型ウェルドライバ１０は、Ｐ型ウェルドライバ３０とソース線ドライバ４０を備える。

Ｐ型ウェルドライバ３０は、入力ノードＮ１と出力ノードＮ２との間に直列接続されたレベルシフタ３１およびインバータ３２，３５を含む。レベルシフタ３１は、入力ノードＮ１に「Ｈ」レベル（１．５Ｖ）の信号が与えられた場合は、電源ノードＮ３の電圧（８Ｖ）を出力し、入力ノードＮ１に「Ｌ」レベル（０Ｖ）の信号が与えられた場合は、電源ノードＮ４の電圧（０Ｖ）を出力する。インバータ３３は、電源ノードＮ３，Ｎ４間に直列接続されたＰチャネルＭＯＳトランジスタ３３およびＮチャネルＭＯＳトランジスタ３４を含み、トランジスタ３３，３４のゲートはレベルシフタ３１の出力信号を受ける。インバータ３３は、レベルシフタ３１から「Ｈ」レベル（８Ｖ）の信号が出力された場合は電源ノードＮ４の電圧（０Ｖ）を出力し、レベルシフタ３１から「Ｌ」レベル（０Ｖ）の信号が出力された場合は電源ノードＮ３の電圧（８Ｖ）を出力する。

インバータ３５は、電源ノードＮ５と接地電圧ＧＮＤ（０Ｖ）のラインとの間に直列接続されたＰチャネルＭＯＳトランジスタ３６およびＮチャネルＭＯＳトランジスタ３７を含み、トランジスタ３６，３７のゲートは前段のインバータ３２の出力信号を受ける。また、インバータ３５は、電源ノードＮ５と接地電圧ＧＮＤ（０Ｖ）のラインとの間に直列接続されたＮチャネルＭＯＳトランジスタ３８およびＰチャネルＭＯＳトランジスタ３９とを含み、トランジスタ３８，３９のゲートはレベルシフタ３１の出力信号を受ける。インバータ３５は、前段のインバータ３２から「Ｌ」レベル（０Ｖ）の信号が出力された場合は電源ノードＮ５の電圧（８Ｖ）を出力し、前段のインバータ３２から「Ｈ」レベル（８Ｖ）の信号が出力された場合は接地電圧（０Ｖ）を出力する。

ソースドライバ４０は、入力ノードＮ６と出力ノードＮ７との間に直列接続されたレベルシフタ４１およびインバータ４２，４５を含む。レベルシフタ４１は、入力ノードＮ６に「Ｈ」レベル（１．５Ｖ）の信号が与えられた場合は、電源ノードＮ８の電圧（８Ｖ）を出力し、入力ノードＮ６に「Ｌ」レベル（０Ｖ）の信号が与えられた場合は、電源ノードＮ９の電圧（０Ｖ）を出力する。インバータ４２は、電源ノードＮ８，Ｎ９間に直列接続されたＰチャネルＭＯＳトランジスタ４３およびＮチャネルＭＯＳトランジスタ４４を含み、トランジスタ４３，４４のゲートはレベルシフタ４１の出力信号を受ける。インバータ４２は、レベルシフタ４１から「Ｈ」レベル（８Ｖ）の信号が出力された場合は電源ノードＮ９の電圧（０Ｖ）を出力し、レベルシフタ４１から「Ｌ」レベル（０Ｖ）の信号が出力された場合は電源ノードＮ８の電圧（８Ｖ）を出力する。

インバータ４５は、Ｐ型ウェルドライバ４０の出力ノードＮ２と接地電圧ＧＮＤ（０Ｖ）のラインとの間に直列接続されたＰチャネルＭＯＳトランジスタ４６およびＮチャネルＭＯＳトランジスタ４７を含み、トランジスタ４６，４７のゲートは前段のインバータ４２の出力信号を受ける。また、インバータ４５は、Ｐ型ウェルドライバ４０の出力ノードＮ２と接地電圧ＧＮＤ（０Ｖ）のラインとの間に直列接続されたＮチャネルＭＯＳトランジスタ４８およびＰチャネルＭＯＳトランジスタ４９とを含み、トランジスタ４８，４９のゲートはレベルシフタ４１の出力信号を受ける。インバータ４５は、前段のインバータ４２から「Ｌ」レベル（０Ｖ）の信号が出力された場合はＰ型ウェル電圧ＶＰＷ（８Ｖ）を出力し、前段のインバータ４２から「Ｈ」レベル（８Ｖ）の信号が出力された場合は接地電圧（０Ｖ）を出力する。

したがって、消去動作時は、入力ノードＮ１，Ｎ６に「Ｈ」レベル（１．５Ｖ）の信号が与えられ、電源ノードＮ３，Ｎ５，Ｎ８に８Ｖが与えられ、電源ノードＮ４，Ｎ９に０Ｖが与えられ、Ｐ型ウェル電圧ＶＰＷおよびソース線電圧ＶＳＬは８Ｖとなる。

また、消去前書込動作時は図８に示すように、入力ノードＮ１，Ｎ６に「Ｈ」レベル（１．５Ｖ）の信号が与えられ、電源ノードＮ３，Ｎ８に０Ｖが与えられ、電源ノードＮ４，Ｎ５，Ｎ９に−８Ｖが与えられ、Ｐ型ウェル電圧ＶＰＷおよびソース線電圧ＶＳＬは−８Ｖとなる。

次に、図１〜図８に示したフラッシュメモリの動作について説明する。図９は、このフラッシュメモリの消去動作時および消去前書込時のそれぞれにおいて、消去対象ブロックおよび消去非対象ブロックのそれぞれのメモリセルＭＣに印加される電圧を示す図である。また、図１０は、消去動作時におけるソース線電圧ＶＳＬ、Ｐ型ウェル電圧ＶＰＷ、Ｎ型ウェル電圧ＶＮＷ、消去非対象ブロック（ここではＭＢ１〜ＭＢ３とする）のワード線電圧ＶＷＬ、および消去対象ブロック（ここではＭＢ０とする）のワード線電圧ＶＷＬの時刻変化を示すタイムチャートである。

図１０を参照して、スタンバイ時には、ソース線電圧ＶＳＬ、Ｐ型ウェル電圧ＶＰＷ、Ｎ型ウェル電圧ＶＮＷ、および全メモリブロックＭＢ０〜ＭＢ３のワード線電圧ＶＷＬは０Ｖに固定されている。次に時刻ｔ１において、ソース線電圧ＶＳＬ、Ｐ型ウェル電圧ＶＰＷ、Ｎ型ウェル電圧ＶＮＷ、および消去非対象のメモリブロックＭＢ１〜ＭＢ３のワード線電圧ＶＷＬが０Ｖから８Ｖに立ち上げられる。このとき、図６および図７で示したように、Ｐ型ウェル電圧ＶＰＷがソース線ＳＬとワード線ＷＬに与えられるので、電圧ＶＰＷ，ＶＳＬ，ＶＷＬが同じ上昇速度で８Ｖに上昇する。したがって、ワード線ＷＬとＰ型ウェルＰＷおよびソース線ＳＬとの間に電位差が生じて消去非対象のメモリセルＭＣのしきい値電圧がシフトすることを防止することができる。なお、メモリセルＭＣのドレインは、Ｐ型ウェル電圧ＶＰＷ（８Ｖ）よりもＰＮ接合のビルトインポテンシャル（０．６Ｖ）だけ低い電圧（７．４Ｖ）になる。

次いで時刻ｔ２において、消去対象のメモリブロックＭＢ０の全ワード線ＷＬの電圧が０Ｖから−８Ｖに立ち下げられる。これにより、図１(ｅ）で示したように、メモリブロックＭＢ０の各メモリセルＭＣのフローティングゲートＦＧからソースＳに電子が引き抜かれ、各メモリセルＭＣのしきい値電圧が低下する。

次に時刻ｔ３において、メモリブロックＭＢ０のワード線電圧ＶＷＬが−８Ｖから０Ｖに立ち上げられる。次いで時刻ｔ４において、ソース線電圧ＶＳＬ、Ｐ型ウェル電圧ＶＰＷ、Ｎ型ウェル電圧ＶＮＷ、および消去非対象のメモリブロックＭＢ１〜ＭＢ３のワード線電圧ＶＷＬが８Ｖから０Ｖに立ち下げられて、消去対象のメモリブロックＭＢ０のデータの消去が終了する。

消去前書込動作時は、まず、ソース線電圧ＶＳＬ、Ｐ型ウェル電圧ＶＰＷ、ビット線電圧ＶＢＬ、および消去非対象のメモリブロックＭＢ１〜ＭＢ３のワード線電圧ＶＷＬが０Ｖから−８Ｖに立ち下げられる。次に、消去対象のメモリブロックＭＢ０の全ワード線ＷＬの電圧が０Ｖから８Ｖに立ち上げられる。これにより、メモリブロックＭＢ０の各メモリセルＭＣのフローティングゲートＦＧに電子が注入され、各メモリセルＭＣのしきい値電圧が上昇する。

次いで、メモリブロックＭＢ０のワード線電圧ＶＷＬが８Ｖから０Ｖに立ち下げられる。次に、ソース線電圧ＶＳＬ、Ｐ型ウェル電圧ＶＰＷ、および消去非対象のメモリブロックＭＢ１〜ＭＢ３のワード線電圧ＶＷＬが−８Ｖから０Ｖに立ち上げられて、消去対象のメモリブロックＭＢ０の消去前書込が終了する。なお、消去前書込動作時は、Ｎ型ウェル電圧ＶＮＷはＰ型ウェル電圧ＶＰＷよりも高ければよいので、必ずしもＶＮＷ＝ＶＰＷとする必要はなく、たとえば０Ｖ以上の電圧をＮ型ウェルＮＷに印加しておいてもよい。通常の書込および読出動作は、図１（ａ）〜（ｈ）で示したので、その説明は繰り返さない。

［実施の形態２］
各メモリブロックＭＢが独立のＰ型ウェルＰＷ内に形成されたフラッシュメモリでは、消去対象のメモリブロックＭＢ用のロウデコーダＲＤは対応の各ワード線ＷＬを０Ｖから−８Ｖに立ち下げる必要があるが、消去非対象のメモリブロックＭＢ用のロウデコーダＲＤは対応の各ワード線ＷＬを０Ｖに維持すればよい。

しかし、複数のメモリブロックＭＢ０〜ＭＢ３が１つのＰ型ウェルＰＷの表面に形成された実施の形態１のフラッシュメモリでは、消去対象のメモリブロックＭＢ０用のロウデコーダＲＤ０は対応の各ワード線ＷＬを０Ｖから−８Ｖに立ち下げる必要があることに加え、消去非対象のメモリブロックＭＢ１〜ＭＢ３用のロウデコーダＲＤ１〜ＲＤ３は対応の各ワード線ＷＬを０Ｖから８Ｖに立ち上げる必要がある。

したがって、実施の形態１の各ロウデコーダＲＤは、対応のメモリブロックＭＢが消去対象となったことを検知する必要があるとともに、他のメモリブロックＭＢが消去対象となったことも検知する必要がある。したがって、実施の形態１のフラッシュメモリのロウデコーダＲＤは、各メモリブロックＭＢが独立のＰ型ウェルＰＷ内に形成されたフラッシュメモリのロウデコーダＲＤよりも大型になる。

フラッシュメモリ混載マイコンに搭載されるフラッシュメモリモジュールでは、図１１に示すように、複数のメモリブロックＭＢ０〜ＭＢ３を１つのＰ型ウェルＰＷ内に形成し、他の複数のメモリブロックＭＢ１０〜ＭＢ１２の各々を独立のＰ型ウェルＰＷ内に形成する場合がある。図１１では、メモリブロックＭＢ１０，ＭＢ０〜ＭＢ３，ＭＢ１１，ＭＢ１２が図中Ｙ方向（ビット線ＢＬの延在方向）に順次配列され、それらの図中Ｘ方向（ワード線ＷＬの延在方向）に隣接してメモリブロックＭＢ１０，ＭＢ０〜ＭＢ３，ＭＢ１１，ＭＢ１２用のロウデコーダＲＤ１０，ＲＤ０〜ＲＤ３，ＲＤ１１，ＲＤ１２がそれぞれ配置され、さらにＸ方向に隣接して内部電圧発生回路１が配置されている。また、メモリブロックＭＢ１２、ロウデコーダＲＤ１２および内部電圧発生回路１の図中Ｙ方向に隣接してセンスアンプ帯５０、周辺回路５１、および制御回路９がそれぞれ配置されている。センスアンプ帯５０にはセンスアンプ７などが配置され、周辺回路５１には入出力バッファ８などが含まれる。

上述のように、メモリブロックＭＢ０〜ＭＢ３用のロウデコーダＲＤ０〜ＲＤ３は、メモリブロックＭＢ１０〜ＭＢ１２用のロウデコーダＲＤ１０〜ＲＤ１２よりも大きいので、ロウデコーダＲＤ０〜ＲＤ３の幅がロウデコーダＲＤ１０〜ＲＤ１２よりも大きくなって内部電圧発生回路１の領域内にはみ出てしまう。

一方、フラッシュメモリ混載マイコンに搭載されるフラッシュモジュールは、搭載されるマイコンの用途によって必要メモリ容量が異なるため、１つまたは２以上のメモリブロックＭＢを削除してメモリ容量をカットダウンし、小容量化展開を行なうことがよくある。

その場合、図１１に示したようにメモリブロックＭＢ０〜ＭＢ３がメモリブロックＭＢ１０〜ＭＢ１１の間に配置されていると、メモリブロックＭＢ１１，ＭＢ１２およびロウデコーダＲＤ１１，ＲＤ１２を削除してメモリブロックＭＢ１０，ＭＢ０〜ＭＢ３およびロウデコーダＲＤ０〜ＲＤ３をセンスアンプ帯５０側に移動させるためには、ロウデコーダＲＤ０〜ＲＤ３のはみ出し部分も移動させる必要がある。したがって、内部電圧発生回路１の再レイアウトが必要となり、小容量化展開の容易性が損なわれる。

そこで、この実施の形態２では、図１２に示すように、メモリブロックＭＢ１０〜ＭＢ１２，ＭＢ０〜ＭＢ３およびセンスアンプ帯５０の順に配置し、メモリブロックＭＢ１０〜ＭＢ１２，ＭＢ０〜ＭＢ３に隣接してロウデコーダＲＤ１０〜ＲＤ１２，ＲＤ０〜ＲＤ３を配置する。このように配置すれば、メモリブロックＭＢ１０〜ＭＢ１２およびロウデコーダＲＤ１０〜ＲＤ１２を削除しても内部電圧発生回路１の再レイアウトを行なう必要がないので、小容量化展開を容易に行なうことができる。

また、図１３は、この実施の形態２の変更例を示すブロック図である。図１３において、この変更例では、メモリブロックＭＢ０〜ＭＢ３，ＭＢ１０〜ＭＢ１２およびセンスアンプ帯５０の順に配置し、メモリブロックＭＢ０〜ＭＢ３，ＭＢ１０〜ＭＢ１２に隣接してロウデコーダＲＤ０〜ＲＤ３，ＲＤ１０〜ＲＤ１２を配置する。また、ロウデコーダＲＤ０〜ＲＤ３，ＲＤ１０〜ＲＤ１２を同じ幅でレイアウトし、ロウデコーダＲＤ０〜ＲＤ３の一部を図中Ｙ方向にはみ出させる。このように配置すれば、メモリブロックＭＢ１０〜ＭＢ１２およびロウデコーダＲＤ１０〜ＲＤ１２を削除しても、メモリブロックＭＢ０〜ＭＢ３およびロウデコーダＲＤ０〜ＲＤ３をセンスアンプ帯５０側に移動させればよく、内部電圧発生回路１の再レイアウトを行なう必要がない。したがって、小容量化展開を容易に行なうことができる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

この発明の実施の形態１によるフラッシュメモリのメモリセルの構成および動作を示す図である。 図１に示したメモリセルを用いたフラッシュメモリの全体構成を示すブロック図である。 図２に示したメモリアレイおよび周辺回路の構成を示す回路ブロック図である。 図３のＩＶ−ＩＶ線断面図である。 図３のＶ−Ｖ線断面図である。 図３に示したロウデコーダの構成を示す回路ブロック図である。 図３に示したソース線・Ｐ型ウェルドライバの構成および消去動作時の電圧値を示す回路ブロック図である。 図３に示したソース線・Ｐ型ウェルドライバの構成および消去前書込動作時の電圧値を示す回路ブロック図である。 図１〜図７に示したフラッシュメモリの消去動作時および消去前書込動作時のそれぞれにおいてメモリセルに印加する電圧を示す図である。 図１〜図７に示したフラッシュメモリの消去動作時にメモリセルに印加する電圧を示すタイムチャートである。 実施の形態１のフラッシュメモリを含むフラッシュモジュールの問題点を説明するためのブロック図である。 この発明の実施の形態２によるフラッシュモジュールのレイアウトを示すブロック図である。 実施の形態２の変更例を示すブロック図である。

符号の説明

ＭＣ メモリセル、ＰＷ Ｐ型ウェル、Ｓ ソース、Ｄ ドレイン、ＦＧ フローティングゲート、ＣＧ コントロールゲート、ＷＬ ワード線、ＢＬ ビット線、ＳＬ ソース線、ＭＡ メモリアレイ、１ 内部電圧発生回路、２ ディストリビュータ、３ アドレスバッファ、４ Ｘデコーダ、５ Ｙデコーダ、６ コラム選択回路、７ センスアンプ、８ 入出力バッファ、９ 制御回路、ＭＢ メモリブロック、ＳＧ 選択ゲート、ＭＢＬ 主ビット線、ＮＷ 分離用Ｎ型ウェル、ＲＤ ロウデコーダ、１０ ソース線・Ｐ型ウェルドライバ、１１ 分離用Ｎ型ウェルドライバ、１２ ビット線選択回路、１３，１４，２５，３４，３７，３８，４４，４７，４８ ＮチャネルＭＯＳトランジスタ、１５，２４，３３，３６，３９，４３，４６，４９ ＰチャネルＭＯＳトランジスタ、２０ 正電圧セレクタ回路、２０ａ 切換端子、２０ｂ 共通端子、２１ 負電圧セレクタ回路、２１ａ 切換端子、２１ｂ 共通端子、２２ ワード線デコーダ、２３ ドライバ、３０ Ｐ型ウェルドライバ、３１，４１ レベルシフタ、３２，３５，４２，４５ インバータ、５０ センスアンプ帯、５１ 周辺回路。

Claims (8)

1. 不揮発性半導体記憶装置であって、
   １つのウェルの表面に形成され、各々が、複数行複数列に配置された複数のメモリセルと、各行に対応して設けられ、対応の各メモリセルのゲートに接続されたワード線とを含む複数のメモリブロック、および
   前記複数のメモリブロックのうちの消去対象のメモリブロックに含まれる前記複数のメモリセルの記憶データを一括消去する消去回路を備え、
   前記複数のメモリブロックの各メモリセルのソースは所定のノードに接続され、
   前記消去回路は、
   前記ウェルおよび前記所定のノードに第１の電圧を印加する第１の駆動回路、および
   前記複数のメモリブロックのうちの消去非対象のメモリブロックの各ワード線に前記第１の駆動回路の出力電圧を印加するとともに、消去対象のメモリブロックの各ワード線に前記第１の電圧と異なる第２の電圧を印加する第２の駆動回路を含む、不揮発性半導体記憶装置。
2. 不揮発性半導体記憶装置であって、
   １つのウェルの表面に形成され、各々が、複数行複数列に配置された複数のメモリセルと、各行に対応して設けられ、対応の各メモリセルのゲートに接続されたワード線とを含む複数のメモリブロック、および
   前記複数のメモリブロックのうちの消去対象のメモリブロックに含まれる前記複数のメモリセルの記憶データを一括消去する消去回路を備え、
   消去対象のメモリブロックの各メモリセルのソースと消去非対象のメモリブロックの各メモリセルのソースとは所定のノードに接続され、
   前記消去回路は、
   前記ウェルおよび前記所定のノードに第１の電圧を印加する第１の駆動回路、および
   前記消去非対象のメモリブロックの各ワード線に前記第１の駆動回路の出力電圧を印加するとともに、消去対象のメモリブロックの各ワード線に前記第１の電圧と異なる第２の電圧を印加する第２の駆動回路を含む、不揮発性半導体記憶装置。
3. 前記第１の駆動回路は、
   前記ウェルに前記第１の電圧を印加する第１の副駆動回路、および
   前記第１の副駆動回路の出力電圧を前記所定のノードに印加する第２の副駆動回路を含む、請求項２に記載の不揮発性半導体記憶装置。
4. 前記第２の駆動回路は、前記消去非対象のメモリブロックのワード線に前記第１の駆動回路の出力電圧を印加した後に、前記消去対象のメモリブロックのワード線に前記第２の電圧を印加する、請求項２または請求項３に記載の不揮発性半導体記憶装置。
5. 前記複数のメモリブロックは複数のビット線を共有し、
   前記複数のビット線は、それぞれ前記複数のメモリブロックの複数列に対応して設けられ、各ビット線は対応の各メモリセルのドレインに接続されている、請求項２から請求項４までのいずれかに記載の不揮発性半導体記憶装置。
6. 不揮発性半導体記憶装置であって、
   １つの第１のウェルの表面に形成され、各々が、複数行複数列に配置された複数のメモリセルと、各行に対応して設けられ、対応の各メモリセルのゲートに接続されたワード線とを含む複数の第１のメモリブロック、
   各第１のメモリブロックに対応して設けられ、対応の第１のメモリブロックが消去対象である場合は、前記第１のウェルに印加されている第１の電圧と異なる第２の電圧を対応の各ワード線に印加し、対応の第１のメモリブロックが消去非対象であるが他の第１のメモリブロックが消去対象である場合は、前記第１の電圧を対応の各ワード線に印加する第１のロウデコーダ、
   それぞれ複数の第２のウェルの表面に形成され、各々が、複数行複数列に配置された複数のメモリセルと、各行に対応して設けられ、対応の各メモリセルのゲートに接続されたワード線とを含む複数の第２のメモリブロック、および
   各第２のメモリブロックに対応して設けられ、対応の第２のメモリブロックが消去対象である場合は、対応の第２のウェルに印加されている第３の電圧と異なる第４の電圧を対応の各ワード線に印加し、対応の第２のメモリブロックが消去非対象である場合は、前記第３の電圧を対応の各ワード線に印加する第２のロウデコーダを備え、
   前記複数の第１のメモリブロックおよび前記複数の第２のメモリブロックは、前記ワード線が延在する第１の方向と直交する第２の方向に順に配列され、
   複数の前記第１のロウデコーダおよび複数の前記第２のロウデコーダは、前記複数の第１のメモリブロックおよび前記複数の第２のメモリブロックの前記第１の方向に隣接して、前記第２の方向に順に配列されている、不揮発性半導体記憶装置。
7. 前記第１〜第４の電圧を発生する内部電圧発生回路を備え、
   複数の前記第１のロウデコーダおよび複数の前記第２のロウデコーダは、前記複数の第１のメモリブロックおよび前記複数の第２のメモリブロックと前記内部電圧発生回路との間に設けられている、請求項６に記載の不揮発性半導体記憶装置。
8. 複数の前記第１のロウデコーダの前記第２の方向の長さの総和は、前記複数の第１のメモリブロックの前記第２の方向の長さの総和よりも長く、
   前記第１のロウデコーダの前記第１の方向の長さは、前記第２のロウデコーダの前記第２のロウデコーダの長さ以下である、請求項６または請求項７に記載の不揮発性半導体記憶装置。

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