KR102072767B1 - 고전압 스위치 및 그것을 포함하는 불휘발성 메모리 장치 - Google Patents

고전압 스위치 및 그것을 포함하는 불휘발성 메모리 장치 Download PDF

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Abstract

본 발명에 따른 제 1 구동 전압과 상기 제 1 구동 전압보다 높은 제 2 구동 전압으로 구동되는 불휘발성 메모리 장치의 고전압 스위치는 게이트로 인가되는 전압에 따라 상기 제 2 구동 전압을 출력 단자로 전달하는 PMOS 트랜지스터, 상기 출력 단자로부터 피드백되는 출력 신호에 따라 상기 제 2 구동 전압을 상기 PMOS 트랜지스터로 제공하는 제 1 공핍 모드 트랜지스터, 상기 제 2 구동 전압을 일단으로 수신하여 스위칭 제어 신호에 따라 스위칭 전압을 타단으로 제공하는 제 2 공핍 모드 트랜지스터, 그리고 인에이블 신호 및 반전 인에이블 신호에 기초하여 상기 스위칭 전압을 상기 PMOS 트랜지스터의 게이트로 제공하는 레벨 쉬프터를 포함하고, 상기 인에이블 신호 및 상기 반전 인에이블 신호는 입력 신호와 제어 신호에 기초하여 접지 전압 또는 제 1 구동 전압의 레벨을 가지도록 생성될 수 있다.

Description

고전압 스위치 및 그것을 포함하는 불휘발성 메모리 장치{HIGH VOLTAGE SWITCH AND NONVOLATILE MEMORY DEVICE COMPRISING THE SAME}
본 발명은 반도체 장치에 관한 것으로, 좀 더 구체적으로는 고전압 스위치 및 그것을 포함하는 불휘발성 메모리 장치에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치(Volatile semiconductor memory device)와 불휘발성 반도체 메모리 장치(Non-volatile semiconductor memory device)로 구분될 수 있다. 휘발성 반도체 메모리 장치는 읽고 쓰는 속도가 빠르지만 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에, 불휘발성 반도체 메모리 장치는 전원 공급이 중단되더라도 그 내용을 보존한다. 그러므로 불휘발성 반도체 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 저장하는 데 쓰인다. 불휘발성 메모리 장치의 대표적인 예로 플래시 메모리 장치가 있다.
플래시 메모리 장치의 경우, 공급되는 전원 전압(VDD)보다 더 높은 고전압(Vpp)을 외부로부터 제공받아 사용한다. 메모리 셀의 프로그램이나 소거 동작시에는 20V 정도의 고전압이 사용된다. 그리고 이러한 고전압을 제어하기 위한 고전압 스위치에는 외부에서 제공되는 고전압(Vpp)이 제공된다.
고전압 스위치는 공핍 모드 트랜지스터(Depletion Transistor)와 PMOS 트랜지스터의 피드백 구조에 의해 동작한다. 공핍 모드 트랜지스터(Depletion Transistor)와 PMOS 트랜지스터는 공정에 따라 다소 차이를 가지는 문턱 전압을 가질 수 있다. 예를 들어, 공핍 모드 트랜지스터(Depletion Transistor)의 문턱 전압이 평균값보다 낮아진 경우, 고전압 스위치의 초기 피드백 루프의 시작 시점이 늦어질 수 있다. 또한, 공핍 모드 트랜지스터(Depletion Transistor)의 문턱 전압이 평균값보다 높아진 경우, PMOS 트랜지스터에 누설 전류가 발생할 수 있다.
한편, 고전압 스위치가 턴 온(Turn on) 되어 있는 동안, PMOS 트랜지스터의 게이트와 드레인 양단간에 고전압(예를 들어, 20V)이 계속하여 유지된다. 따라서, PMOS 트랜지스터는 FN 스트레스로 인한 열화 현상이 발생할 수 있다.
본 발명의 목적은 고전압 스위치 내의 PMOS 트랜지스터의 게이트 전압을 제어하여 누설 전류를 차단하고, 고전압 스위치 내의 PMOS 트랜지스터의 열화 현상을 방지하는 고전압 스위치를 포함하는 불휘발성 메모리 장치를 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 제 1 구동 전압과 상기 제 1 구동 전압보다 높은 제 2 구동 전압으로 구동되는 불휘발성 메모리 장치의 고전압 스위치는 게이트로 인가되는 전압에 따라 상기 제 2 구동 전압을 출력 단자로 전달하는 PMOS 트랜지스터, 상기 출력 단자로부터 피드백되는 출력 신호에 따라 상기 제 2 구동 전압을 상기 PMOS 트랜지스터로 제공하는 제 1 공핍 모드 트랜지스터, 상기 제 2 구동 전압을 일단으로 수신하여 스위칭 제어 신호에 따라 스위칭 전압을 타단으로 제공하는 제 2 공핍 모드 트랜지스터, 그리고 인에이블 신호 및 반전 인에이블 신호에 기초하여 상기 스위칭 전압을 상기 PMOS 트랜지스터의 게이트로 제공하는 레벨 쉬프터를 포함하고, 상기 인에이블 신호 및 상기 반전 인에이블 신호는 입력 신호와 제어 신호에 기초하여 접지 전압 또는 상기 제 1 구동 전압의 레벨을 가지도록 생성될 수 있다.
또한, 상기 제 1 공핍 모드 트랜지스터와 상기 제 2 공핍 모드 트랜지스터는 서로 같은 크기의 문턱 전압을 가질 수 있다.
또한, 고전압 스위치는 상기 입력 신호와 상기 제어 신호에 기초하여 상기 레벨 쉬프터를 제어하기 위한 상기 인에이블 신호를 생성하는 로직 블록을 더 포함할 수 있다.
또한, 상기 로직 블록은 상기 입력 신호와 같은 레벨을 가지는 상기 스위칭 제어 신호를 상기 제 2 공핍 모드 트랜지스터의 게이트에 전달할 수 있다.
또한, 상기 레벨 쉬프터는 상기 인에이블 신호 및 상기 반전 인에이블 신호에 기초하여 상기 스위칭 전압 또는 접지 전압을 상기 PMOS 트랜지스터의 게이트에 제공할 수 있다.
또한, 상기 인에이블 신호가 하이 레벨이고 상기 반전 인에이블 신호가 로우 레벨인 경우, 상기 레벨 쉬프터는 상기 PMOS 트랜지스터의 게이트에 상기 스위칭 전압을 제공할 수 있다.
또한, 상기 입력 신호가 로우 레벨인 경우, 상기 스위칭 전압은 상기 제 2 공핍 모드 트랜지스터의 문턱 전압과 같은 값을 가질 수 있다.
또한, 상기 입력 신호가 하이 레벨인 경우, 상기 스위칭 전압은 상기 제 2 공핍 모드 트랜지스터의 문턱 전압과 상기 제 1 구동 전압을 합한 값을 가질 수 있다.
또한, 상기 인에이블 신호가 로우 레벨이고 상기 반전 인에이블 신호가 하이 레벨인 경우, 상기 레벨 쉬프터는 상기 PMOS 트랜지스터의 게이트에 접지 전압을 제공할 수 있다.
상기 목적을 달성하기 위한 본 발명에 따른 불휘발성 메모리 장치는 워드 라인과 비트 라인에 연결되는 메모리 셀들을 포함하는 셀 어레이, 제 1 고전압을 상기 워드 라인으로 전달하는 패스 트랜지스터, 그리고 입력 신호의 레벨을 제 2 고전압으로 승압하여 상기 패스 트랜지스터의 게이트로 제공하는 고전압 스위치를 포함하고, 상기 고전압 스위치는, 게이트로 인가되는 전압에 따라 상기 제 2 고전압을 출력 단자로 전달하는 PMOS 트랜지스터, 상기 출력 단자로부터 피드백되는 출력 신호에 따라 상기 제 2 고전압을 상기 PMOS 트랜지스터로 전달하는 제 1 공핍 모드 트랜지스터, 상기 제 2 고전압을 일단으로 수신하여 스위칭 제어 신호에 따라 스위칭 전압을 타단으로 전달하는 제 2 공핍 모드 트랜지스터, 그리고 인에이블 신호 및 반전 인에이블 신호에 기초하여 상기 스위칭 전압을 상기 PMOS 트랜지스터의 게이트로 제공하는 레벨 쉬프터를 포함하고, 상기 인에이블 신호 및 상기 반전 인에이블 신호는 입력 신호와 제어 신호에 기초하여 접지 전압 또는 구동 전압의 레벨을 가지도록 생성될 수 있다.
본 발명의 실시 예에 따르면, 로직 블록과 레벨 쉬프터에 의해 고전압 스위치 내의 PMOS 트랜지스터의 게이트 전압을 제어하여 누설 전류를 차단하고, 고전압 스위치 내의 PMOS 트랜지스터의 열화 현상을 방지하는 고전압 스위치를 포함하는 불휘발성 메모리 장치를 제공할 수 있다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 2는 본 발명의 실시 예에 따른 행 디코더의 구조를 보여주는 회로도이다.
도 3은 도 2의 고전압 스위치를 보여주는 회로도이다.
도 4는 도 3의 레벨 쉬프터를 자세히 보여주는 회로도이다.
도 5는 도 3의 로직 블록을 자세히 보여주는 회로도이다.
도 6은 도 3의 고전압 스위치의 동작을 보여주는 타이밍도이다.
도 7은 본 발명의 다른 실시 예에 따른 고전압 스위치를 보여주는 회로도이다.
도 8은 공핍 모드 트랜지스터를 공유하는 복수의 고전압 스위치들을 보여주는 회로도이다.
도 9는 본 발명의 또 다른 실시 예에 따른 솔리드 스테이트 디스크(이하, SSD)를 포함하는 사용자 장치를 보여주는 블록도이다.
도 10은 본 발명의 또 다른 실시 예에 따른 메모리 카드의 예를 보여주는 블록도이다.
도 11은 본 발명의 또 다른 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
이하에서는, 고전압 스위치가 본 발명의 특징 및 기능을 설명하기 위한 전자 장치의 한 예로서 사용될 것이다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 또한, 본 발명은 다른 실시 예들을 통해 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고, 관점 및 응용에 따라 수정되거나 변경될 수 있다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다. 도 1을 참조하면, 불휘발성 메모리 장치(100)는 셀 어레이(110), 행 디코더(120), 페이지 버퍼(130), 입출력 버퍼(140), 제어 로직(150), 그리고 전압 발생기(160)를 포함할 수 있다.
셀 어레이(110)는 워드 라인들(WL<0>~WL<n-1>) 또는 선택 라인들(SSL, GSL)을 통해 행 디코더(120)에 연결될 수 있다. 셀 어레이(110)는 비트 라인들(BL0~BLm-1)을 통해서 페이지 버퍼(130)에 연결될 수 있다. 셀 어레이(110)는 복수의 낸드형 셀 스트링들(NAND Cell Strings)을 포함할 수 있다. 각각의 셀 스트링들(Cell Strings)은 수직 또는 수평 방향으로 채널을 형성할 수 있다. 셀 스트링들(Cell Strings) 각각에 포함되는 메모리 셀들은 행 디코더(120)로부터 제공되는 고전압에 의해서 프로그램되거나 소거될 수 있다.
행 디코더(120)는 행 어드레스(Row Address, ADD)에 응답하여 셀 어레이(110)의 메모리 블록들 중 어느 하나를 선택할 수 있다. 행 디코더(120)는 선택된 메모리 블록의 워드 라인들(WL<0>~WL<n-1>) 중 어느 하나를 선택할 수 있다. 행 디코더(120)는 선택된 메모리 블록의 워드 라인이나, 선택 라인들(SSL, GSL)에 전압 발생기(160)로부터의 제공되는 고전압을 전달할 수 있다. 선택된 메모리 블록으로 고전압을 전달하기 위하여, 행 디코더(120)는 고전압 트랜지스터로 구성되는 패스 트랜지스터(Pass Transistor)를 포함할 수 있다. 고전압을 스위칭하기 위한 패스 트랜지스터(Pass Transistor)는 고전압에 의해서 턴 온(Turn on) 되거나 턴 오프(Turn off) 되어야 한다. 따라서, 패스 트랜지스터(Pass Transistor)를 스위칭하기 위해서는 저전압의 제어 신호를 고전압으로 승압하기 위한 고전압 스위치가 요구된다.
고전압 스위치는 저전압의 제어 신호를 외부에서 제공되는 고전압(Vpp)의 레벨로 변환할 수 있다. 고전압 트랜지스터로 구성되는 패스 트랜지스터(Pass Transistor)는 고전압 스위치에 의해서 저전압으로 제어될 수 있다. 고전압 스위치는 공핍 모드 트랜지스터(Depletion Mode Transistor)와 PMOS 트랜지스터를 사용한 피드백 구조를 통해서 패스 트랜지스터(Pass Transistor)의 게이트 전압을 제어할 수 있다. 본 발명의 고전압 스위치는 턴 오프(Turn off) 상태일 때 PMOS 트랜지스터의 게이트 전압을 제어하여 PMOS 트랜지스터를 통한 누설 전류를 차단할 수 있다. 또한, 패스 트랜지스터(Pass Transistor)의 게이트에 고전압(Vpp)이 인가된 이후, 본 발명의 고전압 스위치는 PMOS 트랜지스터의 게이트 전압을 소정의 전압으로 상승시킬 수 있다. 그러면 패스 트랜지스터(Pass Transistor)에 고전압(Vpp)이 제공되는 동안, PMOS 트랜지스터의 게이트와 소스 사이 전압 차이는 줄어들 수 있다. 따라서, PMOS 트랜지스터의 열화 현상은 방지될 수 있다.
페이지 버퍼(130)는 동작 모드에 따라 기입 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 프로그램 동작시, 페이지 버퍼(130)는 셀 어레이(110)의 비트 라인으로 프로그램될 데이터에 대응하는 전압을 전달할 수 있다. 읽기 동작시, 페이지 버퍼(130)는 선택된 메모리 셀에 저장된 데이터를 비트 라인을 통해서 감지하여 입출력 버퍼(140)로 전달할 수 있다.
입출력 버퍼(140)는 입력받는 데이터를 페이지 버퍼(130)로 전달하거나, 페이지 버퍼(130)로부터 제공되는 데이터를 외부로 출력할 수 있다. 입출력 버퍼(140)는 입력되는 어드레스(ADD) 또는 명령어(CMD)를 제어 로직(150)이나 행 디코더(120)에 전달할 수 있다.
제어 로직(150)은 입출력 버퍼(140)로부터 전달되는 명령어(CMD)에 응답하여, 프로그램, 읽기 그리고 소거 동작 등을 실행하기 위한 제어 동작을 수행할 수 있다. 제어 로직(150)은 읽기 동작시, 선택 읽기 전압(Vrd)과 비선택 읽기 전압(Vread), 그리고 선택 라인 전압(VSSL, VGSL)을 생성하도록 전압 발생기(160)를 제어할 수 있다. 또한, 제어 로직(150)은 비트 라인을 통해서 데이터를 감지하도록 페이지 버퍼(130)를 제어할 수 있다.
전압 발생기(160)는 제어 로직(150)의 제어에 따라 각각의 워드 라인들(WL<0>~WL<n-1>)로 공급될 다양한 종류의 워드 라인 전압들과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 발생할 수 있다. 각각의 워드 라인들(WL<0>~WL<n-1>)로 공급될 워드 라인 전압들로는 프로그램 전압(Vpgm), 패스 전압(Vpass), 선택 및 비선택 읽기 전압들(Vrd, Vread) 등이 있다. 전압 발생기(160)는 읽기 동작 및 프로그램 동작시에 선택 라인들(SSL, GSL)에 제공되는 선택 라인 전압(VSSL, VGSL)을 생성할 수 있다. 전압 발생기(160)는 소거 동작시 선택된 메모리 블록의 벌크에 고전압의 소거 전압(Vers)을 제공할 수 있다.
전압 발생기(160)는 프로그램 또는 소거에 사용되는 고전압을 생성하기 위해서 외부에서 제공되는 고전압(Vpp)을 사용할 수 있다. 외부에서 제공되는 고전압(Vpp)을 사용하는 경우, 승압 속도와 효율이 향상될 수 있기 때문이다.
상술한 불휘발성 메모리 장치(100)는 본 발명에 따른 고전압 스위치를 포함할 수 있다. 따라서, 불휘발성 메모리 장치(100)는 동작이 수행되지 않는 블록에서 누설 전류를 차단할 수 있다. 또한, 고전압 스위치 내의 PMOS 트랜지스터의 열화 현상을 방지하여 불휘발성 메모리 장치(100)의 수명은 연장될 수 있다.
도 2는 본 발명의 실시 예에 따른 행 디코더의 구조를 보여주는 회로도이다. 도 2를 참조하면, 행 디코더(120)는 낸드 게이트(121), 인버터들(122, 123), 고전압 스위치(124), 그리고 패스 트랜지스터(125)를 포함할 수 있다.
낸드 게이트(121)와 인버터(122)는 블록 디코더(Block Decoder)를 구성할 수 있다. 낸드 게이트(121)는 행 어드레스에 의해서 제공되는 디코딩 신호(Pi, Qi, Ri)에 대한 낸드 논리 연산을 수행할 수 있다. 그리고 인버터(122)에 의해서 낸드 게이트(121)의 출력은 반전될 수 있다. 물론, 여기서 배드 블록인지의 여부에 따라 낸드 게이트(121)의 출력을 차단하기 위한 구성이 더 포함될 수 있음은 잘 이해될 것이다. 인버터(122)의 출력은 저전압의 블록 선택 신호(Block Selection Signal)로 노드(N0)에 전달될 수 있다.
디코딩 신호(Pi, Qi, Ri)가 모두 활성화되면, 노드(N0)는 하이 레벨(High Level)로 설정될 수 있다. 그리고 스트링 선택 라인(SSL)을 디스에이블(Disable)시키기 위한 스위치(NM)는 차단될 수 있다. 고전압 스위치(124)는 노드(N0)의 논리값을 고전압으로 승압된 블록 선택 신호(Block Selection Signal)로 출력할 것이다. 고전압 레벨로 변경된 블록 선택 신호(Block Selection Signal)는 블록 워드 라인(BLKWL)에 전달될 수 있다. 블록 워드 라인(BLKWL)으로 전달되는 고전압의 블록 선택 신호(Block Selection Signal)에 의해서 패스 트랜지스터(125)는 스위칭될 수 있다.
패스 트랜지스터(125)는 전압 발생기(160, 도 1 참조)에서 생성된 전압(SS, GS, S<0>~S<i-1>)을 워드 라인들(WL<0>~WL<n-1>)이나 선택 라인들(SSL, GSL)에 전달할 수 있다. 패스 트랜지스터(125)가 전달하는 워드 라인 전압은 일반적인 회로들을 구동하는 전압에 비하여 상대적으로 높은 고전압이다. 따라서, 패스 트랜지스터(125)는 고전압에서 구동되는 고전압 트랜지스터로 구성될 수 있다. 고전압 트랜지스터의 채널은 고전압을 견딜 수 있도록(즉, 소스 및 드레인 사이의 펀치스루를 방지하도록) 저전압 트랜지스터의 채널보다 길게 형성되어야 한다. 또한, 고전압 트랜지스터의 게이트 산화막은 고전압에 견딜 수 있도록(즉, 게이트와 드레인/소스 사이의 높은 전위차를 견딜 수 있도록) 저전압 트랜지스터의 게이트 산화막보다 두껍게 형성되어야 한다. 다시 말해서, 고전압 트랜지스터는 저전압 트랜지스터보다 더 넓은 칩 면적을 필요로 한다.
본 발명의 고전압 스위치(124)는 외부에서 입력되는 고전압(Vpp)을 제공받아 노드(N0)에 전달되는 저전압의 블록 선택 신호(Block Selection Signal)를 고전압 레벨로 변환할 수 있다. 고전압 스위치(124)는 저전압의 블록 선택 신호(Block Selection Signal)를 고전압 레벨로 변환하기 위해서 공핍 모드 트랜지스터(Depletion Mode Transistor)와 PMOS 트랜지스터의 피드백 구조를 사용할 수 있다. 고전압 스위치(124)는 PMOS 트랜지스터의 게이트 전압을 제어하여 PMOS 트랜지스터를 통한 누설 전류를 차단할 수 있다. 또한, 패스 트랜지스터(125)에 고전압(Vpp)이 공급되는 동안 고전압 스위치(124)는 PMOS 트랜지스터의 게이트 전압을 제어하여 PMOS 트랜지스터의 열화 현상을 방지할 수 있다.
도 3은 도 2의 고전압 스위치를 보여주는 회로도이다. 도 3을 참조하면, 고전압 스위치(124a)는 레벨 쉬프터(124-1a), 로직 블록(124-2a), 인버터(INV), 공핍 모드 트랜지스터들(HVD1, HVD2, HVD3), PMOS 트랜지스터(HVP) 및 NMOS 트랜지스터(MN)를 포함할 수 있다. 여기서, 로직 블록(124-2a) 및 인버터(INV)의 전원 전압으로는 외부에서 제공되는 제 1 구동 전압(VDD)이 제공될 수 있다. 따라서, 로직 블록(124-2a) 및 인버터(INV)의 출력 전압의 레벨은 접지 전압(GND) 또는 제 1 구동 전압(VDD)으로 제공될 수 있다. 고전압인 제 2 구동 전압(Vpp)은 제 1 및 제 2 공핍 모드 트랜지스터(HVD1, HVD2)의 드레인에 인가될 수 있다.
로직 블록(124-2a)은 입력 신호(Vin) 및 제어 신호(Vctrl)를 수신할 수 있다. 로직 블록(124-2a)은 논리 회로로 구성될 수 있다. 로직 블록(124-2a)은 입력 신호(Vin) 및 제어 신호(Vctrl)에 기초하여 스위칭 제어 신호(Va) 및 인에이블 신호(Ven)를 생성할 수 있다. 스위칭 제어 신호(Va)는 제 1 공핍 모드 트랜지스터(HVD1)의 게이트 및 NMOS 트랜지스터(MN)의 소스에 제공될 수 있다. 제 2 공핍 모드 트랜지스터(HVD2)는 스위칭 제어 신호(Va)에 따라 스위칭 전압(Vsw)을 레벨 쉬프터(124-1a)에 제공할 수 있다. 기본적으로 입력 신호(Vin)가 하이 레벨(High Level)일 때, 고전압 스위치(124a)는 턴 온(Turn on) 될 수 있다. 또한, 입력 신호(Vin)가 로우 레벨(Low Level)일 때, 고전압 스위치(124a)는 턴 오프(Turn off) 될 수 있다.
레벨 쉬프터(124-1a)는 인에이블 신호(Ven), 반전 인에이블 신호(Venb) 및 스위칭 전압(Vsw)을 수신할 수 있다. 반전 인에이블 신호(Venb)는 인버터(INV)에 의해 인에이블 신호(Ven)를 반전하여 제공될 수 있다. 레벨 쉬프터(124-1a)는 인에이블 신호(Ven), 반전 인에이블 신호(Venb) 및 스위칭 전압(Vsw)에 응답하여 PMOS 트랜지스터(HVP)의 게이트에 제공되는 PMOS 게이트 전압(Vgp)을 생성할 수 있다. 레벨 쉬프터(124-1a)에 의해서 스위칭 전압(Vsw)은 제 2 공핍 모드 트랜지스터(HVD2)의 문턱 전압(Vth) 또는 제 1 구동 전압(VDD)과 제 2 공핍 모드 트랜지스터(HVD2)의 문턱 전압(Vth)을 합한 값(VDD+Vth)으로 제공될 수 있다. 제 2 공핍 모드 트랜지스터(HVD2)와 제 1 공핍 모드 트랜지스터(HVD1)는 같은 사양으로 제조되어 같은 문턱 전압(Vth)을 가질 수 있다.
예를 들어, 고전압 스위치(124a)가 턴 오프(Turn off) 되면, 레벨 쉬프터(124-1a)는 제 2 공핍 모드 트랜지스터(HVD2)의 문턱 전압(Vth)을 PMOS 트랜지스터(HVP)의 게이트에 제공할 수 있다. 고전압 스위치(124a)가 턴 오프(Turn off) 되면, 출력 신호(Vout)는 접지 전압(GND)을 출력할 수 있다. 출력 신호(Vout)가 접지 전압(GND)이면, PMOS 트랜지스터(HVP)의 소스에 인가되는 PMOS 소스 전압(Vsp)는 제 1 공핍 모드 트랜지스터(HVD1)의 문턱 전압(Vth)이 될 수 있다. 따라서, PMOS 트랜지스터(HVP)의 게이트와 소스 사이의 전압 차이가 없으므로 PMOS 트랜지스터(HVP)를 통한 누설 전류는 차단될 수 있다.
예를 들어, 고전압 스위치(124a)가 턴 온(Turn on) 되면, 고전압 스위치(124a)는 제 2 구동 전압(Vpp)을 출력할 수 있다. 다만, 출력 신호(Vout)가 제 2 구동 전압(Vpp)까지 상승한 이후에는 PMOS 트랜지스터(HVP)의 게이트 전압은 더 이상 접지 전압(GND)으로 유지될 필요가 없다. 따라서, 고전압 스위치(124a)가 턴 온(Turn on) 되고 일정 시간 이후에 고전압 스위치(124a)는 PMOS 트랜지스터(HVP)의 게이트 전압을 상승시켜 PMOS 트랜지스터(HVP)의 열화 현상을 방지할 수 있다. 본 발명의 고전압 스위치(124a)는, 고전압 스위치(124a)가 턴 온(Turn on) 되고 일정 시간 이후에 PMOS 트랜지스터(HVP)의 게이트 전압을 제 1 구동 전압(VDD)과 제 2 공핍 모드 트랜지스터(HVD2)의 문턱 전압(Vth)을 합한 값(VDD+Vth)까지 상승시켜 PMOS 트랜지스터(HVP)의 열화 현상을 방지할 수 있다.
제 1 공핍 모드 트랜지스터(HVD1)와 PMOS 트랜지스터(HVP)는 피드백 구조를 이루어 출력 신호(Vout)를 제공할 수 있다. 예를 들어, 프로그램, 읽기 또는 소거 동작을 위해 불휘발성 메모리 장치(100, 도 1 참조)의 블록이 선택되면, 고전압 스위치(124a)는 패스 트랜지스터(125, 도 2 참조)에 외부에서 제공되는 제 2 구동 전압(Vpp)을 전달할 수 있다. 제 2 구동 전압(Vpp)은 제 1 공핍 모드 트랜지스터(HVD1)의 드레인에 제공될 수 있다. 불휘발성 메모리 장치(100)의 블록이 선택되면, PMOS 게이트 전압(Vgp)은 레벨 쉬프터(124-1a)에 의해 접지 전압(GND)으로 제공될 수 있다. 따라서, PMOS 트랜지스터(HVP)는 턴 온(Turn on) 될 수 있다. 처음에 출력 신호(Vout)는 접지 전압(GND)이므로, 제 1 공핍 모드 트랜지스터(HVD1)의 게이트 전압은 접지 전압(GND)으로 제공될 수 있다. 그러면 PMOS 소스 전압(Vsp)은 제 1 공핍 모드 트랜지스터(HVD1)의 문턱 전압(Vth)까지 상승될 수 있다. 따라서, 출력 신호(Vout)는 제 1 공핍 모드 트랜지스터(HVD1)의 문턱 전압(Vth)이 될 수 있다. 출력 신호(Vout)는 제 1 공핍 모드 트랜지스터(HVD1)의 게이트로 피드백될 수 있다. 그러면 PMOS 소스 전압(Vsp)은 출력 신호(Vout)와 제 1 공핍 모드 트랜지스터(HVD1)의 문턱 전압(Vth)를 합한 값(VDD+Vth)으로 상승할 수 있다. 이와 같은 과정을 반복하면, 출력 신호(Vout)는 제 2 구동 전압(Vpp)까지 상승할 수 있다. 결국, 최종적으로 제 2 구동 전압(Vpp)은 패스 트랜지스터(125)에 제공될 수 있다.
본 발명에 따른 고전압 스위치(124a)는 세가지 모드로 동작할 수 있다. 첫 번째 모드는 오프 모드(Off Mode)이다. 오프 모드(Off Mode)일 때, 고전압 스위치(124a)는 제 2 공핍 모드 트랜지스터(HVD2)를 사용하여 PMOS 트랜지스터(HVP)의 누설 전류를 방지할 수 있다. 예를 들어, 오프 모드(Off Mode)일 때, 입력 신호(Vin)와 제어 신호(Vctrl)는 모두 로우 레벨(Low Level)일 수 있다. 로직 블록(124-2a)은 입력 신호(Vin)와 같은 레벨의 스위칭 제어 신호(Va)를 출력할 수 있다. 로직 블록(124-2a)은 하이 레벨(High Level)의 인에이블 신호(Ven)를 출력할 수 있다. 제 2 공핍 모드 트랜지스터(HVD2)는 게이트에 입력된 스위칭 제어 신호(Va)에 따라 스위칭 전압(Vsw)을 레벨 쉬프터(124-1a)에 전달할 수 있다. 스위칭 제어 신호(Va)가 로우 레벨(Low Level)이므로 스위칭 전압(Vsw)은 제 2 공핍 모드 트랜지스터(HVD2)의 문턱 전압(Vth)으로 될 수 있다. 이때 레벨 쉬프터(124-1a)는 스위칭 전압(Vsw)과 같은 크기의 PMOS 게이트 전압(Vgp)을 출력할 수 있다. PMOS 게이트 전압(Vgp)은 PMOS 트랜지스터(HVP)의 게이트에 입력될 수 있다. 출력 신호(Vout)는 접지 전압(GND)이므로 제 1 공핍 모드 트랜지스터(HVD1)의 게이트 전압은 접지 전압(GND)이 인가될 수 있다. 그러면 PMOS 소스 전압(Vsp)은 제 1 공핍 모드 트랜지스터(HVD1)의 문턱 전압(Vth)으로 설정될 수 있다. 따라서, PMOS 트랜지스터(HVP)의 게이트와 소스 사이의 전압 차이는 0V가 된다. 결국, PMOS 트랜지스터(HVP)를 통해 흐르는 누설 전류는 차단될 수 있다.
두 번째 모드는 온 모드(On Mode)이다. 온 모드(On Mode)일 때, 고전압 스위치(124a)는 출력 신호(Vout)를 제 2 구동 전압(Vpp)까지 상승시킬 수 있다. 예를 들어, 온 모드(On Mode)일 때, 입력 신호(Vin)는 하이 레벨(High Level)이고, 제어 신호(Vctrl)는 로우 레벨(Low Level)일 수 있다. 로직 블록(124-2a)은 입력 신호(Vin)와 같은 레벨의 스위칭 제어 신호(Va)를 출력할 수 있다. 로직 블록(124-2a)은 로우 레벨(Low Level)의 인에이블 신호(Ven)를 출력할 수 있다. 이때 레벨 쉬프터(124-1a)는 인에이블 신호(Ven) 및 반전 인에이블 신호(Venb)에 따라 접지 전압(GND)인 PMOS 게이트 전압(Vgp)을 출력할 수 있다. PMOS 게이트 전압(Vgp)은 PMOS 트랜지스터(HVP)의 게이트에 제공될 수 있다. PMOS 게이트 전압(Vgp)이 접지 전압(GND)이면, PMOS 트랜지스터(HVP)는 턴 온(Turn on) 될 수 있다. 따라서, 제 1 공핍 모드 트랜지스터(HVD1)와 PMOS 트랜지스터(HVP)의 피드백 구조에 의해서 출력 신호(Vout)는 제 2 구동 전압(Vpp)까지 상승될 수 있다.
세 번째 모드는 완화 모드(Relaxation Mode)이다. 완화 모드(Relaxation Mode)일 때, 고전압 스위치(124a)는 제 2 공핍 모드 트랜지스터(HVD2)를 사용하여 PMOS 트랜지스터(HVP)의 열화를 방지할 수 있다. 예를 들어, 완화 모드(Relaxation Mode)일 때, 입력 신호(Vin)와 제어 신호(Vctrl)는 모두 하이 레벨(High Level)일 수 있다. 로직 블록(124-2a)은 입력 신호(Vin)와 같은 레벨의 스위칭 제어 신호(Va)를 출력할 수 있다. 로직 블록(124-2a)은 하이 레벨(High Level)의 인에이블 신호(Ven)를 출력할 수 있다. 제 2 공핍 모드 트랜지스터(HVD2)의 게이트에 입력된 스위칭 제어 신호(Va)에 따라 스위칭 전압(Vsw)은 레벨 쉬프터(124-1a)에 제공될 수 있다. 스위칭 제어 신호(Va)가 하이 레벨(High Level)이면, 스위칭 전압(Vsw)은 스위칭 제어 신호(Va)와 제 2 공핍 모드 트랜지스터(HVD2)의 문턱 전압(Vth)을 합한 값일 수 있다. 즉, 스위칭 전압(Vsw)은 제 1 구동 전압(VDD)과 제 2 공핍 모드 트랜지스터(HVD2)의 문턱 전압(Vth)을 합한 값(VDD+Vth)이 된다. 이때 레벨 쉬프터(124-1a)는 스위칭 전압(Vsw)과 같은 크기의 PMOS 게이트 전압(Vgp)을 출력할 수 있다. PMOS 게이트 전압(Vgp)은 PMOS 트랜지스터(HVP)의 게이트에 입력될 수 있다. 출력 신호(Vout)는 온 모드(On Mode) 이후에 제 2 구동 전압(Vpp)으로 상승되어 있다. 따라서, PMOS 트랜지스터(HVP)의 게이트 전압은 더 이상 접지 전압(GND)으로 유지될 필요가 없다. 완화 모드(Relaxation Mode) 동안 PMOS 소스 전압(Vsp)은 제 1 구동 전압(VDD)과 제 2 공핍 모드 트랜지스터(HVD2)의 문턱 전압(Vth)을 합한 값(VDD+Vth)으로 설정될 수 있다. 따라서, PMOS 트랜지스터(HVP)의 게이트와 소스 사이의 전압 차이는 제 2 구동 전압(Vpp)보다 작은 값으로 유지될 수 있다. 그러므로 고전압 스위치(124a)는 PMOS 트랜지스터(HVP)의 열화 현상을 방지할 수 있다.
완화 모드(Relaxation Mode)에서 오프 모드(Off Mode)로 변하면, NMOS 트랜지스터(MN)와 제 3 공핍 모드 트랜지스터(HVD3)는 출력 신호(Vout)를 접지 전압(GND)으로 낮출 수 있다. 온 모드(On Mode) 및 완화 모드(Relaxation Mode)일 때, 출력 신호(Vout)는 제 2 구동 전압(Vpp)으로 제공될 수 있다. 그 후 오프 모드(Off Mode)가 되면, 출력 신호(Vout)는 NMOS 트랜지스터(MN)와 제 3 공핍 모드 트랜지스터(HVD3)에 의해 접지 전압(GND)으로 낮아질 수 있다. 이때 입력 신호(Vin)와 제어 신호(Vctrl)는 모두 로우 레벨(Low Level)로 입력될 수 있다. 따라서, PMOS 트랜지스터(HVP)는 턴 오프(Turn off) 될 수 있다. NMOS 트랜지스터(MN)와 제 3 공핍 모드 트랜지스터(HVD3)의 각각의 게이트에 제 1 구동 전압(VDD)이 제공될 수 있다. 로직 블록(124-2a)은 입력 신호(Vin)와 같은 레벨의 스위칭 제어 신호(Va)를 제공할 수 있다. 입력 신호(Vin)가 로우 레벨(Low Level)이므로 출력 신호(Vout)는 접지 전압(GND)으로 하강하게 된다.
도 4는 도 3의 레벨 쉬프터를 자세히 보여주는 회로도이다. 도 3 및 도 4를 참조하면, 레벨 쉬프터(124-1a)는 PMOS 트랜지스터들(HP1, HP2, HP3) 및 NMOS 트랜지스터들(HN1, HN2, HN3)을 포함할 수 있다. PMOS 트랜지스터들(HP1, HP2, HP3)의 소스에는 스위칭 전압(Vsw)이 제공될 수 있다. NMOS 트랜지스터들(HN1, HN2, HN3)의 소스에는 접지 전압(GND)이 제공될 수 있다. 하지만, 도 4에 도시된 구성은 하나의 예시이고, 레벨 쉬프터(124-1a)는 다른 회로 구성으로 구현될 수 있다.
오프 모드(Off Mode)일 때, 입력 신호(Vin)와 제어 신호(Vctrl)는 모두 로우 레벨(Low Level)일 수 있다. 로직 블록(124-2a)은 입력 신호(Vin)와 같은 레벨의 스위칭 제어 신호(Va)를 제 2 공핍 모드 트랜지스터(HVD2)의 게이트에 제공할 수 있다. 스위칭 제어 신호(Va)는 입력 신호(Vin)와 같은 로우 레벨(Low Level)이다. 따라서, 스위칭 전압(Vsw)은 제 2 공핍 모드 트랜지스터(HVD2)의 문턱 전압(Vth)으로 제공될 수 있다. 로직 블록(124-2a)은 입력 신호(Vin)와 제어 신호(Vctrl)에 따라 하이 레벨(High Level)의 인에이블 신호(Ven)를 제공할 수 있다. 반전 인에이블 신호(Venb)는 인버터(INV)에 의해 인에이블 신호(Ven)를 반전하여 제공될 수 있다. 인에이블 신호(Ven)가 하이 레벨(High Level)이면, NMOS 트랜지스터(HN2)는 턴 온(Turn on) 될 수 있다. NMOS 트랜지스터(HN2)가 턴 온(Turn on) 되면, 노드(N2)의 전압은 접지 전압(GND)이 될 수 있다. 노드(N2)의 전압이 접지 전압(GND)이 되면, PMOS 트랜지스터(HP3)는 턴 온(Turn on) 될 수 있다. PMOS 트랜지스터(HP3)가 턴 온(Turn on) 되면, PMOS 게이트 전압(Vgp)은 스위칭 전압(Vsw)이 제공될 수 있다. 즉, PMOS 게이트 전압(Vgp)는 제 2 공핍 모드 트랜지스터(HVD2)의 문턱 전압(Vth)으로 제공될 수 있다. 따라서, 도 3의 PMOS 트랜지스터(HVP)의 게이트에 제 2 공핍 모드 트랜지스터(HVD2)의 문턱 전압(Vth)은 제공될 수 있다. 그러면 PMOS 트랜지스터(HVP)의 게이트와 소스의 전압이 같아져서 PMOS 트랜지스터(HVP)를 통한 누설 전류는 차단될 수 있다.
온 모드(On Mode)일 때, 입력 신호(Vin)는 하이 레벨(High Level)로 입력될 수 있다. 제어 신호(Vctrl)는 로우 레벨(Low Level)로 입력될 수 있다. 로직 블록(124-2a)은 입력 신호(Vin)와 같은 레벨의 스위칭 제어 신호(Va)를 제 2 공핍 모드 트랜지스터(HVD2)의 게이트에 제공할 수 있다. 스위칭 제어 신호(Va)는 입력 신호(Vin)와 같은 하이 레벨(High Level)로 제공될 수 있다. 즉, 스위칭 제어 신호(Va)의 전압은 제 1 구동 전압(VDD)을 갖는다. 따라서, 스위칭 전압(Vsw)은 제 1 구동 전압(VDD)과 제 2 공핍 모드 트랜지스터(HVD2)의 문턱 전압(Vth)을 합한 값(VDD+Vth)으로 제공될 수 있다. 인에이블 신호(Ven)는 로직 블록(124-2a)에 의해 로우 레벨(Low Level)로 제공될 수 있다. 그러면 반전 인에이블 신호(Venb)는 인버터(INV)에 의해 하이 레벨(High Level)로 제공될 수 있다. 반전 인에이블 신호(Venb)가 하이 레벨(High Level)이면, NMOS 트랜지스터(HN1)는 턴 온(Turn on) 될 수 있다. NMOS 트랜지스터(HN1)가 턴 온(Turn on) 되면, 노드(N1)의 전압은 접지 전압(GND)이 될 수 있다. 노드(N1)의 전압이 접지 전압(GND)이면, PMOS 트랜지스터(HP2)는 턴 온(Turn on) 될 수 있다. PMOS 트랜지스터(HP2)가 턴 온(Turn on) 되면, 노드(N2)의 전압은 스위칭 전압(Vsw)으로 될 수 있다. 노드(N2)의 전압이 스위칭 전압(Vsw)으로 되면, NMOS 트랜지스터(HN3)는 턴 온(Turn on) 될 수 있다. NMOS 트랜지스터(HN3)가 턴 온(Turn on) 되면, PMOS 게이트 전압(Vgp)은 접지 전압(GND)으로 제공될 수 있다. PMOS 게이트 전압(Vgp)이 접지 전압(GND)이면, 도 3의 PMOS 트랜지스터(HVP)는 턴 온(Turn on) 될 수 있다. 따라서, 제 1 공핍 모드 트랜지스터(HVD1)와 PMOS 트랜지스터(HVP)에 의해 출력 신호(Vout)는 제 2 구동 전압(Vpp)까지 상승할 수 있다.
완화 모드(Relaxation Mode)일 때, 입력 신호(Vin)와 제어 신호(Vctrl)는 모두 하이 레벨(High Level)일 수 있다. 로직 블록(124-2a)은 입력 신호(Vin)와 같은 레벨의 스위칭 제어 신호(Va)를 제 2 공핍 모드 트랜지스터(HVD2)의 게이트에 제공할 수 있다. 스위칭 제어 신호(Va)는 입력 신호(Vin)와 같은 하이 레벨(high Level)이 될 수 있다. 즉, 스위칭 제어 신호(Va)의 전압은 제 1 구동 전압(VDD)을 갖는다. 따라서, 스위칭 전압(Vsw)은 제 1 구동 전압(VDD)과 제 2 공핍 모드 트랜지스터(HVD2)의 문턱 전압(Vth)을 합한 값(VDD+Vth)으로 제공될 수 있다. 로직 블록(124-2a)은 입력 신호(Vin)와 제어 신호(Vctrl)에 따라 하이 레벨(High Level)의 인에이블 신호(Ven)를 제공할 수 있다. 반전 인에이블 신호(Venb)는 인버터(INV)에 의해 인에이블 신호(Ven)를 반전하여 제공될 수 있다. 인에이블 신호(Ven)가 하이 레벨(High Level)이면, NMOS 트랜지스터(HN2)는 턴 온(Turn on) 될 수 있다. NMOS 트랜지스터(HN2)가 턴 온(Turn on) 되면, 노드(N2)의 전압은 접지 전압(GND)이 될 수 있다. 노드(N2)의 전압이 접지 전압(GND)이 되면, PMOS 트랜지스터(HP3)는 턴 온(Turn on) 될 수 있다. PMOS 트랜지스터(HP3)가 턴 온(Turn on) 되면, PMOS 게이트 전압(Vgp)은 스위칭 전압(Vsw)으로 제공될 수 있다. 즉, PMOS 게이트 전압(Vgp)는 제 1 구동 전압(VDD)과 제 2 공핍 모드 트랜지스터(HVD2)의 문턱 전압(Vth)을 합한 값(VDD+Vth)으로 제공될 수 있다. 이때 도 3의 PMOS 트랜지스터(HVP)의 소스는 제 1 구동 전압(Vpp)으로 설정되어 있다. 레벨 쉬프터(124-1a)에 의해 PMOS 트랜지스터(HVP)의 게이트와 소스 사이의 전압 차이는 줄어들 수 있다. 따라서, PMOS 트랜지스터(HVP)의 열화 현상은 방지될 수 있다.
도 5는 도 3의 로직 블록을 자세히 보여주는 회로도이다. 도 5를 참조하면, 로직 블록(124-2a)은 낸드 게이트(NAND), 노어 게이트(NOR) 및 인버터들(INVL1, INVL2, INVL3, INVL4)를 포함할 수 있다. 하지만, 도 5에 도시된 구성은 하나의 예시이고, 로직 블록(124-2a)은 다른 회로 구성으로 구현될 수 있다. 여기서, 낸드 게이트(NAND), 노어 게이트(NOR) 및 인버터들(INVL1, INVL2, INVL3, INVL4)의 전원 전압으로는 외부에서 제공되는 제 1 구동 전압(VDD)이 제공될 수 있다. 따라서, 낸드 게이트(NAND), 노어 게이트(NOR) 및 인버터들(INVL1, INVL2, INVL3, INVL4)의 출력 전압의 레벨은 접지 전압(GND) 또는 제 1 구동 전압(VDD)으로 제공될 수 있다.
오프 모드(Off Mode)일 때, 입력 신호(Vin)와 제어 신호(Vctrl)는 모두 로우 레벨(Low Level)로 입력될 수 있다. 스위칭 제어 신호(Va)는 인버터들(INVL2, INVL4)에 의해 입력 신호(Vin)와 같은 레벨로 제공될 수 있다. 즉, 스위칭 제어 신호(Va) 로우 레벨(Low Level)로 제공될 수 있다. 낸드 게이트(NAND)의 출력단은 로우 레벨(Low Level)로 제공될 수 있다. 인버터(INVL1)의 출력단은 하이 레벨(High Level)로 제공될 수 있다. 노어 게이트(NOR)의 입력단에는 모두 하이 레벨(High Level)이 입력되므로, 노어 게이트(NOR)의 출력단은 로우 레벨(Low Level)로 제공될 수 있다. 따라서, 인에이블 신호(Ven)는 인버터(INVL3)에 의해 하이 레벨(High Level)로 제공될 수 있다.
온 모드(On Mode)일 때, 입력 신호(Vin)는 하이 레벨(High Level)로 입력될 수 있다. 제어 신호(Vctrl)는 로우 레벨(Low Level)로 입력될 수 있다. 스위칭 제어 신호(Va)는 인버터들(INVL2, INVL4)에 의해 입력 신호(Vin)와 같은 레벨로 제공될 수 있다. 즉, 스위칭 제어 신호(Va)는 하이 레벨(High Level)로 제공될 수 있다. 낸드 게이트(NAND)의 출력단은 하이 레벨(High Level)로 제공될 수 있다. 인버터(INVL1)의 출력단은 로우 레벨(Low Level)로 제공될 수 있다. 노어 게이트(NOR)의 입력단에는 모두 로우 레벨(Low Level)로 입력되므로, 노어 게이트(NOR)의 출력단은 하이 레벨(High Level)로 제공될 수 있다. 따라서, 인에이블 신호(Ven)는 인버터(INVL3)에 의해 로우 레벨(Low Level)로 제공될 수 있다.
완화 모드(Relaxation Mode)일 때, 입력 신호(Vin)와 제어 신호(Vctrl)는 모두 하이 레벨(High Level)로 입력될 수 있다. 스위칭 제어 신호(Va)는 인버터들(INVL2, INVL4)에 의해 입력 신호(Vin)와 같은 레벨로 제공될 수 있다. 즉, 스위칭 제어 신호(Va) 하이 레벨(High Level)로 제공될 수 있다. 낸드 게이트(NAND)의 출력단은 로우 레벨(Low Level)로 제공될 수 있다. 인버터(INVL1)의 출력단은 하이 레벨(High Level)로 제공될 수 있다. 노어 게이트(NOR)의 입력단에는 하이 레벨(High Level)과 로우 레벨(Low Level)이 입력되므로, 노어 게이트(NOR)의 출력단은 로우 레벨(Low Level)로 제공될 수 있다. 따라서, 인에이블 신호(Ven)는 인버터(INVL3)에 의해 하이 레벨(High Level)로 제공될 수 있다.
로직 블록(124-2a)에 의해 생성된 인에이블 신호(Ven)는 레벨 쉬프터(124-1a)에 제공될 수 있다. 로직 블록(124-2a)에 의해 생성된 스위칭 제어 신호(Va)는 제 1 공핍 모드 트랜지스터(HVD1, 도 3 참조) 및 NMOS 트랜지스터(MN)에 제공될 수 있다.
도 6은 도 3의 고전압 스위치의 동작을 보여주는 타이밍도이다. 도 3 및 도 6을 참조하면, 고전압 스위치는 오프 모드(Off Mode), 온 모드(On Mode) 또는 완화 모드(Relaxation Mode)에 따라 다른 동작을 할 수 있다. 도 3의 레벨 쉬프터(124-1a), 로직 블록(124-2a) 및 인버터(INV)의 전원 전압으로는 외부에서 제공되는 제 1 구동 전압(VDD)이 제공될 수 있다. 따라서, 레벨 쉬프터(124-1a), 로직 블록(124-2a) 및 인버터(INV)의 출력 전압의 레벨은 접지 전압(GND) 또는 제 1 구동 전압(VDD)으로 제공될 수 있다. t1 시점 이전 구간에서 고전압 스위치(124a)는 오프 모드(Off Mode)로 동작할 수 있다. t1 시점과 t2 시점 사이 구간에서 고전압 스위치(124a)는 온 모드(On Mode)로 동작할 수 있다. t2 시점과 t3 시점에서 고전압 스위치(124a)는 완화 모드(Relaxation Mode)로 동작할 수 있다. t3 시점 이후 구간에서 고전압 스위치(124a)는 다시 오프 모드(Off Mode)로 동작할 수 있다.
오프 모드(Off Mode)일 때, 입력 신호(Vin)와 제어 신호(Vctrl)는 모두 로우 레벨(Low Level)로 입력될 수 있다. 스위칭 제어 신호(Va)는 로직 블록(124-2a)에 의해 입력 신호(Vin)와 같은 로우 레벨(Low Level)로 제공될 수 있다. 인에이블 신호(Ven)는 로직 블록(124-2a)에 의해 하이 레벨(High Level)로 제공될 수 있다. 반전 인에이블 신호(Venb)는 인버터(INV)에 의해 인에이블 신호(Ven)를 반전하여 로우 레벨(Low Level)로 제공될 수 있다. 스위칭 제어 신호(Va)는 제 2 공핍 모드 트랜지스터(HVD2)의 게이트에 제공될 수 있다. 스위칭 제어 신호(Va)가 로우 레벨(Low Level)이므로 스위칭 전압(Vsw)은 제 2 공핍 모드 트랜지스터(HVD2)의 문턱 전압(Vth)으로 제공될 수 있다. 레벨 쉬프터(124-1a)는 스위칭 전압(Vsw), 인에이블 신호(Ven) 및 반전 인에이블 신호(Venb)를 수신할 수 있다. 레벨 쉬프터(124-1a)는 인에이블 신호(Ven) 및 반전 인에이블 신호(Venb)에 따라 스위칭 전압(Vsw)과 같은 PMOS 게이트 전압(Vgp)을 제공할 수 있다. 즉, 제 2 공핍 모드 트랜지스터(HVD2)의 문턱 전압(Vth)인 PMOS 게이트 전압(Vgp)은 PMOS 트랜지스터(HVP)의 게이트에 제공될 수 있다. 오프 모드(Off Mode)일 때, 출력 신호(Vout)는 접지 전압(GND)일 것이다. 출력 신호(Vout)는 제 1 공핍 모드 트랜지스터(HVD1)의 게이트에 제공될 수 있다. 따라서, PMOS 소스 전압(Vsp)은 제 1 공핍 모드 트랜지스터(HVD1)의 문턱 전압(Vth)으로 제공될 수 있다. 제 2 공핍 모드 트랜지스터(HVD2)와 제 1 공핍 모드 트랜지스터(HVD1)는 같은 사양으로 제조되어 서로 같은 문턱 전압(Vth)을 가질 수 있다. 따라서, PMOS 트랜지스터(HVP)의 게이트와 소스의 전압이 서로 같으므로 PMOS 트랜지스터(HVP)를 통한 누설 전류는 차단될 수 있다.
온 모드(On Mode)일 때, 입력 신호(Vin)는 하이 레벨(High Level)로 입력될 수 있다. 제어 신호(Vctrl)는 로우 레벨(Low Level)로 입력될 수 있다. 스위칭 제어 신호(Va)는 로직 블록(124-2a)에 의해 입력 신호(Vin)와 같은 하이 레벨(High Level)로 제공될 수 있다. 인에이블 신호(Ven)는 로직 블록(124-2a)에 의해 로우 레벨(Low Level)로 제공될 수 있다. 반전 인에이블 신호(Venb)는 인버터(INV)에 의해 인에이블 신호(Ven)를 반전하여 하이 레벨(High Level)로 제공될 수 있다. 스위칭 제어 신호(Va)는 제 2 공핍 모드 트랜지스터(HVD2)의 게이트에 제공될 수 있다. 스위칭 제어 신호(Va)가 하이 레벨(High Level)이므로 스위칭 전압(Vsw)은 스위칭 제어 신호(Va)의 전압과 제 2 공핍 모드 트랜지스터(HVD2)의 문턱 전압(Vth)을 합한 값으로 제공될 수 있다. 즉, 스위칭 전압(Vsw)은 제 1 구동 전압(VDD)과 제 2 공핍 모드 트랜지스터(HVD2)의 문턱 전압(Vth)을 합한 값(VDD+Vth)으로 제공될 수 있다. 레벨 쉬프터(124-1a)는 스위칭 전압(Vsw), 인에이블 신호(Ven) 및 반전 인에이블 신호(Venb)를 수신할 수 있다. 레벨 쉬프터(124-1a)는 인에이블 신호(Ven) 및 반전 인에이블 신호(Venb)에 따라 접지 전압(GND)인 PMOS 게이트 전압(Vgp)을 제공할 수 있다. 그러면 PMOS 트랜지스터(HVP)는 턴 온(Turn on) 될 수 있다. 온 모드(On Mode)일 때, 출력 신호(Vout)는 제 1 공핍 모드 트랜지스터(HVD1)와 PMOS 트랜지스터(HVP)의 피드백 구조에 의해 제 2 구동 전압(Vpp)까지 상승할 수 있다.
완화 모드(Relaxation Mode)일 때, 입력 신호(Vin)와 제어 신호(Vctrl)는 모두 하이 레벨(High Level)로 입력될 수 있다. 스위칭 제어 신호(Va)는 로직 블록(124-2a)에 의해 입력 신호(Vin)와 같은 하이 레벨(High Level)로 제공될 수 있다. 인에이블 신호(Ven)는 로직 블록(124-2a)에 의해 하이 레벨(High Level)로 제공될 수 있다. 반전 인에이블 신호(Venb)는 인버터(INV)에 의해 인에이블 신호(Ven)를 반전하여 로우 레벨(Low Level)로 제공될 수 있다. 스위칭 제어 신호(Va)는 제 2 공핍 모드 트랜지스터(HVD2)의 게이트에 제공될 수 있다. 스위칭 제어 신호(Va)가 하이 레벨(High Level)이므로 스위칭 전압(Vsw)은 스위칭 제어 신호(Va)의 전압과 제 2 공핍 모드 트랜지스터(HVD2)의 문턱 전압(Vth)을 합한 값으로 제공될 수 있다. 즉, 스위칭 전압(Vsw)은 제 1 구동 전압(VDD)과 제 2 공핍 모드 트랜지스터(HVD2)의 문턱 전압(Vth)을 합한 값(VDD+Vth)으로 제공될 수 있다. 레벨 쉬프터(124-1a)는 스위칭 전압(Vsw), 인에이블 신호(Ven) 및 반전 인에이블 신호(Venb)를 수신할 수 있다. 레벨 쉬프터(124-1a)는 인에이블 신호(Ven) 및 반전 인에이블 신호(Venb)에 따라 스위칭 전압(Vsw)과 같은 PMOS 게이트 전압(Vgp)을 제공할 수 있다. 즉, 제 1 구동 전압(VDD)과 제 2 공핍 모드 트랜지스터(HVD2)의 문턱 전압(Vth)을 합한 값(VDD+Vth)인 PMOS 게이트 전압(Vgp)은 PMOS 트랜지스터(HVP)의 게이트에 제공될 수 있다. 완화 모드(Relaxation Mode)일 때, 출력 신호(Vout)는 제 2 구동 전압(Vpp)일 것이다. PMOS 소스 전압(Vsp)도 제 2 구동 전압(Vpp)으로 유지되고 있다. 따라서, PMOS 게이트 전압(Vgp)이 접지 전압(GND)에서 제 1 구동 전압(VDD)과 제 2 공핍 모드 트랜지스터(HVD2)의 문턱 전압(Vth)을 합한 값(VDD+Vth)으로 상승하면, PMOS 트랜지스터(HVP)의 열화 현상은 방지될 수 있다.
완화 모드(Relaxation Mode)가 시작되는 t2 시점은 출력 신호(Vout)의 레벨을 검출하는 레벨 디텍터(Level Detector, 미도시)를 이용하여 결정될 수 있다. 레벨 디텍터(Level Detector)는 출력 신호(Vout)가 제 2 구동 전압(Vpp)에 이르는 시점을 검출할 수 있다. 따라서, 제어 신호(Vctrl)는 검출 결과에 따라 생성될 수 있다. 또한, 완화 모드(Relaxation Mode)가 시작되는 t2 시점은 온 모드(On Mode)의 시작 후 일정 시간 이후의 시점으로 결정될 수 있다. 출력 신호(Vout)가 제 2 구동 전압(Vpp)에 이르는 시점은 고전압 스위치 내의 소자들의 특성에 따라 결정될 수 있다. 고전압 스위치 내의 소자들의 특성에 따라 t1 시점부터 t2 시점까지의 시간은 결정될 수 있다. 따라서, 제어 신호(Vctrl)는 t1 시점부터 미리 정해진 시간 이후 t2 시점에 하이 레벨(High Level)로 상승되도록 생성될 수 있다.
t3 시점 이후에 고전압 스위치(124a)는 다시 오프 모드(Off Mode)로 동작할 수 있다. 입력 신호(Vin)와 제어 신호(Vctrl)는 모두 로우 레벨(Low Level)로 입력될 수 있다. 따라서, 로직 블록(124-2a) 및 레벨 쉬프터(124-1a)에 의해 PMOS 트랜지스터(HVP)는 턴 오프(Turn off) 될 수 있다. 스위칭 제어 신호(Va)는 로직 블록(124-2a)에 의해 입력 신호(Vin)와 같은 로우 레벨(Low Level)로 제공될 수 있다. 스위칭 제어 신호(Va)는 NMOS 트랜지스터(MN)의 소스에 제공될 수 있다. 따라서, 출력 신호(Vout)는 NMOS 트랜지스터(MN) 및 제 3 공핍 모드 트랜지스터(HVD3)에 의해 접지 전압(GND)까지 낮아질 수 있다.
도 7은 본 발명의 다른 실시 예에 따른 고전압 스위치를 보여주는 회로도이다. 도 7을 참조하면, 고전압 스위치(124b)는 복수의 고전압 스위치에서 제 1 공핍 모드 트랜지스터를 공유하기 위해 로직 블록(Logic Block)을 포함하지 않을 수 있다. 고전압 스위치(124b)는 레벨 쉬프터(124-1b), 공핍 모드 트랜지스터들(HVD1, HVD2, HVD3), 인버터들(INV1, INV2, INV3), PMOS 트랜지스터(HVP) 및 NMOS 트랜지스터(MN)를 포함할 수 있다.
레벨 쉬프터(124-1b)는 스위칭 전압(Vsw), 인에이블 신호(Ven) 및 반전 인에이블 신호(Venb)를 수신하여 PMOS 게이트 전압(Vgp)을 제공할 수 있다. 제 2 공핍 모드 트랜지스터(HVD2)의 드레인은 제 2 구동 전압(Vpp) 단자에 연결될 수 있다. 제 2 공핍 모드 트랜지스터(HVD2)의 게이트는 접지 전압(GND) 단자에 연결될 수 있다. 따라서, 스위칭 전압(Vsw)은 제 2 공핍 모드 트랜지스터(HVD2)의 문턱 전압(Vth)으로 제공될 수 있다. 인에이블 신호(Ven)는 인버터들(INV1, INV2, INV3)에 의해 입력 신호(Vin)를 반전하여 제공될 수 있다. 반전 인에이블 신호(Venb)는 인버터들(INV1, INV2)에 의해 입력 신호(Vin)와 같은 레벨로 제공될 수 있다. 레벨 쉬프터(124-1b)는 도 4의 구성과 같은 회로 구성을 가질 수 있다.
입력 신호(Vin)가 로우 레벨(Low Level)일 때, 고전압 스위치(124b)는 턴 오프(Turn off) 될 수 있다. 입력 신호(Vin)가 로우 레벨(Low Level)일 때, 고전압 스위치(124b)는 도 3의 고전압 스위치(124a)의 오프 모드(Off Mode) 구간의 동작과 동일하게 동작할 수 있다. 그러므로 자세한 설명은 생략한다. 따라서, 입력 신호(Vin)가 로우 레벨(Low Level)일 때, 레벨 쉬프터(124-1b)는 제 2 공핍 모드 트랜지스터(HVD2)의 문턱 전압(Vth)과 같은 PMOS 게이트 전압(Vgp)을 제공할 수 있다. PMOS 트랜지스터(HVP)의 누설 전류는 차단될 수 있다.
입력 신호(Vin)가 하이 레벨(High Level)일 때, 고전압 스위치(124b)는 턴 온(Turn on) 될 수 있다. 입력 신호(Vin)가 하이 레벨(High Level)일 때, 고전압 스위치(124b)는 도 3의 고전압 스위치(124a)의 온 모드(On Mode) 구간의 동작과 동일하게 동작할 수 있다. 그러므로 자세한 설명은 생략한다. 따라서, 입력 신호(Vin)가 하이 레벨(High Level)일 때, 레벨 쉬프터(124-1b)는 접지 전압(GND)인 PMOS 게이트 전압(Vgp)을 제공할 수 있다. PMOS 트랜지스터(HVP)는 턴 온(Turn on) 될 수 있다. 고전압 스위치(124b)는 제 2 구동 전압(Vpp)까지 상승된 출력 신호(Vout)를 제공할 수 있다.
도 8은 공핍 모드 트랜지스터를 공유하는 복수의 고전압 스위치들을 보여주는 회로도이다. 도 8을 참조하면, 복수의 고전압 스위치들(124b_1~124b_n)은 제 2 공핍 모드 트랜지스터(HVD2)을 공유할 수 있다. 각각의 고전압 스위치(124b_1~124b_n)는 도 7의 고전압 스위치(124b)와 같은 구성을 가질 수 있다. 불휘발성 메모리 장치(100, 도 1 참조)는 복수의 블록들을 포함하는 셀 어레이(110)를 포함할 수 있다. 불휘발성 메모리 장치(100)은 복수의 블록들에 대응하는 복수의 고전압 스위치들(124b_1~124b_n)을 포함할 수 있다. 도 7의 제 2 공핍 모드 트랜지스터(HVD2)는 복수의 고전압 스위치들(124b_1~124b_n)에서 공유하여 사용할 수 있다. 따라서, 복수의 고전압 스위치들(124b_1~124b_n)에서 제 2 공핍 모드 트랜지스터(HVD2)가 차지하는 면적은 감소될 수 있다.
제 2 공핍 모드 트랜지스터(HVD2)의 드레인은 제 2 구동 전압(Vpp) 단자에 연결될 수 있다. 제 2 구동 전압(Vpp)은 각각의 고전압 스위치(124b_1~124b_n)에 제공될 수 있다. 제 2 공핍 모드 트랜지스터(HVD2)의 게이트는 접지 전압(GND) 단자에 연결될 수 있다. 제 2 공핍 모드 트랜지스터(HVD2)의 소스는 각각의 고전압 스위치(124b_1~124b_n)에 연결될 수 있다. 각각의 고전압 스위치(124b_1~124b_n)는 제 2 공핍 모드 트랜지스터(HVD2)의 문턱 전압(Vth)을 가지는 스위칭 전압(Vsw)을 공유할 수 있다. 각각의 고전압 스위치(124b_1~124b_n)는 각각의 입력 신호(Vin_1~Vin_n)를 수신할 수 있다. 각각의 고전압 스위치(124b_1~124b_n)는 각각의 출력 신호(Vout_1~Vout_n)를 각각의 블록의 패스 트랜지스터(Pass Transistor)에 제공할 수 있다.
도 9는 본 발명의 또 다른 실시 예에 따른 솔리드 스테이트 디스크(이하, SSD)를 포함하는 사용자 장치를 보여주는 블록도이다. 도 9를 참조하면, 사용자 장치(1000)는 호스트(1100)와 SSD(1200)를 포함할 수 있다. SSD(1200)는 SSD 컨트롤러(1210), 버퍼 메모리(1220) 및 불휘발성 메모리 장치(1230)를 포함할 수 있다.
SSD 컨트롤러(1210)는 호스트(1100)와 SSD(1200)와의 물리적 연결을 제공할 수 있다. 즉, SSD 컨트롤러(1210)는 호스트(1100)의 버스 포맷(Bus format)에 대응하여 SSD(1200)와의 인터페이싱을 제공할 수 있다. 특히, SSD 컨트롤러(1210)는 호스트(1100)로부터 제공되는 명령어를 디코딩할 수 있다. 디코딩된 결과에 따라, SSD 컨트롤러(1210)는 불휘발성 메모리 장치(1230)를 액세스할 수 있다. 호스트(1100)의 버스 포맷(Bus format)으로 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI express, ATA, PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI) 등이 포함될 수 있다.
버퍼 메모리(1220)에는 호스트(1100)로부터 제공되는 쓰기 데이터 또는 불휘발성 메모리 장치(1230)로부터 읽혀진 데이터가 일시 저장될 수 있다. 호스트(1100)의 읽기 요청시에 불휘발성 메모리 장치(1230)에 존재하는 데이터가 캐시되어 있는 경우에는, 버퍼 메모리(1220)는 캐시된 데이터를 직접 호스트(1100)로 제공하는 캐시 기능을 지원할 수 있다. 일반적으로, 호스트(1100)의 버스 포맷(예를 들면, SATA 또는 SAS)에 의한 데이터 전송 속도는 SSD(1200)의 메모리 채널의 전송 속도보다 월등히 빠르다. 즉, 호스트(1100)의 인터페이스 속도가 월등히 높은 경우, 대용량의 버퍼 메모리(1220)를 제공함으로써 속도 차이로 발생하는 퍼포먼스 저하를 최소화할 수 있다.
불휘발성 메모리 장치(1230)는 SSD(1200)의 저장 매체로서 제공된다. 예를 들면, 불휘발성 메모리 장치(1230)는 대용량의 저장 능력을 가지는 낸드 플래시 메모리(NAND-type Flash memory)로 제공될 수 있다. 불휘발성 메모리 장치(1230)는 복수의 메모리 장치로 구성될 수 있다. 이 경우, 각각의 메모리 장치들은 채널 단위로 SSD 컨트롤러(1210)와 연결될 수 있다.
불휘발성 메모리 장치(1230)는 본 발명의 실시 예에 따른 고전압 스위치를 포함할 수 있다. 따라서, 불휘발성 메모리 장치(1230)는 동작이 수행되지 않는 블록에서 누설 전류를 차단할 수 있다. 또한, 고전압 스위치 내의 PMOS 트랜지스터의 열화 현상을 방지하여 불휘발성 메모리 장치(1230)의 수명은 연장될 수 있다.
저장 매체로서 불휘발성 메모리 장치(1230)가 낸드 플래시 메모리를 예로 들어 설명되었으나, 또 다른 불휘발성 메모리 장치들로 구성될 수 있다. 예를 들면, 저장 매체로서 PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리 등이 사용될 수 있으며, 이종의 메모리 장치들이 혼용되는 메모리 시스템도 적용될 수 있다. 불휘발성 메모리 장치(1230)는 버퍼 프로그램 동작을 위한 버퍼 영역과 메인 프로그램 동작을 위한 메인 영역을 포함할 수 있다.
도 10은 본 발명의 또 다른 실시 예에 따른 메모리 카드의 예를 보여주는 블록도이다. 메모리 카드 시스템(2000)은 호스트(2100)와 메모리 카드(2200)를 포함할 수 있다. 호스트(2100)는 호스트 컨트롤러(2110) 및 호스트 접속 유닛(2120)을 포함할 수 있다. 메모리 카드(2200)는 카드 접속 유닛(2210), 카드 컨트롤러(2220), 그리고 플래시 메모리(2230)를 포함할 수 있다.
호스트 접속 유닛(2120) 및 카드 접속 유닛(2210)은 복수의 핀으로 구성될 수 있다. 이들 핀에는 커맨드 핀, 데이터 핀, 클록 핀, 전원 핀 등이 포함되어 있다. 핀의 수는 메모리 카드(2200)의 종류에 따라 달라질 수 있다. 예로서, SD 카드는 9개의 핀을 가질 수 있다.
호스트(2100)는 메모리 카드(2200)에 데이터를 쓰거나, 메모리 카드(2200)에 저장된 데이터를 읽을 수 있다. 호스트 컨트롤러(2110)는 커맨드(예를 들면, 쓰기 커맨드), 호스트(2100) 내의 클록 발생기(도시되지 않음)에서 발생한 클록 신호(CLK), 그리고 데이터(DAT)를 호스트 접속 유닛(2120)을 통해 메모리 카드(2200)로 전송할 수 있다.
카드 컨트롤러(2220)는 카드 접속 유닛(2210)을 통해 수신된 쓰기 커맨드에 응답하여, 카드 컨트롤러(2220) 내에 있는 클록 발생기(도시되지 않음)에서 발생한 클록 신호에 동기하여 데이터를 메모리(2230)에 저장할 수 있다. 플래시 메모리(2230)는 호스트(2100)로부터 전송된 데이터를 저장할 수 있다. 예를 들어, 호스트(2100)가 디지털 카메라인 경우에는 영상 데이터를 저장할 수 있다.
본 발명의 플래시 메모리(2230)는 기판에 수직으로 적층되는 메모리 셀들을 포함할 수 있다. 그리고 플래시 메모리(2230)는 본 발명의 실시 예에 따른 고전압 스위치를 포함할 수 있다. 따라서, 플래시 메모리(2230)는 동작이 수행되지 않는 블록에서 누설 전류를 차단할 수 있다. 또한, 고전압 스위치 내의 PMOS 트랜지스터의 열화 현상을 방지하여 플래시 메모리(2230)의 수명은 연장될 수 있다.
카드 접속 유닛(2210)은 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 수 있다.
본 발명에 따른 불휘발성 메모리 장치 그리고/또는 메모리 컨트롤러는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장 될 수 있다.
도 11은 본 발명의 또 다른 실시 예에 따른 메모리 시스템을 보여주는 블록도이다. 도 11을 참조하면, 메모리 시스템(3000)은 메모리 제어기(3100) 및 불휘발성 메모리 장치(3200)를 포함할 수 있다.
메모리 제어기(3100) 불휘발성 메모리 장치(3200) 및 호스트 사이에 인터페이스를 제공할 수 있다. 메모리 제어기(3100)는 불휘발성 메모리 장치(3200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구현될 수 있다. 메모리 제어기(3100)는 중앙처리장치(3110), 버퍼(3120), 에러정정회로(3130), 롬(3150), 호스트 인터페이스(3140) 및 메모리 인터페이스(3160)를 포함할 수 있다.
중앙처리장치(3110)는 메모리 제어기(3100)의 전반적인 동작을 제어할 수 있다.
버퍼(3120)는 중앙처리장치(3110)의 동작 메모리로서 이용될 수 있다. 호스트의 쓰기 요청시, 호스트로부터 입력된 데이터는 버퍼(3120)에 임시로 저장될 수 있다. 또한, 호스트의 읽기 요청시, 불휘발성 메모리 장치(3200)로부터 읽혀진 데이터는 버퍼(3120)에 임시로 저장될 수 있다.
에러정정회로(3130)는 쓰기 요청시 버퍼(3120)에 저장된 데이터를 에러정정코드에 의해 디코딩할 수 있다. 이때, 디코딩된 데이터 및 이용된 에러정정코드 값은 불휘발성 메모리 장치(3200)에 저장될 수 있다. 한편, 에러정정회로(3130)는 읽기 요청시 불휘발성 메모리 장치(3200)로부터 읽혀진 데이터를 에러정정코드 값을 이용하여 복원시킬 수 있다. 여기서 에러정정코드 값은 읽혀진 데이터에 포함될 수 있다.
롬(3150)은 메모리 제어기(3100)를 구동하기 위해 필요한 데이터가 저장될 수 있다.
호스트 인터페이스(3140)는 호스트(Host) 및 메모리 제어기(3100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함할 수 있다. 예를 들어, 메모리 제어기(3100)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(호스트)와 통신하도록 구성될 수 있다.
메모리 인터페이스(3160)는 불휘발성 메모리 장치(3200)와 메모리 제어기(3100) 사이를 인터페이싱할 수 있다.
불휘발성 메모리 장치(3200)는 본 발명의 실시 예에 따른 고전압 스위치를 포함할 수 있다. 따라서, 불휘발성 메모리 장치(3200)는 동작이 수행되지 않는 블록에서 누설 전류를 차단할 수 있다. 또한, 고전압 스위치 내의 PMOS 트랜지스터의 열화 현상을 방지하여 불휘발성 메모리 장치(3200)의 수명은 연장될 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100 : 불휘발성 메모리 장치
110 : 셀 어레이 120 : 행 디코더
121 : 낸드 게이트 122, 123 : 인버터
124 : 고전압 스위치 124-1 : 레벨 쉬프터
124-2 : 로직 블록 125 : 패스 트랜지스터
130 : 페이지 버퍼 140 : 입출력 버퍼
150 : 제어 로직 160 : 전압 발생기
1000 : 사용자 장치
1100 : 호스트 1200 : SSD
1210 : SSD 컨트롤러 1220 : 버퍼 메모리
1230 : 불휘발성 메모리 장치
2000 : 메모리 카드 시스템
2100 : 호스트 2110 : 호스트 컨트롤러
2120 : 호스트 접속 유닛
2200 : 메모리 카드
2210 : 카드 접속 유닛 2220 : 카드 컨트롤러
2230 : 플래시 메모리
3000 : 메모리 시스템
3100 : 메모리 제어기
3110 : 중앙처리장치 3120 : 버퍼
3130 : 에러정정회로 3140 : 호스트 인터페이스
3150 : 롬 3160 : 메모리 인터페이스
3200 : 불휘발성 메모리 장치

Claims (10)

  1. 제 1 구동 전압과 상기 제 1 구동 전압보다 높은 제 2 구동 전압으로 구동되는 불휘발성 메모리 장치의 고전압 스위치에 있어서:
    게이트로 인가되는 전압에 따라 상기 제 2 구동 전압을 출력 단자로 전달하는 PMOS 트랜지스터;
    상기 출력 단자로부터 피드백되는 출력 신호에 따라 상기 제 2 구동 전압을 상기 PMOS 트랜지스터로 제공하는 제 1 공핍 모드 트랜지스터;
    상기 제 2 구동 전압을 일단으로 수신하여 스위칭 제어 신호에 따라 스위칭 전압을 타단으로 제공하는 제 2 공핍 모드 트랜지스터; 그리고
    인에이블 신호 및 반전 인에이블 신호에 기초하여 상기 스위칭 전압을 상기 PMOS 트랜지스터의 게이트로 제공하는 레벨 쉬프터를 포함하고,
    상기 인에이블 신호 및 상기 반전 인에이블 신호는 입력 신호와 제어 신호에 기초하여 접지 전압 또는 상기 제 1 구동 전압의 레벨을 가지도록 생성되는 고전압 스위치.
  2. 제 1 항에 있어서,
    상기 제 1 공핍 모드 트랜지스터와 상기 제 2 공핍 모드 트랜지스터는 서로 같은 레벨의 문턱 전압을 가지도록 제어되는 고전압 스위치.
  3. 제 1 항에 있어서,
    상기 입력 신호와 상기 제어 신호에 기초하여 상기 레벨 쉬프터를 제어하기 위한 상기 인에이블 신호를 생성하는 로직 블록을 더 포함하는 고전압 스위치.
  4. 제 3 항에 있어서,
    상기 로직 블록은 상기 입력 신호와 같은 레벨을 가지는 상기 스위칭 제어 신호를 상기 제 2 공핍 모드 트랜지스터의 게이트에 전달하는 고전압 스위치.
  5. 제 1 항에 있어서,
    상기 레벨 쉬프터는 상기 인에이블 신호 및 상기 반전 인에이블 신호에 기초하여 상기 스위칭 전압 또는 접지 전압을 상기 PMOS 트랜지스터의 게이트에 제공하는 고전압 스위치.
  6. 제 1 항에 있어서,
    상기 인에이블 신호가 하이 레벨이고 상기 반전 인에이블 신호가 로우 레벨인 경우, 상기 레벨 쉬프터는 상기 PMOS 트랜지스터의 게이트에 상기 스위칭 전압을 제공하는 고전압 스위치.
  7. 제 6 항에 있어서,
    상기 입력 신호가 로우 레벨인 경우, 상기 스위칭 전압은 상기 제 2 공핍 모드 트랜지스터의 문턱 전압과 같은 값을 가지도록 제어되는 고전압 스위치.
  8. 제 6 항에 있어서,
    상기 입력 신호가 하이 레벨인 경우, 상기 스위칭 전압은 상기 제 2 공핍 모드 트랜지스터의 문턱 전압과 상기 제 1 구동 전압을 합한 값을 가지도록 제어되는 고전압 스위치.
  9. 제 1 항에 있어서,
    상기 인에이블 신호가 로우 레벨이고 상기 반전 인에이블 신호가 하이 레벨인 경우, 상기 레벨 쉬프터는 상기 PMOS 트랜지스터의 게이트에 접지 전압을 제공하는 고전압 스위치.
  10. 워드 라인과 비트 라인에 연결되는 메모리 셀들을 포함하는 셀 어레이;
    제 1 고전압을 상기 워드 라인으로 전달하는 패스 트랜지스터; 그리고
    입력 신호의 레벨을 제 2 고전압으로 승압하여 상기 패스 트랜지스터의 게이트로 제공하는 고전압 스위치를 포함하고,
    상기 고전압 스위치는:
    게이트로 인가되는 전압에 따라 상기 제 2 고전압을 출력 단자로 전달하는 PMOS 트랜지스터;
    상기 출력 단자로부터 피드백되는 출력 신호에 따라 상기 제 2 고전압을 상기 PMOS 트랜지스터로 전달하는 제 1 공핍 모드 트랜지스터;
    상기 제 2 고전압을 일단으로 수신하여 스위칭 제어 신호에 따라 스위칭 전압을 타단으로 전달하는 제 2 공핍 모드 트랜지스터; 그리고
    인에이블 신호 및 반전 인에이블 신호에 기초하여 상기 스위칭 전압을 상기 PMOS 트랜지스터의 게이트로 제공하는 레벨 쉬프터를 포함하고,
    상기 인에이블 신호 및 상기 반전 인에이블 신호는 입력 신호와 제어 신호에 기초하여 접지 전압 또는 구동 전압의 레벨을 가지도록 생성되는 불휘발성 메모리 장치.
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