KR100694977B1 - 스위칭 동작 속도를 증가시키는 부스팅 회로를 포함하는고전압 스위치 회로와 이를 포함하는 플래시 메모리 장치 - Google Patents

스위칭 동작 속도를 증가시키는 부스팅 회로를 포함하는고전압 스위치 회로와 이를 포함하는 플래시 메모리 장치 Download PDF

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KR100694977B1
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Abstract

본 발명은 스위칭 동작 속도를 증가시키는 부스팅 회로를 포함하는 고전압 스위치 회로와 이를 포함하는 플래시 메모리 장치에 관한 것으로, 본 발명에 따른 고전압 스위치 회로는 인에이블 제어 회로, 피드백 회로, 부스팅 회로, 및 고전압 스위치를 포함한다. 인에이블 제어 회로는 인에이블 신호에 응답하여, 출력 노드를 설정된 전압으로 프리차지 한다. 피드백 회로는 출력 노드에서 발생되는 스위치 제어 전압에 응답하여, 입력 노드에 피드백 전압을 공급한다. 부스팅 회로는 클록 신호들에 응답하여 피드백 전압을 부스팅 하고, 부스팅 전압을 출력 노드에 출력함으로써, 스위치 제어 전압을 증가시킨다. 고전압 스위치는 스위치 제어 전압에 응답하여 온 또는 오프되고, 온 될 때 고전압을 수신하여 출력한다. 바람직하게, 부스팅 회로는 크로스-커플드(corss-coupled) 타입의 증폭 회로를 포함한다. 본 발명에 따른 고전압 스위치 회로와 이를 포함하는 플래시 메모리 장치는 크로스-커플드 타입의 부스팅 회로에 의해 스위치 제어 전압을 고속으로 부스팅 시킴으로써, 스위칭 동작 속도를 증가시키고, 출력되는 고전압의 노이즈 성분을 감소시킬 수 있다.
부스팅 회로, 크로스-커플드 타입, 피드백 회로, 고전압 스위치

Description

스위칭 동작 속도를 증가시키는 부스팅 회로를 포함하는 고전압 스위치 회로와 이를 포함하는 플래시 메모리 장치{High voltage switch circuit including a boosting circuit for increasing switching operation speed of the high voltage switch circuit and flash memory device with the same}
도 1은 종래의 고전압 스위치 회로를 나타내는 도면이다.
도 2는 도 1에 도시된 고전압 스위치 회로의 동작에 따른 부스팅 제어 전압 과 출력 전압의 변화를 나타내는 그래프 도이다.
도 3은 본 발명의 제1 실시예에 따른 고전압 스위치 회로를 나타내는 도면이다.
도 4는 도 3에 도시된 고전압 스위치 회로의 동작과 관련된 신호들의 타이밍도이다.
도 5는 도 3에 도시된 고전압 스위치 회로의 동작에 따른 부스팅 제어 전압과 출력 전압의 변화를 나타내는 그래프 도이다.
도 6은 본 발명의 제2 실시예에 따른 고전압 스위치 회로를 나타내는 도면이다.
도 7은 본 발명의 제3 실시예에 따른 고전압 스위치 회로를 나타내는 도면이다.
도 8은 본 발명의 제4 실시예에 따른 고전압 스위치 회로를 나타내는 도면이다.
도 9는 본 발명의 제5 실시예에 따른 고전압 스위치 회로를 나타내는 도면이다.
도 10은 본 발명의 제6 실시예에 따른 고전압 스위치 회로를 나타내는 도면이다.
도 11은 본 발명의 제7 실시예에 따른 고전압 스위치 회로를 나타내는 도면이다.
도 12는 본 발명의 제8 실시예에 따른 고전압 스위치 회로를 나타내는 도면이다.
도 13은 본 발명의 제1 실시예에 따른 플래시 메모리 장치를 개략적으로 나타내는 도면이다.
도 14는 본 발명의 제2 실시예에 따른 플래시 메모리 장치를 개략적으로 나타내는 도면이다.
도 15는 본 발명의 제3 실시예에 따른 플래시 메모리 장치를 개략적으로 나타내는 도면이다.
도 16은 본 발명의 제4 실시예에 따른 플래시 메모리 장치를 개략적으로 나타내는 도면이다.
도 17은 본 발명의 제5 실시예에 따른 플래시 메모리 장치를 개략적으로 나타내는 도면이다.
도 18은 본 발명의 제6 실시예에 따른 플래시 메모리 장치를 개략적으로 나타내는 도면이다.
도 19는 본 발명의 제7 실시예에 따른 플래시 메모리 장치를 개략적으로 나타내는 도면이다.
도 20은 본 발명의 제8 실시예에 따른 플래시 메모리 장치를 개략적으로 나타내는 도면이다.
〈도면의 주요 부분에 대한 부호의 설명〉
101∼108, 250, HW1∼HWM : 고전압 스위치 회로
110 : 인에이블 제어 회로 120 : 고전압 스위치
130 : 피드백 회로 140, 160∼180 : 부스팅(boosting) 회로
150 : 전압 리미터(limiter) 141, 171, BST1∼BSTN : 증폭 회로
201∼208 : 플래시 메모리 장치
210 : 메모리 셀 어레이 220 : X-디코더
230 : 제1 펌프 240 : 제2 펌프
본 발명은 반도체 장치에 관한 것으로서, 특히, 고전압 스위치 회로와 이를 포함하는 플래시 메모리 장치에 관한 것이다.
일반적으로, 고전압을 사용하는 반도체 메모리 장치는 고전압 스위치 회로를 포함한다. 상기 고전압 스위치 회로는 스위치 제어 전압에 응답하여, 상기 반도체 메모리 장치의 내부 회로들 중 고전압을 필요로 하는 내부 회로에 고전압을 공급하거나 또는 고전압의 공급 동작을 정지한다. 도 1은 종래의 고전압 스위치 회로를 나타내는 도면이다. 도 1을 참고하면, 고전압 스위치 회로(10)는 인에이블 제어 회로(11), 고전압 스위치(12), 및 부스팅(boosting) 회로(13)를 포함한다. 상기 인에이블 제어 회로(11)와 상기 고전압 스위치(12) 각각은 고전압용 NMOS 트랜지스터로서 구현될 수 있다. 이하, 상기 인에이블 제어 회로(11)와 상기 고전압 스위치(12) 각각은 NMOS 트랜지스터로서 참조된다. 상기 부스팅 회로(13)는 NMOS 트랜지스터들(N1, N2)과 캐패시터들(C1, C2)을 포함한다.
상기 고전압 스위치 회로(10)의 동작 과정을 간략히 설명하면 다음과 같다. 먼저, 인에이블 신호(EN)가 전압(VCC) 레벨로 인에이블되면, 상기 NMOS 트랜지스터(11)가 출력 노드(OUT)에 전압(VCC-Vth1, Vth1은 상기 NMOS 트랜지스터(11)의 문턱(threshold) 전압)을 공급한다. 그 결과, 상기 출력 노드(OUT)에서 상기 전압(VCC-Vth1) 레벨의 스위치 제어 전압(VO)이 발생한다. 상기 NMOS 트랜지스터(N1)는 상기 스위치 제어 전압(VO)에 응답하여 턴 온되어, 전압(VCC-Vth1-Vth2, Vth2는 상기 NMOS 트랜지스터(N1)의 문턱 전압) 레벨로 내부 출력 전압(VINT)을 출력한다. 이때, 클록 신호(CLK)가 로직 하이(예를 들어, 전압(VCC)으로)로 상기 캐패시터(C1)에 입력된다. 그 결과, 상기 캐패시터(C1)가 연결된 상기 노드(A)에서 아래의 수식으로 표현될 수 있는 상기 내부 출력 전압(VINT)이 발생한다.
Figure 112006021283040-pat00001
상기 [수학식 1]에서 CE는 상기 노드(A)에 존재하는 기생 캐패시터 이다. 상기 클록 신호(CLK)가 로직 하이로 될 때, 반전된 클록 신호(CLKB)가 로직 로우(예를 들어, 전압(VSS)으로)로 된다. 그 후, 상기 노드(A)에 다이오드 커넥션된(diode connected) 상기 NMOS 트랜지스터(N2)가 상기 내부 출력 전압(VINT)에 응답하여 턴 온되어, 상기 내부 출력 전압(VINT)을 상기 출력 노드(OUT)에 출력한다. 여기에서, 상기 NMOS 트랜지스터(N2)는 저전압용 트랜지스터로 구현될 수 있다. 따라서 상기 NMOS 트랜지스터(N2)의 문턱 전압은 상기 NMOS 트랜지스터(N1)의 상기 문턱 전압(Vth2)보다 훨씬 작기 때문에, 상기 NMOS 트랜지스터(N2)에 의한 상기 내부 출력 전압(VINT)의 강하는 무시될 수 있다. 한편, 상기 반전된 클록 신호(CLKB)가 로직 하이(VCC)로 상기 캐패시터(C2)에 입력된다. 그 결과, 상기 캐패시터(C2)가 연결된 상기 출력 노드(OUT)의 상기 스위치 제어 전압(VO)은 상기 내부 출력 전압(VINT)과 상기 반전된 클록 신호(CLKB)의 전압(VCC)에 의해 아래의 수식으로 표현된 것과 같이 부스팅 된다.
Figure 112006021283040-pat00002
상기 [수학식 2]에서 CF는 상기 출력 노드(OUT)에 존재하는 기생 캐패시터 이다. 상기 반전된 클록 신호(CLKB)가 로직 하이로 될 때, 상기 클록 신호(CLK)는 로직 로우로 된다. 이 후, 증가된 상기 스위치 제어 전압(VO)은 상기 NMOS 트랜지스터(N1)의 게이트에 다시 입력된다. 이 후, 상기 NMOS 트랜지스터(12)가 완전히(fully) 턴 온 될 정도로 큰 전압(즉, VPP+Vth3, 단, VPP >> VCC이고, Vth3은 상기 NMOS 트랜지스터(12)의 문턱 전압)으로, 상기 스위치 제어 전압(VO)이 부스팅 될 때까지, 상기 고전압 스위치 회로(10)가 상술한 동작들을 반복한다. 상기 스위치 제어 전압(VO)이 상기 전압(VPP+Vth3)으로 되면, 상기 NMOS 트랜지스터(12)가 완전히 턴 온 되어, 수신된 상기 전압(VPP)을 그대로 고전압(HVOUT)으로서 출력한다.
상기 부스팅 회로(13)에 포함되는 상기 NMOS 트랜지스터(N1)는 고전압(VPP)을 수신하므로, 고전압 트랜지스터로서 구현되어야 한다. 하지만, 저전압 트랜지스터의 문턱 전압에 비하여 고전압 트랜지스터의 문턱 전압이 훨씬 더 크므로, 상기 NMOS 트랜지스터(N1)가 고전압 트랜지스터로서 구현되면, 상기 NMOS 트랜지스터(N1)에 의해 강하되는(drop) 전압이 저전압 트랜지스터에 의해 강하되는 전압보다 훨씬 더 크다. 이처럼, 상기 NMOS 트랜지스터(N1)에 의해 강하되는 전압이 증가할 경우, 상기 내부 출력 전압(VINT)의 증가량이 감소하므로, 상기 스위치 제어 전압(VO)이 부스팅 되는 속도가 감소한다. 결국, 상기 인에이블 신호(EN)가 인에이블된 시점으로부터 상기 고전압 스위치 회로(10)(즉, 상기 NMOS 트랜지스터(12))가 완전하게 턴 온될 때까지 걸리는 시간(T2)이 증가하게 된다. 또, 상기 NMOS 트랜지스터(N1)의 드레인에 입력되는 상기 전압(VPP)이 증가하면, 상기 NMOS 트랜지스터들 (N1, N2)의 바디 효과(body effect)에 의해, 상기 NMOS 트랜지스터들(N1, N2)의 문턱 전압들이 과도하게 증가하여, 상기 스위치 제어 전압(VO)이 정상적으로 부스팅 되지 않는 경우가 발생할 수 있다. 이 경우, 상기 고전압 스위치 회로(10)는 정상적으로 스위칭 동작을 실행할 수 없다. 또, 상기 고전압 스위치 회로(10)에서는 상기 출력 노드(OUT)의 상기 스위치 제어 전압(VO)이 상기 반전된 클록 신호(CLKB)에 의해 직접 부스팅 된다. 따라서, 도 2에 도시된 것과 같이, 상기 스위치 제어 전압(VO)은 상기 반전된 클록 신호(CLKB)가 토글(toggle) 함에 따라 발생하는 노이즈(noise) 성분을 포함하게 된다. 상기 스위치 제어 전압(VO)의 노이즈 성분은 상기 고전압(HVOUT)에 직접적으로 영향을 미치게 되어, 도 2에 도시된 것과 같이, 상기 고전압(HVOUT) 역시 노이즈 성분을 포함하게 된다. 한편, 상기 고전압(HVOUT)의 노이즈 성분을 줄이기 위해, 상기 클록 신호(CLK)와 상기 반전된 클록 신호(CLKB)의 진폭이 감소 될 수도 있다. 하지만, 상기 클록 신호(CLK)와 상기 반전된 클록 신호(CLKB)의 진폭이 감소하면, 상기 스위치 제어 전압(VO)의 부스팅 속도가 감소하여, 상기 고전압 스위치 회로(10)의 동작 속도가 감소하게 된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 크로스-커플드(cross-coupled) 타입의 부스팅 회로에 의해 스위치 제어 전압을 고속으로 부스팅 시킴으로써, 스위칭 동작 속도를 증가시키고, 출력되는 고전압의 노이즈 성분을 감소시킬 수 있는 고전압 스위치 회로를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 크로스-커플드 타입의 부스팅 회로에 의해 스위치 제어 전압을 고속으로 부스팅 시킴으로써, 스위칭 동작 속도를 증가시키고, 출력되는 고전압의 노이즈 성분을 감소시킬 수 있는 고전압 스위치 회로를 포함하는 플래시 메모리 장치를 제공하는 데 있다.
상기한 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 고전압 스위칭 회로는, 인에이블 제어 회로, 피드백 회로, 부스팅 회로, 및 고전압 스위치를 포함한다. 인에이블 제어 회로는 인에이블 신호에 응답하여, 출력 노드를 설정된 전압으로 프리차지 한다. 피드백 회로는 출력 노드가 프리차지 될 때, 출력 노드에서 발생되는 스위치 제어 전압에 응답하여, 입력 노드에 피드백 전압을 공급한다. 부스팅 회로는 클록 신호들에 응답하여 피드백 전압을 부스팅 하고, 부스팅 전압을 출력 노드에 출력함으로써, 스위치 제어 전압을 증가시킨다. 고전압 스위치는 스위치 제어 전압에 응답하여 온 또는 오프되고, 온 될 때 고전압을 수신하여 출력한다. 바람직하게, 부스팅 회로는 크로스-커플드(corss-coupled) 타입의 증폭 회로를 포함한다.
상기한 기술적 과제를 달성하기 위한 본 발명의 다른 일면에 따른 고전압 스위칭 회로는, 인에이블 제어 회로, 피드백 회로, 부스팅 회로, 및 고전압 스위치를 포함한다. 인에이블 제어 회로는 인에이블 신호에 응답하여, 출력 노드를 설정된 전압으로 프리차지 한다. 피드백 회로는 출력 노드가 프리차지 될 때, 출력 노드에서 발생되는 스위치 제어 전압에 응답하여, 입력 노드에 피드백 전압을 공급한다. 부스팅 회로는 클록 신호들에 응답하여 피드백 전압을 부스팅 하고, 부스팅 전압을 출력 노드에 출력함으로써, 스위치 제어 전압을 증가시킨다. 고전압 스위치는 스위치 제어 전압에 응답하여 온 또는 오프되고, 온 될 때 고전압을 수신하여 출력한다. 바람직하게, 부스팅 회로는 크로스-커플드 타입의 복수의 증폭 회로들을 포함한다.
상기한 다른 기술적 과제를 달성하기 위한 본 발명에 따른 플래시 메모리 장치는, 복수의 메모리 셀 블록들, X-디코더, 복수의 블록 선택부들, 복수의 게이트 회로들, 제1 펌프, 제2 펌프, 전압 선택 회로, 제1 고전압 스위치 회로, 및 제2 고전압 스위치 회로를 포함한다. 복수의 메모리 셀 블록들은 로컬 워드 라인들과 비트 라인들을 공유하는 복수의 메모리 셀들을 각각 포함한다. X-디코더는 로우 어드레스 신호를 디코딩하고, 제1 디코딩 신호들과 제2 디코딩 신호를 출력한다. 복수의 블록 선택부들은 제1 디코딩 신호들에 각각 응답하여, 복수의 블록 선택 신호들을 각각 출력한다. 복수의 게이트 회로들은 복수의 블록 선택 신호들에 각각 응답하여, 글로벌 드레인 선택 라인, 글로벌 소스 선택 라인, 및 글로벌 워드 라인들을, 메모리 셀 블록들의 로컬 드레인 선택 라인들, 로컬 소스 선택 라인들, 및 로컬 워드 라인들에 각각 연결한다. 제1 펌프는 프로그램 명령에 응답하여, 프로그램 전압을 발생한다. 제2 펌프는 프로그램 명령에 응답하여, 프로그램 패스(pass) 전압을 발생한다. 전압 선택 회로는 제2 디코딩 신호에 응답하여, 글로벌 워드 라인들 중 적어도 하나를 선택하고, 그 선택된 글로벌 워드 라인에 프로그램 전압을 공급하고, 나머지 글로벌 워드 라인들에 프로그램 패스 전압을 공급한다. 제1 고전압 스위치 회로는 인에이블 제어 신호와 클록 신호들에 응답하여, 프로그램 전압을 전 압 선택 회로에 공급한다. 제2 고전압 스위치 회로는 인에이블 제어 신호와 클록 신호들에 응답하여, 프로그램 패스 전압을 전압 선택 회로에 공급한다. 바람직하게, 복수의 블록 선택부들 각각은 블록 스위치 및 제3 고전압 스위치 회로를 포함한다. 블록 스위치는 프로그램 전압을 수신하고, 블록 스위치 제어 전압에 응답하여, 복수의 블록 선택 신호들 중 하나를 프로그램 전압보다 더 큰 전압 레벨로, 또는 프로그램 전압보다 더 작은 전압 레벨로 출력한다. 제3 고전압 스위치 회로는 프로그램 전압을 수신하고, 제1 디코딩 신호들 중 하나와, 클록 신호들에 응답하여, 프로그램 전압을 블록 스위치 제어 전압으로서 출력한다. 바람직하게, 제1 내지 제3 고전압 스위치 회로들 각각은 크로스-커플드 타입의 증폭 회로를 포함하는 부스팅 회로를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3은 본 발명의 제1 실시예에 따른 고전압 스위치 회로를 나타내는 도면이다. 도 3을 참고하면, 고전압 스위치 회로(100)는 인에이블 제어 회로(110), 고전압 스위치(120), 피드백 회로(130), 및 부스팅(boosting) 회로(140)를 포함한다. 상기 인에이블 제어 회로(110)는 인에이블 신호(EN)에 응답하여, 출력 노드(DOUT)를 설정된 전압으로 프리차지 한다. 바람직하게, 상기 인에이블 제어 회로(110)는 고전압용 NMOS 트랜지스터로서 구현될 수 있다. 이하, 상기 인에이블 제어 회로(110)는 NMOS 트랜지스터로서 참조된다. 상기 NMOS 트랜지스터(110)의 드레인에는 상기 인에이블 신호(EN)가 입력되고, 그 게이트에는 내부 전압(VCC)이 입력되고, 그 소스는 상기 출력 노드(DOUT)에 연결된다. 상기 NMOS 트랜지스터(110)는 상기 인에이블 신호(EN)가 상기 내부 전압(VCC)으로 인에이블될 때, 상기 출력 노드(DOUT)에 상기 설정된 전압(VCC-Vt1, Vt1은 NMOS 트랜지스터(110)의 문턱 전압)을 공급한다. 그 결과, 상기 출력 노드(DOUT)에서 상기 설정된 전압(VCC-Vt1) 레벨의 스위치 제어 전압(VCTL)이 발생한다. 또, 상기 NMOS 트랜지스터(110)는 상기 인에이블 신호(EN)가 그라운드 전압(VSS)(미도시)으로 디세이블될 때, 상기 출력 노드(DOUT)를 상기 그라운드 전압(VSS)으로 디스차지 한다.
상기 고전압 스위치(120)는 상기 스위치 제어 전압(VCTL)에 응답하여 온 또는 오프된다. 상기 고전압 스위치(120)는 고전압용 NMOS 트랜지스터로서 구현될 수 있다. 이하, 상기 고전압 스위치(120)는 NMOS 트랜지스터로서 참조된다. 상기 NMOS 트랜지스터(120)의 드레인에는 고전압(VPP)이 입력되고, 그 게이트에는 상기 스위치 제어 전압(VCTL)이 입력된다. 바람직하게, 상기 스위치 제어 전압(VCTL)이 전압(VPP+Vt2, Vt2는 NMOS 트랜지스터(120)의 문턱 전압)으로 될 때, 상기 NMOS 트랜지스터(120)가 완전하게(fully) 턴 온 되어, 상기 고전압(VPP)을 그대로 고전압(VH)으로서 자신의 소스에 출력한다.
상기 피드백 회로(130)는 상기 출력 노드(DOUT)가 설정된 전압(VCC-Vt1)으로 프리차지 될 때, 상기 스위치 제어 전압(VCTL)에 응답하여, 입력 노드(DIN)에 피드 백 전압(VFB)을 공급한다. 상기 피드백 회로(130)는 고전압용 NMOS 트랜지스터로서 구현될 수 있다. 이하, 상기 피드백 회로(130)는 NMOS 트랜지스터로서 참조된다. 상기 NMOS 트랜지스터(130)의 드레인에는 상기 고전압(VPP)이 입력되고, 그 게이트에는 상기 스위치 제어 전압(VCTL)이 입력되고, 그 소스는 상기 입력 노드(DIN)에 연결된다. 상기 NMOS 트랜지스터(130)는 상기 스위치 제어 전압(VCTL)에 응답하여, 턴 온 또는 오프되고, 턴 온될 때, 상기 스위치 제어 전압(VCTL)과 상기 고전압(VPP)에 의해 결정되는 상기 피드백 전압(VFB)을 상기 입력 노드(DIN)에 출력한다. 상기 부스팅 회로(140)는 크로스-커플드(corss-coupled) 타입의 증폭 회로(141)와 캐패시터들(C11, C12)을 포함한다. 상기 증폭 회로(141)는 스위치들(NM1, NM2, PM1, PM2)을 포함한다. 바람직하게, 상기 스위치들(NM1, NM2) 각각은 저전압용 NMOS 트랜지스터로서 구현될 수 있고, 상기 스위치들(PM1, PM2) 각각은 저전압용 PMOS 트랜지스터로서 구현될 수 있다. 이하, 상기 스위치들(NM1, NM2) 각각은 NMOS 트랜지스터로서 참조되고, 상기 스위치들(PM1, PM2) 각각은 PMOS 트랜지스터로서 참조된다. 상기 NMOS 트랜지스터들(NM1, NM2)의 드레인들은 상기 입력 노드(DIN)에 연결된다. 상기 NMOS 트랜지스터들(NM1, NM2)의 소스들은 부스팅 노드들(BN1, BN2)에 각각 연결된다. 상기 NMOS 트랜지스터(NM1)의 게이트는 상기 부스팅 노드(BN2)에 연결된다. 상기 NMOS 트랜지스터(NM1)는 상기 부스팅 노드(BN2)의 부스팅 전압(V2)에 응답하여 턴 온 또는 오프된다. 상기 NMOS 트랜지스터(NM2)의 게이트는 상기 부스팅 노드(BN1)에 연결된다. 상기 NMOS 트랜지스터(NM2)는 상기 부스팅 노드(BN1)의 부스팅 전압(V1)에 응답하여 턴 온 또는 오프된다.
상기 PMOS 트랜지스터들(PM1, PM2)의 드레인들은 출력 노드(DOUT)에 연결되고, 그 드레인들은 상기 부스팅 노드들(BN1, BN2)에 각각 연결된다. 상기 PMOS 트랜지스터(PM1)의 게이트는 상기 부스팅 노드(BN2)에 연결된다. 상기 PMOS 트랜지스터(PM1)는 상기 부스팅 전압(V2)에 응답하여 턴 온 또는 오프된다. 상기 PMOS 트랜지스터(PM2)의 게이트는 상기 부스팅 노드(BN1)에 연결된다. 상기 PMOS 트랜지스터(PM2)는 상기 부스팅 전압(V1)에 응답하여 턴 온 또는 오프된다.
상기 캐패시터(C11)는 상기 부스팅 노드(BN1)에 연결되고, 클록 신호(CLK)에 응답하여 충전 또는 방전 동작한다. 바람직하게, 상기 클록 신호(CLK)가 전압(VCC) 레벨로 인에이블될 때, 상기 캐패시터(C11)가 충전되고, 상기 클록 신호(CLK)가 그라운드 전압(VSS) 레벨로 디세이블될 때, 상기 캐패시터(C11)가 방전된다.
상기 캐패시터(C12)는 상기 부스팅 노드(BN2)에 연결되고, 반전된 클록 신호(CLKB)에 응답하여 충전 또는 방전 동작한다. 바람직하게, 상기 반전된 클록 신호(CLKB)가 전압(VCC) 레벨로 인에이블될 때, 상기 캐패시터(C12)가 충전되고, 상기 반전된 클록 신호(CLKB)가 그라운드 전압(VSS) 레벨로 디세이블될 때, 상기 캐패시터(C12)가 방전된다. 상기 클록 신호(CLK)와 상기 반전된 클록 신호(CLKB)는 서로 상보적(complementary)이다.
다음으로, 상기 고전압 스위치 회로(101)의 동작 과정을 좀 더 상세히 설명한다. 먼저, 상기 인에이블 신호(EN)가 인에이블되면, 상기 인에이블 제어 회로(110)가 상기 출력 노드(DOUT)에 전압(VCC-Vt1)를 공급한다. 그 결과, 상기 출력 노드(DOUT)에서 상기 전압(VCC-Vt1) 레벨의 상기 스위치 제어 전압(VCTL)이 발생한 다. 상기 NMOS 트랜지스터들(120, 130)은 상기 스위치 제어 전압(VCTL)에 응답하여, 약간 턴 온된다. 이때, 상기 NMOS 트랜지스터(120)가 출력하는 고전압(VH)과, 상기 NMOS 트랜지스터(130)가 출력하는 피드백 전압(VFB)은 아래의 수학식으로 표현될 수 있다.
Figure 112006021283040-pat00003
한편, 도 4에서 참조되는 것과 같이, 상기 클록 신호(CLK)가 전압(VCC) 레벨로 인에이블되고, 상기 반전된 클록 신호(CLKB)가 그라운드 전압(VSS) 레벨로 디세이블된다. 상기 클록 신호(CLK)에 응답하여 상기 캐패시터(C11)가 충전 동작하고, 상기 반전된 클록 신호(CLKB)에 응답하여 상기 캐패시터(C12)가 방전 동작한다. 그 결과, 상기 부스팅 노드(BN2)의 상기 부스팅 전압(V2)은 상기 그라운드 전압(VSS)으로 된다. 상기 부스팅 전압(V2)에 각각 응답하여, 상기 NMOS 트랜지스터(NM1)가 턴 오프되고, 상기 PMOS 트랜지스터(PM1)가 턴 온된다. 상기 NMOS 트랜지스터(NM1)가 턴 오프 상태이므로, 상기 피드백 전압(VFB)이 상기 부스팅 노드(BN1)에 공급되지 않는다. 이때, 상기 부스팅 노드(BN1)의 상기 부스팅 전압(V1)은 아래의 수학식으로 표현될 수 있다.
Figure 112006021283040-pat00004
상기 [수학식 4]에서 CP1은 상기 부스팅 노드(BN1)에 존재하는 기생 캐패시터 이다. 상기 PMOS 트랜지스터(PM1)는 상기 부스팅 전압(V1)을 상기 출력 노드(DOUT)에 출력한다. 그 결과, 상기 스위치 제어 전압(VCTL)이 상기 부스팅 전압(V1)만큼 증가한다. 또, 상기 부스팅 전압(V1)에 각각 응답하여, 상기 NMOS 트랜지스터(NM2)가 턴 온되고 상기 PMOS 트랜지스터(PM2)가 턴 오프된다. 상기 NMOS 트랜지스터(NM2)는 상기 입력 노드(DIN)로부터 수신되는 상기 피드백 전압(VFB)을 상기 부스팅 노드(BN2)에 출력한다. 상기 NMOS 트랜지스터(NM2)는 저전압용 트랜지스터로서, 상기 NMOS 트랜지스터(NM2)에 의한 상기 피드백 전압(VFB)의 강하는 무시될 수 있다. 결국, 상기 피드백 전압(VFB)과 상기 반전된 클록 신호(CLKB)의 전압(VCC)에 의해 상기 부스팅 전압(V2)이 부스팅되고, 그 부스팅 된 상기 부스팅 전압(V2)은 아래의 수학식으로 표현될 수 있다.
Figure 112006021283040-pat00005
상기 [수학식 5]에서 CP2은 상기 부스팅 노드(BN2)에 존재하는 기생 캐패시터 이다. 그 후, 상기 클록 신호(CLK)가 디세이블되고, 상기 반전된 클록 신호 (CLKB)가 인에이블된다. 상기 클록 신호(CLK)에 응답하여, 상기 캐패시터(C11)가 방전 동작하고, 상기 반전된 클록 신호(CLKB)에 응답하여, 상기 캐패시터(C12)가 충전 동작한다. 그 결과, 상기 제1 부스팅 전압(V1)이 상기 그라운드 전압(VSS)으로 된다. 상기 제1 부스팅 전압(V1)에 응답하여, 상기 NMOS 트랜지스터(NM2)가 턴 오프되고, 상기 피드백 전압(VFB)을 상기 부스팅 노드(BN2)에 공급하는 동작을 정지한다. 또, 상기 제1 부스팅 전압(V1)에 응답하여, 상기 PMOS 트랜지스터(PM2)가 턴 온 되어, 상기 부스팅 전압(V2)을 상기 출력 노드(DOUT)에 출력한다. 그 결과, 상기 스위치 제어 전압(VCTL)이 상기 부스팅 전압(V2)만큼 증가한다.
한편, 상기 부스팅 전압(V2)이 부스팅 됨에 따라, 상기 부스팅 전압(V2)에 각각 응답하여, 상기 NMOS 트랜지스터(NM1)가 턴 온되고, 상기 PMOS 트랜지스터(PM1)가 턴 오프된다. 상기 NMOS 트랜지스터(NM1)는 상기 피드백 전압(VFB)을 상기 부스팅 노드(BN1)에 공급한다. 여기에서, 상기 피드백 전압(VFB)은 이전에 상기 NMOS 트랜지스터(NM2)가 턴 온되어 상기 부스팅 노드(BN2)에 공급할 때보다, 상기 부스팅 전압(V2)만큼 증가된 상태이다. 그 이유는 상기 PMOS 트랜지스터(PM2)가 상기 부스팅 전압(V2)을 상기 출력 노드(DOUT)에 출력하기 때문이다. 다시 말하면, 상기 스위치 제어 전압(VCTL)이 증가하는 것에 비례하여 상기 NMOS 트랜지스터(130)의 턴 온 저항이 감소하므로, 상기 스위치 제어 전압(VCTL)이 증가할수록 상기 피드백 전압(VFB)이 증가한다.
한편, 상기 클록 신호(CLK)가 다시 인에이블되고, 상기 반전된 클록 신호(CLKB)가 디세이블된다. 상기 반전된 클록 신호(CLKB)에 응답하여, 상기 캐패시터 (C12)가 방전 동작하고, 상기 클록 신호(CLK)에 응답하여, 상기 캐패시터(C11)가 충전 동작한다. 그 결과, 상기 부스팅 노드(BN2)의 상기 부스팅 전압(V2)이 상기 그라운드 전압(VSS)으로 된다. 상기 부스팅 전압(V2)에 응답하여, 상기 NMOS 트랜지스터(NM1)가 턴 오프되어, 상기 피드백 전압(VFB)의 공급 동작을 정지한다. 또, 상기 부스팅 전압(V2)에 응답하여, 상기 PMOS 트랜지스터(PM1)가 턴 온된다.
결과적으로, 상기 부스팅 노드(BN1)의 상기 부스팅 전압(V1)은 상기 피드백 전압(VFB)과 상기 클록 신호(CLK)의 전압(VCC)에 의해 더 부스팅 되고, 이때의 상기 부스팅 전압(V1)은 아래의 수학식으로 표현될 수 있다.
Figure 112006021283040-pat00006
상기 [수학식 6]에 상기 [수학식 3] 내지 상기 [수학식 5]를 대입하면, 상기 부스팅 전압(V1)은 아래의 수학식으로 표현될 수 있다.
Figure 112006021283040-pat00007
상기 [수학식 7]에서 참고되는 것과 같이, 상기 [수학식 4]로 표현된 상기 부스팅 전압(V1)보다 상기 [수학식 7]로 표현된 상기 부스팅 전압(V1)이 더 증가한 것을 알 수 있다.
이 후, 상기 클록 신호(CLK)와 상기 반전된 클록 신호(CLKB)가 서로 교대로 인에이블될 때마다, 상기 부스팅 전압들(V1, V2)이 교대로 증폭되어 상기 출력 노드(DOUT)에 출력되므로, 도 4에서 참고되는 것과 같이, 상기 스위치 제어 전압(VCTL)이 점차 증가시킨다. 예를 들어, 상기 클록 신호(CLK)가 인에이블될 때, 상기 NMOS 트랜지스터(NM2)와 상기 PMOS 트랜지스터(PM1)가 턴 온되어, 상기 부스팅 전압(V2)을 증폭시킨다. 또, 상기 반전된 클록 신호(CLKB)가 인에이블될 때, 상기 NMOS 트랜지스터(NM1)와 상기 PMOS 트랜지스터(PM2)가 턴 온되어, 상기 부스팅 전압(V1)을 증폭시킨다. 결국, 상기 부스팅 회로(140)에 의해 상기 스위치 제어 전압(VCTL)이 점차 증가하여, 상기 전압(VPP+Vt2)으로 될 때, 상기 NMOS 트랜지스터(120)가 완전하게(fully) 턴 온 되어, 상기 고전압(VPP)을 그대로 상기 고전압(VH)으로서 자신의 소스에 출력한다.
한편, 상기 인에이블 신호(EN)가 상기 그라운드 전압(VSS)으로 디세이블될 때, 상기 NMOS 트랜지스터(110)가 상기 출력 노드(DOUT)를 상기 그라운드 전압(VSS)으로 디스차지 한다. 그 결과, 상기 스위치 제어 전압(VCTL)이 상기 그라운드 전압(VSS) 레벨로 된다. 상기 스위치 제어 전압(VCTL)에 응답하여, 상기 NMOS 트랜지스터들(120, 130)이 모두 턴 오프된다. 따라서 상기 고전압 스위치 회로(101)가 상기 고전압(VPP)의 스위칭 동작을 정지한다.
상술한 것과 같이, 크로스-커플드 타입의 상기 증폭 회로(141)는 상기 스위치 제어 전압(VCTL)을 단시간 동안 급격하게 증가시킬 수 있다. 따라서, 상기 고전압 스위치 회로(101)의 동작 속도가 증가할 수 있다. 또한, 상기 부스팅 회로(140)에서, 상기 출력 노드(DOUT)에 상기 클록 신호(CLK) 또는 상기 반전된 클록 신호(CLKB)가 입력되지 않으므로, 도 5에서 참고되는 것과 같이, 상기 스위치 제어 전압(VCTL)의 노이즈 성분이 감소 될 수 있다. 그 결과, 상기 고전압 스위치 회로(101)가 출력하는 상기 고전압(VH)의 노이즈 성분이 감소 될 수 있다.
상기 고전압 스위치 회로(101)의 이러한 효과는 도 2 및 도 5에 도시된 그래프들이 서로 비교될 때, 더욱 명백해진다. 도 5는 도 3에 도시된 고전압 스위치 회로의 동작에 따른 부스팅 제어 전압과 출력 전압의 변화를 나타내는 그래프 도이다. 도 5를 참고하면, 상기 인에이블 신호(EN)가 인에이블 된 후 상기 스위치 제어 전압(VCTL)이 설정된 전압(VPP+Vt2)으로 되는데 걸리는 시간은 'T1'이다. 도 2를 참고하면, 상기 인에이블 신호(EN)가 인에이블 된 후 상기 스위치 제어 전압(VO)이 설정된 전압(VPP+Vth3)으로 되는데 걸리는 시간은 'T2'이다. 따라서, 상기 부스팅 회로(140)가 상기 스위치 제어 전압(VCTL)을 상기 설정된 전압(VPP+Vt2)으로 부스팅 하는데 걸리는 시간이 감소하는 것을 알 수 있다. 따라서, 상기 고전압 스위치 회로(101)는 고속으로 스위칭 동작을 실행할 수 있다.
도 6은 본 발명의 제2 실시예에 따른 고전압 스위치 회로를 나타내는 도면이다. 도 6을 참고하면, 고전압 스위치 회로(102)는 인에이블 제어 회로(110), 고전압 스위치(120), 피드백 회로(130), 부스팅 회로(140), 및 전압 리미터 (limiter)(150)를 포함한다. 상기 고전압 스위치 회로(102)의 구성 및 구체적인 동작은 도 3을 참고하여 상술한 상기 고전압 스위치 회로(101)와 유사하므로, 본 실시예에서는 상기 고전압 스위치 회로들(101, 102)의 차이점을 중심으로 설명하기로 한다. 상기 고전압 스위치 회로들(101, 102) 간의 차이점은 상기 고전압 스위치 회로(102)가 상기 전압 리미터(150)를 더 포함하는 것이다. 상기 전압 리미터(150)는 상기 출력 노드(DOUT)에 연결되어, 상기 스위치 제어 전압(VCTL)이 과도하게 부스팅 될 때, 상기 스위치 제어 전압(VCTL)이 리미트(limit) 전압(예를 들어, VPP+Vt2) 레벨로 유지되도록, 상기 스위치 제어 전압(VCTL)을 감소시킨다. 상기 전압 리미터(150)는 상기 출력 노드(DOUT)와 고전압 입력 노드(HIN) 사이에 직렬로 연결되는 다이오드들(D1∼DK)(K는 정수)을 포함한다. 바람직하게, 다이오드들(D1∼DK) 각각은 고전압용 NMOS 트랜지스터로서 구현될 수 있다. 이하, 상기 다이오드들(D1∼DK) 각각은 NMOS 트랜지스터로서 참조된다. 상기 NMOS 트랜지스터(D1)의 게이트와 드레인은 상기 출력 노드(DOUT)에 다이오드 커넥션된다(diode connected). 또, 상기 NMOS 트랜지스터들(D2∼DK)의 게이트들과 드레인들은 상기 NMOS 트랜지스터들(D1∼D(K-1))의 소스들에 각각 다이오드 커넥션된다. 예를 들어, 상기 NMOS 트랜지스터(D2)의 게이트와 드레인은 상기 NMOS 트랜지스터(D1)의 소스에 다이오드 커넥션된다. 또, 상기 NMOS 트랜지스터(DK)의 소스는 상기 고전압 입력 노드(HIN)에 연결된다. 상기 스위칭 제어 전압(VCTL)이 과도하게 증가하여, 상기 리미트 전압보다 더 커지면, 상기 NMOS 트랜지스터들(D1∼DK)이 턴 온된다. 상기 NMOS 트랜지스터들(D1∼DK)은 턴 온 될 때, 상기 출력 노드(DOUT)에서 상기 고전압 입력 노드 (HIN)로 전류 패스(path)를 형성하여, 상기 스위칭 제어 전압(VCTL)을 감소시킨다. 상기 고전압 스위치(120)는 상기 고전압 입력 노드(HIN)를 통하여 상기 고전압(VPP)을 수신한다. 상술한 것과 같이, 상기 고전압 스위치 회로(102)는 상기 전압 리미터(150)를 포함하므로, 상기 스위치 제어 전압(VCTL)이 불필요하게 증가하는 현상이 감소 될 수 있다.
도 7은 본 발명의 제3 실시예에 따른 고전압 스위치 회로를 나타내는 도면이다. 도 7을 참고하면, 고전압 스위치 회로(103)는 인에이블 제어 회로(110), 고전압 스위치(120), 피드백 회로(130), 및 부스팅 회로(160)를 포함한다. 상기 고전압 스위치 회로(103)의 구성 및 구체적인 동작은 도 3을 참고하여 상술한 상기 고전압 스위치 회로(101)와 유사하므로, 본 실시예에서는 상기 고전압 스위치 회로들(101, 103)의 차이점을 중심으로 설명하기로 한다. 상기 고전압 스위치 회로들(101, 103) 간의 차이점은 상기 고전압 스위치 회로(103)의 상기 부스팅 회로(160)가 복수의 캐패시터들(CA1∼CAN, CB1∼CBN)(N은 정수)과 복수의 증폭 회로들(BST1∼BSTN)(N은 정수)을 포함하는 것이다. 상기 캐패시터들(CA1∼CAN)은 상기 증폭 회로들(BST1∼BSTN)의 부스팅 노드들(NA1∼NAN)(N은 정수)에 각각 연결된다. 상기 캐패시터들(CA1∼CAN)은 클록 신호(CLK)에 각각 응답하여, 충전 또는 방전 동작한다. 상기 캐패시터들(CA1∼CAN)이 각각 충전될 때마다, 상기 부스팅 노드들(NA1∼NAN)의 부스팅 전압들(VA1∼VAN)이 각각 증가한다. 상기 캐패시터들(CB1∼CBN)은 상기 증폭 회로들(BST1∼BSTN)의 부스팅 노드들(NB1∼NBN)(N은 정수)에 각각 연결된다. 상기 캐패시터들(CB1∼CBN)은 반전된 클록 신호(CLKB)에 각각 응답하여, 충전 또는 방전 동작한다. 상기 캐패시터들(CB1∼CBN)이 각각 충전될 때마다, 상기 부스팅 노드들(NB1∼NBN)의 부스팅 전압들(VB1∼VBN)이 각각 증가한다. 상기 증폭 회로들(BST1∼BSTN)의 구성 및 구체적인 동작 설명은 도 3을 참고하여 상술한 상기 증폭 회로(141)와 유사하므로, 설명의 중복을 피하기 위해 생략된다. 상기 부스팅 회로(160)가 복수의 증폭 회로들(BST1∼BSTN)을 포함하기 때문에, 상기 부스팅 회로(140)에 비하여 상기 부스팅 회로(160)가 상기 스위치 제어 전압(VCTL)을 신속하게 증가시킬 수 있다. 결과적으로, 상기 고전압 스위치 회로(101)에 비하여 상기 고전압 스위치 회로(103)의 동작 속도가 더 증가할 수 있다.
도 8은 본 발명의 제4 실시예에 따른 고전압 스위치 회로를 나타내는 도면이다. 도 8을 참고하면, 고전압 스위치 회로(104)는 인에이블 제어 회로(110), 고전압 스위치(120), 피드백 회로(130), 부스팅 회로(160), 및 전압 리미터(150)를 포함한다. 상기 인에이블 제어 회로(110), 상기 고전압 스위치(120), 및 상기 피드백 회로(130)의 구성 및 구체적인 동작은 도 3을 참고하여 상술한 것과 유사하므로, 이들에 대한 상세한 설명은 생략하기로 한다. 또, 상기 부스팅 회로(160)는 도 7을 참고하여 상술한 것과 유사하고, 상기 전압 리미터(150)는 도 6을 참고하여 상술한 것과 유사하므로, 설명의 중복을 피하기 위해 이들에 대한 설명이 생략된다.
도 9는 본 발명의 제5 실시예에 따른 고전압 스위치 회로를 나타내는 도면이다. 도 9를 참고하면, 고전압 스위치 회로(105)는 인에이블 제어 회로(110), 고전압 스위치(120), 피드백 회로(130), 및 부스팅 회로(170)를 포함한다. 상기 고전압 스위치 회로(105)의 구성 및 구체적인 동작은 도 3을 참고하여 상술한 상기 고전압 스위치 회로(101)와 유사하므로, 본 실시예에서는 상기 고전압 스위치 회로들(101, 105)의 차이점을 중심으로 설명하기로 한다. 상기 고전압 스위치 회로들(101, 105) 간의 차이점은 상기 부스팅 회로(170)의 증폭 회로(171)가 추가의 스위치들(NM3, NM4, PM3, PM4)을 더 포함하는 것이다. 상기 증폭 회로(171)는 크로스-커플드 타입이다. 상기 증폭 회로(171)는 스위치들(NM1∼NM4, PM1∼PM4)을 포함한다. 바람직하게, 상기 스위치들(NM1∼NM4) 각각은 저전압용 NMOS 트랜지스터로서 구현될 수 있고, 상기 스위치들(PM1∼PM4) 각각은 저전압용 PMOS 트랜지스터로서 구현될 수 있다. 상기 스위치들(NM1, NM2, PM1, PM2)의 구성 및 동작은 도 3을 참고하여 상술한 것과 동일하므로, 이들에 대한 상세한 설명은 생략하기로 한다. 이하, 상기 스위치들(NM3, NM4) 각각은 NMOS 트랜지스터로서 참조되고, 상기 스위치들(PM3, PM4) 각각은 PMOS 트랜지스터로서 참조된다. 상기 NMOS 트랜지스터(NM3)의 드레인은 부스팅 노드(BN1)에 연결되고, 그 게이트에는 부스팅 전압(V2)이 입력되고, 그 소스는 상기 NMOS 트랜지스터(NM1)의 보디(body) 및 자신의 보디에 연결된다. 상기 NMOS 트랜지스터(NM3)는 상기 부스팅 전압(V2)에 응답하여 턴 온 또는 오프되고, 턴 온 될 때, 상기 부스팅 노드(BN1)의 부스팅 전압(V1)을 상기 NMOS 트랜지스터(NM1)의 보디 및 자신의 보디에 공급한다. 좀 더 상세하게는, 반전된 클록 신호(CLKB)가 인에이블 되어, 상기 NMOS 트랜지스터(NM1)가 턴 온될 때, 상기 NMOS 트랜지스터(NM3)가 상기 부스팅 전압(V1)을 상기 NMOS 트랜지스터(NM1)의 보디 및 자신의 보디에 공급한다. 상기 반전된 클록 신호(CLKB)가 인에이블될 때, 클록 신호(CLK)가 디세이블되므로, 상기 부스팅 노드(BN1)의 상기 부스팅 전압(V1)이 최소로 감소한 다. 결국, 상기 NMOS 트랜지스터(NM1)가 턴 온될 때, 상기 NMOS 트랜지스터(NM3)에 의해 상기 NMOS 트랜지스터(NM1)의 보디는 상기 부스팅 전압(V1) 레벨(즉, 최소의 전압(VSS) 레벨)로 되므로, 상기 NMOS 트랜지스터(NM1)의 문턱 전압이 증가하는 현상이 감소할 수 있다. 예를 들어, 상기 NMOS 트랜지스터(NM1)의 보디의 전압이 그 소스의 전압보다 작을 경우, 보디 효과(body effect)에 의해 상기 NMOS 트랜지스터(NM1)의 문턱 전압이 계속 증가하여, 상기 NMOS 트랜지스터(NM1)가 동작하지 않을 수도 있다. 상기 NMOS 트랜지스터(NM4)의 드레인은 부스팅 노드(BN2)에 연결되고, 그 게이트에는 부스팅 전압(V1)이 입력되고, 그 소스는 상기 NMOS 트랜지스터(NM2)의 보디 및 자신의 보디에 연결된다. 상기 NMOS 트랜지스터(NM4)의 동작은 상기 NMOS 트랜지스터(NM3)와 유사하므로, 설명의 중복을 피하기 위해 이에 대한 상세한 설명은 생략된다.
상기 PMOS 트랜지스터(PM3)의 소스는 상기 부스팅 노드(BN1)에 연결되고, 그 게이트에는 상기 부스팅 전압(V2)이 입력되고, 그 드레인 상기 PMOS 트랜지스터(PM1)의 보디 및 자신의 보디에 연결된다. 상기 PMOS 트랜지스터(PM3)는 상기 부스팅 전압(V2)에 응답하여, 턴 온 또는 오프되고, 턴 온 될 때, 상기 부스팅 전압(V1)을 상기 PMOS 트랜지스터(PM1)의 보디 및 자신의 보디에 공급한다. 좀 더 상세하게는, 반전된 클록 신호(CLKB)가 디세이블 되어, 상기 PMOS 트랜지스터(PM1)가 턴 온될 때, 상기 PMOS 트랜지스터(PM3)가 상기 부스팅 전압(V1)을 상기 PMOS 트랜지스터(PM1)의 보디 및 자신의 보디에 공급한다. 상기 반전된 클록 신호(CLKB)가 디세이블될 때, 상기 클록 신호(CLK)가 인에이블되므로, 상기 부스팅 노드(BN1)의 상기 부스팅 전압(V1)이 증가한다. 이때, 상기 부스팅 전압(V1)은 이전에 상기 NMOS 트랜지스터(NM1)가 턴 온됨에 따라, 상기 [수학식 6]에 표시된 것과 같이 증폭된 상태이다. 결국, 상기 PMOS 트랜지스터(PM1)가 턴 온될 때, 상기 PMOS 트랜지스터(PM3)에 의해 상기 PMOS 트랜지스터(PM1)의 보디는 상기 부스팅 전압(V1) 레벨로 되므로, 상기 PMOS 트랜지스터(PM1)의 문턱 전압이 증가하는 현상이 감소할 수 있다. 예를 들어, 상기 PMOS 트랜지스터(PM1)의 보디의 전압이 그 드레인의 전압보다 작을 경우, 보디 효과에 의해 상기 PMOS 트랜지스터(PM1)의 문턱 전압이 계속 증가하여, 상기 PMOS 트랜지스터(PM1)가 동작하지 않을 수도 있다. 상기 PMOS 트랜지스터(PM4)의 소스는 상기 부스팅 노드(BN2)에 연결되고, 그 게이트에는 상기 부스팅 전압(V1)이 입력되고, 그 드레인은 상기 PMOS 트랜지스터(PM2)의 보디 및 자신의 보디에 연결된다. 상기 PMOS 트랜지스터(PM4)의 동작은 상기 PMOS 트랜지스터(PM3)와 유사하므로, 설명의 중복을 피하기 위해 이에 대한 상세한 설명은 생략된다. 상술한 것과 같이, 상기 NMOS 트랜지스터들(NM3, NM4) 및 상기 PMOS 트랜지스터들(PM3, PM4)이 상기 NMOS 트랜지스터들(NM1, NM2) 및 상기 PMOS 트랜지스터들(PM1, PM2)의 문턱 전압이 증가하는 현상(즉, 보디 효과에 의한 현상)을 감소시키므로, 상기 부스팅 회로(140)에 비하여 상기 부스팅 회로(170)가 상기 스위치 제어 전압(VCTL)을 신속하게 증가시킬 수 있다. 결과적으로, 상기 고전압 스위치 회로(101)에 비하여 상기 고전압 스위치 회로(105)의 동작 속도가 더 증가할 수 있다.
도 10은 본 발명의 제6 실시예에 따른 고전압 스위치 회로를 나타내는 도면이다. 도 10을 참고하면, 고전압 스위치 회로(106)는 인에이블 제어 회로(110), 고 전압 스위치(120), 피드백 회로(130), 부스팅 회로(170), 및 전압 리미터(150)를 포함한다. 상기 인에이블 제어 회로(110), 상기 고전압 스위치(120), 및 상기 피드백 회로(130)의 구성 및 구체적인 동작은 도 3을 참고하여 상술한 것과 유사하므로, 이들에 대한 상세한 설명은 생략하기로 한다. 또, 상기 부스팅 회로(170)는 도 9를 참고하여 상술한 것과 유사하고, 상기 전압 리미터(150)는 도 6을 참고하여 상술한 것과 유사하므로, 설명의 중복을 피하기 위해 이들에 대한 설명이 생략된다.
도 11은 본 발명의 제7 실시예에 따른 고전압 스위치 회로를 나타내는 도면이다. 도 11을 참고하면, 고전압 스위치 회로(107)는 인에이블 제어 회로(110), 고전압 스위치(120), 피드백 회로(130), 및 부스팅 회로(180)를 포함한다. 상기 고전압 스위치 회로(107)의 구성 및 구체적인 동작은 도 9를 참고하여 상술한 상기 고전압 스위치 회로(105)와 유사하므로, 본 실시예에서는 상기 고전압 스위치 회로들(105, 107) 간의 차이점을 중심으로 설명하기로 한다. 상기 고전압 스위치 회로들(105, 107) 간의 차이점은 상기 고전압 스위치 회로(107)의 상기 부스팅 회로(180)가 복수의 캐패시터들(CA1∼CAN, CB1∼CBN)과 복수의 증폭 회로들(BST1∼BSTN)을 포함하는 것이다. 상기 캐패시터들(CA1∼CAN, CB1∼CBN)의 구성 및 동작은 상기 고전압 스위치 회로(103)의 캐패시터들(CA1∼CAN, CB1∼CBN)과 유사하다. 상기 증폭 회로들(BST1∼BSTN) 각각의 구성 및 구체적인 동작 설명은 도 9를 참고하여 상술한 상기 증폭 회로(171)와 유사하므로, 이들에 대한 상세한 설명은 생략된다. 상기 부스팅 회로(180)가 복수의 증폭 회로들(BST1∼BSTN)을 포함하기 때문에, 상기 부스팅 회로(170)에 비하여 상기 부스팅 회로(180)가 상기 스위치 제어 전압(VCTL)을 신속하게 증가시킬 수 있다. 결과적으로, 상기 고전압 스위치 회로(105)에 비하여 상기 고전압 스위치 회로(107)의 동작 속도가 더 증가할 수 있다.
도 12는 본 발명의 제8 실시예에 따른 고전압 스위치 회로를 나타내는 도면이다. 도 12를 참고하면, 고전압 스위치 회로(108)는 인에이블 제어 회로(110), 고전압 스위치(120), 피드백 회로(130), 부스팅 회로(180), 및 전압 리미터(150)를 포함한다. 상기 인에이블 제어 회로(110), 상기 고전압 스위치(120), 및 상기 피드백 회로(130)의 구성 및 구체적인 동작은 도 3을 참고하여 상술한 것과 유사하므로, 이들에 대한 상세한 설명은 생략하기로 한다. 또, 상기 부스팅 회로(180)는 도 11을 참고하여 상술한 것과 유사하고, 상기 전압 리미터(150)는 도 6을 참고하여 상술한 것과 유사하므로, 설명의 중복을 피하기 위해 이들에 대한 설명이 생략된다.
도 13은 본 발명의 제1 실시예에 따른 플래시 메모리 장치를 개략적으로 나타내는 도면이다. 도면의 간략화를 위해, 도 13에서는 플래시 메모리 장치의 내부 구성 요소들 중 본 실시예와 관련된 부분들만이 도시되고, 나머지 부분들의 도시가 생략된다. 도 13을 참고하면, 플래시 메모리 장치(201)는 메모리 셀 어레이(210), X-디코더(220), 복수의 블록 선택부들(BS1∼BSM)(M은 정수), 복수의 게이트 회로들(PG1∼PBM)(M은 정수), 제1 펌프(230), 제2 펌프(240), 전압 선택 회로(260), 및 고전압 스위치 회로들(101, 250)을 포함한다. 상기 메모리 셀 어레이(210)는 복수의 메모리 셀 블록들(MCB1∼MCBM)(M은 정수)을 포함한다. 상기 복수의 메모리 셀 블록들(MCB1∼MCBM) 각각은 로컬 워드 라인들(WL11∼W1J)과 비트 라인들(BL1∼ BLT)(T는 정수)을 공유하는 복수의 메모리 셀들(M111∼M1JT)을 포함한다. 상기 X-디코더(220)는 로우 어드레스 신호(RADD)를 디코딩하고, 제1 디코딩 신호들(WEN1∼WENM)(M은 정수)과 제2 디코딩 신호(RDEC)를 출력한다. 상기 복수의 블록 선택부들(BS1∼BSM)은 상기 제1 디코딩 신호들(WEN1∼WENM)에 각각 응답하여, 복수의 블록 선택 신호들(BSEL1∼BSELM)(M은 정수)을 각각 출력한다. 좀 더 상세하게는, 상기 복수의 블록 선택부들(BS1∼BSM) 각각은 블록 스위치(BW1∼BWM 중 하나)와 고전압 스위치 회로(HW1∼HWM 중 하나)를 포함한다. 상기 복수의 블록 선택부들(BS1∼BSM)의 구성 및 구체적인 동작은 서로 유사하므로, 상기 블록 선택부(BS1)의 구성 및 동작을 중심으로 설명하면 다음과 같다. 상기 블록 선택부(BS1)는 상기 블록 스위치(BW1)와 상기 고전압 스위치 회로(HW1)를 포함한다. 상기 블록 스위치(BW1)는 프로그램 전압(VPGM)을 수신하고, 블록 스위치 제어 전압(VC1)에 응답하여, 상기 블록 선택 신호(BSEL1)를 상기 프로그램 전압(VPGEM)보다 더 큰 전압 레벨로, 또는 상기 프로그램 전압(VPGM)보다 더 작은 전압 레벨로 출력한다. 상기 고전압 스위치 회로(HW1)는 상기 프로그램 전압(VPGM)을 수신하고, 상기 제1 디코딩 신호(WEN1)와, 클록 신호들(CLK, CLKB)에 응답하여, 상기 프로그램 전압(VPGM)을 상기 블록 스위치 제어 전압(VC1)으로서 출력한다. 예를 들어, 상기 제1 디코딩 신호(WEN1)가 인에이블될 때, 상기 고전압 스위치 회로(HW1)가 온 되어, 상기 프로그램 전압(VPGM)을 상기 블록 스위치 제어 전압(VC1)으로서 출력한다. 또, 상기 제1 디코딩 신호(WEN1)가 디세이블될 때, 상기 고전압 스위치 회로(HW1)가 오프 된다. 한편, 상기 고전압 스위치 회로(HW1)가 상기 프로그램 전압(VPGM)을 상기 블록 스위치 제 어 전압(VC1)으로서 출력할 때, 상기 블록 스위치(BW1)가 상기 블록 선택 신호(BSEL1)를 상기 프로그램 전압(VPGEM)보다 더 큰 전압 레벨로 출력한다. 또, 상기 고전압 스위치 회로(HW1)가 오프 될 때, 상기 블록 스위치(BW1)가 상기 블록 선택 신호(BSEL1)를 상기 프로그램 전압(VPGEM)보다 더 작은 전압 레벨로 출력한다.
상기 복수의 게이트 회로들(PG1∼PBM)은 상기 블록 선택 신호들(BSEL1∼BSELM)에 각각 응답하여, 글로벌 드레인 선택 라인(GDSL), 글로벌 소스 선택 라인(GSSL), 및 글로벌 워드 라인들(GWL1∼GWLJ)을, 상기 메모리 셀 블록들(MCB1∼MCBM)의 로컬 드레인 선택 라인들(DSL), 로컬 소스 선택 라인들(SSL), 및 상기 로컬 워드 라인들(WL11∼WL1J)에 각각 연결한다. 상기 복수의 게이트 회로들(PG1∼PBM)의 구성 및 동작은 서로 유사하다. 예를 들어, 상기 게이트 회로(PG1)는 NMOS 트랜지스터들(GD1, G11∼G1J, GS1)을 포함한다. 상기 NMOS 트랜지스터(GD1)는 상기 글로벌 드레인 선택 라인(GDSL)과 상기 로컬 드레인 선택 라인(DSL) 사이에 연결되고, 상기 블록 선택 신호(BSEL1)에 응답하여 턴 온 또는 오프된다. 상기 NMOS 트랜지스터들(G11∼G1J)은 상기 글로벌 워드 라인들(GWL1∼GWLJ)과 상기 로컬 워드 라인들(WL11∼WL1J) 사이에 각각 연결되고, 상기 블록 선택 신호(BSEL1)에 응답하여 턴 온 또는 오프된다. 상기 NMOS 트랜지스터(GS1)는 상기 글로벌 소스 선택 라인(GSSL)과 상기 로컬 소스 선택 라인(SSL) 사이에 연결되고, 상기 블록 선택 신호(BSEL1)에 응답하여 턴 온 또는 오프된다.
상기 제1 펌프(230)는 상기 프로그램 명령(PGM)에 응답하여, 상기 프로그램 전압(VPGM)을 발생한다. 상기 제2 펌프(240)는 상기 프로그램 명령(VPGM)에 응답하 여, 프로그램 패스(pass) 전압(VPASS)을 발생한다. 상기 전압 선택 회로(260)는 상기 제2 디코딩 신호(RDEC)에 응답하여, 상기 글로벌 워드 라인들(GWL1∼GWLJ) 중 적어도 하나를 선택하고, 그 선택된 글로벌 워드 라인에 상기 프로그램 전압(VPGM)을 공급하고, 나머지 글로벌 워드 라인들에 상기 프로그램 패스 전압(VPASS)을 공급한다.
상기 고전압 스위치 회로(101)는 인에이블 제어 신호(GWEN)와 상기 클록 신호들(CLK, CLKB)에 응답하여, 상기 프로그램 전압(VPGM)을 상기 전압 선택 회로(260)에 공급한다. 예를 들어, 상기 인에이블 제어 신호(GWEN)가 인에이블될 때, 상기 고전압 스위치 회로(101)가 온 되어, 상기 프로그램 전압(VPGM)을 상기 전압 선택 회로(260)에 공급한다. 또, 상기 인에이블 제어 신호(GWEN)가 디세이블될 때, 상기 고전압 스위치 회로(101)가 오프 되어, 상기 프로그램 전압(VPGM)의 공급 동작을 정지한다. 상기 고전압 스위치 회로(101)는 인에이블 제어 회로(110), 고전압 스위치(120), 피드백 회로(130), 및 부스팅 회로(140)를 포함한다. 상기 고전압 스위치 회로(101)의 구성 및 구체적인 동작은 도 3을 참고하여 상술한 것과 유사하므로, 설명의 중복을 피하기 위해 이에 대한 상세한 설명이 생략된다.
상기 고전압 스위치 회로(250)는 상기 인에이블 제어 신호(GWEN)와 상기 클록 신호들(CLK, CLKB)에 응답하여, 상기 프로그램 패스 전압(VPASS)을 상기 전압 선택 회로(260)에 공급한다. 예를 들어, 상기 인에이블 제어 신호(GWEN)가 인에이블될 때, 상기 고전압 스위치 회로(250)가 온 되어, 상기 프로그램 패스 전압(VPASS)을 상기 전압 선택 회로(260)에 공급한다. 또, 상기 인에이블 제어 신호 (GWEN)가 디세이블될 때, 상기 고전압 스위치 회로(250)가 오프 되어, 상기 프로그램 패스 전압(VPASS)의 공급 동작을 정지한다. 여기에서, 상기 고전압 스위치 회로들(250, HW1∼HWM) 각각은 상기 고전압 스위치 회로(101)와 유사하게 구현될 수 있다.
다음으로, 상기 플래시 메모리 장치(101)의 프로그램 동작 과정을 간략히 설명한다. 먼저, 상기 프로그램 명령(PGM)에 응답하여, 상기 제1 펌프(230)가 상기 프로그램 전압(VPGM)을 발생하고, 상기 제2 펌프(240)가 상기 프로그램 패스 전압(VPASS)을 발생한다. 상기 X-디코더(220)가 상기 로우 어드레스 신호(RADD)를 디코딩하고, 상기 제1 디코딩 신호들(WEN1∼WENM)과 상기 제2 디코딩 신호(RDEC)를 출력한다. 예를 들어, 상기 X-디코더(220)가 상기 제1 디코딩 신호(WEN1)를 인에이블시키고, 상기 제1 디코딩 신호들(WEN2∼WENM)을 디세이블시킬 때, 상기 고전압 스위치 회로(HW1)가 상기 제1 디코딩 신호(WEN1)와 상기 클록 신호들(CLK, CLKB)에 응답하여 온 되고, 상기 고전압 스위치 회로들(HW2∼HWM)이 오프된다. 그 결과, 상기 고전압 스위치 회로(HW1)가 상기 프로그램 전압(VPGM)을 수신하여, 상기 블록 스위치 제어 전압(VC1)으로서 출력한다. 상기 블록 스위치(BW1)는 상기 프로그램 전압(VPGM)과 상기 블록 스위치 제어 전압(VC1)에 기초하여, 상기 프로그램 전압(VPGEM)보다 더 큰 전압 레벨을 가지는 상기 블록 선택 신호(BSEL1)를 출력한다. 상기 블록 선택 신호(BSEL1)에 응답하여, 상기 게이트 회로(PG1)의 NMOS 트랜지스터들(GD1, G11∼G1J, GS1)이 모두 턴 온되어, 글로벌 드레인 선택 라인(GDSL), 글로벌 소스 선택 라인(GSSL), 및 글로벌 워드 라인들(GWL1∼GWLJ)을, 상기 메모리 셀 블록(MCB1)의 로컬 드레인 선택 라인들(DSL), 로컬 소스 선택 라인들(SSL), 및 상기 로컬 워드 라인들(WL11∼WL1J)에 각각 연결한다.
한편, 상기 인에이블 제어 신호(GWEN)가 인에이블 되면, 상기 인에이블 제어 신호(GWEN)와 상기 클록 신호들(CLK, CLKB)에 응답하여, 상기 고전압 스위치 회로들(101, 250)이 온 된다. 그 결과, 상기 고전압 스위치 회로들(101, 250)이 상기 프로그램 전압(VPGM)과 상기 프로그램 패스 전압(VPASS)을 상기 전압 선택 회로(260)에 각각 출력한다. 상기 전압 선택 회로(260)는 상기 제2 디코딩 신호(RDEC)에 응답하여, 상기 글로벌 워드 라인들(GWL1∼GWLJ) 중 적어도 하나(예를 들어, GWL1)를 선택하고, 그 선택된 글로벌 워드 라인(GWL1)에 상기 프로그램 전압(VPGM)을 공급하고, 나머지 글로벌 워드 라인들(GWL2∼GWLJ)에 상기 프로그램 패스 전압(VPASS)을 공급한다. 결과적으로, 상기 메모리 셀 블록(MCB1)의 로컬 워드 라인(WL11)에 연결된 메모리 셀들(M111∼M11T)로 구성되는 페이지가 프로그램된다. 상기 고전압 스위치 회로들(101, 250, HW1∼HWM)이 고속으로 스위칭 동작을 실행할 수 있으므로, 상기 플래시 메모리 장치(201)의 프로그램 동작 속도가 증가할 수 있다.
도 14는 본 발명의 제2 실시예에 따른 플래시 메모리 장치를 개략적으로 나타내는 도면이다. 도 14를 참고하면, 플래시 메모리 장치(202)는 메모리 셀 어레이(210), X-디코더(220), 복수의 블록 선택부들(BS1∼BSM)(M은 정수), 복수의 게이트 회로들(PG1∼PBM)(M은 정수), 제1 펌프(230), 제2 펌프(240), 전압 선택 회로(260), 및 고전압 스위치 회로들(102, 250)을 포함한다. 상기 플래시 메모리 장치 (202)의 구성 및 구체적인 동작은 도 13을 참고하여 상술한 상기 플래시 메모리 장치(201)와 유사하므로, 본 실시예에서는 상기 플래시 메모리 장치들(201, 202) 간의 차이점을 중심으로 설명하기로 한다. 상기 플래시 메모리 장치들(201, 202) 간의 차이점은 상기 고전압 스위치 회로(102)가 전압 리미터(150)를 더 포함하는 것이다. 상기 고전압 스위치 회로(102)의 구성 및 구체적인 동작은 도 6을 참고하여 상술한 상기 고전압 스위치 회로(102)와 유사하다. 여기에서, 상기 고전압 스위치 회로들(250, HW1∼HWM) 각각은 상기 고전압 스위치 회로(102 또는 101)와 유사하게 구현될 수 있다.
도 15는 본 발명의 제3 실시예에 따른 플래시 메모리 장치를 개략적으로 나타내는 도면이다. 도 15를 참고하면, 플래시 메모리 장치(203)는 메모리 셀 어레이(210), X-디코더(220), 복수의 블록 선택부들(BS1∼BSM)(M은 정수), 복수의 게이트 회로들(PG1∼PBM)(M은 정수), 제1 펌프(230), 제2 펌프(240), 전압 선택 회로(260), 및 고전압 스위치 회로들(103, 250)을 포함한다. 상기 플래시 메모리 장치(203)의 구성 및 구체적인 동작은 도 13을 참고하여 상술한 상기 플래시 메모리 장치(201)와 유사하므로, 본 실시예에서는 상기 플래시 메모리 장치들(201, 203) 간의 차이점을 중심으로 설명하기로 한다. 상기 플래시 메모리 장치들(201, 203) 간의 차이점은 상기 고전압 스위치 회로(103)의 부스팅 회로(160)가 복수의 캐패시터들(CA1∼CAN, CB1∼CBN)(N은 정수)과 복수의 증폭 회로들(BST1∼BSTN)(N은 정수)을 포함하는 것이다. 상기 고전압 스위치 회로(103)의 구성 및 구체적인 동작은 도 7을 참고하여 상술한 상기 고전압 스위치 회로(103)와 유사하다. 여기에서, 상기 고 전압 스위치 회로들(250, HW1∼HWM) 각각은 상기 고전압 스위치 회로(101∼103 중 하나)와 유사하게 구현될 수 있다.
도 16은 본 발명의 제4 실시예에 따른 플래시 메모리 장치를 개략적으로 나타내는 도면이다. 도 16을 참고하면, 플래시 메모리 장치(204)는 메모리 셀 어레이(210), X-디코더(220), 복수의 블록 선택부들(BS1∼BSM)(M은 정수), 복수의 게이트 회로들(PG1∼PBM)(M은 정수), 제1 펌프(230), 제2 펌프(240), 전압 선택 회로(260), 및 고전압 스위치 회로들(104, 250)을 포함한다. 상기 플래시 메모리 장치(204)의 구성 및 구체적인 동작은 도 15를 참고하여 상술한 상기 플래시 메모리 장치(201)와 유사하므로, 본 실시예에서는 상기 플래시 메모리 장치들(203, 204)의 차이점을 중심으로 설명하기로 한다. 상기 플래시 메모리 장치들(203, 204) 간의 차이점은 상기 고전압 스위치 회로(104)가 전압 리미터(150)를 더 포함하는 것이다. 상기 고전압 스위치 회로(104)의 구성 및 구체적인 동작은 도 8을 참고하여 상술한 상기 고전압 스위치 회로(104)와 유사하다. 여기에서, 상기 고전압 스위치 회로들(250, HW1∼HWM) 각각은 상기 고전압 스위치 회로(101∼104 중 하나)와 유사하게 구현될 수 있다.
도 17은 본 발명의 제5 실시예에 따른 플래시 메모리 장치를 개략적으로 나타내는 도면이다. 도 17을 참고하면, 플래시 메모리 장치(205)는 메모리 셀 어레이(210), X-디코더(220), 복수의 블록 선택부들(BS1∼BSM)(M은 정수), 복수의 게이트 회로들(PG1∼PBM)(M은 정수), 제1 펌프(230), 제2 펌프(240), 전압 선택 회로(260), 및 고전압 스위치 회로들(105, 250)을 포함한다. 상기 플래시 메모리 장치 (205)의 구성 및 구체적인 동작은 도 13을 참고하여 상술한 상기 플래시 메모리 장치(201)와 유사하므로, 본 실시예에서는 상기 플래시 메모리 장치들(201, 205)의 차이점을 중심으로 설명하기로 한다. 상기 플래시 메모리 장치들(201, 205) 간의 차이점은 상기 고전압 스위치 회로(105)에서 상기 부스팅 회로(170)의 증폭 회로(171)가 추가의 스위치들(NM3, NM4, PM3, PM4)을 더 포함하는 것이다. 상기 고전압 스위치 회로(105)의 구성 및 구체적인 동작은 도 9를 참고하여 상술한 상기 고전압 스위치 회로(105)와 유사하다. 여기에서, 상기 고전압 스위치 회로들(250, HW1∼HWM) 각각은 상기 고전압 스위치 회로(101∼105 중 하나)와 유사하게 구현될 수 있다.
도 18은 본 발명의 제6 실시예에 따른 플래시 메모리 장치를 개략적으로 나타내는 도면이다. 도 18을 참고하면, 플래시 메모리 장치(206)는 메모리 셀 어레이(210), X-디코더(220), 복수의 블록 선택부들(BS1∼BSM)(M은 정수), 복수의 게이트 회로들(PG1∼PBM)(M은 정수), 제1 펌프(230), 제2 펌프(240), 전압 선택 회로(260), 및 고전압 스위치 회로들(106, 250)을 포함한다. 상기 플래시 메모리 장치(206)의 구성 및 구체적인 동작은 도 17을 참고하여 상술한 상기 플래시 메모리 장치(205)와 유사하므로, 본 실시예에서는 상기 플래시 메모리 장치들(205, 206)의 차이점을 중심으로 설명하기로 한다. 상기 플래시 메모리 장치들(205, 206) 간의 차이점은 상기 고전압 스위치 회로(106)가 전압 리미터(150)를 더 포함하는 것이다. 상기 고전압 스위치 회로(106)의 구성 및 구체적인 동작은 도 10을 참고하여 상술한 상기 고전압 스위치 회로(106)와 유사하다. 여기에서, 상기 고전압 스위치 회로들(250, HW1∼HWM) 각각은 상기 고전압 스위치 회로(101∼106 중 하나)와 유사하게 구현될 수 있다.
도 19는 본 발명의 제7 실시예에 따른 플래시 메모리 장치를 개략적으로 나타내는 도면이다. 도 19를 참고하면, 플래시 메모리 장치(207)는 메모리 셀 어레이(210), X-디코더(220), 복수의 블록 선택부들(BS1∼BSM)(M은 정수), 복수의 게이트 회로들(PG1∼PBM)(M은 정수), 제1 펌프(230), 제2 펌프(240), 전압 선택 회로(260), 및 고전압 스위치 회로들(107, 250)을 포함한다. 상기 플래시 메모리 장치(207)의 구성 및 구체적인 동작은 도 17을 참고하여 상술한 상기 플래시 메모리 장치(205)와 유사하므로, 본 실시예에서는 상기 플래시 메모리 장치들(205, 207)의 차이점을 중심으로 설명하기로 한다. 상기 플래시 메모리 장치들(205, 207) 간의 차이점은 상기 고전압 스위치 회로(107)의 부스팅 회로(180)가 복수의 캐패시터들(CA1∼CAN, CB1∼CBN)(N은 정수)과 복수의 증폭 회로들(BST1∼BSTN)(N은 정수)을 포함하는 것이다. 상기 고전압 스위치 회로(107)의 구성 및 구체적인 동작은 도 11을 참고하여 상술한 상기 고전압 스위치 회로(107)와 유사하다. 여기에서, 상기 고전압 스위치 회로들(250, HW1∼HWM) 각각은 상기 고전압 스위치 회로(101∼107 중 하나)와 유사하게 구현될 수 있다.
도 20은 본 발명의 제8 실시예에 따른 플래시 메모리 장치를 개략적으로 나타내는 도면이다. 도 20을 참고하면, 플래시 메모리 장치(208)는 메모리 셀 어레이(210), X-디코더(220), 복수의 블록 선택부들(BS1∼BSM)(M은 정수), 복수의 게이트 회로들(PG1∼PBM)(M은 정수), 제1 펌프(230), 제2 펌프(240), 전압 선택 회로 (260), 및 고전압 스위치 회로들(108, 250)을 포함한다. 상기 플래시 메모리 장치(208)의 구성 및 구체적인 동작은 도 19를 참고하여 상술한 상기 플래시 메모리 장치(207)와 유사하므로, 본 실시예에서는 상기 플래시 메모리 장치들(207, 208)의 차이점을 중심으로 설명하기로 한다. 상기 플래시 메모리 장치들(207, 208) 간의 차이점은 상기 고전압 스위치 회로(108)가 전압 리미터(150)를 더 포함하는 것이다. 상기 고전압 스위치 회로(108)의 구성 및 구체적인 동작은 도 12를 참고하여 상술한 상기 고전압 스위치 회로(108)와 유사하다. 여기에서, 상기 고전압 스위치 회로들(250, HW1∼HWM) 각각은 상기 고전압 스위치 회로(101∼108 중 하나)와 유사하게 구현될 수 있다. 상술한 것과 같이, 상기 플래시 메모리 장치들(201∼208)에 포함되는 상기 고전압 스위치 회로들(101∼108, 250, HW1∼HWM)이 고속으로 스위칭 동작을 실행할 수 있으므로, 상기 플래시 메모리 장치(201)의 프로그램 동작 속도가 증가할 수 있다. 상술한 실시예들에서는 플래시 메모리 장치의 프로그램을 동작을 위한 구성 요소들 및 그 구성 요소들의 동작들을 중심으로 설명하였지만, 상술한 실시예들은 고전압의 스위칭 동작을 실행하는 한 플래시 메모리 장치의 소거(erase) 동작 또는 리드(read) 동작과 같은 다양한 동작들에서도 적용될 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 따른 고전압 스위치 회로와 이를 포함하는 플래시 메모리 장치는 크로스-커플드 타입의 부스팅 회로에 의해 스위치 제어 전압을 고속으로 부스팅 시킴으로써, 스위칭 동작 속도를 증가시키고, 출력되는 고전압의 노이즈 성분을 감소시킬 수 있다.

Claims (57)

  1. 인에이블 신호에 응답하여, 출력 노드를 설정된 전압으로 프리차지 하는 인에이블 제어 회로;
    상기 출력 노드가 프리차지 될 때, 상기 출력 노드에서 발생되는 스위치 제어 전압에 응답하여, 입력 노드에 피드백 전압을 공급하는 피드백 회로;
    클록 신호들에 응답하여 상기 피드백 전압을 부스팅 하고, 부스팅 전압을 상기 출력 노드에 출력함으로써, 상기 스위치 제어 전압을 증가시키는 부스팅 회로; 및
    상기 스위치 제어 전압에 응답하여 온 또는 오프되고, 온 될 때 고전압을 수신하여 출력하는 고전압 스위치를 포함하고,
    상기 부스팅 회로는 크로스-커플드(corss-coupled) 타입의 증폭 회로를 포함하는 고전압 스위치 회로.
  2. 제1항에 있어서,
    상기 인에이블 제어 회로는 내부 전압이 입력되는 게이트, 상기 인에이블 신호가 입력되는 드레인, 및 상기 출력 노드에 연결되는 소스를 가지는 고전압용 NMOS 트랜지스터를 포함하고,
    상기 내부 전압은 상기 설정된 전압보다 크고 상기 고전압 보다 작은 고전압 스위치 회로.
  3. 제1항에 있어서,
    상기 피드백 회로는 상기 고전압이 입력되는 드레인, 상기 스위칭 제어 전압이 입력되는 게이트, 및 상기 입력 노드에 연결되는 소스를 가지는 고전압용 NMOS 트랜지스터를 포함하는 고전압 스위치 회로.
  4. 제1항에 있어서,
    상기 고전압 스위치는 상기 고전압이 입력되는 드레인과 상기 스위치 제어 전압이 입력되는 게이트를 포함하고, 완전하게(fully) 턴 온될 때, 상기 고전압을 자신의 소스에 출력하는 고전압용 NMOS 트랜지스터를 포함하는 고전압 스위치 회로.
  5. 제1항에 있어서,
    상기 클록 신호들은 상보적인(complementary) 제1 및 제2 클록 신호들을 포함하고,
    상기 부스팅 회로는,
    제1 부스팅 노드에 연결되고, 상기 제1 클록 신호에 응답하여 충전 또는 방전 동작하는 제1 캐패시터; 및
    제2 부스팅 노드에 연결되고, 상기 제2 클록 신호에 응답하여 충전 또는 방전 동작하는 제2 캐패시터를 더 포함하고,
    상기 제1 캐패시터가 충전될 때마다, 상기 제1 부스팅 노드의 제1 부스팅 전압이 제1 전압 단위로 증가하고, 상기 제2 캐패시터가 충전될 때마다, 상기 제2 부스팅 노드의 제2 부스팅 전압이 제2 전압 단위로 증가하고,
    상기 부스팅 전압은 상기 제1 또는 제2 부스팅 전압인 고전압 스위치 회로.
  6. 제5항에 있어서,
    상기 제1 전압은 상기 피드백 전압과, 상기 제1 클록 신호의 전압 및 상기 제1 부스팅 노드의 커플링 캐패시턴스(coupling capacitance)에 의해 결정되고, 상기 제2 전압은 상기 피드백 전압과, 상기 제2 클록 신호의 전압 및 상기 제2 부스팅 노드의 커플링 캐패시턴스에 의해 결정되고,
    상기 제1 부스팅 노드의 커플링 캐패시턴스는 상기 제1 캐패시터의 캐패시턴스와, 상기 제1 부스팅 노드에 존재하는 제1 기생 캐패시터의 캐패시턴스에 의해 결정되고, 상기 제2 부스팅 노드의 커플링 캐패시턴스는 상기 제2 캐패시터의 캐패시턴스와, 상기 제2 부스팅 노드에 존재하는 제2 기생 캐패시터의 캐패시턴스에 의해 결정되는 고전압 스위치 회로.
  7. 제5항에 있어서,
    상기 증폭 회로는 상기 입력 노드를 통하여 상기 피드백 전압을 수신할 때, 상기 피드백 전압과 상기 제1 및 제2 클록 신호들의 전압들에 기초하여, 상기 제1 및 제2 부스팅 전압들을 교대로 증폭시키고, 그 증폭된 상기 제1 또는 제2 부스팅 전압을 상기 부스팅 전압으로서 상기 출력 노드에 출력하는 고전압 스위치 회로.
  8. 제5항에 있어서, 상기 증폭 회로는,
    상기 입력 노드와 상기 제1 부스팅 노드 사이에 연결되고, 상기 제2 부스팅 전압에 응답하여 턴 온 또는 오프되는 제1 스위치;
    상기 입력 노드와 상기 제2 부스팅 노드 사이에 연결되고, 상기 제1 부스팅 전압에 응답하여 턴 온 또는 오프되는 제2 스위치;
    상기 제1 부스팅 노드와 상기 출력 노드 사이에 연결되고, 상기 제2 부스팅 전압에 응답하여 턴 온 또는 오프되는 제3 스위치; 및
    상기 제2 부스팅 노드와 상기 출력 노드 사이에 연결되고, 상기 제1 부스팅 전압에 응답하여 턴 온 또는 오프되는 제4 스위치를 포함하는 고전압 스위치 회로.
  9. 제8항에 있어서,
    상기 제1 및 제2 스위치들 각각은 저전압용 NMOS 트랜지스터를 포함하는 고전압 스위치 회로.
  10. 제8항에 있어서,
    상기 제3 및 제4 스위치들 각각은 저전압용 PMOS 트랜지스터를 포함하는 고전압 스위치 회로.
  11. 제1항에 있어서,
    상기 출력 노드에 연결되어, 상기 스위치 제어 전압이 과도하게 부스팅 될 때, 상기 스위치 제어 전압이 리미트(limit) 전압 레벨로 유지되도록, 상기 스위치 제어 전압을 감소시키는 전압 리미터(limiter)를 더 포함하는 고전압 스위치 회로.
  12. 제11항에 있어서,
    상기 고전압 스위치는 고전압 입력 노드를 통하여 상기 고전압을 수신하고,
    상기 전압 리미터는, 상기 출력 노드와 상기 고전압 입력 노드 사이에 연결되는 적어도 하나의 다이오드를 포함하는 고전압 스위치 회로.
  13. 제12항에 있어서,
    상기 적어도 하나의 다이오드는 상기 출력 노드에 다이오드 커넥션된 게이트 및 드레인과, 상기 고전압 입력 노드에 연결된 소스를 포함하는 고전압용 NMOS 트랜지스터를 포함하는 고전압 스위치 회로.
  14. 제9항에 있어서, 상기 증폭 회로는,
    상기 제2 부스팅 전압에 응답하여, 상기 제1 부스팅 전압을 상기 제1 스위치에 포함되는 제1 NMOS 트랜지스터의 보디(body)에 공급하는 제5 스위치; 및
    상기 제1 부스팅 전압에 응답하여, 상기 제2 부스팅 전압을 상기 제2 스위치에 포함되는 제2 NMOS 트랜지스터의 보디에 공급하는 제6 스위치를 더 포함하는 고 전압 스위치 회로.
  15. 제10항에 있어서, 상기 증폭 회로는,
    상기 제2 부스팅 전압에 응답하여, 상기 제1 부스팅 전압을 상기 제3 스위치에 포함되는 제1 PMOS 트랜지스터의 보디에 공급하는 제5 스위치; 및
    상기 제1 부스팅 전압에 응답하여, 상기 제2 부스팅 전압을 상기 제4 스위치에 포함되는 제2 PMOS 트랜지스터의 보디에 공급하는 제6 스위치를 더 포함하는 고전압 스위치 회로.
  16. 제1항에 있어서,
    상기 인에이블 제어 회로는 상기 인에이블 신호가 인에이블될 때, 상기 출력 노드를 상기 설정된 전압으로 프리차지 하고, 상기 인에이블 신호가 디세이블될 때, 상기 출력 노드를 그라운드 전압으로 디스차지 하고,
    상기 피드백 회로는 상기 출력 노드가 디스차지 될 때, 상기 피드백 전압의 공급 동작을 정지하고,
    상기 고전압 스위치는 상기 출력 노드가 디스차지 될 때, 오프되는 고전압 스위치 회로.
  17. 인에이블 신호에 응답하여, 출력 노드를 설정된 전압으로 프리차지 하는 인에이블 제어 회로;
    상기 출력 노드가 프리차지 될 때, 상기 출력 노드에서 발생되는 스위치 제어 전압에 응답하여, 입력 노드에 피드백 전압을 공급하는 피드백 회로;
    클록 신호들에 응답하여 상기 피드백 전압을 부스팅 하고, 부스팅 전압을 상기 출력 노드에 출력함으로써, 상기 스위치 제어 전압을 증가시키는 부스팅 회로; 및
    상기 스위치 제어 전압에 응답하여 온 또는 오프되고, 온 될 때 고전압을 수신하여 출력하는 고전압 스위치를 포함하고,
    상기 부스팅 회로는 크로스-커플드 타입의 복수의 증폭 회로들을 포함하는 고전압 스위치 회로.
  18. 제17항에 있어서,
    상기 인에이블 제어 회로는 내부 전압이 입력되는 게이트, 상기 인에이블 신호가 입력되는 드레인, 및 상기 출력 노드에 연결되는 소스를 가지는 고전압용 NMOS 트랜지스터를 포함하는 고전압 스위치 회로.
  19. 제17항에 있어서,
    상기 피드백 회로는 상기 고전압이 입력되는 드레인, 상기 스위칭 제어 전압이 입력되는 게이트, 및 상기 입력 노드에 연결되는 소스를 가지는 고전압용 NMOS 트랜지스터를 포함하는 고전압 스위치 회로.
  20. 제17항에 있어서,
    상기 고전압 스위치는 상기 고전압이 입력되는 드레인과 상기 스위치 제어 전압이 입력되는 게이트를 포함하고, 완전하게(fully) 턴 온될 때, 상기 고전압을 자신의 소스에 출력하는 고전압용 NMOS 트랜지스터를 포함하는 고전압 스위치 회로.
  21. 제17항에 있어서,
    상기 클록 신호들은 상보적인 제1 및 제2 클록 신호들을 포함하고,
    상기 복수의 증폭 회로들은 상기 입력 노드와 상기 출력 노드 사이에 직렬로 연결되는 제1 내지 제N(N은 정수) 증폭 회로들을 포함하고,
    상기 부스팅 회로는,
    상기 제1 내지 제N 증폭 회로들의 제1 부스팅 노드들에 각각 연결되고, 상기 제1 클록 신호에 응답하여 각각 충전 또는 방전 동작하는 제1 캐패시터들; 및
    상기 제1 내지 제N 증폭 회로들의 제2 부스팅 노드들에 각각 연결되고, 상기 제2 클록 신호에 응답하여 각각 충전 또는 방전 동작하는 제2 캐패시터들을 더 포함하는 고전압 스위치 회로.
  22. 제21항에 있어서,
    상기 제1 캐패시터들 각각이 충전될 때마다, 상기 제1 부스팅 노드들의 제1 부스팅 전압들 각각이 증가하고, 상기 제2 캐패시터들 각각이 충전될 때마다, 상기 제2 부스팅 노드들의 제2 부스팅 전압들 각각이 증가하고,
    상기 부스팅 전압은 상기 제N 증폭 회로의 상기 제1 또는 제2 부스팅 전압인 고전압 스위치 회로.
  23. 제22항에 있어서,
    상기 제1 증폭 회로의 상기 제1 부스팅 전압은 상기 피드백 전압과, 상기 제1 클록 신호의 전압 및 상기 제1 증폭 회로의 상기 제1 부스팅 노드의 커플링 캐패시턴스에 의해 결정되고, 상기 제1 증폭 회로의 상기 제2 부스팅 전압은 상기 피드백 전압과, 상기 제2 클록 신호의 전압 및 상기 제1 증폭 회로의 상기 제2 부스팅 노드의 커플링 캐패시턴스에 의해 결정되고,
    상기 제2 내지 제N 증폭회로들의 상기 제1 부스팅 전압들 각각은, 상기 제1 내지 제(N-1) 증폭회로들 각각의 상기 제1 또는 제2 부스팅 전압과, 상기 제1 클록 신호의 전압 및 상기 제2 내지 제N 증폭회로들의 상기 제1 부스팅 노드들 각각의 커플링 캐패시턴스에 의해 결정되고,
    상기 제2 내지 제N 증폭회로들의 상기 제2 부스팅 전압들 각각은, 상기 제1 내지 제(N-1) 증폭회로들 각각의 상기 제1 또는 제2 부스팅 전압과, 상기 제2 클록 신호의 전압 및 상기 제2 내지 제N 증폭회로들의 상기 제2 부스팅 노드들 각각의 커플링 캐패시턴스에 의해 결정되고,
    상기 제1 부스팅 노드들 각각의 커플링 캐패시턴스는 상기 제1 캐패시터들 각각의 캐패시턴스와, 상기 제1 부스팅 노드들 각각에 존재하는 제1 기생 캐패시터 의 캐패시턴스에 의해 결정되고, 상기 제2 부스팅 노드들 각각의 커플링 캐패시턴스는 상기 제2 캐패시터들 각각의 캐패시턴스와, 상기 제2 부스팅 노드들 각각에 존재하는 제2 기생 캐패시터의 캐패시턴스에 의해 결정되는 고전압 스위치 회로.
  24. 제22항에 있어서,
    상기 제1 내지 제N 증폭 회로들은 제1 내지 제N 입력 노드들과 제1 내지 제N 출력 노드들을 각각 포함하고, 상기 입력 노드는 상기 제1 입력 노드이고, 상기 출력 노드는 상기 제N 출력 노드이고,
    상기 제1 내지 제N 증폭 회로들 각각은,
    상기 제1 내지 제N 입력 노드들 중 하나와, 상기 제1 부스팅 노드들 중 하나 사이에 연결되고, 상기 제2 부스팅 전압들 중 하나에 응답하여 턴 온 또는 오프되는 제1 스위치;
    상기 제1 내지 제N 입력 노드들 중 하나와, 상기 제2 부스팅 노드들 중 하나 사이에 연결되고, 상기 제1 부스팅 전압들 중 하나에 응답하여 턴 온 또는 오프되는 제2 스위치;
    상기 제1 내지 제N 출력 노드들 중 하나와, 상기 제1 부스팅 노드들 중 하나 사이에 연결되고, 상기 제2 부스팅 전압들 중 하나에 응답하여 턴 온 또는 오프되는 제3 스위치; 및
    상기 제1 내지 제N 출력 노드들 중 하나와, 상기 제2 부스팅 노드들 중 하나 사이에 연결되고, 상기 제1 부스팅 전압들 중 하나에 응답하여 턴 온 또는 오프되 는 제4 스위치를 포함하는 고전압 스위치 회로.
  25. 제24항에 있어서,
    상기 제1 및 제2 스위치들 각각은 저전압용 NMOS 트랜지스터를 포함하는 고전압 스위치 회로.
  26. 제24항에 있어서,
    상기 제3 및 제4 스위치들 각각은 저전압용 PMOS 트랜지스터를 포함하는 고전압 스위치 회로.
  27. 제17항에 있어서,
    상기 출력 노드에 연결되어, 상기 스위치 제어 전압이 과도하게 부스팅 될 때, 상기 스위치 제어 전압이 리미트 전압 레벨로 유지되도록, 상기 스위치 제어 전압을 감소시키는 전압 리미터를 더 포함하는 고전압 스위치 회로.
  28. 제27항에 있어서,
    상기 고전압 스위치는 고전압 입력 노드를 통하여 상기 고전압을 수신하고,
    상기 전압 리미터는, 상기 출력 노드와 상기 고전압 입력 노드 사이에 연결되는 적어도 하나의 다이오드를 포함하는 고전압 스위치 회로.
  29. 제28항에 있어서,
    상기 적어도 하나의 다이오드는 상기 출력 노드에 다이오드 커넥션된 게이트 및 드레인과, 상기 고전압 입력 노드에 연결된 소스를 포함하는 고전압용 NMOS 트랜지스터를 포함하는 고전압 스위치 회로.
  30. 제24항에 있어서,
    상기 제1 스위치는 상기 제1 내지 제N 입력 노드들 중 하나에 연결되는 드레인, 상기 제1 부스팅 노드들 중 하나에 연결되는 소스, 및 상기 제2 부스팅 전압들 중 하나가 입력되는 게이트를 포함하는 제1 NMOS 트랜지스터를 포함하고,
    상기 제2 스위치는 상기 제1 내지 제N 입력 노드들 중 하나에 연결되는 드레인, 상기 제2 부스팅 노드들 중 하나에 연결되는 소스, 및 상기 제1 부스팅 전압들 중 하나가 입력되는 게이트를 포함하는 제2 NMOS 트랜지스터를 포함하고,
    상기 제1 내지 제N 증폭 회로들 각각은,
    상기 제2 부스팅 전압들 중 하나에 응답하여, 상기 제1 부스팅 전압들 중 하나를 상기 제1 NMOS 트랜지스터의 보디에 공급하는 제5 스위치; 및
    상기 제1 부스팅 전압들 중 하나에 응답하여, 상기 제2 부스팅 전압들 중 하나를 상기 제2 NMOS 트랜지스터의 보디에 공급하는 제6 스위치를 더 포함하는 고전압 스위치 회로.
  31. 제24항에 있어서,
    상기 제3 스위치는 상기 제1 내지 제N 출력 노드들 중 하나에 연결되는 드레인, 상기 제1 부스팅 노드들 중 하나에 연결되는 소스, 및 상기 제2 부스팅 전압들 중 하나가 입력되는 게이트를 포함하는 제1 PMOS 트랜지스터를 포함하고,
    상기 제4 스위치는 상기 제1 내지 제N 출력 노드들 중 하나에 연결되는 드레인, 상기 제2 부스팅 노드들 중 하나에 연결되는 소스, 및 상기 제1 부스팅 전압들 중 하나가 입력되는 게이트를 포함하는 제2 PMOS 트랜지스터를 포함하고,
    상기 제1 내지 제N 증폭 회로들 각각은,
    상기 제2 부스팅 전압들 중 하나에 응답하여, 상기 제1 부스팅 전압들 중 하나를 상기 제1 PMOS 트랜지스터의 보디에 공급하는 제5 스위치; 및
    상기 제1 부스팅 전압들 중 하나에 응답하여, 상기 제2 부스팅 전압들 중 하나를 상기 제2 PMOS 트랜지스터의 보디에 공급하는 제6 스위치를 더 포함하는 고전압 스위치 회로.
  32. 제17항에 있어서,
    상기 인에이블 제어 회로는 상기 인에이블 신호가 인에이블될 때, 상기 출력 노드를 상기 설정된 전압으로 프리차지 하고, 상기 인에이블 신호가 디세이블될 때, 상기 출력 노드를 그라운드 전압으로 디스차지 하고,
    상기 피드백 회로는 상기 출력 노드가 디스차지 될 때, 상기 피드백 전압의 공급 동작을 정지하고,
    상기 고전압 스위치는 상기 출력 노드가 디스차지 될 때, 오프되는 고전압 스위치 회로.
  33. 플래시 메모리 장치에 있어서,
    로컬 워드 라인들과 비트 라인들을 공유하는 복수의 메모리 셀들을 각각 포함하는 복수의 메모리 셀 블록들;
    로우 어드레스 신호를 디코딩하고, 제1 디코딩 신호들과 제2 디코딩 신호를 출력하는 X-디코더;
    상기 제1 디코딩 신호들에 각각 응답하여, 상기 복수의 블록 선택 신호들을 각각 출력하는 복수의 블록 선택부들;
    상기 복수의 블록 선택 신호들에 각각 응답하여, 글로벌 드레인 선택 라인, 글로벌 소스 선택 라인, 및 글로벌 워드 라인들을, 상기 메모리 셀 블록들의 로컬 드레인 선택 라인들, 로컬 소스 선택 라인들, 및 상기 로컬 워드 라인들에 각각 연결하는 복수의 게이트 회로들;
    프로그램 명령에 응답하여, 프로그램 전압을 발생하는 제1 펌프;
    상기 프로그램 명령에 응답하여, 프로그램 패스(pass) 전압을 발생하는 제2 펌프;
    상기 제2 디코딩 신호에 응답하여, 상기 글로벌 워드 라인들 중 적어도 하나를 선택하고, 그 선택된 글로벌 워드 라인에 상기 프로그램 전압을 공급하고, 나머지 글로벌 워드 라인들에 상기 프로그램 패스 전압을 공급하는 전압 선택 회로;
    인에이블 제어 신호와 클록 신호들에 응답하여, 상기 프로그램 전압을 상기 전압 선택 회로에 공급하는 제1 고전압 스위치 회로; 및
    상기 인에이블 제어 신호와 상기 클록 신호들에 응답하여, 상기 프로그램 패스 전압을 상기 전압 선택 회로에 공급하는 제2 고전압 스위치 회로를 포함하고,
    상기 복수의 블록 선택부들 각각은,
    상기 프로그램 전압을 수신하고, 블록 스위치 제어 전압에 응답하여, 상기 복수의 블록 선택 신호들 중 하나를 상기 프로그램 전압보다 더 큰 전압 레벨로, 또는 상기 프로그램 전압보다 더 작은 전압 레벨로 출력하는 블록 스위치; 및
    상기 프로그램 전압을 수신하고, 상기 제1 디코딩 신호들 중 하나와, 상기 클록 신호들에 응답하여, 상기 프로그램 전압을 상기 블록 스위치 제어 전압으로서 출력하는 제3 고전압 스위치 회로를 포함하고,
    상기 제1 내지 제3 고전압 스위치 회로들 각각은 크로스-커플드 타입의 증폭 회로를 포함하는 부스팅 회로를 포함하는 플래시 메모리 장치.
  34. 제33항에 있어서, 상기 제1 내지 제3 고전압 스위치 회로들 각각은,
    상기 인에이블 제어 신호, 또는 상기 제1 디코딩 신호들 중 하나에 응답하여, 출력 노드를 설정된 전압으로 프리차지 하는 인에이블 제어 회로;
    상기 출력 노드가 프리차지 될 때, 상기 출력 노드에서 발생되는 스위치 제어 전압에 응답하여, 입력 노드에 피드백 전압을 공급하는 피드백 회로;
    상기 스위치 제어 전압에 응답하여 온 또는 오프되고, 온 될 때 상기 프로그램 전압, 또는 상기 프로그램 패스 전압, 또는 상기 블록 스위치 제어 전압을 수신 하여 출력하는 고전압 스위치를 더 포함하고,
    상기 부스팅 회로는, 상기 클록 신호들에 응답하여 상기 피드백 전압을 부스팅 하고, 부스팅 전압을 상기 출력 노드에 출력함으로써, 상기 스위치 제어 전압을 증가시키는 플래시 메모리 장치.
  35. 제34항에 있어서,
    상기 인에이블 제어 회로는 내부 전압이 입력되는 게이트, 상기 인에이블 제어 신호, 또는 상기 제1 디코딩 신호들 중 하나가 입력되는 드레인, 및 상기 출력 노드에 연결되는 소스를 가지는 고전압용 NMOS 트랜지스터를 포함하는 플래시 메모리 장치.
  36. 제34항에 있어서,
    상기 피드백 회로는 상기 프로그램 전압 또는 상기 프로그램 패스 전압이 입력되는 드레인, 상기 스위치 제어 전압이 입력되는 게이트, 및 상기 입력 노드에 연결되는 소스를 가지는 고전압용 NMOS 트랜지스터를 포함하는 플래시 메모리 장치.
  37. 제34항에 있어서,
    상기 고전압 스위치는 상기 프로그램 전압 또는 상기 프로그램 패스 전압이 입력되는 드레인과 상기 스위치 제어 전압이 입력되는 게이트를 포함하고, 완전하 게(fully) 턴 온될 때, 상기 프로그램 전압 또는 상기 프로그램 패스 전압을 자신의 소스에 출력하는 고전압용 NMOS 트랜지스터를 포함하는 플래시 메모리 장치.
  38. 제34항에 있어서,
    상기 클록 신호들은 상보적인 제1 및 제2 클록 신호들을 포함하고,
    상기 부스팅 회로는,
    제1 부스팅 노드에 연결되고, 상기 제1 클록 신호에 응답하여 충전 또는 방전 동작하는 제1 캐패시터; 및
    제2 부스팅 노드에 연결되고, 상기 제2 클록 신호에 응답하여 충전 또는 방전 동작하는 제2 캐패시터를 더 포함하고,
    상기 제1 캐패시터가 충전될 때마다, 상기 제1 부스팅 노드의 제1 부스팅 전압이 제1 전압 단위로 증가하고, 상기 제2 캐패시터가 충전될 때마다, 상기 제2 부스팅 노드의 제2 부스팅 전압이 제2 전압 단위로 증가하는 플래시 메모리 장치.
  39. 제38항에 있어서,
    상기 제1 전압은 상기 피드백 전압과, 상기 제1 클록 신호의 전압 및 상기 제1 부스팅 노드의 커플링 캐패시턴스에 의해 결정되고, 상기 제2 전압은 상기 피드백 전압과, 상기 제2 클록 신호의 전압 및 상기 제2 부스팅 노드의 커플링 캐패시턴스에 의해 결정되고,
    상기 제1 부스팅 노드의 커플링 캐패시턴스는 상기 제1 캐패시터의 캐패시턴 스와, 상기 제1 부스팅 노드에 존재하는 제1 기생 캐패시터의 캐패시턴스에 의해 결정되고, 상기 제2 부스팅 노드의 커플링 캐패시턴스는 상기 제2 캐패시터의 캐패시턴스와, 상기 제2 부스팅 노드에 존재하는 제2 기생 캐패시터의 캐패시턴스에 의해 결정되는 플래시 메모리 장치.
  40. 제38항에 있어서,
    상기 피드백 회로가 상기 입력 노드에 상기 피드백 전압을 공급할 때, 상기 증폭 회로는 상기 피드백 전압과 상기 제1 및 제2 클록 신호들의 전압들에 기초하여, 상기 제1 및 제2 부스팅 전압들을 교대로 증폭시키고, 그 증폭된 상기 제1 또는 제2 부스팅 전압을 상기 부스팅 전압으로서 상기 출력 노드에 출력하는 플래시 메모리 장치.
  41. 제38항에 있어서, 상기 증폭 회로는,
    상기 입력 노드와 상기 제1 부스팅 노드 사이에 연결되고, 상기 제2 부스팅 전압에 응답하여 턴 온 또는 오프되는 제1 스위치;
    상기 입력 노드와 상기 제2 부스팅 노드 사이에 연결되고, 상기 제1 부스팅 전압에 응답하여 턴 온 또는 오프되는 제2 스위치;
    상기 제1 부스팅 노드와 상기 출력 노드 사이에 연결되고, 상기 제2 부스팅 전압에 응답하여 턴 온 또는 오프되는 제3 스위치; 및
    상기 제2 부스팅 노드와 상기 출력 노드 사이에 연결되고, 상기 제1 부스팅 전압에 응답하여 턴 온 또는 오프되는 제4 스위치를 포함하는 플래시 메모리 장치.
  42. 제41항에 있어서,
    상기 제1 및 제2 스위치들 각각은 저전압용 NMOS 트랜지스터를 포함하는 플래시 메모리 장치.
  43. 제41항에 있어서,
    상기 제3 및 제4 스위치들 각각은 저전압용 PMOS 트랜지스터를 포함하는 플래시 메모리 장치.
  44. 제34항에 있어서, 상기 제1 내지 제3 고전압 스위치 회로들 각각은,
    상기 출력 노드에 연결되어, 상기 스위치 제어 전압이 과도하게 부스팅 될 때, 상기 스위치 제어 전압이 리미트 전압 레벨로 유지되도록, 상기 스위치 제어 전압을 감소시키는 전압 리미터를 더 포함하는 플래시 메모리 장치.
  45. 제44항에 있어서,
    상기 고전압 스위치는 고전압 입력 노드를 통하여 상기 프로그램 전압 또는 상기 프로그램 패스 전압을 수신하고,
    상기 전압 리미터는, 상기 출력 노드와 상기 고전압 입력 노드 사이에 연결되는 적어도 하나의 다이오드를 포함하는 플래시 메모리 장치.
  46. 제45항에 있어서,
    상기 적어도 하나의 다이오드는 상기 출력 노드에 다이오드 커넥션된 게이트 및 드레인과, 상기 고전압 입력 노드에 연결된 소스를 포함하는 고전압용 NMOS 트랜지스터를 포함하는 플래시 메모리 장치.
  47. 제42항에 있어서, 상기 증폭 회로는,
    상기 제2 부스팅 전압에 응답하여, 상기 제1 부스팅 전압을 상기 제1 스위치에 포함되는 제1 NMOS 트랜지스터의 보디에 공급하는 제5 스위치; 및
    상기 제1 부스팅 전압에 응답하여, 상기 제2 부스팅 전압을 상기 제2 스위치에 포함되는 제2 NMOS 트랜지스터의 보디에 공급하는 제6 스위치를 더 포함하는 플래시 메모리 장치.
  48. 제43항에 있어서, 상기 증폭 회로는,
    상기 제2 부스팅 전압에 응답하여, 상기 제1 부스팅 전압을 상기 제3 스위치에 포함되는 제1 PMOS 트랜지스터의 보디에 공급하는 제5 스위치; 및
    상기 제1 부스팅 전압에 응답하여, 상기 제2 부스팅 전압을 상기 제4 스위치에 포함되는 제2 PMOS 트랜지스터의 보디에 공급하는 제6 스위치를 더 포함하는 플래시 메모리 장치.
  49. 제38항에 있어서,
    상기 부스팅 회로는 상기 증폭 회로와 상기 출력 노드 사이에 직렬로 연결되는 제1 내지 제N(N은 정수) 추가의(additional) 증폭 회로들;
    상기 제1 내지 제N 추가의 증폭 회로들의 제3 부스팅 노드들에 각각 연결되고, 상기 제1 클록 신호에 응답하여 각각 충전 또는 방전 동작하는 제3 캐패시터들; 및
    상기 제1 내지 제N 추가의 증폭 회로들의 제4 부스팅 노드들에 각각 연결되고, 상기 제2 클록 신호에 응답하여 각각 충전 또는 방전 동작하는 제4 캐패시터들을 더 포함하는 플래시 메모리 장치.
  50. 제49항에 있어서,
    상기 제3 캐패시터들 각각이 충전될 때마다, 상기 제3 부스팅 노드들의 제3 부스팅 전압들 각각이 증가하고, 상기 제4 캐패시터들 각각이 충전될 때마다, 상기 제4 부스팅 노드들의 제4 부스팅 전압들 각각이 증가하고,
    상기 부스팅 전압은 상기 제N 추가의 증폭 회로의 상기 제3 또는 제4 부스팅 전압인 플래시 메모리 장치.
  51. 제50항에 있어서,
    상기 제1 추가의 증폭 회로의 상기 제3 부스팅 전압은 상기 제1 또는 제2 부스팅 전압과, 상기 제1 클록 신호의 전압 및 상기 제1 추가의 증폭 회로의 제3 부 스팅 노드의 커플링 캐패시턴스에 의해 결정되고, 상기 제1 추가의 증폭 회로의 상기 제4 부스팅 전압은 상기 제1 또는 제2 부스팅 전압과, 상기 제2 클록 신호의 전압 및 상기 제1 추가의 증폭 회로의 제4 부스팅 노드의 커플링 캐패시턴스에 의해 결정되고,
    상기 제2 내지 제N 증폭회로들의 상기 제3 부스팅 전압들 각각은, 상기 제1 내지 제(N-1) 증폭회로들 각각의 상기 제3 또는 제4 부스팅 전압과, 상기 제1 클록 신호의 전압 및 상기 제2 내지 제N 증폭회로들의 상기 제3 부스팅 노드들 각각의 커플링 캐패시턴스에 의해 결정되고,
    상기 제2 내지 제N 증폭회로들의 상기 제4 부스팅 전압들 각각은, 상기 제1 내지 제(N-1) 증폭회로들 각각의 상기 제3 또는 제4 부스팅 전압과, 상기 제2 클록 신호의 전압 및 상기 제2 내지 제N 증폭회로들의 상기 제4 부스팅 노드들 각각의 커플링 캐패시턴스에 의해 결정되고,
    상기 제3 부스팅 노드들 각각의 커플링 캐패시턴스는 상기 제3 캐패시터들 각각의 캐패시턴스와, 상기 제3 부스팅 노드들 각각에 존재하는 제3 기생 캐패시터의 캐패시턴스에 의해 결정되고, 상기 제4 부스팅 노드들 각각의 커플링 캐패시턴스는 상기 제4 캐패시터들 각각의 캐패시턴스와, 상기 제4 부스팅 노드들 각각에 존재하는 제4 기생 캐패시터의 캐패시턴스에 의해 결정되는 플래시 메모리 장치.
  52. 제50항에 있어서,
    상기 제1 내지 제N 증폭 회로들은 제1 내지 제N 입력 노드들과 제1 내지 제N 출력 노드들을 각각 포함하고, 상기 출력 노드는 상기 제N 출력 노드이고,
    상기 제1 내지 제N 증폭 회로들 각각은,
    상기 제1 내지 제N 입력 노드들 중 하나와, 상기 제3 부스팅 노드들 중 하나 사이에 연결되고, 상기 제4 부스팅 전압들 중 하나에 응답하여 턴 온 또는 오프되는 제1 스위치;
    상기 제1 내지 제N 입력 노드들 중 하나와, 상기 제4 부스팅 노드들 중 하나 사이에 연결되고, 상기 제3 부스팅 전압들 중 하나에 응답하여 턴 온 또는 오프되는 제2 스위치;
    상기 제1 내지 제N 출력 노드들 중 하나와, 상기 제3 부스팅 노드들 중 하나 사이에 연결되고, 상기 제4 부스팅 전압들 중 하나에 응답하여 턴 온 또는 오프되는 제3 스위치; 및
    상기 제1 내지 제N 출력 노드들 중 하나와, 상기 제4 부스팅 노드들 중 하나 사이에 연결되고, 상기 제3 부스팅 전압들 중 하나에 응답하여 턴 온 또는 오프되는 제4 스위치를 포함하는 플래시 메모리 장치.
  53. 제52항에 있어서,
    상기 제1 및 제2 스위치들 각각은 저전압용 NMOS 트랜지스터를 포함하는 플래시 메모리 장치.
  54. 제52항에 있어서,
    상기 제3 및 제4 스위치들 각각은 저전압용 PMOS 트랜지스터를 포함하는 플래시 메모리 장치.
  55. 제52항에 있어서,
    상기 제1 스위치는 상기 제1 내지 제N 입력 노드들 중 하나에 연결되는 드레인, 상기 제3 부스팅 노드들 중 하나에 연결되는 소스, 및 상기 제4 부스팅 전압들 중 하나가 입력되는 게이트를 포함하는 제1 NMOS 트랜지스터를 포함하고,
    상기 제2 스위치는 상기 제1 내지 제N 입력 노드들 중 하나에 연결되는 드레인, 상기 제4 부스팅 노드들 중 하나에 연결되는 소스, 및 상기 제3 부스팅 전압들 중 하나가 입력되는 게이트를 포함하는 제2 NMOS 트랜지스터를 포함하고,
    상기 제1 내지 제N 증폭 회로들 각각은,
    상기 제4 부스팅 전압들 중 하나에 응답하여, 상기 제3 부스팅 전압들 중 하나를 상기 제1 NMOS 트랜지스터의 보디에 공급하는 제5 스위치; 및
    상기 제3 부스팅 전압들 중 하나에 응답하여, 상기 제4 부스팅 전압들 중 하나를 상기 제2 NMOS 트랜지스터의 보디에 공급하는 제6 스위치를 더 포함하는 플래시 메모리 장치.
  56. 제52항에 있어서,
    상기 제3 스위치는 상기 제1 내지 제N 출력 노드들 중 하나에 연결되는 드레인, 상기 제3 부스팅 노드들 중 하나에 연결되는 소스, 및 상기 제4 부스팅 전압들 중 하나가 입력되는 게이트를 포함하는 제1 PMOS 트랜지스터를 포함하고,
    상기 제4 스위치는 상기 제1 내지 제N 출력 노드들 중 하나에 연결되는 드레인, 상기 제4 부스팅 노드들 중 하나에 연결되는 소스, 및 상기 제3 부스팅 전압들 중 하나가 입력되는 게이트를 포함하는 제2 PMOS 트랜지스터를 포함하고,
    상기 제1 내지 제N 증폭 회로들 각각은,
    상기 제4 부스팅 전압들 중 하나에 응답하여, 상기 제3 부스팅 전압들 중 하나를 상기 제1 PMOS 트랜지스터의 보디에 공급하는 제5 스위치; 및
    상기 제3 부스팅 전압들 중 하나에 응답하여, 상기 제4 부스팅 전압들 중 하나를 상기 제2 PMOS 트랜지스터의 보디에 공급하는 제6 스위치를 더 포함하는 플래시 메모리 장치.
  57. 제34항에 있어서,
    상기 인에이블 제어 회로는 상기 인에이블 제어 신호가 인에이블될 때, 상기 출력 노드를 상기 설정된 전압으로 프리차지 하고, 상기 인에이블 제어 신호가 디세이블될 때, 상기 출력 노드를 그라운드 전압으로 디스차지 하고,
    상기 피드백 회로는 상기 출력 노드가 디스차지 될 때, 상기 피드백 전압의 공급 동작을 정지하고,
    상기 고전압 스위치는 상기 출력 노드가 디스차지 될 때, 오프되는 플래시 메모리 장치.
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