KR100272511B1 - 반도체 메모리소자의 고전압 발생회로 - Google Patents

Abstract

반도체 메모리소자에 외부 전원전압(VDD)보다 상대적으로 높은 일정한 고전압을 인가하기 위한 반도체 메모리소자의 고전압 발생회로를 제공하기 위한 것으로, 이와 같은 목적을 달성하기 위한 반도체 메모리소자의 고전압 발생회로는 메모리셀 어레이부와 상기 메모리셀 어레이부를 동작시키기 위한 로우디코더부와 칼럼디코더부 및 Y-억세스부를 구비한 메모리장치에 있어서, 리드 및 스텐바이 모드시와 프로그램 및 소거 모드시에 제 1, 제 2 클럭을 발생시키는 제 1 클럭발생부, 상기 제 1 클럭발생부의 클럭신호를 받아서 리드나 스텐바이 모드시에 일정한 고전압을 출력하거나, 프로그램이나 소거 모드시에 제 1, 제 2 펌핑전압을 발생하는 제 1 펌프부, 리드 및 스텐바이 모드시에 상기 제 1 펌프부로 부터 일정한 고전압을 입력받아서 로우디코더부 동작신호를 출력하고 또한 프로그램이나 소거 모드시에 고전압을 유지하기 위한 제 1 전압조절부, 프로그램 및 소거 모드시에 각각 제 3, 제 4 클럭신호를 발생시키는 제 2, 제 3 클럭발생부, 프로그램 및 소거 모드시에 상기 제 2 클럭발생부의 클럭신호와 상기 제 1 펌프부의 제 1, 제 2 펌핑전압을 받아서 제 3 펌핑전압을 출력하는 제 2 펌프부, 프로그램 및 소거 모드시에 상기 제 3 클럭발생부의 클럭신호를 받아서 제 4 펌핑전압을 출력하는 제 3 펌프부, 프로그램 및 소거 모드시에 상기 제 3, 제 4 펌핑전압을 입력받아서 상기 제 1, 제 2, 제 3 클럭발생부의 동작을 제어하며 상기 로우디코더부와 칼럼디코더부와 Y-억세스부 각각의 동작전압을 출력하는 제 2 전압조절부, 프로그램 및 소거 모드시에 제 1 전압조절부에 일정한 고전압을 출력하기 위한 전압발생부를 포함하여 구성됨을 특징으로 한다.

Description

반도체 메모리소자의 고전압 발생회로

본 발명은 반도체 메모리소자에 대한 것으로 특히, 외부 전원전압(VDD)보다 상대적으로 높은 일정한 고전압을 발생할 수 있는 반도체 메모리 소자의 고전압 발생회로에 관한 것이다.

이하 첨부 도면을 참조하여 종래 반도체 메모리소자의 고전압발생회로에 대하여 설명하면 다음과 같다.

종래는 반도체 메모리소자로 플래쉬 메모리를 사용할 때의 고전압발생회로에 대한 것으로 도 1에 도시한 바와 같이 제 1, 제 2 클럭발생부(5,6)와 제 1, 제 2 펌프부(7,8)와 전압조절부(9)와 소거펌프부(11)와 워드라인 부스트(boost)부(10)로 구성된다.

구성요소간의 상관관계를 설명하면 다음과 같다.

먼저 제 1 클럭발생부(5)는 내부 오실레이터신호(OSC)와 프로그램 및 소거 모드시 인에이블되는신호(SVVP)를 입력받아서 제 1 클럭신호(CLK1)를 출력하며 전압조절부(9)로 부터 제 1 제어신호(STOP1)를 받아서 동작이 제어된다.

그리고 제 2 클럭발생부(6)는 내부 오실레이터신호(OSC)와 프로그램 및 소거 모드시 인에이블되는신호(SVVP)를 입력받아서 제 2 클럭신호(CLK2)를 출력하며 전압조절부(9)로 부터 제 2 제어신호(STOP2)를 받아서 동작이 제어된다.

그리고 제 1 펌프부(7)는 상기 제 1 클럭신호(CLK1)를 입력받아서 높은 제 1 펌핑전압(VHI)를 출력한다. 그리고 제 2 펌프부(8)는 제 2 클럭신호(CLK2)와 제 1 펌핑전압(VHI)을 입력받아서 제 1 펌핑전압(VHI)보다 더 높은 제 2 펌핑전압(VVHI)을 출력한다.

그리고 전압조절부(9)는 상기 제 1, 제 2 펌핑전압(VHI,VVHI)과 SVPP와 기준전압(VREF)을 입력받아서 제 1, 제 2 클럭발생부(5,6)를 제어하기 위한 제 1, 제 2 제어신호(STOP1,STOP2)를 출력하며, 로우디코더부(2)와 칼럼디코더부(3)와 Y-억세스부(4)에 외부 컨트롤전압인 VPGG, VPG, VPP를 각각 출력한다.

그리고 워드라인 부스트부(10)는 리드모드시에 워드라인의 전압을 부스팅(boosting)하여 로우디코더부(2)에 출력하기 위한 것이다.

그리고 소거펌프부(11)는 제 1, 제 2 펌핑전압(VHI,VVHI)을 입력받아서 소거전압을 출력한다.

상기와 같은 구성을 갖는 종래 반도체 메모리소자의 고전압 발생회로의 블록별 구성을 설명하면 다음과 같다.

리드 모드시에 워드라인 전압을 부스팅하는 워드라인 부스트부(10)는 도 2에 도시한 바와 같이 드레인전극은 전원전압이 공급되고 게이트전극은 프리차아지바신호( )를 입력받아 동작하는 제 1 NMOS(NM1)와, 클럭신호( )입력단과 제 1 NMOS의 소오스전극 사이에 연결되었고 클럭신호( )를 인버팅하는 제 1 인버터와 제 2 인버터, 그리고 상기 제 1 인버터와 상기 제 1 NMOS의 소오스전극 사이에 형성된 제 1 커패시터와, 상기 제 2 인버터와 상기 제 1 NMOS의 소오스전극 사이에 형성된 제 2 커패서터와, 상기 제 1, 제 2 인버터를 인에이블시키기 위한 인에이블신호를 출력하는 컨트롤로직(13)과, 상기 컨트롤로직(13)을 동작시키기 위한 전압을 출력하는 전압검출회로(12)로 구성되었다. 이때 제 1 NMOS와 제 1, 제 2 커패시터의 접합노드(N1)로 부스팅된 워드라인 전압(VPGG)이 출력된다.

제 1 펌프부(7)는 제 1 클럭발생부(5)의 CLK1신호를 입력받아서 전원전압을 고전압으로 펌핑하도록 복수개의 펌핑동작부(제 1, 제 2, 제 3, 제 4, 제 5 펌핑동작부)와 상기 각 펌핑동작부를 통해 펌핑된 전압을 다음노드에 전달하기 위한 제 1, 제 2 스위칭전압(TCKX,TCKY)을 발생하기 위한 제어신호발생부로 구성되었다.

상기와 같은 제 2 펌프부(7)중 제 1, 제 2 펌핑전압을 출력하는 제 1 펌핑동작부에 대하여 설명하면 도 3에 도시한 바와 같이 전원전압(VDD)단에 공통으로 한쪽 전극들이 연결되는 제 2, 제 3, 제 4 NMOS(NM2,NM3,NM4,NM5)와, CLK1신호를 지연시켜 입력시키는 제 1 지연부(D1)와 제 2 NMOS의 다른쪽 전극 사이에 연결된 제 2 모스 커패시터(MC2)와, 상기 제 2 NMOS의 다른쪽전극과 제 2 콘택노드(CN2)의 사이에 형성되는 제 7 NMOS와, 상기 제 2 NMOS의 다른쪽전극과 제 7 NMOS의 게이트전극사이에 연결되며 상기 제 3 NMOS의 게이트전극과 제 4 NMOS의 다른쪽 전극에 게이트전극이 연결되는 제 6 NMOS와, 상기 제 7 NMOS를 제어하기 위한 제 1 스위칭전압(TCKX)입력단, 상기 제 1 스위칭전압 입력단과 제 7 NMOS의 게이트전극 사이에 형성된 제 2 모스 커패시터(MC2)와, 제 5 NMOS의 다른쪽 전극과 CLK1Y신호를 지연시켜 입력하기 위한 제 2 지연부의 사이에 연결된 제 3 모스 커패시터(MC3)와, 상기 제 5 NMOS의 다른쪽 전극과 제 3 콘택노드(CN3)의 사이에 연결되는 제 9 NMOS와, 상기 제 5 NMOS의 다른쪽전극과 제 9 NMOS의 게이트전극 사이에 형성되며 상기 제 4 NMOS의 게이트전극과 제 3 NMOS의 다른쪽 전극에 게이트전극이 연결되는 제 8 NMOS와, 상기 제 9 NMOS를 제어하기 위한 제 2 스위칭전압(TCKY)입력단, 상기 제 2 스위칭전압 입력단과 제 9 NMOS의 게이트전극 사이에 형성된 제 4 모스 커패시터(MC4)로 구성된다.

그리고 제 1, 제 2 펌핑전압을 제 3, 제 4 펌핑전압으로 펌핑하기 위한 제 2 펌핑동작부는 제 1 콘택노드(CN2)와 CLK1Y신호를 지연출력하는 제 3 지연부(D3)의 사이에 연결된 제 4 모스(MOS) 커패시터(MC13)와, 상기 제 2 콘택노드(CN2)와 제 4 콘택노드(CN4)의 사이에 형성된 제 11 NMOS와, 상기 제 2 콘택노드(CN2)와 제 11 NMOS의 게이트전극 사이에 형성된 제 10 NMOS와, 상기 제 11 NMOS 제어신호를 입력하기 위한 제 1 펌프부의 제 2 스위칭전압(TCKY)입력단, 상기 제 11 NMOS의 게이트전극과 제 1 펌프부의 제 2 스위칭전압(TCKY)입력단 사이에 연결된 제 6 모스 커패시터(MC6)와, 상기 제 3 콘택노드와 CLK1을 지연시켜 입력하는 제 4 지연부의 사이에 연결된 제 5 모스 커패시터(MC5)와, 상기 제 3 콘택노드와 제 5 콘택노드(CN5)의 사이에 형성된 제 13 NMOS와, 상기 제 3 콘택노드와 제 13 NMOS의 게이트전극 사이에 형성된 제 12 NMOS와, 상기 제 13 NMOS를 제어하기 위한 제 1 펌프부의 제 1 스위칭전압(TCKX)입력단, 상기 제 13 NMOS의 게이트전극과 제 1 펌프부의 제 1 스위칭전압(TCKX)입력단 사이에 연결된 제 7 모스 커패시터(MC18)로 구성된다. 여기서 상기 제 10 NMOS의 게이트전극은 제 3 콘택노드에 연결되고, 제 12 NMOS의 게이트전극은 제 2 콘택노드에 연결된다.

그리고 제 3 펌핑동작부는 제 2 펌핑동작부와 동일하게 구성되는데 단지, CLK1Y과 CLK1이 서로 바뀌어서 입력되며, 제 1 펌프부의 제 1 스위칭전압(TCKX)과 제 1 펌프부의 제 2 스위칭전압(TCKY)이 서로 바뀌어서 입력된다.

그리고 제 4 펌핑동작부는 제 2 펌핑동작부와 동일하게 구성된다.

그리고 제 5 펌핑동작부는 제 3 펌핑동작부와 동일하게 구성된다.

다음에 제 1 펌프부의 제 1 스위칭전압(TCKX)과 제 1 펌프부의 제 2 스위칭전압(TCKY)을 출력하기 위한 제어신호발생부는 도 3(b)에 도시한 바와 같이 전원전압(VDD)단에 공통으로 한쪽 전극들이 연결된 제 14, 15, 16, 17 NMOS(NM14,NM15,NM16,NM17)와, 제 14 NMOS(NM14)의 다른쪽 전극과 CLK1신호를 지연시켜 입력하는 제 11 지연부(D11)의 사이에 연결된 제 8 MOS 커패시터(MC8)와, 상기 제 14 NMOS의 다른쪽 전극에 한쪽 전극이 연결되어 제 1 스위칭전압(TCKX)을 패스하여 출력시키는 제 1 패스트랜지스터와, 상기 제 1 패스트랜지스터의 다른쪽 전극과 접지전압(VSS)단 사이에 CLK1Y신호를 지연시키는 제 13 지연부(D13)의 신호를 입력받아 동작하는 제 18 NMOS(NM18)와, 제 17 NMOS(NM17)의 다른쪽 전극과 CLK1Y신호를 지연시켜 입력하는 제 12 지연부(D12)의 사이에 연결된 제 9 MOS 커패시터(MC9)와, 상기 제 17 NMOS의 다른쪽 전극에 한쪽 전극이 연결되어 제 1 펌프부의 제 2 스위칭전압(TCKY)을 패스시켜서 출력하는 제 2 패스트랜지스터와, 상기 제 2 패스트랜지스터의 다른쪽 전극과 접지전압(VSS)단 사이에 CLK1신호를 지연시키는 제 14 지연부(D14)의 신호를 입력받아 동작하는 제 19 NMOS(NM19)를 포함하여 구성된다. 여기서 상기 제 15 NMOS의 게이트전극은 제 16,17 NMOS의 다른쪽 전극과 연결되고, 제 16 NMOS의 게이트전극은 제 14, 15 NMOS의 다른쪽 전극과 연결된다. 그리고 상기 제 14, 17 NMOS의 한쪽전극은 게이트전극과 연결되어 있다. 그리고 제 1, 제 2 패스트랜지스터의 게이트전극에는 VDD전압이 걸려있다.

상기와 같이 구성된 종래 반도체 메모리소자의 고전압 발생회로의 동작을 설명하면 다음과 같다.

프로그램 및 소거모드일 때는 도 1에 도시한 바와 같이 프로그램 및 소거 인에이블신호(SVPP)와 내부 오실레이터신호(OSC)와 외부전압조절부(9)의 제어신호(STOP1,STOP2)를 받아서 제 1, 제 2 클럭발생부(5,6)에서 제 1, 제 2 클럭신호(CLK1,CLK2)가 발생된다. 그리고 제 1 클럭신호를 입력받은 제 1 펌프부(7)는 도 3(a)와 도 3(b)에 도시한 바와 같이 펌핑동작에 의해서 프로그램 및 소거를 위한 VHI의 고전압을 출력한다. 이때 VHI 전압은 제 1 펌프부(7)에 의해서 6VDD의 고전압을 나타낸다. 또한 제 2 클럭신호를 입력받은 제 2 펌프부(8)도 제 1 펌프부(7)와 같은 반복적인 펌핑동작에 의해서 고전압의 VVHI를 출력한다. 이후에 상기 펌핑된 VHI, VVHI 전압을 받은 외부전압조절부(9)는 프로그램 및 소거 조건에 따라서 반도체 메모리셀의 워드라인 제어신호를 출력하는 로우디코더부(2)에 VPGG와, 반도체 메모리셀의 드레인을 제어신호를 출력하는 칼럼디코더부(3)와 Y-억세스부(4)에 각각 VPG와 VPP를 공급한다.

이때 VHI와 VVHI 전압이 타겟전압값(Taget voltage)보다 크면 외부전압조절부(9)는 제어신호(STOP1,STOP2)를 인에이블하여 제 1, 제 2 클럭신호를 디스에이블 시켜서 펌핑동작을 멈춘다. 만약 VHI와 VVHI 전압이 타겟전압값(Taget voltage)보다 작으면 외부전압조절부(9)에서 제어신호(STOP1,STOP2)가 디스에이블되어 제 1, 제 2 클럭신호는 인에이블되고 이에 따라서 펌핑동작을 계속하게 된다. 이와 같이 형성된 고전압이 반도체 메모리소자에 가해지고 이 신호를 받아서 프로그램 및 소거 동작을 한다.

그리고 리드 및 스텐바이 모드에서도 상기와 같은 동작에 의해서 반도체 메모리소자로 VPGG와 VPG와 VPP전압을 출력한다. 메모리셀이 소거된 경우에 메모리셀의 문턱전압이 외부전압 VDD와 관계없이 거의 일정한 값을 갖는데 이때 외부전압이 작아지면 소거된 셀의 문턱전압의 분포가 VDD값에 비해서 상대적으로 큰값을 가지게 되고 이에 따라서 소거된 셀의 전류값의 변화가 크게된다. 이에 따라서 셀을 리드할 때 속도가 느려진다.

다음에 리드동작을 할 때 반도체 메모리셀의 워드라인 제어전압(VPGG)을 워드라인 부스트부(10)에서 출력할 경우에는 도 2에 도시한 바와 같이 VDD 전압검출회로(12)와 컨트롤로직(13)과 제 1, 제 2 인버터와 제 1, 제 2 커패시터를 사용하여 워드라인 전압 레벨을 조정한다. 이때 프리차아지바신호가 '하이'가 되어 제 1 NMOS가 턴온되면 접합노드(N1)로 워드라인 제어전압(VPGG)이 부스팅(Boosting)된다. 이때 외부 전원전압(VDD)에 따른 워드라인 제어전압의 변화폭은 크고, 또한 외부 전원전압(VDD)에 노이즈가 발생하는 것에도 민감하여 워드라인 제어전압(VPGG)이 변화되어 칩의 오동작을 일으킬 수 있다. 그리고 외부 전원전압(VDD)레벨이 최대값을 가질 때는 워드라인 제어전압(VPGG)이 크게된다.

상기와 같은 종래 반도체 메모리소자의 고전압 발생회로는 다음과 같은 문제가 있다.

첫째, 낮은 전원전압에서 리드동작을 할 때 소거 셀의 문턱전압 분포값이 전원전압보다 상대적으로 크게되어 리드 동작속도가 느려진다.

둘째, 전원전압이 최대값을 가질때 워드라인 제어전압 레벨의 변화폭이 크게되므로 리드동작시 프로그램 디스터브 문제가 발생되어 동작 신뢰성이 떨어진다.

본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로, 특히 반도체 메모리소자에 외부 전원전압(VDD)보다 상대적으로 높은 일정한 고전압을 인가하기 위한 반도체 메모리 소자의 고전압 발생회로를 제공하는 데 그 목적이 있다.

도 1은 종래 반도체 메모리소자의 고전압 발생회로의 블록구성도

도 2는 도 1의 워드라인 부스트(boost)부의 회로도

도 3은 도 1의 제 1 펌프부의 회로도

도 4는 본 발명 반도체 메모리소자의 고전압 발생회로의 블록구성도

도 5는 도 4의 제 1 펌프부의 회로도

도 6은 도 4의 제 2 펌프부의 회로도

도 7은 도 4의 RVPGG 발생부의 회로도

도 8은 도 4의 RVPGG 조절부의 회로도

도면의 주요 부분에 대한 부호의 설명

31 : 셀어레이부 32 : 로우디코더

33 : 칼럼디코더 34 : Y-억세스부

35 : 제 1 클럭발생부 36 : 제 2 클럭발생부

37 : 제 3 클럭발생부 38 : 제 1 펌프부

39 : 제 2 펌프부 40 : 제 3 펌프부

41 : RVPGG 조절부 42 : RVPGG 발생부

43 : 외부전압조절부 44 : 소거펌프부

상기와 같은 목적을 달성하기 위한 본 발명 반도체 메모리소자의 고전압 발생회로는 메모리셀 어레이부와 상기 메모리셀 어레이부를 동작시키기 위한 로우디코더부와 칼럼디코더부 및 Y-억세스부를 구비한 메모리장치에 있어서, 리드 및 스텐바이 모드시와 프로그램 및 소거 모드시에 제 1, 제 2 클럭을 발생시키는 제 1 클럭발생부, 상기 제 1 클럭발생부의 클럭신호를 받아서 리드나 스텐바이 모드시에 일정한 고전압을 출력하거나, 프로그램이나 소거 모드시에 제 1, 제 2 펌핑전압을 발생하는 제 1 펌프부, 리드 및 스텐바이 모드시에 상기 제 1 펌프부로 부터 일정한 고전압을 입력받아서 로우디코더부 동작신호를 출력하고 또한 프로그램이나 소거 모드시에 고전압을 유지하기 위한 제 1 전압조절부, 프로그램 및 소거 모드시에 각각 제 3, 제 4 클럭신호를 발생시키는 제 2, 제 3 클럭발생부, 프로그램 및 소거 모드시에 상기 제 2 클럭발생부의 클럭신호와 상기 제 1 펌프부의 제 1, 제 2 펌핑전압을 받아서 제 3 펌핑전압을 출력하는 제 2 펌프부, 프로그램 및 소거 모드시에 상기 제 3 클럭발생부의 클럭신호를 받아서 제 4 펌핑전압을 출력하는 제 3 펌프부, 프로그램 및 소거 모드시에 상기 제 3, 제 4 펌핑전압을 입력받아서 상기 제 1, 제 2, 제 3 클럭발생부의 동작을 제어하며 상기 로우디코더부와 칼럼디코더부와 Y-억세스부 각각의 동작전압을 출력하는 제 2 전압조절부, 프로그램이나 소거 모드시에 제 1 전압조절부에 일정한 고전압을 출력하기 위한 전압발생부를 포함하여 구성됨을 특징으로 한다.

첨부 도면을 참조하여 본 발명 반도체 메모리소자의 고전압 발생회로에 대하여 설명하면 다음과 같다.

본 발명은 반도체 메모리소자로 플래쉬메모리를 사용할 때 일정한 고전압을 발생하는 회로에 대한 것으로 도 4에 도시한 바와 같이 제 1, 제 2, 제 3 클럭발생부(35,36,37)와, 제 1, 제 2, 제 3 펌프부(38,39,40)와, RVPGG 조절부(41)와, RVPGG발생부(42)와, 외부전압조절부(43)와, 소거펌프부(44)로 구성되었다.

구성요소간의 상관관계를 설명하면 다음과 같다.

먼저 제 1 클럭발생부(35)는 리드 및 스텐바이시에 동작하는 것으로써 OSC신호와 HVEN신호와 제 2 스톱(STOP2)신호와 STOPRA신호를 입력받아서 제 1 펌프부(38)에 CLK1과 CLK1a를 출력한다.

이때 OSC신호는 내부 오실레이터에서 발생되는 신호이고, HVEN신호는 리드 및 스텐바이(standby) 인에이블 신호이고, STOP2신호는 외부전압조절부(43)로 부터 출력되는 클럭스톱신호이며, STOPRA신호는 RVPGG조절부(41)로 부터 출력된 제어신호이고, RVPGG는 로우디코더에 출력될 외부 컨트롤전압을 조절하는 일정한 고전압이다.

그리고 제 2 클럭발생부(36)는 프로그램 및 소거시에 사용되는 것으로 OSC신호와 SVPP신호와 STOP2신호를 입력받아서 제 2 펌프부(39)에 CLK2를 출력한다.

이때 SVPP신호는 프로그램 및 소거시에 인에이블되는 신호이다.

그리고 제 3 클럭발생부(37)는 프로그램 및 소거모드시에 동작하는 것으로 OSC신호와 SVPP신호와 제 3 스톱신호(STOP3)를 입력받아서 제 3 펌프부(40)에 CLK3신호를 출력한다.

그리고 제 1 펌프부(38)는 프로그램 및 소거시에는 제 1 클럭발생부(35)에서 출력되는 CLK1신호를 입력받아서 제 2 펌프부(39)로 제 1 펌핑전압(X1_P)과 제 2 펌핑전압(Y1_P)을 출력하고, 또는 리드 및 스텐바이 모드시에 CLK1a신호를 입력받아서 RVPGG 조절부(41)로 RVPGG신호를 출력한다.

그리고 제 2 펌프부(39)는 프로그램 및 소거시에 제 2 클럭발생부(36)로 부터 출력되는 CLK2신호를 입력받고, 제 1 펌프부(38)로 부터 제 1 , 제 2 펌핑전압(X1_P,Y1_P)을 입력받아서 VHI신호를 외부전압조절부(43)와 소거펌프부(44)에 출력한다.

그리고 제 3 펌프부(40)는 프로그램 및 소거시에 제 3 클럭발생부(37)로 부터 CLK3신호를 받고, 제 2 펌프부(39)의 출력신호인 VHI신호를 입력받아서 VVHI신호를 외부전압조절부(43)와 소거펌프부(44)에 출력한다.

그리고 RVPGG 조절부(41)는 HVEN, VREF, SVPP, RVPGG신호를 입력받아서 STOPRA, STOPP, VPGG신호를 출력한다.

이때 VPGG는 반도체 메모리소자의 동작에 관여하는 로우디코더에 가해지는 외부 컨트롤전압이고, VREF는 기준전압을 나타내고, STOPPRA는 제 1 클럭발생부(35)를 제어하기 위한 신호이고, STOPP는 RVPGG발생부(42)를 제어하기 위한 신호이다.

그리고 RVPGG 발생부(42)는 프로그램 및 소거시 OSC신호와 SVPP신호와 STOPP신호를 입력받아 RVPGG를 RVPGG 조절부(41)에 출력시킨다.

그리고 외부전압조절부(43)는 프로그램 및 소거시에 제 2 펌프부(39)로부터 출력되는 VHI신호와, 제 3 펌프부(40)로부터 출력되는 VVHI신호와, SVPP, VREF신호를 입력받아서 VPGG, VPG, VPP와 STOP2, STOP3신호를 출력한다.

이때 VPGG는 로우디코더(32)를 동작시키는 외부 컨트롤전압이고, VPG는 칼럼디코더(33)를 동작시키는 외부 컨트롤전압이고, VPP는 Y-억세스부(34)에 인가되는 외부 컨트롤 전압이며, STOP2와 STOP3는 각각 제 1, 제 2 클럭발생부(35,36)와 제 3 클럭발생부(37)를 제어하여 제 2, 제 3 펌프부(39.40)의 펌핑동작을 제어하는 신호이다.

그리고 소거펌프부(44)는 제 2, 제 3 펌프부(39,40)로부터 VHI, VVHI신호를 각각 입력받아서 반도체 메모리소자(예,플래쉬메모리소자)를 소거하기 위한 전압을 반도체 메모리소자에 전달한다.

상기와 같은 구성을 갖는 본 발명 반도체 메모리소자의 고전압 발생회로의 블록별 구성을 설명하면 다음과 같다.

제 1 펌프부(38)는 프로그램 및 소거 모드시에는 제 1 클럭발생부(35)로 부터 출력되는 CLK1신호를 받아서 제 2 펌프부(39)에 X1_P신호와 Y1_P신호를 전달하고, 리드 및 스텐바이 모드시에는 RVPGG 전압을 출력하도록 구성되었다. 이와 같은 동작을 하는 회로는 도 5(a)에 도시하였다.

그리고 리드 및 스텐바이 모드시에 RVPGG 전압을 출력하기 위한 FCLKX를 출력하는 회로는 도 5(b)에 도시하였다.

먼저 제 1 펌프부(38)중 프로그램과 소거 모드시에 사용되는 도 5(a)는 전원전압단(VDD)에 공통으로 한쪽 전극들이 연결되는 제 1, 2, 3, 4 NMOS(NM1,NM2,NM3,NM4)와, 상기 제 1 NMOS의 다른쪽 전극과 CLK1신호를 지연시켜 출력하는 제 1 지연부(D1)의 사이에 연결된 제 1 MOS 커패시터(MC1)와, 상기 제 1 NMOS의 다른쪽 전극에 한쪽전극이 연결되는 제 5 NMOS와, 상기 제 1, 제 2 NMOS의 다른쪽전극과 제 5 NMOS의 게이트전극 사이에 연결되어 상기 제 2 MOS의 게이트전극과 제 3 NMOS(NM3) 다른쪽 전극에 게이트전극이 연결되는 제 6 NMOS와, 상기 제 6 NMOS의 다른쪽 전극과 제 1 펌핑전압(X1_P)을 출력하기 위한 제 1 스위칭전압(TCKX)입력단 사이에 형성된 제 2 MOS 커패시터(MC2)와, 제 4 NMOS(NM4)의 다른쪽 전극과 CLK1Y신호를 지연 출력하는 제 2 지연부(D2)의 사이에 연결된 제 3 MOS 커패시터(MC3)와, 상기 제 3 NMOS의 다른쪽 전극에 한쪽전극이 연결되는 제 7 MNOS(NM7)와, 상기 제 3, 제 4 NMOS의 다른쪽전극과 제 7 NMOS의 게이트전극 사이에 연결되어 상기 제 3 NMOS(NM3)의 게이트전극과 제 2 NMOS(NM2)의 다른쪽 전극에 게이트전극이 연결되는 제 8 NMOS(NM8)와, 상기 제 8 NMOS(NM8)의 다른쪽 전극과 제 1 펌프부(38)의 제 2 펌핑전압(Y1_P)을 출력하기 위한 제 2 스위칭전압(TCKY) 입력단 사이에 형성된 제 4 MOS 커패시터(MC4)를 포함하여 구성된다. 여기서 제 1, 제 4 NMOS의 전원전압단(VDD)에 연결된 한쪽전극은 각각의 게이트전극과 연결되어 있다.

그리고 제 1 펌프부(38) 중 여기서 리드 및 스텐바이 모드시에 일정한 고전압을 출력하기 위한 부분은 제 1 NMOS의 다른쪽 전극에 한쪽 전극이 연결되는 제 9 NMOS와, 상기 제 9 NMOS의 동작을 제어하는 제 3 스위칭전압(FCLKX)입력단과 제 9 NMOS의 게이트전극 사이에 연결된 제 5 MOS 커패시터(MC5)와, 상기 제 9 NMOS(NM9)의 한쪽 전극과 제 9 NMOS의 게이트전극 사이에 연결된 제 10 NMOS(NM10)와, 제 4 NMOS(NM4)의 다른쪽 전극에 한쪽 전극이 연결되는 제 11 NMOS(NM11)와, 상기 제 11 NMOS(NM11)의 동작을 제어하는 제 4 스위칭전압(FCLKY)입력단과 제 11 NMOS의 게이트전극 사이에 연결된 제 6 MOS 커패시터(MC6)와, 상기 제 11 NMOS(NM11)의 한쪽 전극과 제 11 NMOS의 게이트전극 사이에 연결된 제 12 NMOS(NM12)를 포함하여 구성된다.

다음에 상기 리드 및 스텐바이 모드시에 사용되는 제 3, 제 4 스위칭전압(FCLKX,FCLKY) 출력회로는 도 5(b)에 도시한 바와 같이 전원전압단(VDD)에 공통으로 한쪽 전극들이 연결된 제 13, 14, 15, 16 NMOS(NM13,NM14,NM15,NM16)와, 제 13 NMOS(NM13)의 다른쪽 전극과 CLK1a신호를 지연시켜 입력하는 제 3 지연부의 사이에 연결된 제 7 MOS 커패시터(MC7)와, 상기 제 13 NMOS의 다른쪽 전극에 한쪽 전극이 연결되어 제 3 스위칭전압(FCLKX)을 출력하는 제 1 패스트랜지스터와, 상기 제 1 패스트랜지스터의 다른쪽 전극과 접지전압단(VSS) 사이에 형성되고 CLK1Ya신호를 지연시키는 제 5 지연부의 신호를 입력받아 동작하는 제 17 NMOS(NM17)와, 제 16 NMOS(NM16)의 다른쪽 전극과 CLK1Ya신호를 지연시켜 입력하는 제 4 지연부의 사이에 연결된 제 8 MOS 커패시터(MC8)와, 상기 제 16 NMOS의 다른쪽 전극에 한쪽 전극이 연결되어 제 4 스위칭전압(FCLKY)을 출력하는 제 2 패스트랜지스터와, 상기 제 2 패스트랜지스터의 다른쪽 전극과 접지전압(VSS)단 사이에 CLK1a신호를 지연시키는 제 6 지연부의 신호를 입력받아 동작하는 제 18 NMOS(NM18)을 포함하여 구성된다. 여기서 상기 제 14 NMOS의 게이트전극은 제 15,16 NMOS의 다른쪽 전극과 연결되고, 제 15 NMOS의 게이트전극은 제 13, 14 NMOS의 다른쪽 전극과 연결된다. 그리고 상기 제 13, 16 NMOS의 전원전압단(VDD)에 연결된 한쪽전극은 각각의 게이트전극과 연결되어 있으며 제 1, 제 2 패스트랜지스터의 게이트전극에는 VDD전압이 걸려있다.

그리고 제 1 펌프부(38)의 CLK1신호와 CLK1a신호는 동기되어 있고, CLK1과 CLK1Y는 서로 반전된 신호이고, CLK1a와 CLK1Ya도 서로 반전된 신호이다.

다음에 제 2 펌프부(39)는 도 6에 도시한 바와 같이 프로그램이나 소거 모드시에 제 1 펌프부(38)의 제 1, 제 2 펌핑전압(X1_P,Y1_P)을 받아서 릴레이로 펌핑하는 복수개의 펌핑동작부와, 상기 각 펌핑동작부를 통해 펌핑된 전압을 다음노드에 전달하기 위한 제 1, 제 2 스위칭전압(TCKX,TCKY)을 발생하기 위한 제어신호발생부로 구성되었다.

먼저 릴레이로 펌핑동작을 하는 회로는 도 6(a)에 도시한 바와 같이 제 1 펌프부(38)로부터 펌핑된 제 1, 제 2 펌핑전압(X1_P, Y1_P)을 복수번 펌핑하여 원하는 전압을 끌어내기 위한 것으로써 여기서는 4번 펌핑하는 회로(제 1, 제 2, 제 3, 제 4 펌핑동작부)로 나타내었다.

먼저 제 1 펌핑동작부는 제 1 펌프부(38)의 제 1 펌핑전압(X1_P) 출력노드와 CLK2의 반전된 신호인 CLK2Y신호를 지연출력하는 제 7 지연부의 사이에 형성된 제 9 MOS 커패시터(MC9)와, 상기 제 1 펌핑전압(X1_P) 출력노드와 제 1 콘택노드(CN1)의 사이에 형성된 제 19 NMOS와, 상기 제 1 펌핑전압(X1_P) 출력노드와 제 19 NMOS의 게이트전극 사이에 형성된 제 20 NMOS와, 상기 제 19 NMOS를 제어하기 위한 제 2 스위칭전압(TCKY)입력단, 상기 제 19 NMOS의 게이트전극과 제 2 펌프부의 제 2 스위칭전압(TCKY)입력단 사이에 형성된 제 11 모스 커패시터(MC11)와, 상기 제 1 펌프부(38)의 제 2 펌핑전압(Y1_P) 출력노드와 CLK2를 지연출력하는 제 8 지연부(D8)의 사이에 연결된 제 10 MOS 커패시터(MC10)와, 상기 제 2 펌핑전압(Y1_P) 출력노드와 제 2 콘택노드(CN2)의 사이에 형성된 제 21 NMOS와, 상기 제 2 펌핑전압(Y1_P) 출력노드와 제 21 NMOS의 게이트전극 사이에 형성된 제 22 NMOS와, 상기 제 21 NMOS를 제어하기 위한 제 1 스위칭전압(TCKX)입력단, 상기 제 21 NMOS의 게이트전극과 제 1 스위칭전압(TCKX)입력단 사이에 연결된 제 12 모스 커패시터(MC12)로 구성된다.

그리고 상기 제 2 펌핑동작부는 제 1 콘택노드(CN1)와 CLK2Y신호를 지연출력하는 제 9 지연부의 사이에 형성된 제 13 MOS 커패시터(MC13)와, 상기 제 1 콘택노드(CN1)와 제 3 콘택노드(CN3)의 사이에 형성된 제 23 NMOS와, 상기 제 1 콘택노드(CN1)와 제 23 NMOS의 게이트전극 사이에 형성된 제 24 NMOS와, 상기 제 23 NMOS 제어신호를 입력하기 위한 제 1 스위칭전압(TCKX)입력단, 상기 제 23 NMOS의 게이트전극과 제 1 스위칭전압(TCKX)입력단 사이에 연결된 제 15 모스 커패시터(MC15)와, 상기 제 2 콘택노드(CN2)와 CLK2Y를 지연출력하는 제 10 지연부의 사이에 연결된 제 14 MOS 커패시터(MC14)와, 상기 제 2 콘택노드(CN2)와 제 4 콘택노드(CN4)의 사이에 형성된 제 25 NMOS와, 상기 제 2 콘택노드와 제 25 NMOS의 게이트전극 사이에 형성된 제 26 NMOS와, 상기 제 25 NMOS를 제어하기 위한 제 2 스위칭전압(TCKY)입력단, 상기 제 25 NMOS의 게이트전극과 제 2 스위칭전압(TCKY)입력단 사이에 연결된 제 18 모스 커패시터(MC18)로 구성된다.

그리고 제 3, 제 4 펌핑동작부는 각각 제 1, 제 2 펌핑동작부와 동일하게 구성되고, 제 4 펌핑동작부의 최종노드로 펌핑전압(VHI)이 출력된다.

그리고 프로그램 및 소거 모드시에 제 1, 제 2 스위칭전압(TCKX,TCKY)을 발생시키는 제어신호발생부는 도 6(b)에 도시한 바와 같이 공급전압(VDD)단에 공통으로 한쪽 전극들이 연결된 제 27, 28, 29, 30 NMOS(NM27,NM28,NM29,NM30)와, 제 27 NMOS(NM27)의 다른쪽 전극과 CLK2신호를 지연출력하는 제 15 지연부의 사이에 연결된 제 19 MOS 커패시터(MC19)와, 상기 제 27 NMOS의 다른쪽 전극에 한쪽 전극이 연결되어 제 1 스위칭전압(TCKX)을 패스하여 출력시키는 제 3 피모스 패스트랜지스터와, 상기 제 3 피모스 패스트랜지스터의 다른쪽 전극과 접지전압단(VSS) 사이에 CLK2Y신호를 지연출력하는 제 17 지연부의 신호를 입력받아 동작하는 제 31 NMOS(NM31)와, 제 30 NMOS(NM30)의 다른쪽 전극과 CLK2Y신호를 지연출력하는 제 16 지연부의 사이에 연결된 제 20 MOS 커패시터(MC20)와, 상기 제 30 NMOS의 다른쪽 전극에 한쪽 전극이 연결되어 제 2 스위칭전압(TCKY)을 패스시켜서 출력하는 제 4 피모스 패스트랜지스터와, 상기 제 4 패스트랜지스터의 다른쪽 전극과 접지전압단(VSS) 사이에 CLK2신호를 지연출력하는 제 18 지연부의 신호를 입력받아 동작하는 제 32 NMOS(NM32)를 포함하여 구성된다. 여기서 상기 제 28 NMOS의 게이트전극은 제 29,30 NMOS의 다른쪽 전극과 연결되고, 제 29 NMOS의 게이트전극은 제 27, 28 NMOS의 다른쪽 전극과 연결된다. 그리고 상기 제 27, 30 NMOS는 한쪽전극이 각각의 게이트전극과 연결되어 있다. 그리고 제 3, 제 4 피모스 패스트랜지스터의 게이트전극에는 VDD전압이 걸려있다.

그리고 프로그램 및 소거시에 사용되는 RVPGG발생부(42)는 도 7에 도시한 바와 같이 RVPGG를 발생시키는 전압발생부와 전압발생부에 클럭신호를 전달하기 위한 클럭발생부와 RVPGG를 발생시키기 위한 스위칭신호발생부로 구성되었다.

각 구성회로를 설명하면 다음과 같다.

먼저 클럭발생부는 도 7(a)에 도시한 바와 같이 STOPP와 SVPP 신호를 입력받아서 논리곱하여 반전하는 낸드게이트와, 상기 낸드게이트의 출력신호와 내부 오실레이터신호(OSC)를 입력받아서 논리합하여 반전하여 클럭신호(PCLK)를 출력시키는 노아게이트로 구성되었다.

그리고 전압발생부는 도 7(b)에 도시한 바와 같이 전원전압단(VDD)에 공통으로 한쪽 전극들이 연결되는 제 33, 34, 35, 36 NMOS(NM33,NM34,NM35,NM36)와, 제 33 NMOS의 다른쪽 전극과 PCLK신호를 지연시켜 출력하는 제 15 지연부의 사이에 연결된 제 21 MOS 커패시터(MC21)와, 프로그램 및 소거모드시에 RVPGG를 출력하기 위해 제 33 NMOS의 다른쪽 전극에 한쪽 전극이 연결되는 제 37 NMOS와, 상기 제 37 NMOS의 동작을 제어하는 제 5 스위칭전압(PTCLKX)입력단과, 제 5 스위칭전압(PTCLKX)입력단과 제 37 NMOS의 게이트전극 사이에 형성된 제 23 MOS 커패시터(MC23)와, 상기 제 37 NMOS(NM37)의 한쪽 전극과 그 게이트전극 사이에 연결된 제 38 NMOS(NM38)와, PCLKY신호를 지연출력하는 제 16 지연부와 제 36 NMOS(NM36)의 다른쪽 전극의 사이에 연결된 제 22 MOS 커패시터(MC22)와, 한쪽전극에 제 36 NMOS(NM36)의 다른쪽 전극이 연결되고 다른쪽 전극으로 RVPGG가 출력되는 제 39 NMOS(NM39)와, 상기 제 39 NMOS(NM39)의 동작을 제어하는 제 6 스위칭전압(PTCLKY)과, 상기 제 6 스위칭전압(PTCLKY) 입력단과 제 37 NMOS의 게이트전극 사이에 연결된 제 24 MOS 커패시터(MC24)와, 상기 제 39 NMOS(NM39)의 한쪽 전극과 그 게이트전극 사이에 형성된 제 40 NMOS(NM40)를 포함하여 구성된다.

그리고 프로그램 및 소거 모드시에 일정한 고전압발생부(42)의 제 5, 제 6 스위칭전압(PTCLKX,PTCLKY)을 발생시키는 스위칭전압발생부는 도 7(c)에 도시한 바와 같이 전원전압단(VDD)에 공통으로 한쪽 전극들이 연결된 제 41, 42, 43, 44 NMOS(NM41,NM42,NM43,NM44)와, 제 41 NMOS(NM41)의 다른쪽 전극과 PCLK신호를 지연출력하는 제 17 지연부의 사이에 연결된 제 25 MOS 커패시터(MC25)와, 상기 제 41 NMOS의 다른쪽 전극에 한쪽 전극이 연결되어 제 5 스위칭전압(PTCLKX)을 패스하여 출력시키는 제 5 피모스 패스트랜지스터와, 상기 제 5 피모스 패스트랜지스터의 다른쪽 전극과 접지전압단(VSS) 사이에 PCLKY신호를 지연출력하는 제 19 지연부의 신호를 입력받아 동작하는 제 45 NMOS(NM45)와, 제 44 NMOS(NM30)의 다른쪽 전극과 PCLKY신호를 지연출력하는 제 27 지연부의 사이에 연결된 제 26 MOS 커패시터(MC26)와, 상기 제 44 NMOS의 다른쪽 전극에 한쪽 전극이 연결되어 제 6 스위칭전압(PTCLKY)을 패스시켜서 출력하는 제 6 피모스 패스트랜지스터와, 상기 제 6 피모스 패스트랜지스터의 다른쪽 전극과 접지전압단(VSS) 사이에 PCLK신호를 지연출력하는 제 20 지연부의 신호를 입력받아 동작하는 제 46 NMOS(NM46)를 포함하여 구성된다. 여기서 상기 제 42 NMOS의 게이트전극은 제 43,44 NMOS의 다른쪽 전극과 연결되고, 제 43 NMOS의 게이트전극은 제 41, 42 NMOS의 다른쪽 전극과 연결된다. 그리고 상기 제 41, 44 NMOS의 한쪽전극은 각각의 게이트전극과 연결되어 있다. 그리고 제 5, 제 6 피모스 패스트랜지스터의 게이트전극에는 VDD전압이 걸려있다.

다음에 RVPGG 조절부(41)는 도 8에 도시한 바와 같이 리드 및 스텐바이 모드시에 제 1 클럭발생부(35)의 동작 제어신호(STOPRA)를 출력하는 제 1 제어신호발생부와, 프로그램 및 소거 모드시에 RVPGG발생부(42)의 동작제어신호(STOPP)를 출력하는 제 2 제어신호발생부로 구성된다.

먼저 제 1 제어신호발생부는 도 8(a)에 도시한 바와 같이 차동증폭기와 낸드게이트와 인버터로 구성되었다.

여기서 차동증폭기는 전원전압단에 RVPGG가 인가되고, 기준전압(VREF)을 입력받아 동작하는 제 47 NMOS(NM47)와, RVPGG전압을 입력받아 동작하는 제 48 NMOS(NM48)와, 상기 RVPGG를 제 47 NMOS와 제 48 NMOS의 드레인단에 각각 나누어 전달하기 위한 제 7, 제 8 피모스 패스트랜지스터와, 제 47, 제 48 NMOS의 공통소오스단과 접지전압단(VSS)의 사이에 형성되고 HVEN신호를 입력받아 동작하는 제 49 NMOS로 구성된다. 그리고 제 48 NMOS의 게이트전극과 접지전압단의 사이에 제 1 저항(R1)이 연결되어 있고, RVPGG입력단과 제 48 NMOS의 게이트전극 사이에 제 2 저항(R2)이 연결되어 있다. 여기서 제 1, 제 2 저항(R1,R2)은 RVPGG입력단과 접지전압단 사이에 병렬로 연결되어 있고, 그 중간노드(RA)가 제 48 NMOS의 게이트전극과 연결되어 있다.

그리고 차동증폭기의 출력노드(RB)를 통한 출력신호와 HVEN신호를 논리곱한 후 반전하는 낸드게이트와, 상기 낸드게이트의 출력신호를 반전하여 출력하는 인버터로 구성된다. 그리고 이와 같은 제 1 제어신호발생부를 통하여 제 1 클럭발생부(35)의 동작을 제어하는 STOPRA신호가 출력된다.

그리고 제 2 제어신호발생부는 도 8(b)에 도시한 바와 같이 제 1 제어신호발생부와 동일하게 차동증폭기와 낸드게이트와 인버터로 구성되었다.

먼저 차동증폭기는 전원전압단에 RVPGG가 인가되고, 기준전압(VREF)을 입력받아 동작하는 제 50 NMOS(NM50)와, RVPGG전압을 입력받아 동작하는 제 51 NMOS(NM51)와, 상기 RVPGG를 제 50 NMOS와 제 51 NMOS의 드레인단에 각각 나누어 전달하기 위한 제 9, 제 10 피모스 패스트랜지스터와, 제 50, 제 51 NMOS의 공통소오스단과 접지전압단(VSS)의 사이에 형성되고 SVPP전압을 입력받아 동작하는 제 52 NMOS로 구성된다. 그리고 제 51 NMOS의 게이트전극과 접지전압단의 사이에 제 3 저항(R3)이 연결되어 있고, RVPGG입력단과 제 50 NMOS의 게이트전극 사이에 제 4 저(R4)이 연결되어 있다. 여기서 제 3, 제 4 저항(R3,R4)은 RVPGG입력단과 접지전압단 사이에 병렬로 연결되어 있고, 그 중간노드(RC)가 제 48 NMOS의 게이트전극과 연결되어 있다. 그리고 차동증폭기의 출력노드(RD)를 통한 출력신호와 SVPP신호를 논리곱한 후 반전하는 낸드게이트와, 상기 낸드게이트의 출력신호를 반전하여 출력하는 인버터로 구성된다.

그리고 이와 같은 제 2 제어신호발생부를 통하여 RVPGG발생부(42)의 동작을 제어하는 STOPP신호가 출력된다.

상기와 같은 구성을 갖는 본 발명 반도체 메모리소자의 고전압 발생회로의 동작을 도면을 참조하여 설명하면 다음과 같다.

동작은 프로그램 및 소거모드일 때와, 리드 및 스텐바이 모드일 때로 나누어서 설명한다.

프로그램 및 소거 모드일 때는 도 4와 도 5(a)에 도시한 바와 같이 제 1, 제 2, 제 3 클럭발생부(35,36,37)로 부터 각각 CLK1,CLK2,CLK3가 인에이블된다. 이에따라서 제 1, 제 2, 제 3 펌프부(38,39,40)가 동작한다.

이때 RVPGG는 4.5V를 유지하고 CLK1a는 디스에이블(disable) 되어있다. 따라서 제 1 펌프부(38)는 RVPGG조절부(41)와 끊어져 있는 상태이다. 따라서 도 5(b)는 동작하지 않는다.

제 1, 제 2, 제 3 클럭신호(CLK1.CLK2,CLK3)가 인에이블 되기전에 도 5(a)의 X1노드와 Y1노드는 VDD값을 나타내고, M노드와 N노드는 VDD값을 나타낸다. 이후에 CLK1신호가 '로우'신호에서 '하이'신호로 인에이블되면 X1노드는 2VDD값을 나타내고 Y1노드는 VDD값을 나타내며, 동시에 TCKX가 2VDD인 '로우'신호에서 '하이'신호로 변하면 M노드는 3VDD가 되어 X1노드의 값인 2VDD가 제 1 펌핑전압(X1_P) 출력노드로 출력되고, Y1노드의 값인 VDD가 제 2 펌핑전압(Y1_P) 출력노드로 출력된다.

다음에 CLK1의 반전신호인 CLK1Y가 '로우'에서 '하이'로 변하면 Y1노드는 2VDD가 되고, 동시에 TCKY가 2VDD로 '로우'신호에서 '하이'신호로 변하면 N노드는 2VDD값을 나타내고 M노드는 이전의 2VDD값을 유지한다. 따라서 X1_P 출력노드로는 2VDD가 출력되고, Y1_P 출력노드로는 Y1노드값인 2VDD가 출력된다.

이어서 도 4와 도 6에 도시한 바와 같이 제 1 펌핑전압(X1_P)과 제 2 펌핑전압(Y1_P)의 값을 받은 제 2 펌프부(39)는 상기와 같은 동작을 반복하여서 CN1,CN2에는 3VDD의 값이 전달되고, CN3,CN4에는 4VDD의 값이 전달되고, CN5,CN6에는 5VDD의 값이 전달되며 최종적으로 제 2 펌프부(39)의 출력신호인 VHI는 6VDD를 출력한다. 또한 제 3 펌프부(40)도 제 2 펌프부(39)와 같은 동작을 통하여 VVHI출력신호로 6VDD를 출력한다.

다음에 이와 같이 출력된 VHI값과 VVHI값은 외부전압조절부(43)로 출력된다. 이때 VHI값과 VVHI값이 기준전압값보다 크면 외부전압조절부(43)는 STOP2,STOP3신호를 인에이블시키고, 이신호를 받은 제 1, 제 2, 제 3 클럭발생부(35,36,37)는 디스에이블되어 제 1, 제 2, 제 3 펌프부(38,39,40)는 펌핑동작을 멈춘다. 반면에 VHI값과 VVHI값이 기준전압값보다 작으면 외부전압조절부(43)는 STOP2,STOP3신호를 디스에이블시키고 이에따라서 원하는 전압을 출력할 때까지 계속해서 펌핑동작이 진행된다.

이와 같이 제 2, 제 3 펌프부(39,40)는 외부전압조절부(43)와 소거펌프부(44)가 프로그램이나 소거를 위한 VPGG, VPG, VPP전압이나 소거전압을 각각 출력할 수 있도록 전압을 펌핑하는 역할을 한다.

프로그램 및 소거 모드시에 RVPGG 조절부 및 스위치부(41)는 제 1 클럭발생부(35)와 RVPGG 발생부(42)의 동작을 제어하는 STOPRA신호와 STOPP신호를 출력하는데, 이와 같이 프로그램 및 소거 모드시에 STOPRA신호와 STOPP신호를 출력하는 동작을 설명하면 다음과 같다.

먼저, 도 7(a)에 도시한 바와 같이 클럭발생부는 STOPP와 SVPP의 '하이'신호와 OSC의 '로우'신호를 받아서 PCLK단으로 '하이'레벨의 신호가 출력된다.

PCLK로부터 '하이'레벨의 신호를 받으면 도 7(b)의 회로에서 XP노드는 2VDD이고 YP노드는 VDD이며, 동시에 PTCLKX가 2VDD의 '하이'레벨이 되면 XM노드는 3VDD가 됨으로 이에따라서 XP노드의 2VDD 전압값이 RVPGG단으로 전달된다. 이후에 PCLKY가 2VDD의 '하이'레벨이 되면 YP는 2VDD가된다. 동시에 PTCLKY가 2VDD의 '하이'레벨이 되면 XN노드는 3VDD가 됨으로 YP노드의 2VDD가 RVPGG단으로 전달된다. 이와 같이 발생된 RVPGG의 값은 RVPGG 조절부(41)로 전달된다.

다음에 도 8(b)에 도시한 바와 같이 RVPGG의 값이 높아서 RC노드가 VREF보다 높으면 RD노드가 '로우'가 되어 STOPP는 '로우'신호를 출력한다. 따라서 PCLK는 디스에이블되고, RVPGG 발생부(42)는 동작을 멈춘다. 그리고 도 8(a)에 도시한 바와 같이 HVEN이 '로우'이고 RB노드가 '로우'이므로 STOPRA는 '로우'가 되어서 제 1 클럭발생부(35)의 CLK1은 인에이블(Enable)되고 CLK1a는 디스에이블(Disable)된다.

그리고 RVPGG의 값이 낮아서 RC노드가 VREF보다 낮으면 RD노드가 '하이'가 되므로 STOPP는 '로우'신호를 출력하고 따라서 PCLK는 인에이블되어 RVPGG 발생부(42)는 동작하고, HVEN이 '로우'이고 RB노드가 '하이'이어도 STOPRA는 '로우'이므로 제 1 클럭발생부(35)의 CLK1은 인에이블되고, CLK1a는 디스에이블되어 제 1 펌프부(38)의 프로그램 및 소거모드의 펌프동작이 이루어진다.

이와 같이 제 1 클럭발생부(35)가 동작하므로 제 1 펌프부(38)가 동작하게 되고 이어서 제 2 펌프부(39)도 펌핑동작을 하게된다.

이와 같이 RVPGG발생부(42)로 부터 발생되는 RVPGG값에 따라서 RVPGG 조절부 (41)는 STOPP와 STOPRA를 발생시키고, 이에 따라서 제 1 클럭발생부(35)와 제 1, 제 2 펌프부(38,39)는 펌핑동작의 여부를 결정하게 되고, 이에 따라서 프로그램을 위한 VPGG, VPG, VPP전압 출력값도 결정된다.

다음에 본 발명 반도체 메모리소자의 고전압 발생회로의 리드 및 스텐바이 모드시의 동작을 설명한다.

먼저 프로그램모드와 소거모드시에 인에이블되는 SVPP가 디스에이블되기 때문에 제 2, 제 3 클럭발생부(36,37)와 제 2, 제 3 펌프부(39,40)와 외부전압조절부(43)과 소거펌프부(44)는 디스에이블된다.

이에비해서 HVEN신호는 인에이블되고 HVEN신호와 OSC신호를 받은 제 1 클럭발생부(35)는 인에이블된 CLK1a를 출력한다. 이신호를 받아서 제 1 펌프부(38)가 동작하게 된다.

그리고 도 5와 도 6에 도시한 바와 같이 TCKX와 TCKY는 디스에이블되어 제 1 펌프부(38)에서 제 2 펌프부(39)로 가는 패스(Path)가 끊기게 되고, FCLKX와 FCLKY가 인에이블된다.

여기서 CLK1과 CLK1a는 동기되어 있고 그 값이 '로우'에서 '하이'신호로 변하면 도 5(a)에 도시한 바와 같이 X1노드는 2VDD의 값을 나타내고 이때 FCLKX가 2VDD의 '하이'레벨을 나타내면 L노드는 3VDD가 되어 RVPGG은 X1노드 값인 2VDD를 전달받는다.

이어서 CLK1Y가 '로우'에서 '하이'레벨로 바뀌면 Y1노드는 2VDD의 값을 나타내고 이때 FCLKY가 2VDD의 '하이'레벨을 나타내면 K노드는 3VDD가 되어 RVPGG는 Y1노드값인 2VDD를 전달받는다.

이와 같이 제 1 펌프부(38)로부터 2VDD의 RVPGG를 전달받은 RVPGG 조절부(41)는 도 8(a)에 도시한 바와 같이 HVEN가 인에이블된 상태에서 RVPGG 전압값이 높으면 RA노드가 기준전압인 VREF보다 높게되어 STOPPA가 '하이'가 되어서 제 1 클럭발생부(35)는 디스에이블되고 이에따라서 제 1 펌프부(38)가 펌핑동작을 멈추게된다. 이와 같이 제 1 펌프부(38)로부터 발생되는 RVPGG 전압값이 기준전압보다 높으면 RVPGG조절부(41)는 로우디코더(32)로 VPGG값을 출력한다.

그리고 RVPGG 전압값이 낮으면 RA노드가 VREF보다 낮게되어 STOPRA가 '로우'가 되어서 제 1 클럭발생부(35)는 인에이블되고 이에따라서 제 1 펌프부(38)는 원하는 일정한 RVPGG전압값을 출력할 때까지 펌핑동작을 계속하게된다.

상기와 같은 동작에 의해서 리드 모드시에 일정한 고전압인 RVPGG를 반도체 메모리소자에 인가할 수있다.

상기와 같은 본 발명 반도체 메모리소자의 고전압 발생회로는 다음과 같은 효과가 있다.

첫째, 외부 전원전압(VDD)보다 상대적으로 높은 일정한 고전압을 반도체메모리소자의 워드라인에 인가하므로써 셀의 소거문턱전압(Erase Vt) 분포에 따른 셀의 리드 전류를 일정하게 하여 칩의 안정된 동작과 리드속도를 빠르게 개선시킬 수 있다.

둘째, 리드동작시에 외부전원전압에 따른 변화없이 일정한 고전압을 사용하므로 셀의 프로그램 디스터브(disturb) 문제를 개선할 수 있다.

셋째, 셀의 리드 전류(Read Current)를 센싱레벨(Sensing level)로 조정하여 사용가능함으로 프로그램 전류를 줄이고, 이에 따라서 고전압발생부의 과부하를 줄여서 칩의 레이아웃 면적을 줄일 수 있고, 파워소비도 줄일 수 있다.

Claims (5)

1. 메모리셀 어레이부와 상기 메모리셀 어레이부를 동작시키기 위한 로우디코더부와 칼럼디코더부 및 Y-억세스부를 구비한 메모리장치에 있어서,

   리드 및 스텐바이 모드시와 프로그램 및 소거 모드시에 제 1, 제 2 클럭을 발생시키는 제 1 클럭발생부,

   상기 제 1 클럭발생부의 클럭신호를 받아서 리드나 스텐바이 모드시에 일정한 고전압을 출력하거나, 프로그램이나 소거 모드시에 제 1, 제 2 펌핑전압을 발생하는 제 1 펌프부,

   리드 및 스텐바이 모드시에 상기 제 1 펌프부로 부터 일정한 고전압을 입력받아서 로우디코더부 동작신호를 출력하고 또한 프로그램이나 소거 모드시에 고전압을 유지하기 위한 제 1 전압조절부,

   프로그램 및 소거 모드시에 각각 제 3, 제 4 클럭신호를 발생시키는 제 2, 제 3 클럭발생부,

   프로그램 및 소거 모드시에 상기 제 2 클럭발생부의 클럭신호와 상기 제 1 펌프부의 제 1, 제 2 펌핑전압을 받아서 제 3 펌핑전압을 출력하는 제 2 펌프부,

   프로그램 및 소거 모드시에 상기 제 3 클럭발생부의 클럭신호를 받아서 제 4 펌핑전압을 출력하는 제 3 펌프부,

   프로그램 및 소거 모드시에 상기 제 3, 제 4 펌핑전압을 입력받아서 상기 제 1, 제 2, 제 3 클럭발생부의 동작을 제어하며 상기 로우디코더부와 칼럼디코더부와 Y-억세스부 각각의 동작전압을 출력하는 제 2 전압조절부,

   프로그램 및 소거 모드시에 제 1 전압조절부에 일정한 고전압을 출력하기 위한 전압발생부를 포함하여 구성됨을 특징으로 하는 반도체 메모리소자의 고전압 발생회로.
2. 제 1 항에 있어서, 상기 제 1 펌프부는 상기 제 1, 제 2 펌핑전압과 일정한 고전압을 발생하기 위한 블록과, 상기 일정한 고전압을 발생시키기 위한 제 1, 제 2 스위칭신호가 발생되는 제 1 스위칭신호발생부로 구성되는 것을 특징으로 하는 반도체 메모리소자의 고전압 발생회로.
3. 제 1 항에 있어서, 상기 제 2 펌프부는 상기 제 1, 제 2 펌핑전압을 받아서 2회이상 릴레이로 펌핑하는 복수개의 펌핑동작부 및 전압펌핑을 전달하기 위한 제 2 스위칭신호발생부로 구성됨을 특징으로 하는 반도체 메모리 소자의 고전압 발생회로.
4. 제 1 항에 있어서, 상기 전압발생부는 일정한 고전압을 발생시키기 위한 일정고전압발생부와, 일정고전압발생부에 제 5 클럭신호를 발생하기 위한 클럭발생부와, 일정고전압을 발생하기 위한 제 3 스위칭신호발생부로 구성됨을 특징으로 하는 반도체 메모리소자의 고전압 발생회로.
5. 제 1 항에 있어서, 상기 제 1 전압조절부는 제 1 클럭발생부를 제어하기 위한 제 1 신호발생부와, 상기 전압발생부를 제어하기 위한 제 2 신호발생부로 구성됨을 특징으로 하는 반도체 메모리소자의 고전압 발생회로.