KR0167872B1 - 반도체장치의 내부전원회로 - Google Patents

반도체장치의 내부전원회로 Download PDF

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KR0167872B1
KR0167872B1 KR1019940009450A KR19940009450A KR0167872B1 KR 0167872 B1 KR0167872 B1 KR 0167872B1 KR 1019940009450 A KR1019940009450 A KR 1019940009450A KR 19940009450 A KR19940009450 A KR 19940009450A KR 0167872 B1 KR0167872 B1 KR 0167872B1
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시게루 아츠미
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사토 후미오
가부시키가이샤도시바
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Abstract

본 발명의 목적은, 일시적으로 큰 전류가 흐른 경우에 있어서도 안정한 내부전압을 공급할 수 있는 반도체장치의 내부전원회로를 제공하는 것이다.
승압회로(30)의 출력단에는 큰 용량을 갖는 캐패시터(31)가 접속되어 있다. 이 캐패시터(31)는 승압회로(30)에 의해 내부전압(Vccint)보다 높은 내부 고전압(Vccint2)으로 충전된다. 승압회로(30)의 출력단에는, N채널 트랜지스터(32)의 드레인이 접속되어 있고, 이 트랜지스터(32)의 게이트에는 내부전압(Vccint)보다 임계치전압분만큼 높은 전압(VG)이 공급되며, 소오스로부터 내부전압(Vccint)이 출력된다.

Description

반도체장치의 내부전원회로
제1도는 본 발명의 제1실시예를 나타낸 회로도.
제2도는 제1도의 동작을 나타낸 파형도.
제3도는 본 발명의 제2실시예를 나타낸 회로도.
제4도는 제3도에 도시한 비교회로의 일례를 나타낸 회로도.
제5도는 제3도에 도시한 전압변환회로의 일례를 나타낸 회로도.
제6도는 제3도에 도시한 다이오드의 변환예를 나타낸 회로도.
제7도는 제3도에 도시한 다이오드의 변환예를 나타낸 회로도.
제8도는 본 발명의 제3실시예를 나타낸 회로도.
제9도는 본 발명의 제4실시예를 나타낸 회로도.
제10도는 본 발명의 제5실시예를 나타낸 회로도.
제11도는 제10도의 동작을 설명하기 위해 나타낸 타이밍차트.
제12도는 플래쉬 메모리에 적용되는 셀트랜지스터의 구조를 개략적으로 나타낸 단면도.
제13도는 승압회로의 일례를 나타낸 회로도.
제14도는 종래의 내부전원회로의 일례를 나타낸 회로도.
제15도는 종래의 내부전원회로의 다른 예를 나타낸 회로도.
제16도는 반도체 기억장치를 개략적으로 나타낸 구성도이다.
* 도면의 주요부분에 대한 부호의 설명
30 : 승압회로 91,92 : 제1, 제2승압회로
31 : 캐패시터 Vccint : 내부전압
Vccext : 외부전압 Vccint2 : 내부 고전압
41 : P채널 트랜지스터 42,43,81,82 : 저항
44,83 : 비교회로 45 : 전압변환회로
46,93 : 다이오드 100 : 어드레스천이 검출회로(ATD)
[산업상의 이용분야]
본 발명은, 예컨대 기억데이터를 일괄해서 소거할 수 있는 플래쉬 메모리나 DRAM(Dynamic Read Only Memory) 등의 독출시에 외부로부터 공급하는 전원전압보다 큰 전압을 내부에서 발생시키는 반도체장치의 내부전원회로에 관한 것이다.
[종래의 기술 및 그 문제점]
예컨대, 플래쉬 메모리는 데이터의 기록과 소거를 전기적으로 행하는 것이 가능한 불휘발성 반도체메모리(EEPROM: Electrically Erasable Programmable Read Only Memory)에 의해 구성되어 있다. 이 불휘발성 반도체메모리는, 제12도에 나타낸 바와 같이 부유게이트(FG)와 제어게이트(CG)를 갖춘 적층 게이트형 트랜지스터를 메모리셀로서 사용하고 있다. 이 메모리셀은 부유게이트(FG)에 전자를 주입하거나 부유게이트(FG)로부터 전자를 방출함으로써 임계치를 변화시켜 데이터의 기록, 소거를 행하는 것이다. 종래의 플래쉬 메모리는 독출할 때에 전원전압(Vcc)을 선택된 메모리셀의 제어게이트(CG)에 인가하고, 이 상태에서 전류가 흐르는가 흐르지 않는가에 따라 논리 1, 0 의 판정을 수행하고 있다. 메모리셀의 제어게이트(CG)에서 본 임계치는, 메모리셀이 온상태의 경우 약 2V, 오프상태의 경우 5V 이상이다. 종래, 독출시의 게이트전압(Vcc)은 5V이었다. 이 플래쉬 메모리의 경우, 독출시 전압5V을 직접 제어게이트(CG)에 인가하고 있었기 때문에 문제는 없었다. 그러나, 메모리셀의 미세화, 대용량화에 따라 전원전압의 저전압화가 필요로 되어 현재 전원전압 Vcc=3V가 일반적으로 되고 있다.
전원전압 Vcc=5V의 경우, 독출시 제어게이트(CG)에 인가된 전압(VG)과 온상태의 메모리셀의 임계전압(VTH)의 차는, VG-VTH=5-2=3V이었다. 이에 대해, 전원전압 Vcc=3V의 경우, VG-VTH=3-2=1V로서 종래의 1/3로 되어 버려 셀전류의 감소를 초래하게 된다. 셀전류의 감소는 독출속도의 저하를 야기시킴과 더불어 전원전압에 대한 마진을 손상하게 된다.
그래서 독출동작시에, 칩외부에서 공급되는 전원전압(Vccext)=3V를 칩내부에서 승압하여 내부전압(Vccint), 예컨대 5V를 생성하고, 그 내부전압(Vccint)을 제어게이트에 인가하는 방법이 이용되고 있다.
제13도는 종래의 승압회로(Positive Charge Pump Circuit)의 일례를 나타낸 것으로, 이 승압회로(11)는 발진기(OSC)와 인버터회로(IV), 복수의 다이오드(D) 및, 복수의 캐패시터(CP)에 의해 구성되고, 발진기(OSC)의 출력전압 및 인버터회로(IV)에 의해 반전된 전압을 복수의 캐패시터(CP)와 다이오드(D)에 교대로 공급함으로써 소정의 승압전압을 생성하는 것이다.
제14도와 제15도는 제13도에 도시한 승압회로를 사용한 내부전원회로의 예를 나타낸 것으로, 제14도에 있어서 승압회로(11)의 출력단에는 내부전압(Vccint)을 안정화하기 위한 캐패시터(12)가 접속되어있다. 더욱이, 승압회로(11)의 출력단과 접지간에는 내부전압(Vccint)을 분압하는 저항(13,14)이 접속되어 있고, 이들 저항(13,14)의 접속노드는 비교회로(15)의 비반전입력단에 접속되어 있다. 이 비교회로(15)의 반전입력단에는 기준전압(Vref)이 공급되고, 출력단은 승압회로(11)의 발진기(OSC)에 접속되어 있다. 이 내부전원 회로는, 비교회로(15)에 의해 내부전압(Vccint)를 검출하고,이 검출된 전압이 기준전압(Vref)에 도달하기까지 승압회로(11)를 동작시키는 것이다.
또한 제15도에 있어서, 승압회로(11)의 출력단은 N채널 트랜지스터(16)와, 내부전압(Vccint)을 안정화시키기 위한 캐패시터(17)를 매개로 접지되어 있다. 내부전압(Vccint)은 트랜지스터(16)와 캐패시터(17)의 접속노드에서 출력된다. 트랜지스터(16)의 게이트에는 내부전압(Vccint)보다 임계치전압분만큼 높은 전압(VG)이 공급되고 있다. 이 내부전원회로는 트랜지스터(16)의 소오스전위가 내부전압(Vccint)에 도달하면 트랜지스터(16)가 오프되도록 되어 있다.
상기 종래의 내부전원회로는 디바이스 내부에서 흐르는 전류치가 일정치 이내로 제어될 수 있는 경우에는 유효하다. 그러나, 플래쉬 메모리나 SRAM(Static RAM)과 같이 동작이 스태틱한 메모리의 경우, 이하와 같은 문제가 생긴다.
일반적으로, 어드레스 신호의 변화시에 어드레스 신호가 일정치 않은 기간, 즉 소위 스큐(skew)를 허용하고 있기 때문에, 어드레스 신호의 절환시의 피크 전류가 일정하지 않다.
제16도는 반도체 기억장치를 개략적으로 나타낸 것으로, 어드레스신호 입력으로부터 메모리셀 어레이의 워드선 선택에 도달할 때까지의 일례를 나타낸 것이다. 어드레스 신호(ADD)를 유지하는 어드레스 버스(21)에는 전원전압(Vccext)이 공급되고 있고, 이 어드레스 버스(21)의 출력신호는 X디코더(22;프리디코더, 또는 행디코더) 내에서 디코드되어 동시에 전원전압(Vccext)계로부터 내부전압(Vccint)계의 신호레벨로 변환되어 메모리셀 어레이(23)의 도시하지 않은 워드선에 공급된다.
상기 구성에 있어서, 어드레스신호(ADD)의 절환시에 디코더(22)에 흐르는 전류가 커서 내부전압(Vccint)을 떨어뜨리는 요인으로 된다. 특히, 어드레스신호(ADD)에 스큐가 발생하고 있는 기간에는, 단기간에 디코더(22)의 선택상태가 어지럽게 변화하기 때문에, 디코더(22)에 대단히 큰 전류가 흘러 내부전압(Vccint)이크게 저하된다.
승압회로는, 그 패턴면적 및 소비전류의 제약에 의해 전류공급능력에 한도가 있다. 이 때문에, 상기 스큐시와 같이 큰 전류가 흐른 경우, 내부전압(Vccint)을 회복하기 위해 장시간을 요한다. 구체적으로는, 승압회로의 전류 공급능력은 10mA 정도인데 반해, 스큐시의 피크전류는 100mA에 도달한다.
따라서, 내부전압(Vccint)이 회복되기 이전에 독출동작을 행한 경우, 독출 데이터의 정확성은 기대할 수 없다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 발명된 것으로, 일시적으로 큰 전류가 흐른 경우에 있어서도 안정한 내부전압을 공급할 수 있도록 된 반도체장치의 내부전원회로를 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위해 본 발명에 따른 반도체장치의 내부전원회로는, 외부전압으로부터 반도체장치내에서 사용하는 제1내부전압보다 높은 레벨의 제2내부전압을 발생시키는 승압수단과, 이 승압수단에 의해 발생된 제2내부전압을 유지하는 유지수단 및, 이 유지수단에 의해 유지된 제2내부전압을 강압하여 상기 제1내부전압을 생성하는 강압수단을 구비하고 있다.
또한 본 발명에 따른 반도체장치의 내부전원회로는, 외부전압으로부터 반도체장치내에서 사용하는 제1내부전압보다 높은 레벨의 제2내부전압을 발생시키는 승압수단과, 이 승압수단에 의해 발생된 제2내부전압을 유지하는 유지수단, 전류통로의 일단이 상기 승압수단의 출력단에 접속된 트랜지스터, 이 트랜지스터의 전류통로의 타단에 접속되어 상기 제2내부전압을 분할하는 저항분압수단 및, 상기 저항분압수단에 의해 분할된 전압과 기준 전압을 비교하고, 이 비교출력에 의해 상기 트랜지스터의 도통상태를 제어하는 비교수단을 구비하고 있다.
더욱이, 본 발명에 따른 반도체장치의 내부전원회로는, 외부전압으로부터 반도체장치내에서 사용하는 제1내부전압보다 높은 레벨의 제2내부전압을 발생시키는 승압수단과, 이 승압수단에 의해 발생된 제2내부전압을 유지하는 유지수단, 상기 유지수단에 의해 유지된 제2내부전압을 분할하는 저항분압수단 및, 상기 저항분압수단에 의해 분할된 전압과 기준 전압을 비교하고, 이 비교출력에 의해 상기 승압수단의 동작을 제어하는 비교수단을 구비하고 있다.
또한 본 발명에 따른 반도체장치의 내부전원회로는, 반도체장치를 활성화하는 활성화신호에 의해 동작되고, 외부전압으로부터 반도체장치내에서 사용하는 제1내부 전압보다 높은 레벨의 제2내부전압을 발생시키는 제1승압수단과, 반전된 상기 활성화신호에 의해 동작되고, 외부전압으로부터 상기 제2내부전압을 발생시키며, 전류공급능력이 상기 제1승압수단보다 작은 제2승압수단, 상기 제1, 제2승압수단에 의해 발생된 제2내부전압을 유지하는 유지수단 및, 상기 유지수단에 의해 유지된 제2내부전압을 강압하여 상기 제1내부전압을 생성하는 강압수단을 구비하고 있다.
더욱이, 본 발명에 따른 반도체장치의 내부전원회로는, 외부전압으로부터 반도체장치내에서 사용하는 제1내부전압보다 높은 레벨의 제2내부전압을 발생시키는 승압수단과, 상기 승압수단에 의해 발생된 제2내부전압을 유지하는 유지수단, 어드레스신호의 천이기간을 검출하는 검출수단 및, 상기 유지수단에 의해 유지된 제2내부전압을 강압해서 상기 제1내부전압을 생성하고, 상기 검출수단의 검출출력신호 따라 동작이 정지되는 강압수단을 구비하고 있다.
[작용]
상기와 같이 구성된 본 발명은, 반도체장치내에서 사용하는 내부전압을 2단계로 발생시키고 있다. 즉, 승압수단에 의해 외부전압으로부터 반도체장치내에서 사용하는 제1내부전압보다 높은 레벨의 제2내부전압을 발생시키고, 유지수단에 의해 상기 제2내부전압을 유지하며, 강압수단에 의해 유지수단에 유지된 제2내부전압을 강압하여 제1내부전압을 생성하고 있다. 따라서, 어드레스 스큐시에 일시적으로 큰 전류가 흐른 경우에 있어서도, 유지수단에 유지된 제2내부전압을 공급함으로써 내부전압을 안정화할 수 있게 된다. 더욱이, 승압회로는 큰 전류공급능력을 필요로 하지 않기 때문에, 패턴 면적의 증대를 방지할 수 있는 것이다.
더욱이, 비교수단에 의해 저항분압수단에 의해 분할된 제2내부전압과 기준전압을 비교하고, 이 비교출력에 의해 승압수단의 동작을 제어함으로써 승압수단을 항상 동작시키는 경우에 비해 소비전력을 삭감할 수 있게 된다.
또한, 제1승압수단과, 이 제1승압수단보다 전류공급능력이 작은 제2승압수단을 설치하고, 반도체장치를 활성화하는 활성화신호에 의해 제1승압수단을 동작시키며, 스탠드바이시는 제2승압수단을 동작시킴으로써, 스탠드바이시의 소비전력을 삭감할 수 있게 된다.
더욱이, 어드레스신호의 천이기간을 검출하는 검출수단을 설치하고, 이 검출수단의 검출출력신호에 따라 제2내부전압을 강압하여 제1내부강압을 생성하는 강압수단의 동작을 정지시키으로써, 어드레스 스큐시의 쓸데없는 전류의 소비를 방지하여 승압회로의 전류용량을 삭감할 수 있다.
[실시예]
이하, 예시 도면을 참조하여 본 발명에 따른 1실시예를 상세히 설명한다. 제1도는 본 발명의 제1실시예를 나타낸 것으로, 제1도에 있어서 승압회로(30)는 제13도에 도시한 회로와 동일한 구성으로 되어 있다. 상기 승압회로(30)의 출력단에는, 예컨대 1nF 정도 크기의 용량을 갖는 캐패시터(31)가 접속되어 있고, 이 캐패시터(31)는 승압회로(30)에 의해 내부전압(Vccint)보다 높은 내부 고전압(Vccint2)으로 충전된다. 더욱이, 승압회로(30)의 출력단에는 N채널 트랜지스터(32)의 드레인이 접속되어 있고, 이 트랜지스터(32)의 게이트에는 내부전압(Vccint)보다 임계치전압분만큼 높은 전압(VG)이 공급되며, 소오스로부터 내부전압(Vccint)이 출력된다. 이 트랜지스터(32)는 소오스 전위가 내부전압(Vccint)에 도달하면 오프되도록 되어 있다.
제2도는, 제1도의 동작을 나타낸 것으로, 어드레스신호(ADD)의 절환시에 스큐가 발생한 경우, 승압회로(30)의 전류공급능력을 넘는 큰 전류I(Vccint)가 디코더에 흐른다. 그러나, 이 경우 캐패시터(31)에 충전된 내부 고전압(Vccint2)이 트랜지스터(32)를 매개로 방전된다. 이 때문에, 행디코더에 공급되는 내부전압(Vccint)을 거의 일정하게 유지할 수 있게 된다. 따라서, 스큐가 끝나고 어드레스신호(ADD)가 확정되면 내부전압(Vccint)은 신속히 소정의 전위로 회복되기 때문에, 메모리셀로부터 데이터를 정확히 독출할 수 있게 된다.
승압회로에 요구되는 전류는 종래의 경우 어드레스 스큐시의 전류/스큐시간 t(skew)로, 다음과 같이 표시된다.
이에 대해 본 실시예의 경우, 어드레스 스큐시의 전류/사이클시간 t(cycle)로, 다음과 같이 표시된다.
상기한 바와 같이 사이클시간(cycle)은 100ns인데 반해, 스큐의 시간 t(skew)는 10ns정도이다. 식 (1),(2)로부터 알 수 있는 바와 같이, 본 실시예의 승압회로에 요구되는 전류공급능력은 1/10로 된다.
상기 실시예에 의하면, 내부전압(Vccint)보다 높은 내부 고전압(Vccint2)을 캐패시터(31)에 유지해서 가상전원으로 하고 있다. 따라서, 승압회로는 종래와 같이 내부전압(Vccint)의 피크전류와 동등한 전류공급능력을 필요로 하지 않기 때문에, 패턴면적을 축소할 수 있다.
제3도는 본 발명의 제2실시예를 나타낸 것으로, 제1도와 동일한 부분에는 동일한 참조부호를 붙인다. 제3도에 있어서, 승압회로(30)의 출력단에는 P채널 트랜지스터(41)의 소오스가 접속되어 있고, 이 트랜지스터(41)의 드레인으로부터 내부전압(Vccint)이 출력된다.
더욱이, 상기 트랜지스터(41)의 드레인은 내부전압(Vccint)을 분압하는 저항(42,43)을 매개로 접지되어 있다. 이들 저항(42,43)의 접속노드는 비교회로(44)의 비반전입력단에 접속되어 있고, 이 비교회로(44)의 반전입력단에는 기준전압(Vref)이 공급되며 출력단은 전압변환회로(45)를 매개로 상기 트랜지스터(41)의 게이트에 접속되어 있다. 비교회로(44)는 외부전압(Vccext)에 의해 동작하고 있으며, 비교회로(44)의 출력전압은 전압변환회로(45)에 의해 외부전압(Vccext)계로부터 내부 고전압(Vccint2)계로 변환된다. 또한, 제3도에 도시한 회로는 피드백계이다. 이를 위해 트랜지스터(41)으 드레이과 접지간에는 오버슈트를 억제하기 위한, 예컨대 다이오드(46)가 역방향으로 접속되어 있다.
제4도는 비교회로(44)의 일례를 나타낸 것으로, N채널 트랜지스터(51)의 게이트에는 저항(42,43)에 의해 발생된 전압(Va)이공급되고, N채널 트랜지스터(52)의 게이트에는 기준전압(Vref)이 공급되고 있다. 이들 트랜지스터(51,52)의 각 소오스는 정전류원으로서의 N채널 트랜지스터(53)를 매개로 접지되어 있고, 트랜지스터(53)의 게이트에는 일정 전압(Vc)이 공급되고 있다. 상기의 트랜지스터(51)의 드레인은 P채널 트랜지스터(54)의 드레인에 접속되고, 트랜지스터(52)의 드레인은 P채널 트랜지스터(55)의 드레인에 접속되어 있다. 이들 트랜지스터(54,55)의 게이트는 P채널 트랜지스터(52)의 드레인에 접속되고, 소오스는 외부전원(Vccext)에 접속되어 있다. 출력전압(Vout10)은 트랜지스터(51)의 드레인으로부터 출력된다.
제5도는 전압변환회로(45)의 일례를 나타낸 것으로, N채널 트랜지스터(61)의 게이트에는 비교회로(44)의 출력전압(Vout1)이 공급되고, N채널 트랜지스터(62)의 게이트에는 인버터회로(63)를 매개로 출력전압(Vout1)이 공급되고 있다. 이들 트랜지스터(61,62)의 각 소오스는 접지되어 있고, 드레인은 P채널 트랜지스터(64,65)의 드레인에 각각 접속되어 있다. 트랜지스터(64)의 게이트는 트랜지스터(62)의 드레인에 접속되어 있고, 트랜지스터(65)의 게이트는 트랜지스터(61)의 드레인에 접속되어 있으며, 이들 트랜지스터(64,65)의 소오스는 내부 고전압(Vccext2)에 접속되어 있고, 출력전압(Vout2)은 트랜지스터(62)의 드레인으로부터 출력된다.
상기 구성에 있어서, 저항(42,43)에 의해 분압된 전압(Va)은 비교회로(44)에 의해 기준전압(Vref)과 비교된다. 비교회로(44)는 이들의 전압이 VaVref인 경우 로우레벨의 전압을 출력하며, VaVref인 경우 하이레벨의 전압을 출력한다. 비교회로(44)의 출력전압은 전압변환회로(45)에 의해 내부 고전압(Vccint2)계의 전압으로 변환되어 트랜지스터(41)의 게이트에 공급된다. 어드레스신호의 스큐에 따라 내부전압(Vccint)이 저하된 경우, 트랜지스터(41)는 도통상태에 있고, 이 트랜지스터(41)를 매개로 캐패시터(31)가 방전된다. 따라서, 내부전압(Vccint)의 저하를 억제할 수 있게 된다. 또한, 다이오드(46)의 역방향의 브레이크다운전압(Vz)을 내부전압(Vccint)과 일치시켜 둠으로써, 오버슈트를 억제할 수 있게 된다.
제3도에 있어서는 오버슈트를 억제하는 다이오드가 1개였지만, 이에 한정되는 것은 아니다. 제6도는 순방향으로 접속된 복수의 다이오드(711∼71n)와 역방향의 다이오드(72)를 직렬접속한 것이다.
또한, 제7도는 역방향으로 접속된 다이오드(46)에 복수의 다이오드(731∼73n)를 순방향으로 병렬접속한 것으로, 이 경우 내부전압(Vccint)은 Vz - n·VF로 된다. 단, Vz은 역방향 브레이크다운전압, n·VF는 n 개의 다이오드의 순방향전압이다. 다이오드의 역방향 브레이크다운전압은 온도특성을 가지고 있다. 역방향 브레이크다운전압(Vz)은, Vz5V의 경우 제너브레이크다운이 지배적이고, Vz5V의 경우 어벨런치 브레이크다운이 지배적으로, 반대의 성격을 가지고 있다. Vz가 거의 5V인 경우 쌍방이 서로 부정하는 온도특성은 거의 없어진다. 따라서, 다이오드로서는 제3도에 도시한 구성이 이상적이지만, 요구되는 내부전압이 예컨대 4.5V인 경우, 제7도에 나타낸바와 같은 구성으로 하면 좋다.
제8도는 본 발명의 제3실시예를 나타낸 것으로, 제3도에 나타낸 실시예에 있어서 승압회로(30)는 계속 동작하고 있지만, 계속 동작할 필요는 없다. 예컨대, 어드레스 스큐가 발생하여 큰 전류가 흘러서 전압강하가 발생한 경우, 내부고전압(Vccint2)과 내부전압(Vccint)의 관계가, 최악이라도 Vccint2 Vccint 이면 좋다. 이 때문에, 제8도에 있어서는 내부고전압(Vccint2)이 저항(81,82)에 의해 분압되고, 이 분압된 전압은 비교회로(83)의 반전입력단에 공급되며, 비교회로(83)의 비반전입력단에는 기준전압(Vref)이 공급되고 있다. 비교회로(83)는 내부고전압(Vccint2)의 분압전압과 기준전압(Vref)을 비교하여 분압전압이 기준전압 보다 작은 경우, 승압회로(30)를 동작시키고, 큰 경우 승압회로(30)를 정지시킨다. 따라서, 승압수단을 항상 동작시키는 경우에 비해 소비전력을 삭감할 수 있다.
제8도에 도시한 회로는 피드백계이지만, 제3도에 나타낸 바와 같이 다이오드(30)를 접속함으로써 오버슈트를 억제할 수 있다.
또한, 제3도에 도시한 승압회로는 항상 동작하고 있지만, 스탠드바이시에는 소비전류가 적은 것이 바람직하다.
제9도는 본 발명의 제4실시예를 나타낸 것으로, 전류공급능력이 큰 제1승압회로(91)와 전류공급능력이 작은 제2승압회로(92)를 설치하고, 이들 제1, 제2승압회로(91,92)의 출력단에는 캐패시터(31)와, 오버슈트를 억제하는 다이오드(93)가 접속되어 있다. 또한, 상기 제1승압회로(91)의 동작, 정지는 칩이네이블신호(CE)에 의해 제어되며, 제2승압회로(92)의 동작, 정지는 반전된 칩이네이블 신호(/CE)에 의해 제어되고 있다.
상기 구성에 의하면, 스탠드바이시에는 전류공급능력이 작은 제2승압회로(92)만이 동작하기 때문에, 소비전력을 삭감할 수 있다.
제10도는 본 발명의 제5실시예를 나타낸 것으로, 제3도와 동일한 부분에는 동일한 참조부호를 붙인다. 본 실시예는, 어드레스천이 검출회로(ATD)의 출력신호에 의해 비교회로 등의 동작을 제어하도록 한 것이다. 즉, ATD(100)의 출력신호(E)가 비료회로(44)에 공급되고 있다.
또한, 트랜지스터(41)의 드레인과 외부전압(Vccext)의 상호간에는 디플리션형 N채널 트랜지스터(101)갑 접속되어 있다. 이 트랜지스터(101)의 게이트에는 반전된 ATD(100)의 출력신호(/E)가 공급되고 있다.
제11도는 ATD(100)의 출력신호를 나타낸 것으로, ATD(100)의 출력신호(E)는 어드레스 신호(ADD)의 천이기간(Tt)에서 로우레벨로 된다. 이 때문에, 비교회로(44)가 정지되고, 트랜지스터(101)가 도통상태로 된다. 따라서, 트랜지스터(41)가 비도통상태로 되어 캐패시터(31)로부터 내부전압(Vccint)으로의 전류공급이 정지된다. 한편, 어드레스 신호(ADD)의 천이기간(Tt)이 종료되면, 비교회로(44)가 동작함과 더불어 트랜지스터(41)가 도통상태로 되어 캐패시터(31)로 내부전압(Vccint)으로 전류가 공급된다.
본 실시예에 의하면, 어드레스 스큐시 쓸데없는 전류를 삭감할 수 있게 되어 승압회로에 요구되는 전류량을 한층 적게 할 수 있다.
그 이외에, 본 발명의 요지를 이탈하지 않는 범위에서 여러 가지로 변형하여 실시할 수 있음은 물론이다. 한편, 본원 청구범위의 각 구성요소에 병기된 도면 참조부호는, 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예에 한정할 의도로 병기한 것은 아니다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 의하면, 일시적으로 큰 전류가 흐른 경우에 있어서도 안정한 내부전압을 공급할 수 있는 반도체장치의 내부전원회로를 제공할 수 있다.

Claims (14)

  1. 외부전압을 반도체장치내에서 사용하는 제1내부전압보다 높은 레벨의 제2내부전압으로 승압하는 승압수단과, 상기 승압수단의 출력단에 접속되어 상기 승압수단으로부터 출력되는 제2내부전압을 유지하는 유지수단 및, 상기 승압수단의 출력단에 접속되어 상기 제2내부전압으로부터 상기 제1내부전압을 생성하는 생성수단을 구비하여 구성되고, 상기 제1내부전압이 상기 외부전압보다 높으며, 상기 제1내부전압이 상기 생성수단으로부터 상기 반도체장치로 공급되고, 상기 반도체장치의 어드레스 신호의 변화시에 상기 제1내부전압이 감소한 경우, 상기 유지수단에 유지된 상기 제2내부전압이 상기 생성수단에 의해 방전되는 것을 특징으로 하는 반도체장치의 내부전원회로.
  2. 제1항에 있어서, 상기 생성수단은, 상기 승압수단의 출력단을 상기 유지수단과 접속하는 노드에 전류통로의 일단이 접속되고, 상기 전류통로의 타단으로부터 상기 제1내부전압을 출력하며, 게이트에 상기 제1내부전압보다 임계치전압분만큼 높은 전압이 공급되는 N채널 트랜지스터를 구비하는 것을 특징으로 하는 반도체장치의 내부전원회로.
  3. 제1항에 있어서, 상기 유지수단은, 약 1nF의 큰 용량을 갖는 캐패시터를 구비하는 것을 특징으로 하는 반도체장치의 내부전원회로.
  4. 외부전압을 반도체장치내에서 사용하는 제1내부전압보다 높은 레벨의 제2내부전압으로 승압하는 승압수단과, 상기 승압수단에 의해 승압된 제2내부전압을 유지하는 유지수단, 상기 승압수단의 출력단에 접속됨과 더불어 상기 유지수단에 전류통로의 제1단이 접속되고, 상기 전류통로의 제2단으로부터 상기 제1내부전압을 출력하는 트랜지스터, 상기 트랜지스터의 전류통로의 제2단에 접속되어 상기 제1내부전압으로부터 비교해야 할 비교전압을 생성하는 생성수단 및, 상기 생성수단에 의해 생성된 비교전압과 기준전압간의 차에 따라 상기 트랜지스터를 제어하여 그 트랜지스터를 도통시키고, 상기 비교전압이 상기 기준전압보다 낮을 때 상기 유지수단에 유지된 상기 제2내부전압을 상기 트랜지스터를 통해 방전하도록 하는 제어수단을 구비하여 구성되고, 상기 제1내부전압이 상기 외부전압보다 높은 것을 특징으로 하는 반도체장치의 내부전원회로.
  5. 제12항에 있어서, 상기 제어수단은, 상기 생성수단에 의해 생성된 비교전압을 상기 기준전압과 비교하는 비교수단과, 상기 비교수단의 출력신호를 상기 외부전압과 같은 레벨의 출력신호로 변환하여 그 출력신호를 상기 트랜지스터의 게이트에 공급하는 변환수단을 구비하는 것을 특징으로 하는 반도체장치의 내부전원회로.
  6. 제12항에 있어서, 상기 트랜지스터의 전류통로의 제2단에 접속되어 상기 제1내부전압에 유기되는 진동성분을 제거하는 다이오드를 더 구비하여 구성된 것을 특징으로 하는 반도체장치의 내부전원회로.
  7. 제12항에 있어서, 상기 트랜지스터의 전류통로의 제2단에 접속되어 브레이크다운전압에 의해 상기 제2내부전압보다 낮은 제3내부전압을 생성하는 제1다이오드와, 상기 제3내부전압으로부터 순방향전압에 의해 상기 제1내부전압을 생성하는 제2다이오드를 더 구비하여 구성된 것을 특징으로 하는 반도체장치의 내부전원회로.
  8. 외부전압을 반도체장치내에서 사용하는 제1내부전압보다 높은 레벨의 제2내부전압으로 승압하는 승압수단과, 상기 승압수단에 의해 승압된 제2내부전압을 유지하는 유지수단, 상기 승압수단에 의해 승압된 상기 제2내부전압으로부터 상기 제1내부전압을 생성함과 더불어 상기 제1내부전압으로부터 비교해야 할 비교전압을 생성하는 생성수단 및, 상기 생성수단으로부터 출력되는 비교전압을 상기 기준전압과 비교하여 상기 비교전압이 상기 기준전압보다 높을 때 상기 승압수단의 동작을 정지시키는 비교수단을 구비하여 구성되고, 상기 제1내부전압이 상기 외부전압보다 높은 것을 특징으로 하는 반도체장치의 내부전원회로.
  9. 반도체장치를 활성화하는 활성화신호에 따라 동작되고, 외부전압을 반도체장치내에서 사용하는 제1내부전압보다 높은 제2내부전압으로 승압하는 제1승압수단과, 상기 활성화신호를 반전함으로써 얻어지는 반전된 활성화신호에 따라 동작되고, 상기 외부전압을 상기 제2내부전압으로 승압하며, 전류공급능력이 상기 제1승압수단보다 작은 제2승압수단, 상기 제1승압수단 및 상기 제2승압수단에 의해 발생된 제2내부전압을 유지하는 유지수단 및, 상기 제1승압수단 및 상기 제2승압수단에 의해 발생된 제2내부전압으로부터 제1내부전압을 생성하여 상기 반도체장치에 공급하는 생성수단을 구비하여 구성되고, 상기 제1내부전압이 상기 외부전압보다 높은 것을 특징으로 하는 반도체장치의 내부전원회로.
  10. 외부전압을 반도체장치내에서 사용하는 제1내부전압보다 높은 레벨의 제2내부전압으로 승압하는 승압수단과, 상기 승압수단에 의해 승압된 제2내부전압을 유지하는 유지수단, 상기 승압수단의 출력단에 접속됨과 더불어 상기 유지수단에 전류통로의 제1단이 접속되고, 상기 전류통로의 제2단으로부터 상기 제1내부전압을 출력하는 트랜지스터, 상기 트랜지스터의 전류통로의 제2단에 접속되어 상기 제1내부전압으로부터 비교해야 할 비교전압을 생성하는 생성수단, 어드레스가 천이하는 기간을 검출하는 검출수단 및, 상기 생성수단에 의해 생성된 비교전압과 기준전압간의 차에 따라 상기 트랜지스터를 제어하여 그 트랜지스터를 도통시키고, 상기 비교전압이 상기 기준전압보다 낮을 때 상기 유지수단에 유지된 상기 제2내부전압을 상기 트랜지스터를 통해 방전하도록 하는 제어수단을 구비하여 구성되고, 상기 제1내부전압이 상기 외부전압보다 높으며, 상기 제어수단은, 상기 검출수단에 의해 어드레스신호가 천이되는 기간이 검출된 경우에 동작을 정지하도록 설계되어 있는 것을 특징으로 하는 반도체장치의 내부전원회로.
  11. 제18항에 있어서, 상기 제어수단은, 상기 생성수단에 의해 생성된 비교전압을 상기 기준전압과 비교하는 비교수단과, 상기 비교수단의 출력신호를 상기 외부전압과 같은 레벨의 출력신호로 변환하여 그 출력신호를 상기 트랜지스터의 게이트에 공급하는 변환수단을 구비하는 것을 특징으로 하는 반도체장치의 내부전원회로.
  12. 제18항에 있어서, 상기 외부전압과 상기 트랜지스터의 전류통로의 제2단 사이에 접속된 전류통로를 갖고, 상기 검출수단에 의해 어드레스신호가 천이되는 기간이 검출된 경우에 도통상태로 되는 디플리션형 트랜지스터를 더 구비하여 구성된 것을 특징으로 하는 반도체장치의 내부전원회로.
  13. 외부전압을 반도체장치내에서 사용하는 제1내부전압보다 높은 레벨의 제2내부전압으로 승압하는 제1승압수단과, 상기 제1승압수단에 의해 승압된 제2내부전압을 유지하는 유지수단, 상기 외부전압을 상기 제1내부전압으로 승압하고, 전류공급능력이 상기 제1승압수단보다 크며, 승압된 상기 제1내부전압을 상기 반도체장치에 공급하는 제2승압수단 및, 상기 제1승압수단의 출력단을 상기 유지수단과 접속하는 접속노드에 접속된 입력단과, 상기 제2승압수단의 출력단에 접속된 출력단을 갖추고, 상기 제2승압수단으로부터 출력되는 상기 제1내부전압이 감소할 때 도통되어 상기 유지수단에 유지된 상기 제2내부전압을 상기 반도체장치로 공급하도록 설계되어 있는 공급수단을 구비하여 구성된 것을 특징으로 하는 반도체장치의 내부전원회로.
  14. 제21항에 있어서, 상기 공급수단은, 상기 제1승압수단의 출력단을 상기 유지수단과 접속하는 접속노드에 전류통로의 일단이 접속되고, 상기 제2승압수단의 출력단에 상기 전류통로의 타단이 접속되며, 게이트에 상기 제1내부전압보다 임계치전압분만큼 높은 전압이 공급되는 N채널 트랜지스터를 구비하는 것을 특징으로 하는 반도체장치의 내부전원회로.
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