JP3369807B2 - 半導体装置 - Google Patents
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
- G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
- H05K1/023—Reduction of cross-talk, noise or electromagnetic interference using auxiliary mounted passive components or auxiliary substances
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Description
【０００１】
【発明の属する技術分野】本発明は、外部電源に対して
内部降圧回路を用いて降圧電位をチップ内に発生し、こ
れを内部電源としてチップ内部回路に印加する半導体装
置に係わり、特に外部電源から流入／流出する電流ピー
クの低減をはかった半導体装置に関する。
内部降圧回路を用いて降圧電位をチップ内に発生し、こ
れを内部電源としてチップ内部回路に印加する半導体装
置に係わり、特に外部電源から流入／流出する電流ピー
クの低減をはかった半導体装置に関する。
【０００２】
【従来の技術】今日、半導体の微細加工技術の発展によ
り、大規模・高速の３２ビット，６４ビットＭＰＵ等の
数１００万トランジスタを含むチップや、大容量の１６
Ｍビット，６４ＭビットＤＲＡＭ等が量産されるように
なっている。これに伴いトランジスタ数が急激に増大す
るため、電源電圧Ｖccを５Ｖから３．３Ｖや３Ｖに低下
させたにも拘わらず、チップ内部で消費する電流が大幅
に増大している。これは、深刻な電源ノイズを発生する
要因となる。
り、大規模・高速の３２ビット，６４ビットＭＰＵ等の
数１００万トランジスタを含むチップや、大容量の１６
Ｍビット，６４ＭビットＤＲＡＭ等が量産されるように
なっている。これに伴いトランジスタ数が急激に増大す
るため、電源電圧Ｖccを５Ｖから３．３Ｖや３Ｖに低下
させたにも拘わらず、チップ内部で消費する電流が大幅
に増大している。これは、深刻な電源ノイズを発生する
要因となる。
【０００３】特に、大きなピーク電流を持つチップを同
時に動作させると、電源自身に大きな電流供給能力が必
要であり、ＰＣＢ（Print Circuit Boad）上に電源を安
定化するためのキャパシタが数多く必要とされる。これ
は、キャパシタ形成のための面積の増大を招く。
時に動作させると、電源自身に大きな電流供給能力が必
要であり、ＰＣＢ（Print Circuit Boad）上に電源を安
定化するためのキャパシタが数多く必要とされる。これ
は、キャパシタ形成のための面積の増大を招く。
【０００４】近年、この消費電流（消費電力）を減らし
てデバイスの信頼性を向上させるために、ＤＲＡＭやＣ
ＰＵ等で電源電圧（Ｖcc）に対して、より低い内部降圧
電圧（Ｖint ）をチップ内で発生し、これをチップ内部
回路に印加する方式が多く取り入れられて来ている。図
１５に従来のチップ内蔵の降圧回路を持つチップの例を
示す。トランジスタＱとオペアンプＯＰによりＶccをＶ
int に降圧する降圧回路２が内部回路１と直列に接続さ
れている。
てデバイスの信頼性を向上させるために、ＤＲＡＭやＣ
ＰＵ等で電源電圧（Ｖcc）に対して、より低い内部降圧
電圧（Ｖint ）をチップ内で発生し、これをチップ内部
回路に印加する方式が多く取り入れられて来ている。図
１５に従来のチップ内蔵の降圧回路を持つチップの例を
示す。トランジスタＱとオペアンプＯＰによりＶccをＶ
int に降圧する降圧回路２が内部回路１と直列に接続さ
れている。
【０００５】通常、降圧回路を用いると、電源電圧Ｖc
c、チップの充放電容量Ｃ、クロック周波数ｆとする
と、パワーＰはＰ＝ＣＶ2 ｆとなる。これに対し、内部
電源電圧をＶint （＜Ｖcc）とすると外部電源電圧Ｖcc
のままでも、Ｐ＝（Ｖint ／Ｖcc）ＣＶ2 ｆとなりパワ
ーは減る。
c、チップの充放電容量Ｃ、クロック周波数ｆとする
と、パワーＰはＰ＝ＣＶ2 ｆとなる。これに対し、内部
電源電圧をＶint （＜Ｖcc）とすると外部電源電圧Ｖcc
のままでも、Ｐ＝（Ｖint ／Ｖcc）ＣＶ2 ｆとなりパワ
ーは減る。
【０００６】しかしながら、Ｖint を一定電圧に保つた
めには、図１５の回路で内部回路１に流れる電流（Ｉs
s）と同一の波形の電流を降圧回路２に流す必要があ
る。即ち、トランジスタＱに流す電流（Ｉcc）とＩssを
同一にする。つまり、Ｉcc（ｔ）＝Ｉss（ｔ）が必要
で、こうするとＶint ＝一定となる。
めには、図１５の回路で内部回路１に流れる電流（Ｉs
s）と同一の波形の電流を降圧回路２に流す必要があ
る。即ち、トランジスタＱに流す電流（Ｉcc）とＩssを
同一にする。つまり、Ｉcc（ｔ）＝Ｉss（ｔ）が必要
で、こうするとＶint ＝一定となる。
【０００７】図１５の回路では、Ｖint とリファレンス
Ｖref1をオペアンプ入力とし、その出力をＱのゲートに
入力する。こうするとＶref1＞Ｖint ならばＱは“Ｏ
Ｎ”し、Ｖref1≦Ｖint ならばＱは“ＯＦＦ”し、結果
としてＶref1の電位と同じ値に内部電圧Ｖint が保たれ
るわけである。
Ｖref1をオペアンプ入力とし、その出力をＱのゲートに
入力する。こうするとＶref1＞Ｖint ならばＱは“Ｏ
Ｎ”し、Ｖref1≦Ｖint ならばＱは“ＯＦＦ”し、結果
としてＶref1の電位と同じ値に内部電圧Ｖint が保たれ
るわけである。
【０００８】この従来例では図１６に示すように、Ｉcc
＝Ｉssで、直接外部Ｖccにつなぐより減りはするが、内
部回路の動作による電流ピーク（Ｉcc）に一致するよう
に、外部Ｖccから入る電流は流れ（Ｉss＝Ｉcc）、結果
としてＶcc，Ｖssは変動し、ノイズが厳しいままであ
る。特に、チップ内部ばかりでなく、パッケージ，ＰＣ
Ｂまで考えると、図１７のように各所にインダクタンス
を含むため、Ｖcc，Ｖssの変動はより大きな深刻な問題
となる。例えば図１７において、チップＡが大きな電流
ピークを持つと自分だけでなくチップＢにも影響を与え
る。
＝Ｉssで、直接外部Ｖccにつなぐより減りはするが、内
部回路の動作による電流ピーク（Ｉcc）に一致するよう
に、外部Ｖccから入る電流は流れ（Ｉss＝Ｉcc）、結果
としてＶcc，Ｖssは変動し、ノイズが厳しいままであ
る。特に、チップ内部ばかりでなく、パッケージ，ＰＣ
Ｂまで考えると、図１７のように各所にインダクタンス
を含むため、Ｖcc，Ｖssの変動はより大きな深刻な問題
となる。例えば図１７において、チップＡが大きな電流
ピークを持つと自分だけでなくチップＢにも影響を与え
る。
【０００９】さらにこのインダクタンスの影響は、本来
一定電位であるはずの自分自身のチップの内部降圧電位
Ｖint にも影響を与える。即ち、電源電圧のｄＩ／ｄｔ
の変動がＰＣＢ上，インナーリード，ボンディングワイ
ヤの寄生インダクタンスにより、電源電圧の更なる変動
を引き起こす。そして、内部降圧回路の応答特性より、
高周波のこの電源電圧の変動成分が存在し、これにより
外部電源Ｖccの変動の高周波成分の変動がそのまま内部
降圧回路の変動として伝わり、内部電源電圧Ｖint が外
部インダクタンスの影響により揺れることになる。
一定電位であるはずの自分自身のチップの内部降圧電位
Ｖint にも影響を与える。即ち、電源電圧のｄＩ／ｄｔ
の変動がＰＣＢ上，インナーリード，ボンディングワイ
ヤの寄生インダクタンスにより、電源電圧の更なる変動
を引き起こす。そして、内部降圧回路の応答特性より、
高周波のこの電源電圧の変動成分が存在し、これにより
外部電源Ｖccの変動の高周波成分の変動がそのまま内部
降圧回路の変動として伝わり、内部電源電圧Ｖint が外
部インダクタンスの影響により揺れることになる。
【００１０】
【発明が解決しようとする課題】このように、従来のチ
ップや従来の降圧回路では大きな電源変動を引き起こし
（これは集積化と共に増大）、結果として電源ノイズが
大となり、この対策でより供給能力の大きな主電源、よ
り多くの安定用キャパシタが必要であるし、さらにノイ
ズのためＶccマージン、動作スピードの劣化等、多くの
問題が発生する。従来各チップ毎にかってに外部ノイ
ズ、自己ノイズに対し自分のチップのみ安定に動作すれ
ば良いという言わば「かって」な設計であった。
ップや従来の降圧回路では大きな電源変動を引き起こし
（これは集積化と共に増大）、結果として電源ノイズが
大となり、この対策でより供給能力の大きな主電源、よ
り多くの安定用キャパシタが必要であるし、さらにノイ
ズのためＶccマージン、動作スピードの劣化等、多くの
問題が発生する。従来各チップ毎にかってに外部ノイ
ズ、自己ノイズに対し自分のチップのみ安定に動作すれ
ば良いという言わば「かって」な設計であった。
【００１１】本発明は、上記事情を考慮して成されたも
ので、その目的とするところは、チップに供給する電流
のピークを減らし、滑らかな電流の供給で済ませること
ができ、例えばＰＣＢ上の電源ノイズを減らすことので
きる半導体装置を提供することにある。
ので、その目的とするところは、チップに供給する電流
のピークを減らし、滑らかな電流の供給で済ませること
ができ、例えばＰＣＢ上の電源ノイズを減らすことので
きる半導体装置を提供することにある。
【００１２】
【課題を解決するための手段】（概要）上記課題を解決
するために本発明は、次のような構成を採用している。
即ち、本発明（請求項１）は、外部電源電圧（Ｖcc）よ
り降圧した内部電源電圧（Ｖint1）をチップ内部で発生
する降圧回路と、この降圧回路で得られる内部電源電圧
（Ｖint1）が与えられるチップ内部回路とを備えた半導
体装置であって、前記降圧回路は、一端が外部電源に接
続された第１の回路と、第１の回路の他端と前記内部回
路との間に接続されて前記内部電源電圧（Ｖint1）を生
成する第２の回路と、第１の回路と第２の回路の接続点
に接続されたキャパシタとからなり、前記第１の回路
は、前記内部回路内に流れる電流の時間に対する変化量
よりも少ない変化量の電流を流す回路であり、前記第２
の回路は、前記内部電源電圧（Ｖint ）を検知して、該
電圧を一定に保つように電流を流す回路であり、前記キ
ャパシタは、第２の回路に流れる電流が所定値より小さ
いときは第１の回路により充電され、第２の回路に流れ
る電流が所定値より大きいときは第２の回路に放電電流
を流すことを特徴とする。
するために本発明は、次のような構成を採用している。
即ち、本発明（請求項１）は、外部電源電圧（Ｖcc）よ
り降圧した内部電源電圧（Ｖint1）をチップ内部で発生
する降圧回路と、この降圧回路で得られる内部電源電圧
（Ｖint1）が与えられるチップ内部回路とを備えた半導
体装置であって、前記降圧回路は、一端が外部電源に接
続された第１の回路と、第１の回路の他端と前記内部回
路との間に接続されて前記内部電源電圧（Ｖint1）を生
成する第２の回路と、第１の回路と第２の回路の接続点
に接続されたキャパシタとからなり、前記第１の回路
は、前記内部回路内に流れる電流の時間に対する変化量
よりも少ない変化量の電流を流す回路であり、前記第２
の回路は、前記内部電源電圧（Ｖint ）を検知して、該
電圧を一定に保つように電流を流す回路であり、前記キ
ャパシタは、第２の回路に流れる電流が所定値より小さ
いときは第１の回路により充電され、第２の回路に流れ
る電流が所定値より大きいときは第２の回路に放電電流
を流すことを特徴とする。
【００１３】また、本発明（請求項６）は、外部接地電
圧（Ｖss）より昇圧した内部電源電圧（Ｖint2）をチッ
プ内部で発生する昇圧回路と、この昇圧回路で得られる
内部電源電圧（Ｖint2）が与えられるチップ内部回路と
を備えた半導体装置であって、前記昇圧回路は、一端が
外部接地端に接続された第３の回路と、第３の回路の他
端と前記内部回路との間に接続されて前記内部電源電圧
（Ｖint2）を生成する第４の回路と、第３の回路と第４
の回路の接続点に接続されたキャパシタとからなり、前
記第３の回路は、前記内部回路内に流れる電流の時間に
対する変化量よりも少ない変化量の電流を流す回路であ
り、前記第４の回路は、前記内部電源電圧（Ｖint2）を
検知して、該電圧を一定に保つように電流を流す回路で
あり、前記キャパシタは、第４の回路に流れる電流が所
定値より小さいときは第３の回路により充電され、第４
の回路に流れる電流が所定値より大きいときは第４の回
路に放電電流を流すことを特徴とする。
圧（Ｖss）より昇圧した内部電源電圧（Ｖint2）をチッ
プ内部で発生する昇圧回路と、この昇圧回路で得られる
内部電源電圧（Ｖint2）が与えられるチップ内部回路と
を備えた半導体装置であって、前記昇圧回路は、一端が
外部接地端に接続された第３の回路と、第３の回路の他
端と前記内部回路との間に接続されて前記内部電源電圧
（Ｖint2）を生成する第４の回路と、第３の回路と第４
の回路の接続点に接続されたキャパシタとからなり、前
記第３の回路は、前記内部回路内に流れる電流の時間に
対する変化量よりも少ない変化量の電流を流す回路であ
り、前記第４の回路は、前記内部電源電圧（Ｖint2）を
検知して、該電圧を一定に保つように電流を流す回路で
あり、前記キャパシタは、第４の回路に流れる電流が所
定値より小さいときは第３の回路により充電され、第４
の回路に流れる電流が所定値より大きいときは第４の回
路に放電電流を流すことを特徴とする。
【００１４】また、本発明（請求項１１）は、請求項１
と請求項６とを組み合わせたことを特徴としている。こ
こで、本発明の望ましい実施態様としては、次のものが
あげられる。 (1) 第１の回路に流れる電流の時間に対する変化量が、
第２の回路に流れる電流の時間に対する変化量よりも少
ないこと。第３の回路に流れる電流の時間に対する変化
量が、第４の回路に流れる電流の時間に対する変化量よ
りも少ないこと。 (2) 第１の回路に流すピーク電流よりも第２の回路に流
すピーク電流を大きくしたこと。第３の回路に流すピー
ク電流よりも第４の回路に流すピーク電流を大きくした
こと。 (3) 第１の回路は、前記内部回路内に流れる電流の時間
に対する変化量よりも少ない変化量の電流を流す回路で
あること。第３の回路は、前記内部回路内に流れる電流
の時間に対する変化量よりも少ない変化量の電流を流す
回路であること。 (4) 第１の回路は、定電流を流す回路であること。第３
の回路は、定電流を流す回路であること。 (5) 第２の回路は、前記内部回路内に流れる電流に連動
して、ほぼ同等な電流を流す回路であること。第４の回
路は、前記内部回路内に流れる電流に連動して、ほぼ同
等な電流を流す回路であること。 (6) 第２の回路は、前記内部電源電圧（Ｖint ）を検知
して、該電圧を一定に保つように電流を流す回路である
こと。第４の回路は、前記内部電源電圧（Ｖint2）を検
知して、該電圧を一定に保つように電流を流す回路であ
ること。 (7) 第２の回路は、ドレインが第１の回路の他端に接続
され、ソースが前記内部回路に接続されたトランジスタ
と、このトランジスタのソース電位と降圧基準電位とを
反転入力とし、出力を該トランジスタのゲートに与える
オペアンプとからなること。第４の回路は、ドレインが
第３の回路の他端に接続され、ソースが前記内部回路に
接続されたトランジスタと、このトランジスタのソース
電位と昇圧基準電位とを反転入力とし、出力を該トラン
ジスタのゲートに与えるオペアンプとからなること。 (8) 降圧回路は、同一チップ中に複数個存在すること。
昇圧回路は、同一チップ中に複数個存在すること。 （作用）本発明（請求項１〜請求項５）によれば、外部
電源電圧Ｖccを内部降圧電位Ｖint に降圧する降圧回路
を第１及び第２の回路とキャパシタから構成し、降圧回
路内に大きなキャパシタからなる「キャパシタタンク」
を持ち、内部回路で消費する電流に対応して、その電流
値に応じてＶint が下がらない（できるだけ変動しな
い）ように消費分をキャパシタタンクから電荷を補充す
る。即ち、内部回路の消費電流波形（Ｉss1(t)）とキャ
パシタタンクと内部回路を接続する第２の回路を流れる
電流の波形（ＩAC(t))は理論的に一致する。これに対し
て、外部Ｖccから第１の回路を介してキャパシタタンク
には理想的には一定の電流（Ｉcc）を流し、キャパシタ
タンクの電位が下がった分を補充する。この時、内部電
流Ｉssが大きな（ピーク等）時はＩcc＜Ｉss1 ＝ＩAC、
Ｉssが小さな時はＩcc＞Ｉss1 ＝ＩACとし、キャパシタ
タンクの電位変動を故意に引き起こす。これにより、チ
ップ内の内部回路がどんな大きなピークを持っていても
降圧回路を含むチップ全体で見ると、緩やかな電流（理
想的には一定）を実現でき、ＰＣＢ等の電源の揺れを減
らすことができる。ＰＣＢの全チップが本発明の回路を
搭載していると電源の揺れは理想的に“０”となる。
と請求項６とを組み合わせたことを特徴としている。こ
こで、本発明の望ましい実施態様としては、次のものが
あげられる。 (1) 第１の回路に流れる電流の時間に対する変化量が、
第２の回路に流れる電流の時間に対する変化量よりも少
ないこと。第３の回路に流れる電流の時間に対する変化
量が、第４の回路に流れる電流の時間に対する変化量よ
りも少ないこと。 (2) 第１の回路に流すピーク電流よりも第２の回路に流
すピーク電流を大きくしたこと。第３の回路に流すピー
ク電流よりも第４の回路に流すピーク電流を大きくした
こと。 (3) 第１の回路は、前記内部回路内に流れる電流の時間
に対する変化量よりも少ない変化量の電流を流す回路で
あること。第３の回路は、前記内部回路内に流れる電流
の時間に対する変化量よりも少ない変化量の電流を流す
回路であること。 (4) 第１の回路は、定電流を流す回路であること。第３
の回路は、定電流を流す回路であること。 (5) 第２の回路は、前記内部回路内に流れる電流に連動
して、ほぼ同等な電流を流す回路であること。第４の回
路は、前記内部回路内に流れる電流に連動して、ほぼ同
等な電流を流す回路であること。 (6) 第２の回路は、前記内部電源電圧（Ｖint ）を検知
して、該電圧を一定に保つように電流を流す回路である
こと。第４の回路は、前記内部電源電圧（Ｖint2）を検
知して、該電圧を一定に保つように電流を流す回路であ
ること。 (7) 第２の回路は、ドレインが第１の回路の他端に接続
され、ソースが前記内部回路に接続されたトランジスタ
と、このトランジスタのソース電位と降圧基準電位とを
反転入力とし、出力を該トランジスタのゲートに与える
オペアンプとからなること。第４の回路は、ドレインが
第３の回路の他端に接続され、ソースが前記内部回路に
接続されたトランジスタと、このトランジスタのソース
電位と昇圧基準電位とを反転入力とし、出力を該トラン
ジスタのゲートに与えるオペアンプとからなること。 (8) 降圧回路は、同一チップ中に複数個存在すること。
昇圧回路は、同一チップ中に複数個存在すること。 （作用）本発明（請求項１〜請求項５）によれば、外部
電源電圧Ｖccを内部降圧電位Ｖint に降圧する降圧回路
を第１及び第２の回路とキャパシタから構成し、降圧回
路内に大きなキャパシタからなる「キャパシタタンク」
を持ち、内部回路で消費する電流に対応して、その電流
値に応じてＶint が下がらない（できるだけ変動しな
い）ように消費分をキャパシタタンクから電荷を補充す
る。即ち、内部回路の消費電流波形（Ｉss1(t)）とキャ
パシタタンクと内部回路を接続する第２の回路を流れる
電流の波形（ＩAC(t))は理論的に一致する。これに対し
て、外部Ｖccから第１の回路を介してキャパシタタンク
には理想的には一定の電流（Ｉcc）を流し、キャパシタ
タンクの電位が下がった分を補充する。この時、内部電
流Ｉssが大きな（ピーク等）時はＩcc＜Ｉss1 ＝ＩAC、
Ｉssが小さな時はＩcc＞Ｉss1 ＝ＩACとし、キャパシタ
タンクの電位変動を故意に引き起こす。これにより、チ
ップ内の内部回路がどんな大きなピークを持っていても
降圧回路を含むチップ全体で見ると、緩やかな電流（理
想的には一定）を実現でき、ＰＣＢ等の電源の揺れを減
らすことができる。ＰＣＢの全チップが本発明の回路を
搭載していると電源の揺れは理想的に“０”となる。
【００１５】また、本発明（請求項６〜請求項１０）
は、Ｖss側を上げ内部電位をＶcc〜Ｖssint間にした場
合を示し、Ｖcc，Ｖssを逆にしたもので同一な効果があ
る。また、本発明（請求項１１〜請求項１５）は、Ｖc
c，Ｖss両方とも内部電位を下げ上げした例でこれも同
一の効果がある。チップの一部の内部回路に用いてもそ
こだけ効果がある。
は、Ｖss側を上げ内部電位をＶcc〜Ｖssint間にした場
合を示し、Ｖcc，Ｖssを逆にしたもので同一な効果があ
る。また、本発明（請求項１１〜請求項１５）は、Ｖc
c，Ｖss両方とも内部電位を下げ上げした例でこれも同
一の効果がある。チップの一部の内部回路に用いてもそ
こだけ効果がある。
【００１６】
【発明の実施の形態】以下、図面を参照して、本発明の
実施形態を示す。 （実施形態１）図１は本発明の第１の実施形態に係わる
半導体装置を示す回路構成図、図２はその動作波形を示
す図である。チップ内部回路１１に対し、外部電源電圧
（Ｖcc）より降圧した内部電源電圧（Ｖint1）をチップ
内部で発生する降圧回路２０が接続されている。降圧回
路２０は、一端が外部電源に接続された第１の回路２１
と、第１の回路２１の他端と内部回路１１との間に接続
されてＶint1を生成する第２の回路２２と、第１の回路
２１と第２の回路２２の接続点に接続されたキャパシタ
２３とからなる。
実施形態を示す。 （実施形態１）図１は本発明の第１の実施形態に係わる
半導体装置を示す回路構成図、図２はその動作波形を示
す図である。チップ内部回路１１に対し、外部電源電圧
（Ｖcc）より降圧した内部電源電圧（Ｖint1）をチップ
内部で発生する降圧回路２０が接続されている。降圧回
路２０は、一端が外部電源に接続された第１の回路２１
と、第１の回路２１の他端と内部回路１１との間に接続
されてＶint1を生成する第２の回路２２と、第１の回路
２１と第２の回路２２の接続点に接続されたキャパシタ
２３とからなる。
【００１７】第１の回路２１は定電流源であり、第２の
回路２２は従来の降圧回路と同様にトランジスタＱ及び
オペアンプＯＰから構成されている。キャパシタ２３
は、電荷供給タンク（キャパシタタンク）Ｃtankとして
機能するもので、第２の回路２２に流れる電流が所定値
より小さいときは第１の回路２１により充電され、第２
の回路２２に流れる電流が所定値より大きいときは第２
の回路２２に放電電流を流すものとなっている。
回路２２は従来の降圧回路と同様にトランジスタＱ及び
オペアンプＯＰから構成されている。キャパシタ２３
は、電荷供給タンク（キャパシタタンク）Ｃtankとして
機能するもので、第２の回路２２に流れる電流が所定値
より小さいときは第１の回路２１により充電され、第２
の回路２２に流れる電流が所定値より大きいときは第２
の回路２２に放電電流を流すものとなっている。
【００１８】本装置では、大きなキャパシタタンクＣta
nkを有し、内部回路１１で消費する電流（Ｉss1 ）に対
応して、その電流値に応じてＶint ができるだけ変動し
ないようにこの消費分をキャパシタタンクＣtankから補
充する。即ち、キャパシタタンクＣtankのノードが従来
の降圧回路の外部Ｖccに対応しており、理想的には内部
電流Ｉss1 （ｔ）と同一電流ＩAC（ｔ）をトランジスタ
Ｑを通して流す。逆に言うと、Ｖint を一定にするよう
にＱを制御すれば自動的にＩAC（ｔ）＝Ｉss1（ｔ）と
なる。
nkを有し、内部回路１１で消費する電流（Ｉss1 ）に対
応して、その電流値に応じてＶint ができるだけ変動し
ないようにこの消費分をキャパシタタンクＣtankから補
充する。即ち、キャパシタタンクＣtankのノードが従来
の降圧回路の外部Ｖccに対応しており、理想的には内部
電流Ｉss1 （ｔ）と同一電流ＩAC（ｔ）をトランジスタ
Ｑを通して流す。逆に言うと、Ｖint を一定にするよう
にＱを制御すれば自動的にＩAC（ｔ）＝Ｉss1（ｔ）と
なる。
【００１９】Ｖint とリファレンス電位Ｖref1を入力と
するオペアンプ出力をＱのゲートに入力する。Ｖint ＜
Ｖref1の時、ＱはＯＮし、Ｖint ≧Ｖref1の時、ＱはＯ
ＦＦし、自動的に内部降圧電位Ｖint はＶref1と同一に
なろうとする。
するオペアンプ出力をＱのゲートに入力する。Ｖint ＜
Ｖref1の時、ＱはＯＮし、Ｖint ≧Ｖref1の時、ＱはＯ
ＦＦし、自動的に内部降圧電位Ｖint はＶref1と同一に
なろうとする。
【００２０】このようにＣtankのノード（Ｖtank）とＶ
int 間は可変電流が流れるのに対して、Ｃtankと外部Ｖ
cc間には図１に示すように定電流Ｉccを流す回路２１を
入れる。これにより、Ｉss1 が大きい時はＩcc＜Ｉss1
、Ｉss1 が小さい時はＩcc＞Ｉss1 となり、Ｉss1 が
大きい時にはＣtankから電荷をまわし、Ｉss1 が小さい
うちにＣtankに電荷を補充する型式を取る。
int 間は可変電流が流れるのに対して、Ｃtankと外部Ｖ
cc間には図１に示すように定電流Ｉccを流す回路２１を
入れる。これにより、Ｉss1 が大きい時はＩcc＜Ｉss1
、Ｉss1 が小さい時はＩcc＞Ｉss1 となり、Ｉss1 が
大きい時にはＣtankから電荷をまわし、Ｉss1 が小さい
うちにＣtankに電荷を補充する型式を取る。
【００２１】こうすると内部回路１１は激しい電流ピー
クを持つチップでも、チップの外からみると図２のよう
に滑らかなＩcc，Ｉssを持つチップとなり得る。Ｉssも
滑らかなのは、Ｉss＝Ｉss1 −Ｉss2 であり、Ｉssが滑
らかになるようにＣtankの反対極で電荷が充放電される
ためである。Ｉcc，Ｉssは第１の回路２１として理想的
な定電流回路をＶcc，Ｖtank間に入れると、理論的にチ
ップ外部からの電流を一定にでき、結果としてＰＣＢに
おいて電源の揺れを無くすることができる。完全な定電
流回路でなくても、図２のようにＩACよりピークの小さ
い滑らかなＩcc，Ｉssにするのは容易である。
クを持つチップでも、チップの外からみると図２のよう
に滑らかなＩcc，Ｉssを持つチップとなり得る。Ｉssも
滑らかなのは、Ｉss＝Ｉss1 −Ｉss2 であり、Ｉssが滑
らかになるようにＣtankの反対極で電荷が充放電される
ためである。Ｉcc，Ｉssは第１の回路２１として理想的
な定電流回路をＶcc，Ｖtank間に入れると、理論的にチ
ップ外部からの電流を一定にでき、結果としてＰＣＢに
おいて電源の揺れを無くすることができる。完全な定電
流回路でなくても、図２のようにＩACよりピークの小さ
い滑らかなＩcc，Ｉssにするのは容易である。
【００２２】この滑らかな（或いは一定の）Ｉss，Ｉcc
により、電源の抵抗成分のＩＲドロップによる電源の揺
れは抑えられ（或いは無くなり）、さらにＰＣＢ上，イ
ンナーリード，ボンディングワイヤの寄生インダクタン
スの影響は、ｄＩ／ｄｔの低減（或いは０）により低減
（或いは０）にできる。
により、電源の抵抗成分のＩＲドロップによる電源の揺
れは抑えられ（或いは無くなり）、さらにＰＣＢ上，イ
ンナーリード，ボンディングワイヤの寄生インダクタン
スの影響は、ｄＩ／ｄｔの低減（或いは０）により低減
（或いは０）にできる。
【００２３】本実施形態により、ＰＣＢの電源の揺れは
減少でき、主電源の能力は小さくて済み、安定用ＰＣＢ
上のキャパシタを小さくて済み、チップの電源変動が他
チップ、特に降圧回路を用いないチップに与えるノイズ
等が低減できる。理想的にはノイズをゼロにできる。勿
論、降圧回路をＶss側に設け、Ｖssより高い昇圧電位Ｖ
ssint にする場合でも、同様に実現できる。
減少でき、主電源の能力は小さくて済み、安定用ＰＣＢ
上のキャパシタを小さくて済み、チップの電源変動が他
チップ、特に降圧回路を用いないチップに与えるノイズ
等が低減できる。理想的にはノイズをゼロにできる。勿
論、降圧回路をＶss側に設け、Ｖssより高い昇圧電位Ｖ
ssint にする場合でも、同様に実現できる。
【００２４】図１における回路２１の定電流源は単純な
抵抗で実現してもよい。また、効果は下がるが回路２１
の定電流源を省略しても良い。回路２１の各種方式は、
以下の通りである。 （実施形態２）図３は本発明の第２の実施形態を示し、
図１における第１の回路２１の定電流回路部分を示す。
図３において、チャンネル幅Ｗ0 ＜Ｗ1 で電流時の小さ
い定電流Ｉ0 を流し、これにＷ0 のトランジスタを付加
し、つり合った動作点の電圧をＶ0 とし、このＶ0 を入
力とするチャンネル幅Ｗ1 のトランジスタの入力として
いる。これは、スタンドバイリーク電流を小さくする方
式で、この場合図１のＩccは Ｉcc＝Ｉ1 ＝（Ｗ1 ／Ｗ0 ）Ｉ0 となる。Ｉ0 を電流値は小さいが定電流とすると、Ｉcc
は大きな定電流値を持つことができる。 （実施形態３）図４（ａ）〜（ｃ）は本発明の第３の実
施形態であり、図３のより具体的な回路例を示してい
る。
抵抗で実現してもよい。また、効果は下がるが回路２１
の定電流源を省略しても良い。回路２１の各種方式は、
以下の通りである。 （実施形態２）図３は本発明の第２の実施形態を示し、
図１における第１の回路２１の定電流回路部分を示す。
図３において、チャンネル幅Ｗ0 ＜Ｗ1 で電流時の小さ
い定電流Ｉ0 を流し、これにＷ0 のトランジスタを付加
し、つり合った動作点の電圧をＶ0 とし、このＶ0 を入
力とするチャンネル幅Ｗ1 のトランジスタの入力として
いる。これは、スタンドバイリーク電流を小さくする方
式で、この場合図１のＩccは Ｉcc＝Ｉ1 ＝（Ｗ1 ／Ｗ0 ）Ｉ0 となる。Ｉ0 を電流値は小さいが定電流とすると、Ｉcc
は大きな定電流値を持つことができる。 （実施形態３）図４（ａ）〜（ｃ）は本発明の第３の実
施形態であり、図３のより具体的な回路例を示してい
る。
【００２５】図４（ａ）では、定電流Ｉ0 ＝（Ｖcc−Ｖ
t ）／Ｒのほぼ定電流を発生している。ここで、Ｖt は
トランジスタＱ01のしきい値電圧を示す。図４（ｂ）は
図４（ａ）とは異なり、抵抗部をトランジスタＱ02で負
荷トランジスタとして用いている。この時の負荷トラン
ジスタＱ02の抵抗をＲ1 とすると Ｉ0 ＝（Ｖcc−Ｖt −Ｖt'）／Ｒ1 となる。Ｖt'はＱ02のしきい値電圧である。図４（ｃ）
はオペアンプを用いた場合で Ｉ0 ＝Ｖref2／Ｒ2 となり、より安定な定電流を流せる。よって Ｉ1 ＝（Ｖref2／Ｒ2 ）（Ｗ1 ／Ｗ0 ）＝一定 となり得る。 （実施形態４）図５（ａ）（ｂ）は本発明の第４の実施
形態を示す。これは、図１のオペアンプ部をより具体的
に示したものである。（ａ）（ｂ）ともカレントミラー
型のオペアンプでありＶref3の電位により、トランジス
タＱ03，Ｑ04の電流が定電流になるように制御してい
る。また、（ｂ）はオペアンプの出力に一度バッファを
付加した場合を示している。 （実施形態５）図６は本発明の第５の実施形態を示して
いる。
t ）／Ｒのほぼ定電流を発生している。ここで、Ｖt は
トランジスタＱ01のしきい値電圧を示す。図４（ｂ）は
図４（ａ）とは異なり、抵抗部をトランジスタＱ02で負
荷トランジスタとして用いている。この時の負荷トラン
ジスタＱ02の抵抗をＲ1 とすると Ｉ0 ＝（Ｖcc−Ｖt −Ｖt'）／Ｒ1 となる。Ｖt'はＱ02のしきい値電圧である。図４（ｃ）
はオペアンプを用いた場合で Ｉ0 ＝Ｖref2／Ｒ2 となり、より安定な定電流を流せる。よって Ｉ1 ＝（Ｖref2／Ｒ2 ）（Ｗ1 ／Ｗ0 ）＝一定 となり得る。 （実施形態４）図５（ａ）（ｂ）は本発明の第４の実施
形態を示す。これは、図１のオペアンプ部をより具体的
に示したものである。（ａ）（ｂ）ともカレントミラー
型のオペアンプでありＶref3の電位により、トランジス
タＱ03，Ｑ04の電流が定電流になるように制御してい
る。また、（ｂ）はオペアンプの出力に一度バッファを
付加した場合を示している。 （実施形態５）図６は本発明の第５の実施形態を示して
いる。
【００２６】図１のＩccは理想的には定電流であるがＶ
tankの電位が変動するため、完全には定電流にしにく
い。内部回路に多くの電流が流れる（Ｉss1 ＝大）の
時、Ｖcc−Ｖtnak間の電位差が大きくなるため、この時
Ｉccは大きくなりがちである。この問題点に関して、例
えばＤＲＡＭのようにアクティブとスタンドバイに流れ
る電流ピークが前もって良く分かっている図７のケー
ス、例えばピーク（Ａ）はロウアドレスを取り込むにワ
ード線を選択する時発生し、（Ｂ）はビット線の充放
電、（Ｃ）はＤout の出力時にピークを持ち、それ以外
はピークなしとする。
tankの電位が変動するため、完全には定電流にしにく
い。内部回路に多くの電流が流れる（Ｉss1 ＝大）の
時、Ｖcc−Ｖtnak間の電位差が大きくなるため、この時
Ｉccは大きくなりがちである。この問題点に関して、例
えばＤＲＡＭのようにアクティブとスタンドバイに流れ
る電流ピークが前もって良く分かっている図７のケー
ス、例えばピーク（Ａ）はロウアドレスを取り込むにワ
ード線を選択する時発生し、（Ｂ）はビット線の充放
電、（Ｃ）はＤout の出力時にピークを持ち、それ以外
はピークなしとする。
【００２７】ピーク（Ａ）〜（Ｃ）でＶtnakの電位は下
がり徐々にＩccによりＶtnakの電位は上昇するが、例え
ばスタンドバイ時になると、Ｖtankの電位が上がりＶcc
に近づくことにより、Ｉccの値が減る。このように動作
電流が見積もれる時は例えば図７のようにスタンドバイ
時は、トランジスタＱ05を設け、これを“ＯＮ”する。
すると、Ｉccは／ＲＡＳにへたってきたもの（１）が増
加し、（２）マクロ時に見るとＩccは定電流に近づく。
即ちＱ05が無い時は（１）の電流を大きくしないとＤＲ
ＡＭサイクル内でＶtankがＶccに充電されないのを防
ぐ。
がり徐々にＩccによりＶtnakの電位は上昇するが、例え
ばスタンドバイ時になると、Ｖtankの電位が上がりＶcc
に近づくことにより、Ｉccの値が減る。このように動作
電流が見積もれる時は例えば図７のようにスタンドバイ
時は、トランジスタＱ05を設け、これを“ＯＮ”する。
すると、Ｉccは／ＲＡＳにへたってきたもの（１）が増
加し、（２）マクロ時に見るとＩccは定電流に近づく。
即ちＱ05が無い時は（１）の電流を大きくしないとＤＲ
ＡＭサイクル内でＶtankがＶccに充電されないのを防
ぐ。
【００２８】このように動作電流が把握できる場合は、
並列にＶtank−Ｖcc間にスイッチを入れることが可能で
ある。 （実施形態６）図８は本発明の第６の実施形態を示す回
路構成図、図９はその動作波形図である。
並列にＶtank−Ｖcc間にスイッチを入れることが可能で
ある。 （実施形態６）図８は本発明の第６の実施形態を示す回
路構成図、図９はその動作波形図である。
【００２９】この例では、Ｖccに対して電位を下げた内
部電圧ＶintA、Ｖssに対しては電位を上げる内部電圧Ｖ
intBを発生して、ＶintA−ＶintB間で内部回路を動作さ
せている。ここで、ＶintBを発生する回路は実質的には
降圧回路であるが、Ｖss側から見るとＶssを昇圧した電
位を発生する一種の昇圧回路となっている。
部電圧ＶintA、Ｖssに対しては電位を上げる内部電圧Ｖ
intBを発生して、ＶintA−ＶintB間で内部回路を動作さ
せている。ここで、ＶintBを発生する回路は実質的には
降圧回路であるが、Ｖss側から見るとＶssを昇圧した電
位を発生する一種の昇圧回路となっている。
【００３０】ＤＲＡＭ，ＣＰＵ，ＤＳＰ等、Ｄout 数が
×３２，×６４，×１２８となり出力バッファのピーク
電流及び電源ノイズが非常に大きくなる場合、本発明の
降圧回路をＶcc，Ｖss側に付加してＤout の出力振幅を
減らし、平均電流を減らし、さらに本発明の効果である
出力バッファの電源ノイズをＩcc，Ｉssを定電流にする
ことにより減らしている。
×３２，×６４，×１２８となり出力バッファのピーク
電流及び電源ノイズが非常に大きくなる場合、本発明の
降圧回路をＶcc，Ｖss側に付加してＤout の出力振幅を
減らし、平均電流を減らし、さらに本発明の効果である
出力バッファの電源ノイズをＩcc，Ｉssを定電流にする
ことにより減らしている。
【００３１】このような多ビットの出力バッファやチッ
プ内部での多ビットのバス等においても、本発明を用い
ると電源ノイズを減らすことができる。この図８では、
Ｄout(0)−Ｄout(m-1)のｍ本のＤout バッファの例を示
している。
プ内部での多ビットのバス等においても、本発明を用い
ると電源ノイズを減らすことができる。この図８では、
Ｄout(0)−Ｄout(m-1)のｍ本のＤout バッファの例を示
している。
【００３２】２つのタンクＣtnakＡ，ＣtnakＢを用い
て、振幅をＶcc−Ｖss間から減らしている。これらのＣ
tankＡ，ＣtankＢはチップ内の他の内部回路を共用でも
良いし、このように独立にしても良い。Ｖcc，Ｖss側共
に降圧回路を用いるのではなく、Ｖcc側，Ｖss側のいず
れか一方でも良い。 （実施形態７）また、１個の出力端子（Ｄout ）毎に降
圧回路を備えてもよいし、数個毎に備えてもよい。図１
０はＶcc側のみに降圧回路を用いた場合を示す本発明の
第７の実施形態を示す。ここで、内部降圧電位をＶintA
としている。その動作波形を図１２（ａ）に示す。出力
の振幅は、ＶssとＶintAの間となる。
て、振幅をＶcc−Ｖss間から減らしている。これらのＣ
tankＡ，ＣtankＢはチップ内の他の内部回路を共用でも
良いし、このように独立にしても良い。Ｖcc，Ｖss側共
に降圧回路を用いるのではなく、Ｖcc側，Ｖss側のいず
れか一方でも良い。 （実施形態７）また、１個の出力端子（Ｄout ）毎に降
圧回路を備えてもよいし、数個毎に備えてもよい。図１
０はＶcc側のみに降圧回路を用いた場合を示す本発明の
第７の実施形態を示す。ここで、内部降圧電位をＶintA
としている。その動作波形を図１２（ａ）に示す。出力
の振幅は、ＶssとＶintAの間となる。
【００３３】近年、従来のＣＭＯＳ，ＴＴＬインターフ
ェースに代わって、チップの出力振幅を低減するインタ
ーフェースが数多く提案されている。例えば、Terminat
ed low voltage TTL(T-LVTTL), Gunning Terminated Lo
gic(GTL), Center Tap Terminated(CTT), RAMBUS inter
face, Series Terminated Stub Bus(ST-Bus)等があり、
これらインターフェースに本発明の降圧回路と出力回路
の組み合わせを用いることができる。
ェースに代わって、チップの出力振幅を低減するインタ
ーフェースが数多く提案されている。例えば、Terminat
ed low voltage TTL(T-LVTTL), Gunning Terminated Lo
gic(GTL), Center Tap Terminated(CTT), RAMBUS inter
face, Series Terminated Stub Bus(ST-Bus)等があり、
これらインターフェースに本発明の降圧回路と出力回路
の組み合わせを用いることができる。
【００３４】図１１は、ＳＴ−Ｂｕｓの例を示す。１つ
のバスに数チップの出力がぶら下がり、特性インピーダ
ンスＺ0 （＝５０Ω）の伝送線路の両終端は終端抵抗５
０Ωを介して、終端電圧Ｖttにつながる。また、１つの
バスは、各所に分岐があり、５０Ωの抵抗とＺ0 を介し
て、各チップの出力につながる。
のバスに数チップの出力がぶら下がり、特性インピーダ
ンスＺ0 （＝５０Ω）の伝送線路の両終端は終端抵抗５
０Ωを介して、終端電圧Ｖttにつながる。また、１つの
バスは、各所に分岐があり、５０Ωの抵抗とＺ0 を介し
て、各チップの出力につながる。
【００３５】図１２（ｂ）は図１０の回路にＳＴ−Ｂｕ
ｓをつなげた例の動作波形を示し、図１２（ｃ）は図８
の回路にＳＴ−Ｂｕｓをつなげた例の動作波形を示す。
ＳＴ−Ｂｕｓは出力電位がＶtt＝０．４５Ｖcc、Ｖtt±
０．４Ｖ、即ちＶcc＝３．３Ｖ時、出力＝３．３Ｖ×
０．４５±０．４Ｖ＝１Ｖ〜１．９Ｖの範囲であればよ
いため、図１２（ｂ）のＶccのみ降圧回路を用いる場
合、ＶintAは１．９Ｖ以上であればよい。図１２（ｃ）
のように、Ｖss側も内部電源ＶintBを持つ場合もＶintB
は１Ｖ以下であればよい。どちらの場合も電源と内部電
位に１Ｖ程度の電位差があるため、十分本発明の効果を
発揮できる。
ｓをつなげた例の動作波形を示し、図１２（ｃ）は図８
の回路にＳＴ−Ｂｕｓをつなげた例の動作波形を示す。
ＳＴ−Ｂｕｓは出力電位がＶtt＝０．４５Ｖcc、Ｖtt±
０．４Ｖ、即ちＶcc＝３．３Ｖ時、出力＝３．３Ｖ×
０．４５±０．４Ｖ＝１Ｖ〜１．９Ｖの範囲であればよ
いため、図１２（ｂ）のＶccのみ降圧回路を用いる場
合、ＶintAは１．９Ｖ以上であればよい。図１２（ｃ）
のように、Ｖss側も内部電源ＶintBを持つ場合もＶintB
は１Ｖ以下であればよい。どちらの場合も電源と内部電
位に１Ｖ程度の電位差があるため、十分本発明の効果を
発揮できる。
【００３６】ちなみに、図１１に示す５０Ω終端抵抗と
出力ドライバトランジスタの抵抗比で出力電位が決まる
ため、図１２（ｂ）ではＶintAとＶssの間に、図１２
（ｃ）ではＶintAとＶintBの間に振幅する。よって、Ｖ
intAの電位を１．９Ｖより高く、ＶintBの電位を１Ｖよ
り低くすると、ドライバトランジスタのサイズを減らす
（抵抗を高く）することが可能となる。 （実施形態８）いままでに述べたように本発明によれ
ば、ＰＣＢ上、パッケージのインナーリード、ボンディ
ングワイヤの電源の揺れを低減或いはゼロ（即ちｄＩ／
ｄｔ＝０）にできるため、この部分の寄生インダクタン
スの影響による更なる電源の揺れ等の発生を抑えること
ができる。また、ＰＣＢ上、パッケージのインナーリー
ド、ボンディングワイヤの寄生インダクタンスに比べ
て、かなり小さく影響が小さいが、チップ内部の配線に
おけるインダクタンスの影響も存在する。これは、チッ
プサイズが大きくなるに従って増加する。
出力ドライバトランジスタの抵抗比で出力電位が決まる
ため、図１２（ｂ）ではＶintAとＶssの間に、図１２
（ｃ）ではＶintAとＶintBの間に振幅する。よって、Ｖ
intAの電位を１．９Ｖより高く、ＶintBの電位を１Ｖよ
り低くすると、ドライバトランジスタのサイズを減らす
（抵抗を高く）することが可能となる。 （実施形態８）いままでに述べたように本発明によれ
ば、ＰＣＢ上、パッケージのインナーリード、ボンディ
ングワイヤの電源の揺れを低減或いはゼロ（即ちｄＩ／
ｄｔ＝０）にできるため、この部分の寄生インダクタン
スの影響による更なる電源の揺れ等の発生を抑えること
ができる。また、ＰＣＢ上、パッケージのインナーリー
ド、ボンディングワイヤの寄生インダクタンスに比べ
て、かなり小さく影響が小さいが、チップ内部の配線に
おけるインダクタンスの影響も存在する。これは、チッ
プサイズが大きくなるに従って増加する。
【００３７】このインダクタンスの影響を抑える第８の
実施形態を図１３に示す。図１３に示す通り、まずボン
ディングワイヤからパッド部に電源線が接続され、この
電源Ｖccはチップ中に配設される。このＶccを電源とし
て、チップ中に分散して、前記図１に示すような降圧回
路（図中Ａ，Ｂ，Ｃ，Ｄの部分）を配置し、ここから各
々内部電源Ｖint を取り出し、局所的に引き回す。
実施形態を図１３に示す。図１３に示す通り、まずボン
ディングワイヤからパッド部に電源線が接続され、この
電源Ｖccはチップ中に配設される。このＶccを電源とし
て、チップ中に分散して、前記図１に示すような降圧回
路（図中Ａ，Ｂ，Ｃ，Ｄの部分）を配置し、ここから各
々内部電源Ｖint を取り出し、局所的に引き回す。
【００３８】本実施形態では、チップ外及び、降圧回路
（Ａ，Ｂ，Ｃ，Ｄ）までの系は、電源の揺れを抑えるこ
とができるので、図１３中の寄生インダクタンスＬA ，
ＬBの影響を減らす（無くす）ことができる。即ち、チ
ップ中の長い電源の引き回しによるＬB の影響を減らす
（無くす）ことができるわけである。
（Ａ，Ｂ，Ｃ，Ｄ）までの系は、電源の揺れを抑えるこ
とができるので、図１３中の寄生インダクタンスＬA ，
ＬBの影響を減らす（無くす）ことができる。即ち、チ
ップ中の長い電源の引き回しによるＬB の影響を減らす
（無くす）ことができるわけである。
【００３９】降圧回路（Ａ，Ｂ，Ｃ，Ｄ）を通した後の
内部降圧電源電位Ｖint の電源変動は存在し、この部分
の寄生インダクタンスによる電源の揺れは存在するが、
これは本実施形態に示すように、Ｖint 内部電源線はチ
ップ内に分散され、１本の配線長サイズが小さいためイ
ンダクタンスの値は小さいため、この影響は低減され
る。さらに、降圧回路を細かく分散させ、Ｖint 内部電
源線の長さを短くすれば、ほぼインダクタンスの影響を
ゼロにできる。また、チップに複数の電源Ｖccを入力さ
れる場合、各Ｖcc毎に複数の降圧回路を分散配置すれば
よい。 （実施形態９）図１４は、本発明の第９の実施形態を示
す。図１３と異なる点は、異なる降圧回路（Ａ，Ｂ及び
Ｃ，Ｄ）の出力Ｖint 同士を接続した場合を示す。各々
の降圧回路は独自に内部降圧電位Ｖint を発生している
ため、例えば降圧回路（Ａ）側から降圧回路（Ｂ）側に
一方的に電流が流れることは少なく、結果としてＶint
内のｄＩ／ｄｔは大きくならない。よって、寄生インダ
クタンスＬＣの影響は２ＬＣとはならず、図１３と同様
にＬＣの成分のみになる。このため、図１４のように、
本発明回路のみ分散配置すれば、Ｖint の配線は分散し
なくてもチップ内部の寄生インダクタンスの影響は低減
できる。なお、本発明は上述した各実施形態に限るもの
ではなく、その要旨を逸脱しない範囲で、種々変形して
実施することができる。
内部降圧電源電位Ｖint の電源変動は存在し、この部分
の寄生インダクタンスによる電源の揺れは存在するが、
これは本実施形態に示すように、Ｖint 内部電源線はチ
ップ内に分散され、１本の配線長サイズが小さいためイ
ンダクタンスの値は小さいため、この影響は低減され
る。さらに、降圧回路を細かく分散させ、Ｖint 内部電
源線の長さを短くすれば、ほぼインダクタンスの影響を
ゼロにできる。また、チップに複数の電源Ｖccを入力さ
れる場合、各Ｖcc毎に複数の降圧回路を分散配置すれば
よい。 （実施形態９）図１４は、本発明の第９の実施形態を示
す。図１３と異なる点は、異なる降圧回路（Ａ，Ｂ及び
Ｃ，Ｄ）の出力Ｖint 同士を接続した場合を示す。各々
の降圧回路は独自に内部降圧電位Ｖint を発生している
ため、例えば降圧回路（Ａ）側から降圧回路（Ｂ）側に
一方的に電流が流れることは少なく、結果としてＶint
内のｄＩ／ｄｔは大きくならない。よって、寄生インダ
クタンスＬＣの影響は２ＬＣとはならず、図１３と同様
にＬＣの成分のみになる。このため、図１４のように、
本発明回路のみ分散配置すれば、Ｖint の配線は分散し
なくてもチップ内部の寄生インダクタンスの影響は低減
できる。なお、本発明は上述した各実施形態に限るもの
ではなく、その要旨を逸脱しない範囲で、種々変形して
実施することができる。
【００４０】
【発明の効果】以上詳述したように本発明によれば、チ
ップ内部の大きな電流ピークを持つチップであっても、
チップ外部から見ると定電流或いは緩やかな電流のみ流
れ、ＰＣＢ等の電源ノイズを大幅に低減し、主電源能力
やＰＣＢのキャパシタ容量等を低減できる。
ップ内部の大きな電流ピークを持つチップであっても、
チップ外部から見ると定電流或いは緩やかな電流のみ流
れ、ＰＣＢ等の電源ノイズを大幅に低減し、主電源能力
やＰＣＢのキャパシタ容量等を低減できる。
【図１】第１の実施形態に係わる半導体装置を示す回路
図と動作波形図。
図と動作波形図。
【図２】図１の装置の動作波形図。
【図３】第２の実施形態を説明するもので、図１の定電
流回路部分を示す回路構成図。
流回路部分を示す回路構成図。
【図４】第３の実施形態を説明するもので、図３のより
具体的な回路構成図。
具体的な回路構成図。
【図５】第４の実施形態を説明するもので、図１のオペ
アンプの具体的回路構成図。
アンプの具体的回路構成図。
【図６】第５の実施形態を示す回路構成図。
【図７】図６の装置の動作波形図。
【図８】第６の実施形態を示す回路構成図。
【図９】図８の装置の動作波形図。
【図１０】第７の実施形態を示す回路構成図。
【図１１】第７の実施形態においてＳＴ−Ｂｕｓの例を
示す回路構成図。
示す回路構成図。
【図１２】図１０及び図１１の回路の動作波形図。
【図１３】第８の実施形態を示す回路構成図。
【図１４】第９の実施形態を示す回路構成図。
【図１５】従来のチップ内蔵の降圧回路を持つチップの
例を示す回路構成図。
例を示す回路構成図。
【図１６】図１５の回路の動作波形図。
【図１７】従来のＰＣＢの等価回路図。
１１…チップ内部回路
２０…降圧回路
２１…第１の回路（定電流源）
２２…第２の回路（従来の降圧回路）
２３…キャパシタ（電荷補給タンク）
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G05F 3/24
G05F 3/28
G11C 11/407
H03K 19/00
Claims (15)
- 【請求項１】 外部電源電圧（Ｖcc）より降圧した内部
電源電圧（Ｖint1）をチップ内部で発生する降圧回路
と、この降圧回路で得られる内部電源電圧（Ｖint1）が
与えられるチップ内部回路とを備えた半導体装置であっ
て、 前記降圧回路は、一端が外部電源に接続された第１の回
路と、第１の回路の他端と前記内部回路との間に接続さ
れて前記内部電源電圧（Ｖint1）を生成する第２の回路
と、第１の回路と第２の回路の接続点に接続されたキャ
パシタとからなり、 前記第１の回路は、前記内部回路内に流れる電流の時間
に対する変化量よりも少ない変化量の電流を流す回路で
あり、 前記第２の回路は、前記内部電源電圧（Ｖint ）を検知
して、該電圧を一定に保つように電流を流す回路であ
り、 前記キャパシタは、第２の回路に流れる電流が所定値よ
り小さいときは第１の回路により充電され、第２の回路
に流れる電流が所定値より大きいときは第２の回路に放
電電流を流すことを特徴とする半導体装置。 - 【請求項２】 前記第１の回路は、定電流を流す回路で
あることを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記第２の回路は、前記内部回路内に流
れる電流に連動して、ほぼ同等な電流を流す回路である
ことを特徴とする請求項１記載の半導体装置。 - 【請求項４】 前記第２の回路は、ドレインが第１の回
路の他端に接続され、ソースが前記内部回路に接続され
たトランジスタと、このトランジスタのソース電位と降
圧基準電位とを反転入力とし、出力を該トランジスタの
ゲートに与えるオペアンプとからなることを特徴とする
請求項１記載の半導体装置。 - 【請求項５】 前記降圧回路は、同一チップ中に複数個
存在することを特徴とする請求項１記載の半導体装置。 - 【請求項６】 外部接地電圧（Ｖss）より昇圧した内部
電源電圧（Ｖint2）をチップ内部で発生する昇圧回路
と、この昇圧回路で得られる内部電源電圧（Ｖint2）が
与えられるチップ内部回路とを備えた半導体装置であっ
て、 前記昇圧回路は、一端が外部接地端に接続された第３の
回路と、第３の回路の他端と前記内部回路との間に接続
されて前記内部電源電圧（Ｖint2）を生成する第４の回
路と、第３の回路と第４の回路の接続点に接続されたキ
ャパシタとからなり、 前記第３の回路は、前記内部回路内に流れる電流の時間
に対する変化量よりも少ない変化量の電流を流す回路で
あり、 前記第４の回路は、前記内部電源電圧（Ｖint2）を検知
して、該電圧を一定に保つように電流を流す回路であ
り、 前記キャパシタは、第４の回路に流れる電流が所定値よ
り小さいときは第３の回路により充電され、第４の回路
に流れる電流が所定値より大きいときは第４の回路に放
電電流を流すことを特徴とする半導体装置。 - 【請求項７】 前記第３の回路は、定電流を流す回路で
あることを特徴とする請求項６記載の半導体装置。 - 【請求項８】 前記第４の回路は、前記内部回路内に流
れる電流に連動して、ほぼ同等な電流を流す回路である
ことを特徴とする請求項６記載の半導体装置。 - 【請求項９】 前記第４の回路は、ドレインが第３の回
路の他端に接続され、ソースが前記内部回路に接続され
たトランジスタと、このトランジスタのソース電位と昇
圧基準電位とを反転入力とし、出力を該トランジスタの
ゲートに与えるオペアンプとからなることを特徴とする
請求項６記載の半導体装置。 - 【請求項１０】 前記昇圧回路は、同一チップ中に複数
個存在することを特徴とする請求項６記載の半導体装
置。 - 【請求項１１】 外部電源電圧（Ｖcc）より降圧した第
１の内部電源電圧（Ｖint1）をチップ内部で発生する降
圧回路と、外部接地電圧（Ｖss）より昇圧した第２の内
部電源電圧（Ｖint2）をチップ内部で発生する昇圧回路
と、これらの降圧回路及び昇圧回路で得られる内部電源
電圧（Ｖint1，Ｖint2）が与えられるチップ内部回路と
を備えた半導体装置であって、 前記降圧回路は、一端が外部電源に接続された第１の回
路と、第１の回路の他端と前記内部回路との間に接続さ
れて第１の内部電源電圧（Ｖint1）を生成する第２の回
路と、第１の回路と第２の回路の接続点に接続され、第
２の回路に流れる電流が所定値より小さいときは第１の
回路により充電され、第２の回路に流れる電流が所定値
より大きいときは第２の回路に放電電流を流す第１のキ
ャパシタとからなり、 前記第１の回路は、前記内部回路内に流れる電流の時間
に対する変化量よりも少ない変化量の電流を流す回路で
あり、第３の回路は、前記内部回路内に流れる電流の時
間に対する変化量よりも少ない変化量の電流を流す回路
であり、 前記第２の回路は、前記内部電源電圧（Ｖint ）を検知
して該電圧を一定に保つように電流を流す回路であり、
第４の回路は、前記内部電源電圧（Ｖint2）を検知して
該電圧を一定に保つように電流を流す回路であり、 前記昇圧回路は、一端が外部接地端に接続された第３の
回路と、第３の回路の他端と前記内部回路との間に接続
されて第２の内部電源電圧（Ｖint2）を生成する第４の
回路と、第３の回路と第４の回路の接続点に接続され、
第４の回路に流れる電流が所定値より小さいときは第３
の回路により充電され、第４の回路に流れる電流が所定
値より大きいときは第４の回路に放電電流を流す第２の
キャパシタとからなることを特徴とする半導体装置。 - 【請求項１２】 第１及び第３の回路は、定電流を流す
回路であることを特徴とする請求項１１記載の半導体装
置。 - 【請求項１３】 第２の回路は、前記内部回路内に流れ
る電流に連動してほぼ同等な電流を流す回路であり、第
４の回路は、前記内部回路内に流れる電流に連動してほ
ぼ同等な電流を流す回路であることを特徴とする請求項
１１記載の半導体装置。 - 【請求項１４】 第２の回路は、ドレインが第１の回路
の他端に接続され、ソースが前記内部回路に接続された
トランジスタと、このトランジスタのソース電位と降圧
基準電位とを反転入力とし、出力を該トランジスタのゲ
ートに与えるオペアンプとからなり、第４の回路は、ド
レインが第３の回路の他端に接続され、ソースが前記内
部回路に接続されたトランジスタと、このトランジスタ
のソース電位と昇圧基準電位とを反転入力とし、出力を
該トランジスタのゲートに与えるオペアンプとからなる
ことを特徴とする請求項１１記載の半導体装置。 - 【請求項１５】 前記降圧回路及び昇圧回路は、同一チ
ップ中に複数個存在することを特徴とする請求項１１記
載の半導体装置。
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