CN1452176B - 半导体存储器延迟电路 - Google Patents

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Abstract

一种电路，包括：输入端，用于接收输入信号；延迟链，连接到输入端，用于延迟输入信号；以及电路结构，连接到输入端下游的延迟链，用于响应输入信号将电压提供给延迟链。

Description

半导体存储器延迟电路
本U.S.非临时专利申请要求2002年4月12日依照35U.S.C.§119提交的韩国专利申请2002-19951号的优先权，在此将其全文引作参考。
技术领域
本发明一般涉及半导体存储器，特别涉及采用延迟电路的半导体存储器。
背景技术
半导体存储器可以通过具有各种操作定时(timing)的信号对其内部电路进行控制。为了建立该各种信号操作定时，可以沿着信号传播路径采用延迟电路。特别是高频存储器如DRAM、SRAM和闪速存储器可以利用地址跃变检测(Address Transition Dectection，ATD)电路来响应地址跃变而访问存储器核心电路如读出放大器和存储单元。
图1示出传统一般闪速存储器。一般闪速存储器可以包括地址缓冲器110、字线解码器120、位线解码器130、存储单元块140、ATD电路150、读出放大器160和输入/输出缓冲器170。地址缓冲器110通常能够将外部地址信号传输到字线解码器120和位线解码器130。由字线解码器120和位线解码器130指定的存储单元数据位可以通过读出放大器160驱动到输入/输出缓冲器170中。读出放大器160能够确定从所选存储单元读取的数据的有效性。读出放大器160还可以从包括延迟电路200的ATD电路150接收信号。这些信号指示读出放大器160释放尽在检测数据之后可能残留在位线上的电荷。而且，来自ATD电路150和延迟电路200的信号可以用来启动读出放大器160。
通常，集成电路的操作速度与电源电压(Vdd)电平成正比。较高Vdd经常提高操作速度，而较低Vdd经常降低操作速度。因此，随着电源电压电平的改变，从延迟电路200产生的信号可以具有不同定时。
图2示出传统延迟电路200。延迟电路200可以包括反相器201、电阻器202、电容器203、反相器204和“与非”门205。输入端IN的输入信号可以通过反相器201和204以及电阻器202施加于“与非”门205的一个输入端。如图所示，输入信号还可以施加于“与非”门205的另一输入端。
图3示出图2的传统延迟电路200的操作定时图。如图所示，根据电源电压Vdd的变化，在输入端IN节点、中间节点A和输出端OUT节点之间出现不同的跃变时间。输入信号的跃变时间在Vdd＝1.5V时比Vdd＝3.5V长。因此，节点A响应通过反相器201、电阻器202和电容器203的输入信号的上升沿，在Vdd＝1.5V时比Vdd＝3.5V达到低电平要慢。从“与非”门205产生的输出信号响应节点A的触发点(T1、T2或T3)。结果，输出信号在Vdd＝1.5V时比Vdd＝3.5V跃变要慢。
随着电源电压的变化，ATD电路的输出信号波动可能导致存储器器件故障。
发明内容
本发明的一个示例性实施例提供一种具有相当稳定输出信号的延迟电路。
本发明的一个示例性实施例提供一种具有相当稳定输出信号的延迟电路。
本发明的一个示例性实施例提供一种延迟电路，包括：输入端，用于接收输入信号；延迟链，连接到输入端，用于延迟输入信号；以及电源，连接到输入端下游的延迟链，用于响应输入信号将电源电压提供给延迟链，其中，所述电路的输出信号从不同的高电平到低电平或者从低电平到不同的高电平的跃变同时发生，而与提供给延迟链的电源电压的电平无关。
本发明的另一个示例性实施例提供一种延迟装置，包括：延迟电路，具有一输入端、延迟链和一输出端；以及电压源，连接到输入端下游的延迟电路，并且被适配为响应在输入端接收的信号，其中，所述延迟电路的输出信号从不同的高电平到低电平或者从低电平到不同的高电平的跃变同时发生，而与提供给延迟链的电压的电平无关。
另一个示例性实施例提供一种延迟方法，包括：偏置一晶体管以对连接到晶体管源极的电容器充电；以及通过另一个晶体管使电容器放电以将电压提供给延迟电路，其中，所述延迟电路的输出信号从不同的高电平到低电平或者从低电平到不同的高电平的跃变同时发生，而与提供给延迟电路的电压的电平无关
本发明的另一示例性实施例提供一种延迟方法，包括：提供一电路装置；以及协调输入到电路装置的信号的跃变点，而与信号的电压电平无关，使得所述电路装置的输出信号从不同的高电平到低电平或者从低电平到不同的高电平的跃变同时发生，而与提供给该电路装置中的延迟链的电压的电平无关。
通过下面给出的详细描述，本发明示例性实施例的更广适用范围将变得更加清楚。然而，应该理解的是，说明本发明示例性实施例时的详细描述和特定例子是仅作为示例给出的，因为通过该详细描述，本发明的精神和范围内的各种改变和修改对于本领域的技术人员而言将变得清楚。
附图说明
通过下面详细描述和附图，将更全面地理解本发明的示例性实施例，这些描述和附图是仅作为示例给出的，从而对本发明不起限制作用，其中：
图1示出传统一般闪速存储器；
图2示出传统延迟电路；
图3示出图2的传统延迟电路的操作时序图；
图4是本发明一个示例性实施例的延迟电路的电路图；
图5是示出图4的延迟电路的输出特性的时序图；
图6是本发明另一个示例性实施例的延迟电路的电路图；
图7是示出图6所示的延迟电路的输出特性的时序图。
具体实施方式
应该理解的是，下面的示例性实施例描述仅是说明性的，而不应视为对本发明起限制作用。
在下面详细描述中，为了提供本发明示例性实施例的全面理解，对特定细节进行阐明。然而，对于本领域的技术人员而言是显然的，本发明的示例性实施例可以不在这些特定细节的情况下实施。
图4是本发明一个示例性实施例的延迟电路的电路图。如图4所示的延迟电路可以用于一般闪速存储器。例如，本发明示例性实施例的延迟电路可以与如图1所示的一般闪速存储器结合使用。然而，这些示例性实施例可以根据设计需要在其他电路装置中使用。
参照图4，延迟电路可以包括反相器401、电阻器402、电容器403、反相器404、“与非”门405、PMOS晶体管406、PMOS晶体管407和电容器408。反相器401、电阻器402和反相器404可以串联在输入端IN和“与非”门405的一个输入端之间。电阻器402和反相器404之间的节点A1可以连接到电容器403的一个电极。电容器403的另一电极可以接地。输入信号IN可以直接施加于“与非”门405的一个输入端和连接在电源电源Vdd和节点B之间的PMOS晶体管406的栅极。节点B可以通过PMOS晶体管407连接到节点A1，其中，PMOS晶体管407的栅极连接到节点A1。电容器408可以连接在节点B和地面之间。
图5是示出图4的延迟电路的输出特性的时序图。如图所示，当在输入端IN输入低电平信号时，节点A1通过反相器401置于高电平。另外，低电平信号启动PMOS晶体管406，从而让Vdd通到节点B。节点B的Vdd提高节点A1的电压电平。而且，由于PMOS晶体管406的驱动，连接到节点B的电容器408充电至Vdd。二极管耦合PMOS晶体管407即使处于通道导通状态也保持在关断状态，因为其源极(节点B)与漏极(节点A1)之间没有电压差。
当在输入端IN输入高电平信号时，节点A1通过反相器401置于低电平状态。而且，高电平信号使PMOS晶体管406保持在关断状态，或者使PMOS晶体管406变至关断状态。这让电容器408放电。放电电压驱动PMOS晶体管407，从而使电流在节点A1和节点B之间流动。在本发明的一个示例性实施例中，节点B的放电电压为Vdd。
由于电容器408以Vdd＝3.5V的充电速率大于Vdd＝1.5V的情况，因此与Vdd＝1.5V相比，在Vdd＝3.5V时节点A1可以更慢地跃变至低电平。然而，当Vdd近似为1.5V时，节点A1的跃变不改变，因为PMOS晶体管407没有完全导通。因此，图4的延迟电路根据电源电压的变化，减小节点A1的跃变速度(或时间)差。
图5是示出图4的延迟电路的输出特性的时序图。如图所示，触发点TP1～TP3由于本发明一个示例性实施例的延迟电路而以紧密群集的方式出现。
节点A1的电压信号可以在通过反相器404之后施加于“与非”门405。由于“与非”门405的输出可以依赖于在节点A1发生的电压跃变，因此输出端OUT的输出信号可以响应节点A1的触发点而变至低电平。然而，由于触发点TP1～TP3以紧密群集的方式出现，因此输出信号跃变大致同时发生而与电源电压电平(1.5V、2.5V或3.5V)无关。
图6是本发明另一个示例性实施例的延迟电路的电路图。图7是示出图6所示的延迟电路的输出特性的时序图。图6所示的延迟电路与图4所示大致相同。然而，图6的延迟电路包括串联在反相器604(对应于图4的反相器404)和“与非”门606(对应于图4的405)的输入端之间的反相器605。因此，输出端OUT的输出信号具有与图5所示的输出信号相反的逻辑状态。可选地，可以删除反相器604和605来获得图7的时序图所示的输出。
本发明的示例性实施例是大致使用三个电压电平和三个跃变点来描述的。然而，本发明的示例性实施例只是说明性的。因此，以不同电压电平和跃变点工作的示例性实施例也在本发明的范围之内。
另外，本发明的示例性实施例是作为电路来一般描述的。本领域的技术人员可以理解，本发明的示例性实施例可以使用传统电路(即电阻器、电容器等)、预封装逻辑器件(即集成电路(IC)、门电路等)和/或软件(
Figure GSB00000706339900052
等)来实现。
本发明的示例性实施例是为了说明的目的而公开的，并且本领域的技术人员应该理解，在不脱离如所附权利要求所述的本发明的精神和范围的情况下，可以对其进行各种修改、补充和替换。

Claims (15)

1.一种延迟电路，包括：
输入端，用于接收输入信号；
延迟链，连接到输入端，用于延迟输入信号；以及
电源，连接到输入端下游的延迟链，用于响应输入信号将电源电压提供给延迟链，
其中，所述电路的输出信号从不同的高电平到低电平或者从低电平到不同的高电平的跃变同时发生，而与提供给延迟链的电源电压的电平无关。
2.如权利要求1所述的延迟电路，其中，该延迟电路还包括：
电容器；
第一晶体管，连接到所述电源和电容器；以及
第二晶体管，连接到电容器和延迟链。
3.如权利要求1所述的延迟电路，其中，所述延迟链包括：
第一反相器，连接到输入端；
电阻器，连接到反相器；
电容器，连接到电阻器；以及
第二反相器，连接到电阻器和电容器。
4.如权利要求3所述的延迟电路，其中，所述延迟链还包括连接到第二反相器的第三反相器。
5.如权利要求3所述的延迟电路，其中，所述延迟链还包括具有两个输入端的逻辑门，该逻辑门的一个输入端连接到第二反相器，并且该逻辑门的另一输入端连接到所述延迟电路的输入端。
6.如权利要求5所述的延迟电路，其中，所述逻辑门为“与非”门。
7.一种延迟装置，包括：
延迟电路，具有一输入端、延迟链和一输出端；以及
电压源，连接到输入端下游的延迟电路，并且被适配为响应在输入端接收的信号，
其中，所述延迟电路的输出信号从不同的高电平到低电平或者从低电平到不同的高电平的跃变同时发生，而与提供给延迟链的电压的电平无关。
8.如权利要求7所述的延迟装置，其中，所述电压源通过第一和第二晶体管连接到所述延迟电路。
9.如权利要求8所述的延迟装置，其中，一个电容器连接到位于第一和第二晶体管之间的节点。
10.如权利要求9所述的延迟装置，其中，在输入端输入的第一电压电平信号启动第一晶体管以让电流流过并且对电容器充电。
11.如权利要求10所述的延迟装置，其中，在输入端输入的第二电压电平信号使电容器通过第二晶体管放电到延迟电路。
12.一种延迟方法，包括：
偏置一晶体管以对连接到晶体管源极的电容器充电；以及
通过另一个晶体管使电容器放电以将电压提供给延迟电路，
其中，所述延迟电路的输出信号从不同的高电平到低电平或者从低电平到不同的高电平的跃变同时发生，而与提供给延迟电路的电压的电平无关。
13.如权利要求12所述的延迟方法，还包括，截止晶体管以使电容器放电，晶体管的截止有效偏置另一个晶体管。
14.如权利要求12所述的延迟方法，还包括：接收延迟电路的输入端下游的电压。
15.一种延迟方法，包括：
提供一电路装置；以及
协调输入到电路装置的信号的跃变点，而与信号的电压电平无关，使得所述电路装置的输出信号从不同的高电平到低电平或者从低电平到不同的高电平的跃变同时发生，而与提供给该电路装置中的延迟链的电压的电平无关。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6734457B2 (en) * 2001-11-27 2004-05-11 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US7460441B2 (en) * 2007-01-12 2008-12-02 Microchip Technology Incorporated Measuring a long time period
CN101557211B (zh) * 2009-04-30 2011-05-18 上海新茂半导体有限公司 时序信号源电路
US8325510B2 (en) * 2010-02-12 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Weak bit compensation for static random access memory
US8385136B2 (en) * 2010-10-27 2013-02-26 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuit and method of operating the same
CN103368366B (zh) * 2012-03-29 2016-10-19 深圳市安邦信电子有限公司 变频器过流保护电路
CN103680592B (zh) * 2013-12-05 2017-03-01 中国科学院微电子研究所 一种延时单元电路及地址信号变化检测电路
CN108347232A (zh) * 2017-01-25 2018-07-31 中芯国际集成电路制造(上海)有限公司 延迟电路及存储器电路
CN109921770A (zh) * 2019-03-07 2019-06-21 维沃移动通信有限公司 一种马达驱动电路及终端设备

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5006738A (en) * 1987-10-31 1991-04-09 Sony Corporation Delay circuit for integrated circuit

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3472586B2 (ja) * 1992-03-19 2003-12-02 株式会社日立製作所 半導体集積回路装置
AU7981094A (en) * 1993-11-09 1995-05-29 Motorola, Inc. Circuit and method for generating a delayed output signal
JPH07154221A (ja) * 1993-11-25 1995-06-16 Nec Corp 遅延回路
US5986492A (en) * 1995-06-05 1999-11-16 Honeywell Inc. Delay element for integrated circuits
JP2874613B2 (ja) * 1995-10-11 1999-03-24 日本電気株式会社 アナログ遅延回路
US5748542A (en) * 1996-12-13 1998-05-05 Micron Technology, Inc. Circuit and method for providing a substantially constant time delay over a range of supply voltages
JPH11186887A (ja) * 1997-12-22 1999-07-09 Mitsubishi Electric Corp 遅延回路
KR100503958B1 (ko) * 1998-03-26 2005-09-30 주식회사 하이닉스반도체 어드레스 천이 검출 회로
KR100289398B1 (ko) * 1998-04-22 2001-05-02 김영환 주소천이 검출신호 덧셈회로
US6034557A (en) * 1998-07-31 2000-03-07 Xilinx, Inc. Delay circuit with temperature and voltage stability
US6150864A (en) * 1998-08-24 2000-11-21 Yach; Randy L. Time delay circuit which is voltage independent
JP3144395B2 (ja) * 1998-10-07 2001-03-12 日本電気株式会社 ディレイ回路
US6262616B1 (en) * 1999-10-08 2001-07-17 Cirrus Logic, Inc. Open loop supply independent digital/logic delay circuit
US6323712B1 (en) * 2000-06-26 2001-11-27 Etron Technology, Inc. Delay circuit with voltage compensation
DE10056881A1 (de) * 2000-11-16 2002-05-29 Infineon Technologies Ag Integrierter Speicher
US6624680B2 (en) * 2000-12-29 2003-09-23 Texas Instruments Incorporated Reduction of propagation delay dependence on supply voltage in a digital circuit
US6529058B2 (en) * 2001-01-11 2003-03-04 Broadcom Corporation Apparatus and method for obtaining stable delays for clock signals

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5006738A (en) * 1987-10-31 1991-04-09 Sony Corporation Delay circuit for integrated circuit

Also Published As

Publication number Publication date
US6867628B2 (en) 2005-03-15
CN1452176A (zh) 2003-10-29
KR20030081625A (ko) 2003-10-22
DE10317279A1 (de) 2003-11-06
JP2003318708A (ja) 2003-11-07
JP4032008B2 (ja) 2008-01-16
KR100521360B1 (ko) 2005-10-12
DE10317279B4 (de) 2006-09-28
US20030193359A1 (en) 2003-10-16

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