JP4032008B2 - 遅延回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は半導体集積回路に関するものであり、特に、電源電圧の変動に関係なしに、信号の遷移点を一致させる遅延回路及び遅延方法に関するものである。
【０００２】
【従来の技術】
半導体集積回路の設計において、多様な時間間隔のタイミング信号を発生する遅延回路を具備することは一般的である。どのような応用システムでも、電源電圧の変化に対して遅延時間の変化を最小化する遅延回路が要求される。特に、ＤＲＡＭ、ＳＤＲＡＭ、フラッシュメモリなどの高速メモリ装置は、メモリセルアドレスを指定するタイミング信号を発生するアドレス遷移遅延回路（Ａｄｄｒｅｓｓ Ｔｒａｎｓｉｔｉｏｎ Ｄｅｌａｙ ｃｉｒｃｕｉｔ、以下“ＡＴＤ回路”という）に遅延回路を使用し、遅延回路の出力によりメモリセルをアクセスする。
【０００３】
図１は一般的なフラッシュメモリのブロックダイアグラムを示し、フラッシュメモリ１００はアドレスバッファ１１０、ワードラインデコーダ１２０、ビットラインデコーダ１３０、メモリセルブロック１４０、ＡＴＤ回路１５０、センスアンプ１６０及び入出力バッファ１７０を含む。アドレスバッファ１１０は外部から入力されるアドレス信号を受信して、ワードラインデコーダ１２０とビットラインデコーダ１３０に伝送する。ワードラインデコーダ１２０とビットラインデコーダ１３０によって選択されるメモリセルのデータはセンスアンプ１６０に伝達され、センスアンプ１６０を通じて感知増幅されたメモリセルデータは入出力バッファ１７０を通じて出力される。ここで、センスアンプ１６０の動作上、正確なタイミング信号の発生が重要である。メモリセルデータをセンシングするためには、以前にセンシングしたメモリセルデータによりビットラインに残っている電荷量をディスチャージさせる信号と、センスアンプを活性化させる信号などが必要であり、これら信号は遅延回路２００を内蔵したＡＴＤ回路１５０を通じて発生する。
【０００４】
一方、一般的に、低い電源電圧（以下、“Ｖｄｄ”という）ですべての回路は遅く動作し、高いＶｄｄでは速く動作する。これによって、遅延回路２００を通じて発生するタイミング信号もＶｄｄレベルに従って互いに異なる時点で発生する。これを説明するための従来の遅延回路２００が図２に示されている。
【０００５】
図２において、遅延回路２００は直列連結された第１インバータ２０１、抵抗２０２、キャパシタ２０３、第２インバータ２０４及びＮＡＮＤゲート２０５を含む。遅延回路２００の動作タイミング図が図３に示されている。図３を参照すると、入力信号ＩＮと中間ノードＡ、及び出力信号ＯＵＴはＶｄｄレベルに従って遷移する時間が互いに異なる。入力信号ＩＮはＶｄｄ＝１．５Ｖである時の上昇区間及び下降区間が、Ｖｄｄ＝３．５Ｖである時の上昇区間及び下降区間より長い。入力信号ＩＮの上昇区間に応答して第１インバータ２０１、抵抗２０２、及びキャパシタ２０３を通じて発生するノードＡはＶｄｄ＝１．５Ｖである時の下降区間が、Ｖｄｄ＝３．５Ｖである時の下降区間より長い。ノードＡは第２インバータ２０４とＮＡＮＤゲート２０５を通じて出力信号ＯＵＴに発生し、出力信号ＯＵＴはノードＡを入力する第２インバータ２０４のトリガポイント（ｔｒｉｇｇｅｒ ｐｏｉｎｔ）に応答して発生する。出力信号ＯＵＴはＶｄｄ＝１．５Ｖである時の下降遷移時点が、Ｖｄｄ＝３．５Ｖである時の下降遷移時点より遅い。だから、遅延回路２００はＶｄｄレベルに従って出力信号ＯＵＴの発生時点が互いに異なる。
【０００６】
【発明が解決しようとする課題】
このような遅延回路２００を内蔵した図１のＡＴＤ回路１５０の出力によりセンスアンプ１６０の動作を駆動すれば、Ｖｄｄ電圧の変動に従って出力信号ＯＵＴのタイミングが異なるようになるので、フラッシュメモリ１００が誤動作する問題点が生じる。したがって、Ｖｄｄ電圧の変動に対してタイミング信号の遷移点を一致させる遅延回路が要求される。
【０００７】
本発明は上記の点に鑑みなされたもので、その目的は、Ｖｄｄ電圧の変動に対して信号の遷移点を一致させる遅延回路を提供することにある。
【０００８】
さらに、本発明は、Ｖｄｄ電圧の変動に対して信号の遷移点を一致させる遅延方法を提供することを他の目的とする。
【０００９】
【課題を解決するための手段】
本発明の一形態による遅延回路は、入力信号を受信する入力部と、この入力部に連結されて入力信号を遅延させる遅延チェーン部と、この遅延チェーン部に連結され、入力信号に応答して前記遅延チェーン部に電圧を供給する回路構成部とを含む。
【００１０】
本発明の他の形態による遅延回路は、入力部と出力部を有する回路配列部と、この回路配列部の入力部に連結され、入力部の信号に応答して活性化される電圧源とを含む。
【００１１】
本発明の一形態による遅延方法は、トランジスタのソースに連結されたキャパシタをチャージさせるようにトランジスタを制御する段階と、他のトランジスタを通じて遅延回路に電圧を供給するために、前記キャパシタをディスチャージさせる段階とを含む。
【００１２】
本発明の他の形態による遅延方法は、回路配列を提供する段階と、信号の入力レベルに関係なしに、回路配列に入力される信号の遷移点を一致させる段階とを含む。
【００１３】
したがって、本発明の遅延回路から発生する出力信号を上昇エッジまたは下降エッジで活性化と認識する信号として使用すれば、Ｖｄｄ電圧レベルに関係なしに、信号の遷移点が一致される。
【００１４】
【発明の実施の形態】
以下、添付した図を参照して、タイミング信号として使用される出力信号を発生する本発明の遅延回路に関して具体的に説明する。本発明の遅延回路は従来の技術で説明したＡＴＤ回路に内蔵されて半導体メモリ装置、例えば、フラッシュメモリのセンスアンプ動作を駆動する例に対して記述する。
【００１５】
図４は本発明の一実施形態による遅延回路を示す図である。図４において、遅延回路４００は第１インバータ４０１、抵抗４０２、第１キャパシタ４０３、第２インバータ４０４、ＮＡＮＤゲート４０５、第１及び第２ＰＭＯＳトランジスタ４０６、４０７及び第２キャパシタ４０８を含む。抵抗４０２と第１キャパシタ４０３は遅延回路４００の遅延時間を決める遅延部になる。第１キャパシタ４０３と第２キャパシタ４０８はＭＯＳトランジスタで実現することができる。遅延回路４００の動作タイミング図を図５に示す。
【００１６】
図４と図５において、遅延回路４００は入力信号ＩＮを入力する第１インバータ４０１、この第１インバータ４０１の出力に一端が連結される抵抗４０２、この抵抗４０２の他端（すなわちノードA１）と接地電圧ＧＮＤとの間に連結される第１キャパシタ４０３、抵抗４０２の他端に入力が連結される第２インバータ４０４及び入力信号ＩＮと第２インバータ４０４の出力を入力する２入力ＮＡＮＤゲート４０５を含む。さらに、遅延回路４００は一端が接地電源（以下“GND”という）に接続され他端がノードBに接続された第２キャパシタ４０８、ＶｄｄとノードBとの間に接続され入力信号ＩＮをゲートに入力する第１ＰＭＯＳトランジスタ４０６、ノードBとノードA１間に連結されるダイオード型の第２ＰＭＯＳトランジスタ４０７を含む。
【００１７】
従来の技術で説明したように、入力信号ＩＮはＶｄｄレベルに従って上昇及び下降遷移時間が異なる。Ｖｄｄ＝１．５Ｖである時の上昇区間及び下降区間はＶｄｄ＝２．５Ｖである時の上昇区間及び下降区間より長い。Ｖｄｄ＝２．５Ｖである時の上昇区間及び下降区間はＶｄｄ＝３．５Ｖである時の上昇区間及び下降区間より長い。すなわち、Ｖｄｄ電圧が低い時に、入力信号ＩＮは遅く遷移し、Ｖｄｄ電圧が高い時には、入力信号ＩＮは速く遷移する。
【００１８】
入力信号ＩＮは第１インバータ４０１と抵抗４０２及び第１キャパシタ４０３を通じてノードＡ１に出力される。入力信号ＩＮがローレベルである時に、第１インバータ４０１を通じてノードＡ１はハイレベルになる。そしてノードＡ１は第１及び第２ＰＭＯＳトランジスタ４０６，４０７及び第２キャパシタ４０８によってその電圧レベルが上昇する。入力信号ＩＮがローレベルである時に、第１ＰＭＯＳトランジスタ４０６はターンオンされ、ノードＢはＶｄｄ電圧レベルになる。そしてノードＢと連結された第２キャパシタ４０８はＶｄｄ電圧レベルにチャージングされる。すなわち、第２キャパシタ４０８はＶｄｄ＝１．５Ｖであれば、１．５Ｖの電圧レベルに、Ｖｄｄ＝２．５Ｖであれば２．５Ｖの電圧レベルに、そしてＶｄｄ＝３．５Ｖであれば３．５Ｖの電圧レベルにチャージングされる。この時に、ダイオード型の第２ＰＭＯＳトランジスタ４０７はノードＢレベルとノードＡ１レベルがほぼ同一であるので、導通されない。
【００１９】
入力信号ＩＮがローレベルからハイレベルに上昇すると、ノードＡ１は第１インバータ４０１を通じてハイレベルからローレベルになる。この時に、第１ＰＭＯＳトランジスタ４０６はターンオフされ、第２ＰＭＯＳトランジスタ４０７は第２キャパシタ４０８にＶｄｄレベルにチャージングされたノードＢとローレベルのノードＡ１との間の電圧差により導通される。
【００２０】
ここで、Ｖｄｄ＝３．５Ｖである時の第２キャパシタ４０８にチャージングされる電荷量は、Ｖｄｄ＝１．５Ｖである時に第２キャパシタ４０８にチャージングされる電荷量より多い。Ｖｄｄ＝３．５Ｖである時に、第２ＰＭＯＳトランジスタ４０７を通じてノードＡ１に伝達される電荷量が多いので、ノードＡ１は第１インバータ４０１のＮＭＯＳトランジスタ（図示せず）を通じてローレベルに落ちる速度が遅くなる。Ｖｄｄ＝１．５Ｖである時には、第２ＰＭＯＳトランジスタ４０７を通じてノードＡ１に伝達される電荷量が小さく、第２ＰＭＯＳトランジスタ４０７は完全な導通状態ではないので、ノードＡ１が第１インバータ４０１のＮＭＯＳトランジスタ（図示せず）を通じてローレベルに落ちる速度には変化がない。したがって、ローレベルに遷移するノードＡ１は、高いＶｄｄ電圧では遅く遷移し、低いＶｄｄ電圧では設定された遷移速度を維持するので、Ｖｄｄ電圧レベルに関係なしに、遷移時間がほぼ同一になる。
【００２１】
ローレベルに下降するノードＡ１を入力する第２インバータ４０４と２入力ＮＡＮＤゲート４０５を通じてローレベルの出力信号ＯＵＴが発生する。第２インバータ４０４はノードＡ１の下降区間で所定のトリガポイントに応答してハイレベルの出力を２入力ＮＡＮＤゲート４０５の入力に伝達する。２入力ＮＡＮＤゲート４０５はハイレベルの入力信号ＩＮとハイレベルの第２インバータ４０４の出力に応答してローレベルの出力信号ＯＵＴを発生する。出力信号ＯＵＴは入力信号ＩＮがハイレベルである時に、第２インバータ４０４の出力が支配的になるので、ローレベルに下降するノードＡ１に応答する第２インバータ４０４のトリガポイントが重要である。トリガポイントは通常、Ｖｄｄ／２程度に設定される。Ｖｄｄ電圧レベルに関係なしに、ノードA１が同一の遷移時間を有するので、トリガポイントもＶｄｄ電圧レベルに関係なしに、ほぼ同一の時点である。したがって、出力信号ＯＵＴはＶｄｄ電圧レベルに関係なしに、ほぼ同一の時点でローレベルに遷移する。
【００２２】
本実施形態の遅延回路４００から発生する出力信号ＯＵＴを下降エッジで活性化信号と認識する信号として使用すれば、遅延回路４００を内蔵するＡＴＤ回路はＶｄｄ電圧レベルに関係なしに、一定の遅延時間を有する安定的なタイミング信号を有するようになる。したがって、ＡＴＤ回路により駆動されるフラッシュメモリのセンスアンプ動作はＶｄｄ電圧変動に対して安定的である。
【００２３】
図６は本発明の第２実施形態による遅延回路６００を示す図である。遅延回路６００は入力信号ＩＮを受信する第１インバータ６０１、この第１インバータ６０１と直列連結される抵抗６０２、第１キャパシタ６０３、第２及び第３インバータ６０４，６０５及び２入力ＮＡＮＤゲート６０６を含む。さらに遅延回路６００はＶｄｄとノードＡ１との間に接続され入力信号ＩＮをゲートに入力する第１ＰＭＯＳトランジスタ６０７、この第１ＰＭＯＳトランジスタ６０７と直列連結されるダイオード型の第２ＰＭＯＳトランジスタ６０８及び第２キャパシタ６０９を含む。遅延回路６００は図４の遅延回路４００と比較して第２インバータ６０４と２入力ＮＡＮＤゲート６０６との間に第３インバータ６０５をさらに具備するという点において差がある。
【００２４】
遅延回路６００の動作タイミング図は図７に示している。図７において、入力信号ＩＮとノードＡ１の波形は上述の図５とほぼ同一である。すなわち、Ｖｄｄ電圧レベルに従って該当電圧レベルに上昇する入力信号ＩＮの遷移区間に応答して、ノードＡ１の遷移区間はＶｄｄ電圧レベルに関係なしに、ほぼ同一であり、第２インバータ６０４のトリガポイントもＶｄｄ電圧レベルに関係なしに、同一の時点でローレベルに遷移する。但し、第３インバータ６０５の追加によって出力信号ＯＵＴは図５のローレベルに下降する出力信号ＯＵＴを反転させた信号、すなわち、ハイレベルに上昇する信号になるという点において差がある。
【００２５】
したがって、遅延回路６００から発生する出力信号ＯＵＴを上昇エッジで活性化信号と認識する信号として使用すれば、半導体メモリ装置はＶｄｄ電圧レベルに関係なしに、一定の遅延時間を有する安定的なタイミング信号を有するようになる。
【００２６】
以上、実施形態を挙げて本発明を説明したが、これは例示的なものにすぎず、本発明の技術的思想及び範囲を制限、または限定するものではない。したがって、本発明の技術的思想及び範囲を逸脱しない範囲内で多様な変化及び変更が可能であることはもちろんである。
【００２７】
【発明の効果】
以上のように、本発明によれば、Ｖｄｄ電圧の変動に関係なしに、信号の遷移点を一致させることができる。
【図面の簡単な説明】
【図１】一般的なフラッシュメモリのブロックダイアグラムを示す図である。
【図２】従来の遅延回路を示す図である。
【図３】図２の遅延回路の動作タイミングを示す図である。
【図４】本発明の第１実施形態による遅延回路を示す図である。
【図５】図４の遅延回路の動作タイミング図を示す図である。
【図６】本発明の第２実施形態による遅延回路を示す図である。
【図７】図６の遅延回路の動作タイミング図を示す図である。
【符号の説明】
４０１ 第１インバータ
４０２ 抵抗
４０３ 第１キャパシタ
４０４ 第２インバータ
４０５ ＮＡＮＤゲート
４０６，４０７ 第１及び第２ＰＭＯＳトランジスタ
４０８ 第２キャパシタ

Claims (5)

1. 入力信号を受信する入力部と、
   この入力部に連結されて前記入力信号を遅延させる遅延チェーン部と、
   一端が接地電圧に接続されたキャパシタ、このキャパシタの他端と電源電圧間に連結され、前記入力信号がゲートに供給される第１トランジスタ、前記キャパシタの他端と前記遅延チェーン部間に連結されるダイオード接続の第２トランジスタからなり、電源電圧レベルに応じて異なる電荷量がチャージされる前記キャパシタの前記異なる電荷量によって、電源電圧レベルに関係なしに、前記遅延チェーン部の遷移時間を同一に制御する回路構成部と
   を具備することを特徴とする遅延回路。
2. 前記遅延チェーン部は、
   前記入力部に入力が連結される第１インバータと、
   この第１インバータの出力に一端が連結される抵抗と、
   この抵抗の他端と接地電圧間に連結されるキャパシタと、
   前記抵抗の他端に入力が連結される第２インバータとを具備することを特徴とする請求項１に記載の遅延回路。
3. 前記遅延チェーン部は、
   前記第２インバータの出力に入力が連結される第３インバータをさらに具備することを特徴とする請求項２に記載の遅延回路。
4. 前記遅延チェーン部は、
   二つの入力を有し、一つの入力が前記第２インバータまたは第３インバータの出力に連結され、他の一つの入力は前記入力部に連結されるロジックゲートをさらに具備することを特徴とする請求項２または３に記載の遅延回路。
5. 前記ロジックゲートは、
   ＮＡＮＤゲートであることを特徴とする請求項４に記載の遅延回路。

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