JP3456303B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JP3456303B2 JP3456303B2 JP12108295A JP12108295A JP3456303B2 JP 3456303 B2 JP3456303 B2 JP 3456303B2 JP 12108295 A JP12108295 A JP 12108295A JP 12108295 A JP12108295 A JP 12108295A JP 3456303 B2 JP3456303 B2 JP 3456303B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- function setting
- setting data
- pulse
- precharge
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Microcomputers (AREA)
- Read Only Memory (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、メモリセルに対するデ
ータの書換えを行うことにより機能を変更することがで
きる半導体集積回路に関する。
ータの書換えを行うことにより機能を変更することがで
きる半導体集積回路に関する。
【０００２】
【従来の技術】たとえば、開発用あるいは汎用性を求め
るワンチップ・マイクロコンピュータは、動作周波数の
変更や、動作開始時のアイドリング時間の変更や、オー
プンドレイン形の出力回路の出力を受けるための抵抗を
チップ内部で接続するか否かの選択などを行うことがで
きるように構成されることが要請される。
るワンチップ・マイクロコンピュータは、動作周波数の
変更や、動作開始時のアイドリング時間の変更や、オー
プンドレイン形の出力回路の出力を受けるための抵抗を
チップ内部で接続するか否かの選択などを行うことがで
きるように構成されることが要請される。
【０００３】そこで、開発用あるいは汎用性を求めるワ
ンチップ・マイクロコンピュータは、動作速度などの一
定の機能については変更できるものとし、このため、機
能設定データ（オプション・データ）発生回路を内蔵
し、電源投入時に、この機能設定データ発生回路から出
力される機能設定データに基づいた機能の設定を行うこ
とができるように構成される。
ンチップ・マイクロコンピュータは、動作速度などの一
定の機能については変更できるものとし、このため、機
能設定データ（オプション・データ）発生回路を内蔵
し、電源投入時に、この機能設定データ発生回路から出
力される機能設定データに基づいた機能の設定を行うこ
とができるように構成される。
【０００４】ここに、図６は、従来の開発用あるいは汎
用性を求めるワンチップ・マイクロコンピュータが内蔵
する機能設定データ発生回路の一例を示す回路図であ
る。
用性を求めるワンチップ・マイクロコンピュータが内蔵
する機能設定データ発生回路の一例を示す回路図であ
る。
【０００５】図６中、１は機能設定データを記憶させる
ための書換え可能な不揮発性メモリセルであるＥＰＲＯ
Ｍ（Ｅrasable and Ｐrogrammable Ｒead Ｏnly Ｍenor
y）セル、ＷＳはＥＰＲＯＭセル１が記憶する機能設定
データを読出すためのワードセレクト信号である。
ための書換え可能な不揮発性メモリセルであるＥＰＲＯ
Ｍ（Ｅrasable and Ｐrogrammable Ｒead Ｏnly Ｍenor
y）セル、ＷＳはＥＰＲＯＭセル１が記憶する機能設定
データを読出すためのワードセレクト信号である。
【０００６】また、２はＥＰＲＯＭセル１が記憶する機
能設定データを読出すための電流センス型センスアンプ
であり、ＶＤＤは電源電圧、３〜８はｎＭＯＳトランジ
スタ、９〜１３はｐＭＯＳトランジスタである。
能設定データを読出すための電流センス型センスアンプ
であり、ＶＤＤは電源電圧、３〜８はｎＭＯＳトランジ
スタ、９〜１３はｐＭＯＳトランジスタである。
【０００７】また、ＳＡ、／ＳＡはセンスアンプ活性化
信号であり、センスアンプ活性化信号ＳＡは、電源投入
時には高レベル（以下、Ｈレベルという）とされ、機能
設定データが出力されると、低レベル（以下、Ｌレベル
という）とされ、センスアンプ活性化信号／ＳＡは、電
源投入時にはＬレベルとされ、機能設定データが出力さ
れると、Ｈレベルとされる。
信号であり、センスアンプ活性化信号ＳＡは、電源投入
時には高レベル（以下、Ｈレベルという）とされ、機能
設定データが出力されると、低レベル（以下、Ｌレベル
という）とされ、センスアンプ活性化信号／ＳＡは、電
源投入時にはＬレベルとされ、機能設定データが出力さ
れると、Ｈレベルとされる。
【０００８】また、１４は電流センス型センスアンプ２
から出力される機能設定データをラッチするためのラッ
チ回路である。
から出力される機能設定データをラッチするためのラッ
チ回路である。
【０００９】この機能設定データ発生回路においては、
電源投入時、センスアンプ活性化信号ＳＡ＝Ｈレベル、
センスアンプ活性化信号／ＳＡ＝Ｌレベルとされ、ｎＭ
ＯＳトランジスタ３、４＝オン状態、ｐＭＯＳトランジ
スタ９、１０＝オン状態とされ、電流センス型センスア
ンプ２が活性状態とされると共に、ワードセレクタ信号
ＷＳ＝Ｈレベルとされ、ＥＰＲＯＭセル１が読出し状態
とされる。
電源投入時、センスアンプ活性化信号ＳＡ＝Ｈレベル、
センスアンプ活性化信号／ＳＡ＝Ｌレベルとされ、ｎＭ
ＯＳトランジスタ３、４＝オン状態、ｐＭＯＳトランジ
スタ９、１０＝オン状態とされ、電流センス型センスア
ンプ２が活性状態とされると共に、ワードセレクタ信号
ＷＳ＝Ｈレベルとされ、ＥＰＲＯＭセル１が読出し状態
とされる。
【００１０】この場合において、ＥＰＲＯＭセル１に対
して書込みが行われている場合には、ＥＰＲＯＭセル１
はオン状態とはならないので、ＥＰＲＯＭセル１のドレ
イン・ソース間には電流が流れず、ノード１５のレベル
＝Ｈレベルとなる。
して書込みが行われている場合には、ＥＰＲＯＭセル１
はオン状態とはならないので、ＥＰＲＯＭセル１のドレ
イン・ソース間には電流が流れず、ノード１５のレベル
＝Ｈレベルとなる。
【００１１】この結果、この場合には、ノード１６のレ
ベル＝Ｈレベル、ｐＭＯＳトランジスタ１１、１２＝オ
フ状態、ｎＭＯＳトランジスタ６、７＝オン状態、ノー
ド１７のレベル＝Ｌレベル、ｐＭＯＳトランジスタ１３
＝オン状態、ｎＭＯＳトランジスタ８＝オフ状態とな
り、電流センス型センスアンプ２から機能設定データと
してＨレベルが出力され、これがラッチ回路１４にラッ
チされる。
ベル＝Ｈレベル、ｐＭＯＳトランジスタ１１、１２＝オ
フ状態、ｎＭＯＳトランジスタ６、７＝オン状態、ノー
ド１７のレベル＝Ｌレベル、ｐＭＯＳトランジスタ１３
＝オン状態、ｎＭＯＳトランジスタ８＝オフ状態とな
り、電流センス型センスアンプ２から機能設定データと
してＨレベルが出力され、これがラッチ回路１４にラッ
チされる。
【００１２】これに対して、ＥＰＲＯＭセル１に対して
書込みが行われていない場合には、ＥＰＲＯＭセル１は
オン状態となるので、ＥＰＲＯＭセル１のドレイン・ソ
ース間に電流が流れ、ノード１５のレベル＝Ｌレベルと
なる。
書込みが行われていない場合には、ＥＰＲＯＭセル１は
オン状態となるので、ＥＰＲＯＭセル１のドレイン・ソ
ース間に電流が流れ、ノード１５のレベル＝Ｌレベルと
なる。
【００１３】この結果、この場合には、ノード１６のレ
ベル＝Ｌレベル、ｐＭＯＳトランジスタ１１、１２＝オ
ン状態、ｎＭＯＳトランジスタ６、７＝オフ状態、ノー
ド１７のレベル＝Ｈレベル、ｐＭＯＳトランジスタ１３
＝オフ状態、ｎＭＯＳトランジスタ８＝オン状態とな
り、電流センス型センスアンプ２から機能設定データと
してＬレベルが出力され、これがラッチ回路１４にラッ
チされる。
ベル＝Ｌレベル、ｐＭＯＳトランジスタ１１、１２＝オ
ン状態、ｎＭＯＳトランジスタ６、７＝オフ状態、ノー
ド１７のレベル＝Ｈレベル、ｐＭＯＳトランジスタ１３
＝オフ状態、ｎＭＯＳトランジスタ８＝オン状態とな
り、電流センス型センスアンプ２から機能設定データと
してＬレベルが出力され、これがラッチ回路１４にラッ
チされる。
【００１４】ここに、機能設定データがラッチ回路１４
にラッチされると、センスアンプ活性化信号ＳＡ＝Ｌレ
ベル、センスアンプ活性化信号／ＳＡ＝Ｈレベルとさ
れ、ｎＭＯＳトランジスタ３、４＝オフ状態、ｐＭＯＳ
トランジスタ９、１０＝オフ状態とされ、電流センス型
センスアンプ２が非活性状態とされると共に、ワードセ
レクタ信号ＷＳ＝Ｌレベルとされる。
にラッチされると、センスアンプ活性化信号ＳＡ＝Ｌレ
ベル、センスアンプ活性化信号／ＳＡ＝Ｈレベルとさ
れ、ｎＭＯＳトランジスタ３、４＝オフ状態、ｐＭＯＳ
トランジスタ９、１０＝オフ状態とされ、電流センス型
センスアンプ２が非活性状態とされると共に、ワードセ
レクタ信号ＷＳ＝Ｌレベルとされる。
【００１５】この機能設定データ発生回路においては、
たとえば、ＥＰＲＯＭセル１に書込みが行われていない
場合には、ＥＰＲＯＭセル１を読出し状態にした場合、
読出し状態とした期間、常に、ｎＭＯＳトランジスタ３
及びＥＰＲＯＭセル１に貫通電流が流れてしまうので、
消費電力が増加してしまうという問題点があった。
たとえば、ＥＰＲＯＭセル１に書込みが行われていない
場合には、ＥＰＲＯＭセル１を読出し状態にした場合、
読出し状態とした期間、常に、ｎＭＯＳトランジスタ３
及びＥＰＲＯＭセル１に貫通電流が流れてしまうので、
消費電力が増加してしまうという問題点があった。
【００１６】また、この機能設定データ発生回路におい
ては、電流センス型センスアンプ２が設けられている
が、電流センス型センスアンプ２は必要とする素子数が
多く、このため、チップサイズが大きくなり、価格の増
加を招いてしまうという問題点もあった。
ては、電流センス型センスアンプ２が設けられている
が、電流センス型センスアンプ２は必要とする素子数が
多く、このため、チップサイズが大きくなり、価格の増
加を招いてしまうという問題点もあった。
【００１７】そこで、また、従来、図７に示すような機
能設定データ発生回路が提案されており、従来の開発用
あるいは汎用性を求めるワンチップ・マイクロコンピュ
ータに内蔵されている。
能設定データ発生回路が提案されており、従来の開発用
あるいは汎用性を求めるワンチップ・マイクロコンピュ
ータに内蔵されている。
【００１８】図７中、１９は機能設定データを記憶させ
るための機能設定データ記憶回路であり、２０、２１は
ＥＰＲＯＭセル、２２はＥＰＲＯＭセル２０、２１のコ
ントロール・ゲートにワードセレクト信号ＷＳを供給す
るためのワード線、２３はプリチャージ電圧にプリチャ
ージされるべきビット線である。
るための機能設定データ記憶回路であり、２０、２１は
ＥＰＲＯＭセル、２２はＥＰＲＯＭセル２０、２１のコ
ントロール・ゲートにワードセレクト信号ＷＳを供給す
るためのワード線、２３はプリチャージ電圧にプリチャ
ージされるべきビット線である。
【００１９】また、２４は機能設定データ記憶回路１９
が記憶する機能設定データを読出すためのプリチャージ
型センスアンプであり、２５はビット線２３をプリチャ
ージするためのプリチャージ回路、２６はビット線２３
の電圧をセンスして機能設定データを出力するセンス出
力回路である。
が記憶する機能設定データを読出すためのプリチャージ
型センスアンプであり、２５はビット線２３をプリチャ
ージするためのプリチャージ回路、２６はビット線２３
の電圧をセンスして機能設定データを出力するセンス出
力回路である。
【００２０】また、プリチャージ回路２５において、２
７〜２９はｎＭＯＳトランジスタであり、センス出力回
路２６において、３０はｐＭＯＳトランジスタ、３１、
３２はｎＭＯＳトランジスタである。
７〜２９はｎＭＯＳトランジスタであり、センス出力回
路２６において、３０はｐＭＯＳトランジスタ、３１、
３２はｎＭＯＳトランジスタである。
【００２１】また、３３はプリチャージ型センスアンプ
２４から出力される機能設定データをラッチするラッチ
回路である。
２４から出力される機能設定データをラッチするラッチ
回路である。
【００２２】また、３４は外部から入力される外部クロ
ックＣＬＫAを波形整形し、所定の内部回路から発生さ
れるクロック制御信号により指示される周波数の内部シ
ステム用クロックＣＬＫBを出力する内部システム用ク
ロック発生回路である。
ックＣＬＫAを波形整形し、所定の内部回路から発生さ
れるクロック制御信号により指示される周波数の内部シ
ステム用クロックＣＬＫBを出力する内部システム用ク
ロック発生回路である。
【００２３】また、３５は内部システム用クロック発生
回路３４から出力される内部システム用クロックＣＬＫ
Bをクロック制御信号が指示する周波数に分周して、プ
リチャージ回路２５に供給すべきプリチャージ制御パル
スＰＣ及びラッチ回路３３に供給すべきラッチ制御パル
スＲＴを生成するクロック分周回路である。
回路３４から出力される内部システム用クロックＣＬＫ
Bをクロック制御信号が指示する周波数に分周して、プ
リチャージ回路２５に供給すべきプリチャージ制御パル
スＰＣ及びラッチ回路３３に供給すべきラッチ制御パル
スＲＴを生成するクロック分周回路である。
【００２４】なお、この例では、クロック制御信号は、
機能設定データが出力される前に発生させなければなら
ないことから、製造過程での配線オプションにより内容
が固定されている。
機能設定データが出力される前に発生させなければなら
ないことから、製造過程での配線オプションにより内容
が固定されている。
【００２５】この機能設定データ発生回路においては、
電源投入後、電源電圧ＶＤＤが安定すると、外部から外
部クロックＣＬＫAが供給され、内部システム用クロッ
ク発生回路３４から内部システム用クロックＣＬＫBが
出力され、クロック分周回路３５からはＨレベルのプリ
チャージ制御パルスＰＣが出力される。
電源投入後、電源電圧ＶＤＤが安定すると、外部から外
部クロックＣＬＫAが供給され、内部システム用クロッ
ク発生回路３４から内部システム用クロックＣＬＫBが
出力され、クロック分周回路３５からはＨレベルのプリ
チャージ制御パルスＰＣが出力される。
【００２６】この結果、プリチャージ回路２５において
は、ｎＭＯＳトランジスタ２７、２９がオン状態とな
り、ｎＭＯＳトランジスタ２７を介してビット線２３に
対するプリチャージが開始される。
は、ｎＭＯＳトランジスタ２７、２９がオン状態とな
り、ｎＭＯＳトランジスタ２７を介してビット線２３に
対するプリチャージが開始される。
【００２７】その後、プリチャージ制御パルスＰＣがＬ
レベルになると、プリチャージ回路２５においては、ｎ
ＭＯＳトランジスタ２７、２９がオフ状態となり、ビッ
ト線２３に対するプリチャージが終了する。
レベルになると、プリチャージ回路２５においては、ｎ
ＭＯＳトランジスタ２７、２９がオフ状態となり、ビッ
ト線２３に対するプリチャージが終了する。
【００２８】続いて、ワードセレクト信号ＷＳがＨレベ
ルとされ、機能設定データ記憶回路１９のＥＰＲＯＭセ
ル２０、２１が読出し状態とされる。
ルとされ、機能設定データ記憶回路１９のＥＰＲＯＭセ
ル２０、２１が読出し状態とされる。
【００２９】この場合において、ＥＰＲＯＭセル２０、
２１に書込みが行われている場合には、ＥＰＲＯＭセル
２０、２１はオン状態とはならないので、プリチャージ
回路２５によるプリチャージによりビット線２３に蓄積
されている電荷は引き抜かれず、ビット線２３はプリチ
ャージ電圧を維持する。
２１に書込みが行われている場合には、ＥＰＲＯＭセル
２０、２１はオン状態とはならないので、プリチャージ
回路２５によるプリチャージによりビット線２３に蓄積
されている電荷は引き抜かれず、ビット線２３はプリチ
ャージ電圧を維持する。
【００３０】この結果、この場合には、センス出力回路
２６においては、ｐＭＯＳトランジスタ３０＝オフ状
態、ｎＭＯＳトランジスタ３１、３２＝オン状態とな
り、センス出力回路２６から機能設定データとしてＬレ
ベルが出力され、これがラッチ回路３３にラッチされ
る。
２６においては、ｐＭＯＳトランジスタ３０＝オフ状
態、ｎＭＯＳトランジスタ３１、３２＝オン状態とな
り、センス出力回路２６から機能設定データとしてＬレ
ベルが出力され、これがラッチ回路３３にラッチされ
る。
【００３１】これに対して、ＥＰＲＯＭセル２０、２１
に書込みが行われていない場合には、ＥＰＲＯＭセル２
０、２１はオン状態となるので、プリチャージ回路２５
によるプリチャージによりビット線２３に蓄積されてい
る電荷はＥＰＲＯＭセル２０、２１を介して接地側に引
き抜かれ、ビット線２３の電圧は接地電圧に引き下げら
れる。
に書込みが行われていない場合には、ＥＰＲＯＭセル２
０、２１はオン状態となるので、プリチャージ回路２５
によるプリチャージによりビット線２３に蓄積されてい
る電荷はＥＰＲＯＭセル２０、２１を介して接地側に引
き抜かれ、ビット線２３の電圧は接地電圧に引き下げら
れる。
【００３２】この結果、この場合には、センス出力回路
２６においては、ｐＭＯＳトランジスタ３０＝オン状
態、ｎＭＯＳトランジスタ３１、３２＝オフ状態とな
り、センス出力回路２６から機能設定データとしてＨレ
ベルが出力され、これがラッチ回路３３にラッチされ
る。
２６においては、ｐＭＯＳトランジスタ３０＝オン状
態、ｎＭＯＳトランジスタ３１、３２＝オフ状態とな
り、センス出力回路２６から機能設定データとしてＨレ
ベルが出力され、これがラッチ回路３３にラッチされ
る。
【００３３】ここに、プリチャージ型センスアンプ２４
はビット線２３をプリチャージすることによりＥＰＲＯ
Ｍセル２０、２１の記憶データを読出すようにしている
ので、図６に示す電流センス型センスアンプ２よりも消
費電流が少なく、したがって、この機能設定データ発生
回路を内蔵する場合には、消費電力の低減化を図ること
ができる。
はビット線２３をプリチャージすることによりＥＰＲＯ
Ｍセル２０、２１の記憶データを読出すようにしている
ので、図６に示す電流センス型センスアンプ２よりも消
費電流が少なく、したがって、この機能設定データ発生
回路を内蔵する場合には、消費電力の低減化を図ること
ができる。
【００３４】また、プリチャージ型センスアンプ２４は
図６に示す電流センス型センスアンプ２よりも必要とす
る素子数が少ないので、この機能設定データ発生回路を
内蔵する場合には、チップサイズを縮小化し、価格の低
減化を図ることができる。
図６に示す電流センス型センスアンプ２よりも必要とす
る素子数が少ないので、この機能設定データ発生回路を
内蔵する場合には、チップサイズを縮小化し、価格の低
減化を図ることができる。
【００３５】
【発明が解決しようとする課題】しかし、この機能設定
データ発生回路は、外部クロックＣＬＫAが供給される
ことにより発生させる内部システム用クロックＣＬＫB
を分周してプリチャージ制御パルスＰＣを発生させると
しているが、外部クロックＣＬＫAは、電源投入後、電
源電圧ＶＤＤが安定するまでは供給されることはない。
データ発生回路は、外部クロックＣＬＫAが供給される
ことにより発生させる内部システム用クロックＣＬＫB
を分周してプリチャージ制御パルスＰＣを発生させると
しているが、外部クロックＣＬＫAは、電源投入後、電
源電圧ＶＤＤが安定するまでは供給されることはない。
【００３６】このため、この機能設定データ発生回路を
内蔵する場合には、電源投入後、直ちに機能設定データ
を発生させ、外部クロックＣＬＫAが供給される前に機
能設定データに基づく機能設定を行うことができないと
いう問題点があった。
内蔵する場合には、電源投入後、直ちに機能設定データ
を発生させ、外部クロックＣＬＫAが供給される前に機
能設定データに基づく機能設定を行うことができないと
いう問題点があった。
【００３７】また、この機能設定データ発生回路におい
ては、内部システム用クロックＣＬＫBの周波数を指示
するクロック制御信号は、製造過程の配線オプションに
より内容を固定されてしまうので、内部システム用クロ
ックＣＬＫBの周波数を変更することができないという
問題点もあった。
ては、内部システム用クロックＣＬＫBの周波数を指示
するクロック制御信号は、製造過程の配線オプションに
より内容を固定されてしまうので、内部システム用クロ
ックＣＬＫBの周波数を変更することができないという
問題点もあった。
【００３８】本発明は、かかる点に鑑み、機能設定デー
タ発生回路における消費電流の低減化による消費電力の
低減化と、チップサイズの縮小化による価格の低減化
と、電源投入後の機能設定の高速化と、機能設定データ
による動作周波数の変更の可能化とを併せて図ることが
できるようにした半導体集積回路を提供することを目的
とする。
タ発生回路における消費電流の低減化による消費電力の
低減化と、チップサイズの縮小化による価格の低減化
と、電源投入後の機能設定の高速化と、機能設定データ
による動作周波数の変更の可能化とを併せて図ることが
できるようにした半導体集積回路を提供することを目的
とする。
【００３９】
【課題を解決するための手段】図１は本発明の原理説明
図であり、本発明による半導体集積回路は、初期化パル
ス発生回路３７と、プリチャージ制御パルス供給路３８
と、センスアンプ３９と、所定の配線４０と、メモリセ
ル４１とを有してなる機能設定データ発生回路４２を内
蔵して構成される。
図であり、本発明による半導体集積回路は、初期化パル
ス発生回路３７と、プリチャージ制御パルス供給路３８
と、センスアンプ３９と、所定の配線４０と、メモリセ
ル４１とを有してなる機能設定データ発生回路４２を内
蔵して構成される。
【００４０】ここに、初期化パルス発生回路３７は、電
源電圧立ち上がり時に初期化のための初期化パルスを発
生するものであり、この初期化パルスは、初期化を必要
とする内部回路に供給される。
源電圧立ち上がり時に初期化のための初期化パルスを発
生するものであり、この初期化パルスは、初期化を必要
とする内部回路に供給される。
【００４１】また、プリチャージ制御パルス供給路３８
は、初期化パルス発生回路３７から出力される初期化パ
ルスをプリチャージ制御パルスとしてセンスアンプ３９
に供給するものである。
は、初期化パルス発生回路３７から出力される初期化パ
ルスをプリチャージ制御パルスとしてセンスアンプ３９
に供給するものである。
【００４２】また、センスアンプ３９は、プリチャージ
制御パルスとして供給される初期化パルスに制御されて
所定の配線４０をプリチャージすると共に、所定の配線
４０の電位を検出することにより、選択可能な機能を設
定するための機能設定データを出力するものである。
制御パルスとして供給される初期化パルスに制御されて
所定の配線４０をプリチャージすると共に、所定の配線
４０の電位を検出することにより、選択可能な機能を設
定するための機能設定データを出力するものである。
【００４３】また、メモリセル４１は、読出し状態とさ
れた場合において、書込みが行われている場合には、セ
ンスアンプ３９によるプリチャージにより所定の配線４
０に蓄積されている電荷を引き抜かず、書込みが行われ
ていない場合には、センスアンプ３９によるプリチャー
ジにより所定の配線４０に蓄積されている電荷を引き抜
くようにされたものである。
れた場合において、書込みが行われている場合には、セ
ンスアンプ３９によるプリチャージにより所定の配線４
０に蓄積されている電荷を引き抜かず、書込みが行われ
ていない場合には、センスアンプ３９によるプリチャー
ジにより所定の配線４０に蓄積されている電荷を引き抜
くようにされたものである。
【００４４】
【作用】本発明においては、機能設定データ発生回路４
２は、プリチャージ制御パルスに制御されて所定の配線
４０をプリチャージすると共に、所定の配線４０の電位
を検出することにより機能設定データを出力するセンス
アンプ３９、いわゆる、プリチャージ型センスアンプを
設けるとしているので、消費電流を低減化することがで
きると共に、チップサイズを縮小化することができる。
２は、プリチャージ制御パルスに制御されて所定の配線
４０をプリチャージすると共に、所定の配線４０の電位
を検出することにより機能設定データを出力するセンス
アンプ３９、いわゆる、プリチャージ型センスアンプを
設けるとしているので、消費電流を低減化することがで
きると共に、チップサイズを縮小化することができる。
【００４５】また、機能設定データ発生回路４２は、電
源電圧立ち上がり時に初期化パルス発生回路３７から出
力される初期化パルスをプリチャージ制御パルスとして
センスアンプ３９に供給するようにしていることから、
外部から外部クロックが供給される前に機能設定データ
を出力させることができると共に、機能設定データによ
り動作周波数の変更を行うこともできる。
源電圧立ち上がり時に初期化パルス発生回路３７から出
力される初期化パルスをプリチャージ制御パルスとして
センスアンプ３９に供給するようにしていることから、
外部から外部クロックが供給される前に機能設定データ
を出力させることができると共に、機能設定データによ
り動作周波数の変更を行うこともできる。
【００４６】
【実施例】以下、図２〜図５を参照して、参考例の半導
体集積回路及び本発明の一実施例につき、ワンチップ・
マイクロコンピュータを例にして説明する。
体集積回路及び本発明の一実施例につき、ワンチップ・
マイクロコンピュータを例にして説明する。
【００４７】（参考例の半導体集積回路・・図２〜図
４） 図２は参考例の半導体集積回路の要部を示す回路図であ
り、参考例の半導体集積回路が内蔵する機能設定データ
発生回路を示している。
４） 図２は参考例の半導体集積回路の要部を示す回路図であ
り、参考例の半導体集積回路が内蔵する機能設定データ
発生回路を示している。
【００４８】図２中、４４は機能設定データを記憶させ
るための機能設定データ記憶回路であり、４５、４６は
ＥＰＲＯＭセル、４７はＥＰＲＯＭセル４５、４６のコ
ントロール・ゲートにワードセレクト信号ＷＳを供給す
るためのワード線、４８はプリチャージ電圧にプリチャ
ージされるべきビット線である。
るための機能設定データ記憶回路であり、４５、４６は
ＥＰＲＯＭセル、４７はＥＰＲＯＭセル４５、４６のコ
ントロール・ゲートにワードセレクト信号ＷＳを供給す
るためのワード線、４８はプリチャージ電圧にプリチャ
ージされるべきビット線である。
【００４９】また、４９は機能設定データ記憶回路４４
が記憶する機能設定データを読出すためのプリチャージ
型センスアンプであり、５０はビット線４８をプリチャ
ージするためのプリチャージ回路、５１はビット線４８
の電圧をセンスして機能設定データを出力するセンス出
力回路である。
が記憶する機能設定データを読出すためのプリチャージ
型センスアンプであり、５０はビット線４８をプリチャ
ージするためのプリチャージ回路、５１はビット線４８
の電圧をセンスして機能設定データを出力するセンス出
力回路である。
【００５０】また、プリチャージ回路５０において、５
２〜５４はｎＭＯＳトランジスタであり、センス出力回
路５１において、５５はｐＭＯＳトランジスタ、５６、
５７はｎＭＯＳトランジスタである。
２〜５４はｎＭＯＳトランジスタであり、センス出力回
路５１において、５５はｐＭＯＳトランジスタ、５６、
５７はｎＭＯＳトランジスタである。
【００５１】また、５８はプリチャージ型センスアンプ
４９から出力される機能設定データをラッチするラッチ
回路である。
４９から出力される機能設定データをラッチするラッチ
回路である。
【００５２】また、５９は内部回路の初期状態を設定す
る初期化パルスを発生する初期化パルス発生回路、いわ
ゆる、パワーオンリセットパルスＰＯを発生するパワー
オンリセットパルス発生回路である。
る初期化パルスを発生する初期化パルス発生回路、いわ
ゆる、パワーオンリセットパルスＰＯを発生するパワー
オンリセットパルス発生回路である。
【００５３】このパワーオンリセットパルス発生回路５
９において、６０はパルス発生回路部であり、６１、６
２はｐＭＯＳトランジスタ、６３、６４はｎＭＯＳトラ
ンジスタである。
９において、６０はパルス発生回路部であり、６１、６
２はｐＭＯＳトランジスタ、６３、６４はｎＭＯＳトラ
ンジスタである。
【００５４】また、６５はパルス発生回路部６０から出
力されるパルスを遅延する遅延回路部であり、６６〜６
８はｐＭＯＳトランジスタ、６９〜７１はｎＭＯＳトラ
ンジスタ、７２〜７４はキャパシタである。
力されるパルスを遅延する遅延回路部であり、６６〜６
８はｐＭＯＳトランジスタ、６９〜７１はｎＭＯＳトラ
ンジスタ、７２〜７４はキャパシタである。
【００５５】また、７５は遅延回路部６５から出力され
るパルスを波形整形してパワーオンリセットパルスＰＯ
を出力するシュミットトリガ・インバータである。
るパルスを波形整形してパワーオンリセットパルスＰＯ
を出力するシュミットトリガ・インバータである。
【００５６】また、７６はビット線４８のプリチャージ
電圧が十分な値になるようにパワーオンリセットパルス
ＰＯを遅延する遅延回路であり、７７、７８はインバー
タである。
電圧が十分な値になるようにパワーオンリセットパルス
ＰＯを遅延する遅延回路であり、７７、７８はインバー
タである。
【００５７】ここに、図３、図４は、この機能設定デー
タ発生回路の動作を示す電圧波形図であり、特に、図３
はＥＰＲＯＭセル４５、４６に書込みが行われている場
合、図４はＥＰＲＯＭセル４５、４６に書込みが行われ
ていない場合である。
タ発生回路の動作を示す電圧波形図であり、特に、図３
はＥＰＲＯＭセル４５、４６に書込みが行われている場
合、図４はＥＰＲＯＭセル４５、４６に書込みが行われ
ていない場合である。
【００５８】これら図３、図４において、実線８０は電
源電圧ＶＤＤの波形、短破線８１はパワーオンリセット
パルス発生回路５９のパルス発生回路部６０のノード８
２の電圧波形、一点鎖線８３は遅延回路７６の出力端の
電圧波形、二点鎖線８４はビット線４８の電圧波形、長
破線８５はプリチャージ型センスアンプ４９のセンス出
力回路５１のノード８６の電圧波形を示している。
源電圧ＶＤＤの波形、短破線８１はパワーオンリセット
パルス発生回路５９のパルス発生回路部６０のノード８
２の電圧波形、一点鎖線８３は遅延回路７６の出力端の
電圧波形、二点鎖線８４はビット線４８の電圧波形、長
破線８５はプリチャージ型センスアンプ４９のセンス出
力回路５１のノード８６の電圧波形を示している。
【００５９】即ち、この機能設定データ発生回路におい
ては、電源が投入されると、電源電圧ＶＤＤは、接地電
圧から動作電圧に向かって上昇を開始し、この結果、パ
ワーオンリセットパルス発生回路５９のパルス発生回路
部６０のノード８２の電圧は、ｐＭＯＳトランジスタ６
１からなるキャパシタのカップリング効果により上昇
し、所定電圧のパルスを発生する。
ては、電源が投入されると、電源電圧ＶＤＤは、接地電
圧から動作電圧に向かって上昇を開始し、この結果、パ
ワーオンリセットパルス発生回路５９のパルス発生回路
部６０のノード８２の電圧は、ｐＭＯＳトランジスタ６
１からなるキャパシタのカップリング効果により上昇
し、所定電圧のパルスを発生する。
【００６０】このパルスは、遅延回路部６５により遅延
されて、更に、シュミットトリガ・インバータ７５で波
形整形されて、パワーオンリセットパルスＰＯとしてパ
ワーオンリセットパルス発生回路５９から出力され、初
期状態の設定を必要とする内部回路に供給されると共
に、遅延回路７６により遅延されて、プリチャージ型セ
ンスアンプ４９のプリチャージ回路５０のｎＭＯＳトラ
ンジスタ５２、５４に供給される。
されて、更に、シュミットトリガ・インバータ７５で波
形整形されて、パワーオンリセットパルスＰＯとしてパ
ワーオンリセットパルス発生回路５９から出力され、初
期状態の設定を必要とする内部回路に供給されると共
に、遅延回路７６により遅延されて、プリチャージ型セ
ンスアンプ４９のプリチャージ回路５０のｎＭＯＳトラ
ンジスタ５２、５４に供給される。
【００６１】この結果、プリチャージ回路５０において
は、ｎＭＯＳトランジスタ５２、５４がオン状態とな
り、ｎＭＯＳトランジスタ５２を介して機能設定データ
記憶回路４４のビット線４８に対するプリチャージが開
始される。
は、ｎＭＯＳトランジスタ５２、５４がオン状態とな
り、ｎＭＯＳトランジスタ５２を介して機能設定データ
記憶回路４４のビット線４８に対するプリチャージが開
始される。
【００６２】その後、パワーオンリセットパルスＰＯは
Ｌレベルとなり、プリチャージ回路５０においては、ｎ
ＭＯＳトランジスタ５２、５４がオフ状態となり、ビッ
ト線４８に対するプリチャージは終了する。
Ｌレベルとなり、プリチャージ回路５０においては、ｎ
ＭＯＳトランジスタ５２、５４がオフ状態となり、ビッ
ト線４８に対するプリチャージは終了する。
【００６３】続いて、ワードセレクト信号ＷＳがＨレベ
ルとされ、機能設定データ記憶回路４４のＥＰＲＯＭセ
ル４５、４６が読出し状態とされる。
ルとされ、機能設定データ記憶回路４４のＥＰＲＯＭセ
ル４５、４６が読出し状態とされる。
【００６４】この場合において、ＥＰＲＯＭセル４５、
４６に書込みが行われている場合には、ＥＰＲＯＭセル
４５、４６はオン状態とはならないので、プリチャージ
回路５０によるプリチャージによりビット線４８に蓄積
されている電荷は引き抜かれず、ビット線４８はプリチ
ャージ電圧を維持する。
４６に書込みが行われている場合には、ＥＰＲＯＭセル
４５、４６はオン状態とはならないので、プリチャージ
回路５０によるプリチャージによりビット線４８に蓄積
されている電荷は引き抜かれず、ビット線４８はプリチ
ャージ電圧を維持する。
【００６５】この結果、この場合には、センス出力回路
５１においては、ｐＭＯＳトランジスタ５５＝オフ状
態、ｎＭＯＳトランジスタ５６、５７＝オン状態とな
り、センス出力回路５１から機能設定データとしてＬレ
ベルが出力され、これがラッチ回路５８にラッチされ
る。
５１においては、ｐＭＯＳトランジスタ５５＝オフ状
態、ｎＭＯＳトランジスタ５６、５７＝オン状態とな
り、センス出力回路５１から機能設定データとしてＬレ
ベルが出力され、これがラッチ回路５８にラッチされ
る。
【００６６】これに対して、ＥＰＲＯＭセル４５、４６
に書込みが行われていない場合には、ＥＰＲＯＭセル４
５、４６はオン状態となるので、プリチャージ回路５０
によるプリチャージによりビット線４８に蓄積されてい
る電荷はＥＰＲＯＭセル４５、４６を介して接地側に引
き抜かれ、ビット線４８の電圧は接地電圧に引き下げら
れる。
に書込みが行われていない場合には、ＥＰＲＯＭセル４
５、４６はオン状態となるので、プリチャージ回路５０
によるプリチャージによりビット線４８に蓄積されてい
る電荷はＥＰＲＯＭセル４５、４６を介して接地側に引
き抜かれ、ビット線４８の電圧は接地電圧に引き下げら
れる。
【００６７】この結果、この場合には、センス出力回路
５１においては、ｐＭＯＳトランジスタ５５＝オン状
態、ｎＭＯＳトランジスタ５６、５７＝オフ状態とな
り、センス出力回路５１から機能設定データとしてＨレ
ベルが出力され、これがラッチ回路５８にラッチされ
る。
５１においては、ｐＭＯＳトランジスタ５５＝オン状
態、ｎＭＯＳトランジスタ５６、５７＝オフ状態とな
り、センス出力回路５１から機能設定データとしてＨレ
ベルが出力され、これがラッチ回路５８にラッチされ
る。
【００６８】ここに、参考例の半導体集積回路によれ
ば、機能設定データ発生回路は、図６に示す電流センス
型センスアンプ２よりも消費電流が少なく、かつ、素子
数が少なくてすむプリチャージ型センスアンプ４９を設
けているので、機能設定データ発生回路における消費電
流の低減化と、チップサイズの縮小化を図ることができ
る。
ば、機能設定データ発生回路は、図６に示す電流センス
型センスアンプ２よりも消費電流が少なく、かつ、素子
数が少なくてすむプリチャージ型センスアンプ４９を設
けているので、機能設定データ発生回路における消費電
流の低減化と、チップサイズの縮小化を図ることができ
る。
【００６９】また、参考例の半導体集積回路において
は、電源投入後に直ちにパワーオンリセットパルス発生
回路５９から出力されるパワーオンリセットパルスＰＯ
をプリチャージ制御パルスとして、遅延回路７６を介し
て、プリチャージ回路５０に供給するようにしているの
で、外部から外部クロックが供給される前に機能設定デ
ータを出力させることができると共に、機能設定データ
により動作周波数の変更を行うことができる。
は、電源投入後に直ちにパワーオンリセットパルス発生
回路５９から出力されるパワーオンリセットパルスＰＯ
をプリチャージ制御パルスとして、遅延回路７６を介し
て、プリチャージ回路５０に供給するようにしているの
で、外部から外部クロックが供給される前に機能設定デ
ータを出力させることができると共に、機能設定データ
により動作周波数の変更を行うことができる。
【００７０】即ち、参考例の半導体集積回路によれば、
機能設定データ発生回路における消費電流の低減化によ
る消費電力の低減化と、チップサイズの縮小化による価
格の低減化と、電源投入後の機能設定の高速化と、機能
設定データによる動作周波数の変更の可能化とを併せて
図ることができる。
機能設定データ発生回路における消費電流の低減化によ
る消費電力の低減化と、チップサイズの縮小化による価
格の低減化と、電源投入後の機能設定の高速化と、機能
設定データによる動作周波数の変更の可能化とを併せて
図ることができる。
【００７１】（本発明の一実施例・・図５）
図５は本発明の一実施例の要部を示す回路図であり、本
発明の一実施例が内蔵する機能設定データ発生回路を示
している。
発明の一実施例が内蔵する機能設定データ発生回路を示
している。
【００７２】図５中、８８は外部から供給される外部ク
ロックＣＬＫAを波形整形し、所定の内部回路から発生
されるクロック制御信号により指示される周波数の内部
システム用クロックＣＬＫBを出力する内部システム用
クロック発生回路である。
ロックＣＬＫAを波形整形し、所定の内部回路から発生
されるクロック制御信号により指示される周波数の内部
システム用クロックＣＬＫBを出力する内部システム用
クロック発生回路である。
【００７３】また、８９は内部システム用クロック発生
回路８８から出力される内部システム用クロックＣＬＫ
Bをクロック制御信号が指示する周波数に分周して、プ
リチャージ型センスアンプ４９のプリチャージ回路５０
に供給すべきプリチャージ制御パルスＰＣ及びラッチ回
路５８に供給すべきラッチ制御パルスＲＴを生成するク
ロック分周回路である。
回路８８から出力される内部システム用クロックＣＬＫ
Bをクロック制御信号が指示する周波数に分周して、プ
リチャージ型センスアンプ４９のプリチャージ回路５０
に供給すべきプリチャージ制御パルスＰＣ及びラッチ回
路５８に供給すべきラッチ制御パルスＲＴを生成するク
ロック分周回路である。
【００７４】この機能設定データ発生回路においては、
その構成上、クロック制御信号は、機能設定データによ
り内容を変更することができるようにされている。
その構成上、クロック制御信号は、機能設定データによ
り内容を変更することができるようにされている。
【００７５】また、９０は電源投入後、まず、パワーオ
ンリセットパルス発生回路５９から出力されるパワーオ
ンリセットパルスＰＯを通過させ、その後、クロック分
周回路８９から出力されるプリチャージ制御パルスＰＣ
を通過させるように構成された使用パルス切替え回路で
ある。
ンリセットパルス発生回路５９から出力されるパワーオ
ンリセットパルスＰＯを通過させ、その後、クロック分
周回路８９から出力されるプリチャージ制御パルスＰＣ
を通過させるように構成された使用パルス切替え回路で
ある。
【００７６】即ち、本発明の一実施例は、クロック分周
回路８９と使用パルス切替え回路９０とを参考例の半導
体集積回路に付加し、電源投入後、まず、パワーオンリ
セットパルス発生回路５９から出力されるパワーオンリ
セットパルスＰＯを遅延回路７６を介してプリチャージ
制御パルスとしてプリチャージ回路５０に供給し、その
後、クロック分周回路８９から出力されるプリチャージ
制御パルスＰＣを遅延回路７６を介してプリチャージ回
路５０に供給するようにし、その他については、参考例
の半導体集積回路と同様に構成したものである。
回路８９と使用パルス切替え回路９０とを参考例の半導
体集積回路に付加し、電源投入後、まず、パワーオンリ
セットパルス発生回路５９から出力されるパワーオンリ
セットパルスＰＯを遅延回路７６を介してプリチャージ
制御パルスとしてプリチャージ回路５０に供給し、その
後、クロック分周回路８９から出力されるプリチャージ
制御パルスＰＣを遅延回路７６を介してプリチャージ回
路５０に供給するようにし、その他については、参考例
の半導体集積回路と同様に構成したものである。
【００７７】本発明の一実施例においては、電源が投入
されると、参考例の半導体集積回路の場合と同様にし
て、プリチャージ型センスアンプ４９から機能設定デー
タが出力され、これがラッチ回路５８にラッチされる。
されると、参考例の半導体集積回路の場合と同様にし
て、プリチャージ型センスアンプ４９から機能設定デー
タが出力され、これがラッチ回路５８にラッチされる。
【００７８】この場合において、仮に、ビット線４８の
プリチャージ電圧が低く、クロック制御信号の内容を設
定するための機能設定データを除く機能設定データが正
常に出力されなかったとしても、その後、クロック分周
回路８９から出力されるプリチャージ制御パルスＰＣが
使用パルス切替え回路９０及び遅延回路７６を介してプ
リチャージ回路５０に供給されるので、パワーオンリセ
ットパルスＰＯの供給では正常に出力させることができ
なかった機能設定データを正常に出力させることができ
る。
プリチャージ電圧が低く、クロック制御信号の内容を設
定するための機能設定データを除く機能設定データが正
常に出力されなかったとしても、その後、クロック分周
回路８９から出力されるプリチャージ制御パルスＰＣが
使用パルス切替え回路９０及び遅延回路７６を介してプ
リチャージ回路５０に供給されるので、パワーオンリセ
ットパルスＰＯの供給では正常に出力させることができ
なかった機能設定データを正常に出力させることができ
る。
【００７９】本発明の一実施例によれば、参考例の半導
体集積回路の場合と同様に、機能設定データ発生回路
は、図６に示す電流センス型センスアンプ２よりも消費
電流が少なく、かつ、素子数が少なくてすむプリチャー
ジ型センスアンプ４９を設けているので、機能設定デー
タ発生回路における消費電流の低減化と、チップサイズ
の縮小化を図ることができる。
体集積回路の場合と同様に、機能設定データ発生回路
は、図６に示す電流センス型センスアンプ２よりも消費
電流が少なく、かつ、素子数が少なくてすむプリチャー
ジ型センスアンプ４９を設けているので、機能設定デー
タ発生回路における消費電流の低減化と、チップサイズ
の縮小化を図ることができる。
【００８０】また、本発明の一実施例によれば、参考例
の半導体集積回路の場合と同様に、電源投入後に直ちに
パワーオンリセットパルス発生回路５９から出力される
パワーオンリセットパルスＰＯをプリチャージ制御パル
スとして遅延回路７６を介してプリチャージ回路５０に
供給するようにしているので、外部から外部クロックＣ
ＬＫAが供給される前に機能設定データを出力させるこ
とができると共に、機能設定データにより動作周波数の
変更を行うことができる。
の半導体集積回路の場合と同様に、電源投入後に直ちに
パワーオンリセットパルス発生回路５９から出力される
パワーオンリセットパルスＰＯをプリチャージ制御パル
スとして遅延回路７６を介してプリチャージ回路５０に
供給するようにしているので、外部から外部クロックＣ
ＬＫAが供給される前に機能設定データを出力させるこ
とができると共に、機能設定データにより動作周波数の
変更を行うことができる。
【００８１】即ち、本発明の一実施例によれば、参考例
の半導体集積回路の場合と同様に、機能設定データ発生
回路における消費電流の低減化による消費電力の低減化
と、チップサイズの縮小化による価格の低減化と、電源
投入後の機能設定の高速化と、機能設定データによる動
作周波数の変更の可能化とを併せて図ることができる。
の半導体集積回路の場合と同様に、機能設定データ発生
回路における消費電流の低減化による消費電力の低減化
と、チップサイズの縮小化による価格の低減化と、電源
投入後の機能設定の高速化と、機能設定データによる動
作周波数の変更の可能化とを併せて図ることができる。
【００８２】また、特に、本発明の一実施例によれば、
パワーオンリセットパルスＰＯ及びプリチャージ制御パ
ルスＰＣを順に、プリチャージ回路５０に必要なプリチ
ャージ制御パルスとして供給するようにしているので、
機能設定データを参考例の半導体集積回路の場合よりも
確実に出力させることができ、動作の安定化を図ること
ができる。
パワーオンリセットパルスＰＯ及びプリチャージ制御パ
ルスＰＣを順に、プリチャージ回路５０に必要なプリチ
ャージ制御パルスとして供給するようにしているので、
機能設定データを参考例の半導体集積回路の場合よりも
確実に出力させることができ、動作の安定化を図ること
ができる。
【００８３】
【発明の効果】以上のように、本発明によれば、機能設
定データ発生回路は、センスアンプとしてプリチャージ
型センスアンプを設けると共に、電源電圧立ち上がり時
に初期化パルス発生回路から出力される初期化パルスを
プリチャージ制御パルスとして利用するとしているの
で、機能設定データ発生回路における消費電流の低減化
による消費電力の低減化と、チップサイズの縮小化によ
る価格の低減化と、電源投入後の機能設定の高速化と、
機能設定データによる動作周波数の変更の可能化とを図
ることができる。
定データ発生回路は、センスアンプとしてプリチャージ
型センスアンプを設けると共に、電源電圧立ち上がり時
に初期化パルス発生回路から出力される初期化パルスを
プリチャージ制御パルスとして利用するとしているの
で、機能設定データ発生回路における消費電流の低減化
による消費電力の低減化と、チップサイズの縮小化によ
る価格の低減化と、電源投入後の機能設定の高速化と、
機能設定データによる動作周波数の変更の可能化とを図
ることができる。
【図１】本発明の原理説明図である。
【図２】参考例の半導体集積回路の要部を示す回路図で
ある。
ある。
【図３】参考例の半導体集積回路が内蔵する機能設定デ
ータ発生回路の動作を示す電圧波形図である。
ータ発生回路の動作を示す電圧波形図である。
【図４】参考例の半導体集積回路が内蔵する機能設定デ
ータ発生回路の動作を示す電圧波形図である。
ータ発生回路の動作を示す電圧波形図である。
【図５】本発明の一実施例の要部を示す回路図である。
【図６】従来の開発用あるいは汎用性を求めるワンチッ
プ・マイクロコンピュータが内蔵する機能設定データ発
生回路の一例を示す回路図である。
プ・マイクロコンピュータが内蔵する機能設定データ発
生回路の一例を示す回路図である。
【図７】従来の開発用あるいは汎用性を求めるワンチッ
プ・マイクロコンピュータが内蔵する機能設定データ発
生回路の他の例を示す回路図である。
プ・マイクロコンピュータが内蔵する機能設定データ発
生回路の他の例を示す回路図である。
ＰＯ パワーオンリセットパルス
ＷＳ ワードセレクト信号
ＣＬＫA 外部クロック
ＣＬＫB 内部システム用クロック
ＰＣ プリチャージ制御パルス
ＲＴ ラッチ制御パルス
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 15/78 510
G11C 16/02
G11C 16/06
Claims (2)
- 【請求項１】所定の配線と、 機能設定データを記憶し、該機能設定データの読み出し
時、書き込みが行われている場合には、プリチャージさ
れた前記所定の配線の電荷を引き抜かず、書き込みが行
われていない場合には、プリチャージされた前記所定の
配線の電荷を引き抜くメモリセルと、 前記機能設定データの読み出し前、プリチャージ制御パ
ルスに応答して前記所定の配線をプリチャージし、前記
機能設定データの読み出し時、前記所定の配線の電位を
検出することにより、前記メモリセルから前記機能設定
データを読み出すセンスアンプと、 電源電圧立ち上がり時に初期化のための初期化パルスを
発生する初期化パルス発生回路を有する半導体集積回路
において、 前記初期化パルス発生回路から出力される前記初期化パ
ルスとクロック信号が供給され、電源投入後には前記初
期化パルスを前記プリチャージ制御パルスとして前記セ
ンスアンプに供給し、前記初期化パルスが供給された後
には前記クロック信号を前記プリチャージ制御パルスと
して前記センスアンプに供給する使用パルス切替え回路
を有する ことを特徴とする半導体集積回路。 - 【請求項２】前記プリチャージ制御パルスが前記センス
アンプに供給されるプリチャージ制御パルス供給路には
遅延回路が配置されていることを特徴とする請求項１記
載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12108295A JP3456303B2 (ja) | 1995-05-19 | 1995-05-19 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12108295A JP3456303B2 (ja) | 1995-05-19 | 1995-05-19 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08314886A JPH08314886A (ja) | 1996-11-29 |
| JP3456303B2 true JP3456303B2 (ja) | 2003-10-14 |
Family
ID=14802421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12108295A Expired - Lifetime JP3456303B2 (ja) | 1995-05-19 | 1995-05-19 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3456303B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100342979B1 (ko) * | 1998-09-28 | 2002-08-22 | 주식회사 하이닉스반도체 | 반도체장치의파워리셋회로 |
| JP5013074B2 (ja) * | 2007-03-28 | 2012-08-29 | ミツミ電機株式会社 | 半導体集積回路装置 |
-
1995
- 1995-05-19 JP JP12108295A patent/JP3456303B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08314886A (ja) | 1996-11-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0383080B1 (en) | Semiconductor memory device | |
| US5029135A (en) | Semiconductor memory apparatus with internal synchronization | |
| US5455802A (en) | Dual dynamic sense amplifiers for a memory array | |
| JP3023238B2 (ja) | パワ−オンリセットシステムおよびこのパワ−オンリセットシステムを具備する半導体記憶装置 | |
| US5555526A (en) | Synchronous semiconductor memory device having an auto-precharge function | |
| KR960004567B1 (ko) | 반도체 메모리 장치의 데이타 출력 버퍼 | |
| JPH097374A (ja) | 半導体メモリ装置のデータ出力バッファ | |
| US5986959A (en) | Semiconductor memory device having internal voltage down-converting circuit reducing current consumption upon power ON | |
| JPH0224897A (ja) | メモリ回路及びメモリアレイ | |
| JPH07109705B2 (ja) | 半導体メモリ装置 | |
| EP0273233B1 (en) | Semiconductor memory control circuit | |
| JP2740941B2 (ja) | スタティックランダムアクセスメモリ素子 | |
| US6154415A (en) | Internal clock generation circuit of semiconductor device and method for generating internal clock | |
| KR960025732A (ko) | 동작전류 소모를 줄인 반도체 메모리 소자 | |
| US5959910A (en) | Sense amplifier control of a memory device | |
| JP4032008B2 (ja) | 遅延回路 | |
| USRE36532E (en) | Synchronous semiconductor memory device having an auto-precharge function | |
| US5146110A (en) | Semiconductor memory with substrate voltage generating circuit for removing unwanted substrate current during precharge cycle memory mode of operation | |
| JP3456303B2 (ja) | 半導体集積回路 | |
| JP2828942B2 (ja) | 半導体メモリの昇圧回路 | |
| US5408437A (en) | Static random access memory | |
| US6034915A (en) | Memory with variable write driver operation | |
| US6215711B1 (en) | Row address strobe signal generating device | |
| JP2818627B2 (ja) | 不揮発性シーケンシャルメモリ装置の読出パイプラインの初期化 | |
| US6198319B1 (en) | Power-on circuit built in IC |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20030701 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080801 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090801 Year of fee payment: 6 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090801 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090801 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100801 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110801 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110801 Year of fee payment: 8 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110801 Year of fee payment: 8 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110801 Year of fee payment: 8 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110801 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120801 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130801 Year of fee payment: 10 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |