JP2818627B2 - 不揮発性シーケンシャルメモリ装置の読出パイプラインの初期化 - Google Patents
不揮発性シーケンシャルメモリ装置の読出パイプラインの初期化Info
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- Microelectronics & Electronic Packaging (AREA)
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Description
【発明の詳細な説明】 発明の背景 本発明は、不揮発性メモリ装置に関し、より詳細に
は、不揮発性シーケンシャルメモリ装置において、パワ
ーオン時にメモリ装置の最初の２つのメモリ位置にある
最初の２ビットを感知し記憶し、該メモリ装置の選択時
にクロック信号の発生に先立って最初のデータビットを
出力することによって、該メモリ装置の読出パイパライ
ンをメモリアレイからのデータで初期化すること（init
ializaing）に関する。
は、不揮発性シーケンシャルメモリ装置において、パワ
ーオン時にメモリ装置の最初の２つのメモリ位置にある
最初の２ビットを感知し記憶し、該メモリ装置の選択時
にクロック信号の発生に先立って最初のデータビットを
出力することによって、該メモリ装置の読出パイパライ
ンをメモリアレイからのデータで初期化すること（init
ializaing）に関する。
メモリ装置は、データを記憶するために多種多様な用
途において使用されており、このデータはメモリ装置の
メモリアレイに書き込まれる。記憶されたデータは、そ
の後、マイクロコントローラ等の外部装置によりアクセ
スすることができ、メモリ装置の内容を読み出すことが
できるが、その際、メモリ装置の内容は、マイクロコン
トローラの操作を制御するためのプログラムコードを含
むことができる。
途において使用されており、このデータはメモリ装置の
メモリアレイに書き込まれる。記憶されたデータは、そ
の後、マイクロコントローラ等の外部装置によりアクセ
スすることができ、メモリ装置の内容を読み出すことが
できるが、その際、メモリ装置の内容は、マイクロコン
トローラの操作を制御するためのプログラムコードを含
むことができる。
不揮発性メモリ装置は、電源を切った時点で内容が失
われる揮発性メモリ装置とは異なり、給電されていない
時でも内部に記憶されたデータを保持することができる
装置である。通常の不揮発性メモリは、電気的にプログ
ラム可能な読み出し専用メモリ（EPWROM:Electrically
Programmable Read−Only Memory）及び電気的に消去プ
ログラム可能な読み出し専用メモリ（EEPROM:Electrica
lly Erasable Programmable Read−Only Memory）を含
む。
われる揮発性メモリ装置とは異なり、給電されていない
時でも内部に記憶されたデータを保持することができる
装置である。通常の不揮発性メモリは、電気的にプログ
ラム可能な読み出し専用メモリ（EPWROM:Electrically
Programmable Read−Only Memory）及び電気的に消去プ
ログラム可能な読み出し専用メモリ（EEPROM:Electrica
lly Erasable Programmable Read−Only Memory）を含
む。
シーケンシャルメモリ装置は、アドレスカウンタによ
って順次指示されるアドレスに記憶されている内容を出
力することができるメモリ装置である。このメモリ装置
のアドレスカウンタは、受信されたクロック信号に応答
して順次インクリメントされ、それによって、メモリア
レイ内の内容全てが順次読み出されることを可能にす
る。シーケンシャルメモリ装置がランダムアクセスメモ
リ（RAM）装置と異なっているのは、シーケンシャルメ
モリ装置では、アドレスポインタに書き込みができな
い、即ち、RAM装置のように、アクセスしようとするデ
ータを含む任意のアドレスにアドレスポインタを設定す
ることができないからである。しかし、シーケンシャル
メモリ装置のアドレスカウンタは、リセット信号の受信
に応答して、最初のデータ位置のアドレスにリセットす
ることができる。
って順次指示されるアドレスに記憶されている内容を出
力することができるメモリ装置である。このメモリ装置
のアドレスカウンタは、受信されたクロック信号に応答
して順次インクリメントされ、それによって、メモリア
レイ内の内容全てが順次読み出されることを可能にす
る。シーケンシャルメモリ装置がランダムアクセスメモ
リ（RAM）装置と異なっているのは、シーケンシャルメ
モリ装置では、アドレスポインタに書き込みができな
い、即ち、RAM装置のように、アクセスしようとするデ
ータを含む任意のアドレスにアドレスポインタを設定す
ることができないからである。しかし、シーケンシャル
メモリ装置のアドレスカウンタは、リセット信号の受信
に応答して、最初のデータ位置のアドレスにリセットす
ることができる。
メモリ装置は、読み出しコマンドに応答して内部に記
憶されたデータを出力するための読出データパスを有す
る。読出パイプライン構造では、読出データパスは、通
常、センスアンプ及びＤフリップフロップを備える。Ｄ
フリップフロップは、センスアンプが次に出力するデー
タを読み出している間、メモリ装置のデータ出力ピン上
に目下出力中のデータを記憶するために必要とされる。
簡単に言えば、各センスアンプは、ビットラインに接続
されてメモリアレイからのデータビットを直列に受ける
ようになっている。センスアンプは、ビットライン上に
現れる電圧レベルを検出し、ビットライン電圧の論理値
を示す対応論理電圧レベルを、Ｄフリップフロップのデ
ータ入力に供給する。そして、Ｄフリップフロップ内に
記憶された値は、受信されたクロック信号が遷移する時
に、最終的にメモリ装置から出力される。
憶されたデータを出力するための読出データパスを有す
る。読出パイプライン構造では、読出データパスは、通
常、センスアンプ及びＤフリップフロップを備える。Ｄ
フリップフロップは、センスアンプが次に出力するデー
タを読み出している間、メモリ装置のデータ出力ピン上
に目下出力中のデータを記憶するために必要とされる。
簡単に言えば、各センスアンプは、ビットラインに接続
されてメモリアレイからのデータビットを直列に受ける
ようになっている。センスアンプは、ビットライン上に
現れる電圧レベルを検出し、ビットライン電圧の論理値
を示す対応論理電圧レベルを、Ｄフリップフロップのデ
ータ入力に供給する。そして、Ｄフリップフロップ内に
記憶された値は、受信されたクロック信号が遷移する時
に、最終的にメモリ装置から出力される。
しかし、このような読出パイプラインデータ構造に
は、最初のデータビットを出力するために、受信された
クロック信号が少なくとも３回遷移しなければならない
という欠点を有する。つまり、ビットラインを論理
『１』状態にプリチャージするための第１の遷移、プリ
チャージを放出しメモリセルによりビットライン電圧を
制御することができるようにして、モリセル内に記憶さ
れたデータがセンスアンプによって読み出されるように
するための第２の遷移、及び、Ｄフリップフロップをク
ロックして最初のデータビットを出力するための第３の
遷移である。メモリ装置がパワーアップ又は選択された
後に短時間だけデータの出力を開始するように要求され
る場合には、このような３クロック遅延は許容すること
ができない。
は、最初のデータビットを出力するために、受信された
クロック信号が少なくとも３回遷移しなければならない
という欠点を有する。つまり、ビットラインを論理
『１』状態にプリチャージするための第１の遷移、プリ
チャージを放出しメモリセルによりビットライン電圧を
制御することができるようにして、モリセル内に記憶さ
れたデータがセンスアンプによって読み出されるように
するための第２の遷移、及び、Ｄフリップフロップをク
ロックして最初のデータビットを出力するための第３の
遷移である。メモリ装置がパワーアップ又は選択された
後に短時間だけデータの出力を開始するように要求され
る場合には、このような３クロック遅延は許容すること
ができない。
従って、本発明の主な目的は、パワーオン時に不揮発
性シーケンシャルシリアルメモリ装置の最初の２つのメ
モリ位置に記憶された最初の２つのデータビットを感知
し、メモリ装置の選択時にしかもクロック信号の発生の
前にこのメモリ装置から最初のデータビットを出力する
ことによって、メモリ装置の読出データパスをメモリア
レイからのデータで初期化するための回路及び方法を提
供することにある。
性シーケンシャルシリアルメモリ装置の最初の２つのメ
モリ位置に記憶された最初の２つのデータビットを感知
し、メモリ装置の選択時にしかもクロック信号の発生の
前にこのメモリ装置から最初のデータビットを出力する
ことによって、メモリ装置の読出データパスをメモリア
レイからのデータで初期化するための回路及び方法を提
供することにある。
本発明は、さらに、シリアルメモリ装置の初めの２つ
のデータビットを感知し、そして、このメモリ装置をパ
ワーアップ時にこれらのデータビットをラッチに記憶す
るための回路及び方法を提供することを目的とする。
のデータビットを感知し、そして、このメモリ装置をパ
ワーアップ時にこれらのデータビットをラッチに記憶す
るための回路及び方法を提供することを目的とする。
発明の概要 本発明により提供されるシーケンシャルメモリ装置
は、読出パイプラインデータ構造を有しており、パワー
アップ時にメモリ装置のメモリアレイ内にある選択され
たメモリセルからデータを読み出し、メモリ装置の選択
時にクロック信号を必要とすることなく最初のデータビ
ットを出力することによって、メモリ装置のパワーオン
直後に初期化される。ただ一つのデータパス又は複数の
データパスを使用することができるが、好ましい実施例
における読出パイプラインデータ構造は、それぞれのビ
ットラインに接続されてメモリアレイから２つのデータ
ビットを同時に感知するようになされた２つの平行なデ
ータパスを備える。読出パイプラインデータ構造は、メ
モリ装置のパワーオン時にはメモリアレイの最初の２つ
のデータビットが感知・記憶され、メモリ装置の選択時
には受信クロック信号の発生又は必要を伴うことなく最
初のデータビットが出力されるように、初期化される。
は、読出パイプラインデータ構造を有しており、パワー
アップ時にメモリ装置のメモリアレイ内にある選択され
たメモリセルからデータを読み出し、メモリ装置の選択
時にクロック信号を必要とすることなく最初のデータビ
ットを出力することによって、メモリ装置のパワーオン
直後に初期化される。ただ一つのデータパス又は複数の
データパスを使用することができるが、好ましい実施例
における読出パイプラインデータ構造は、それぞれのビ
ットラインに接続されてメモリアレイから２つのデータ
ビットを同時に感知するようになされた２つの平行なデ
ータパスを備える。読出パイプラインデータ構造は、メ
モリ装置のパワーオン時にはメモリアレイの最初の２つ
のデータビットが感知・記憶され、メモリ装置の選択時
には受信クロック信号の発生又は必要を伴うことなく最
初のデータビットが出力されるように、初期化される。
特に、読出パイプラインデータ構造は以下の方法で初
期化される。パワーの表明（assertion）時、パワーオ
ンリセット信号が発生し、選択されたビットライン上に
現れる電圧が高電圧レベルにプリチャージする。パワー
オンリセット信号が低論理状態になった後に、しかし、
遅延されたパワーオン信号が依然として表明されている
（asserted）間は、プリチャージがオフになり、今度
は、選択されたメモリセルがビットライン上に現れる電
圧を制御して、それぞれのデータパス内のセンスアンプ
がビットライン上に現れる電圧レベルを感知する。遅延
されたパワーオンリセット信号が遷移する時に、センス
アンプの出力が、各データバスに含まれるＤフリップフ
ロップにラッチされることによって、メモリ装置のパワ
ーアップ時にこれら最初の２つのデータビットが記憶さ
れる。
期化される。パワーの表明（assertion）時、パワーオ
ンリセット信号が発生し、選択されたビットライン上に
現れる電圧が高電圧レベルにプリチャージする。パワー
オンリセット信号が低論理状態になった後に、しかし、
遅延されたパワーオン信号が依然として表明されている
（asserted）間は、プリチャージがオフになり、今度
は、選択されたメモリセルがビットライン上に現れる電
圧を制御して、それぞれのデータパス内のセンスアンプ
がビットライン上に現れる電圧レベルを感知する。遅延
されたパワーオンリセット信号が遷移する時に、センス
アンプの出力が、各データバスに含まれるＤフリップフ
ロップにラッチされることによって、メモリ装置のパワ
ーアップ時にこれら最初の２つのデータビットが記憶さ
れる。
チップイネーブル信号の表明及びメモリ装置の選択時
に、最初のデータビット（ビット０）がメモリ装置から
出力される。しかし、チップイネーブル信号がパワーア
ップ中に表明される（asserted）場合には、遅延された
パワーオンリセット信号が低い状態に戻った時点で最初
のデータビットが出力されることに注意されたい。従っ
て、メモリ装置の選択時、或いは、遅延されたパワーオ
ンリセット信号が表明されない時に、最初のデータビッ
トがメモリ装置から出力され、クロック信号は必要な
い。同時に、メモリアレイの次の２つのデータビット
（ビット2,3）の論理値に基づいて、ビットラインがプ
リチャージを開始する。
に、最初のデータビット（ビット０）がメモリ装置から
出力される。しかし、チップイネーブル信号がパワーア
ップ中に表明される（asserted）場合には、遅延された
パワーオンリセット信号が低い状態に戻った時点で最初
のデータビットが出力されることに注意されたい。従っ
て、メモリ装置の選択時、或いは、遅延されたパワーオ
ンリセット信号が表明されない時に、最初のデータビッ
トがメモリ装置から出力され、クロック信号は必要な
い。同時に、メモリアレイの次の２つのデータビット
（ビット2,3）の論理値に基づいて、ビットラインがプ
リチャージを開始する。
その後、受信されたクロック信号が最初に論理「ロ
ー」から論理「ハイ」に遷移した時点で、２番目のデー
タビット（ビット１）がメモリ装置から出力される。つ
まり、本発明では、受信されたクロック信号の第１のサ
イクル中に、すでにメモリ装置から最初の２つのデータ
ビットが出力される。また、この時、ビット2,3の感知
が開始される。
ー」から論理「ハイ」に遷移した時点で、２番目のデー
タビット（ビット１）がメモリ装置から出力される。つ
まり、本発明では、受信されたクロック信号の第１のサ
イクル中に、すでにメモリ装置から最初の２つのデータ
ビットが出力される。また、この時、ビット2,3の感知
が開始される。
その後、受信されたクロック信号の立ち上がりトラン
ジションの際に、アドレスカウンタの最も低いアドレス
ビットの値に従って、各データパス内で感知される更な
るデータビットが、選択的且つ交互に出力される。
ジションの際に、アドレスカウンタの最も低いアドレス
ビットの値に従って、各データパス内で感知される更な
るデータビットが、選択的且つ交互に出力される。
本発明は、さらに、パワーオンリセット信号及び遅延
されたパワーオンリセット信号を発生する回路を提供す
るもので、この回路は、アレイのメモリセル内で使用さ
れるものと類似のトランジスタを使用して、パワーオン
リセット終了時の電源電圧がメモリセルを感知するのに
十分であって、遅延されたパワーオンリセット信号が、
パワーオンリセット信号が「ロー」に移行した後も十分
な時間だけ表明され続け、センスアンプがビットライン
を引き下げて（必要な場合には）、さらに、初めの２つ
のデータビットの論理値を適切に感知することを可能に
するようになっている。
されたパワーオンリセット信号を発生する回路を提供す
るもので、この回路は、アレイのメモリセル内で使用さ
れるものと類似のトランジスタを使用して、パワーオン
リセット終了時の電源電圧がメモリセルを感知するのに
十分であって、遅延されたパワーオンリセット信号が、
パワーオンリセット信号が「ロー」に移行した後も十分
な時間だけ表明され続け、センスアンプがビットライン
を引き下げて（必要な場合には）、さらに、初めの２つ
のデータビットの論理値を適切に感知することを可能に
するようになっている。
図面の簡単な説明 以下、添付した図面を参照して行う詳細な説明によ
り、本発明がより良く理解されよう。
り、本発明がより良く理解されよう。
図１は、不揮発性シーケンシャルメモリ装置を示した
単純化ブロック図である。
単純化ブロック図である。
図２は、パワーアップ時で且つクロック信号の発生の
前にシーケンシャルメモリ装置からデータを出力するた
めの、２ビットワイド読出パイプラインデータ構造を示
す詳細なブロック図である。
前にシーケンシャルメモリ装置からデータを出力するた
めの、２ビットワイド読出パイプラインデータ構造を示
す詳細なブロック図である。
図３は、図1,2に示した各種信号間の関係を表す詳細
なタイミング図である。
なタイミング図である。
図４は、図2,3に示した遅延されたパワーオンリセッ
ト信号を発生する回路を示す詳細な概念的ブロック図で
ある。
ト信号を発生する回路を示す詳細な概念的ブロック図で
ある。
好ましい実施例の詳細な説明 図１を参照すると、不揮発性シーケンシャルメモリ装
置10を描いた単純化ブロック図が示される。好ましい実
施例では、メモリ装置10は、マイクロチップテクノロジ
ーインコーポレイテッド社によってCMOS−EPROM技術を
用いて製造された商品番号37LV36/65/128のシーケンシ
ャルシリアルEPROM装置の形態を取る。しかし、本発明
について説明される読出パイプラインデータ構造は、シ
ーケンシャルパラレルメモリ装置や、EEPROMのような他
の不揮発性メモリ技術を用いたメモリ装置で用いること
ができる。さらに、本発明は、一般に、不揮発性メモリ
に適用されるが、これは、メモリ装置にパワーが供給さ
れていない時でも、メモリ装置に記憶されたデータが保
持されて、以下説明するように、パワーオン時にそれら
のデータが読み取り可能でなければならないからであ
る。
置10を描いた単純化ブロック図が示される。好ましい実
施例では、メモリ装置10は、マイクロチップテクノロジ
ーインコーポレイテッド社によってCMOS−EPROM技術を
用いて製造された商品番号37LV36/65/128のシーケンシ
ャルシリアルEPROM装置の形態を取る。しかし、本発明
について説明される読出パイプラインデータ構造は、シ
ーケンシャルパラレルメモリ装置や、EEPROMのような他
の不揮発性メモリ技術を用いたメモリ装置で用いること
ができる。さらに、本発明は、一般に、不揮発性メモリ
に適用されるが、これは、メモリ装置にパワーが供給さ
れていない時でも、メモリ装置に記憶されたデータが保
持されて、以下説明するように、パワーオン時にそれら
のデータが読み取り可能でなければならないからであ
る。
メモリ10は、列／行形式に配置された複数のメモリセ
ル15を有するメモリアレイ14を備え、ここで、各メモリ
セルはこのアレイの唯一のアドレスに対応する。メモリ
装置は、さらに、メモリアレイ14に接続された内部アド
レスカウンタ12を備え、アドレスカウンタ12に格納され
たセルのメモリアドレスに記憶されているデータにアク
セスするようになっている。
ル15を有するメモリアレイ14を備え、ここで、各メモリ
セルはこのアレイの唯一のアドレスに対応する。メモリ
装置は、さらに、メモリアレイ14に接続された内部アド
レスカウンタ12を備え、アドレスカウンタ12に格納され
たセルのメモリアドレスに記憶されているデータにアク
セスするようになっている。
メモリ装置10は、さらに、論理ブロック16を備え、こ
の論理ブロック16によって、ノットチップイネーブル論
理信号NCE及びノットアウトプットイネーブル論理信号N
OEに応答して、メモリアレイ14からの出力データをメモ
リ装置から出力することができるようにする。論理信号
NCEは、メモリ装置10が選択された時に表明されるアク
ティブな「ロー」信号であって、論理信号NOEもまた、
メモリ装置10の出力バッファが可能化された時に表明さ
れるアクティブな「ロー」信号である。メモリ装置10
は、さらに、論理信号NCE,NOEに応答してノットチップ
イネーブルアウト信号NCEOを供給する論理ブロック18を
備え、この信号NECOは、メモリ装置から読み出される最
後のビットに続いてクロックサイクル上に表明されるア
クティブな「ロー」出力信号である。
の論理ブロック16によって、ノットチップイネーブル論
理信号NCE及びノットアウトプットイネーブル論理信号N
OEに応答して、メモリアレイ14からの出力データをメモ
リ装置から出力することができるようにする。論理信号
NCEは、メモリ装置10が選択された時に表明されるアク
ティブな「ロー」信号であって、論理信号NOEもまた、
メモリ装置10の出力バッファが可能化された時に表明さ
れるアクティブな「ロー」信号である。メモリ装置10
は、さらに、論理信号NCE,NOEに応答してノットチップ
イネーブルアウト信号NCEOを供給する論理ブロック18を
備え、この信号NECOは、メモリ装置から読み出される最
後のビットに続いてクロックサイクル上に表明されるア
クティブな「ロー」出力信号である。
簡単に言えば、クロック信号（CLK）の立ち上がりエ
ッジによって、メモリ装置への入出力データを一度に１
ビット分シフトし、この間、このクロック信号は、読み
出し及びプログラム操作のために内部アドレスカウンタ
をインクリメントするのに用いられる。プログラミング
モードでは、論理信号NCE,NOEの双方が論理「ハイ」に
ある時に、クロック信号の立ち上がりエッジによってデ
ータビットがメモリ装置内にシフトされる。読み出しモ
ードでは、論理信号NCE,NOEの双方が論理「ロー」にあ
る時に、クロック信号の立ち上がりエッジによってデー
タビットがメモリ装置外にシフトされる。さらに、デー
タがメモリ装置外にシフトされるのと同時に、クロック
信号の立ち上がりエッジ上でアドレスカウンタがインク
リメントされ、これによって、メモリ装置は、次のメモ
リアドレスにある次のデータビットを読み出すことがで
きる。
ッジによって、メモリ装置への入出力データを一度に１
ビット分シフトし、この間、このクロック信号は、読み
出し及びプログラム操作のために内部アドレスカウンタ
をインクリメントするのに用いられる。プログラミング
モードでは、論理信号NCE,NOEの双方が論理「ハイ」に
ある時に、クロック信号の立ち上がりエッジによってデ
ータビットがメモリ装置内にシフトされる。読み出しモ
ードでは、論理信号NCE,NOEの双方が論理「ロー」にあ
る時に、クロック信号の立ち上がりエッジによってデー
タビットがメモリ装置外にシフトされる。さらに、デー
タがメモリ装置外にシフトされるのと同時に、クロック
信号の立ち上がりエッジ上でアドレスカウンタがインク
リメントされ、これによって、メモリ装置は、次のメモ
リアドレスにある次のデータビットを読み出すことがで
きる。
図２を参照すると、ここには、図１のメモリ装置10の
２ビット長の読出パイプラインデータパスが示されてい
る。この２ビット長データパスによって、メモリ装置10
は、メモリ内の選択されたメモリセルから送られてくる
２つのデータビットを同時に感知することができる。本
発明の主な特徴によれば、このデータパスは、メモリ装
置のパワーアップ時に、最初の２つのデータビットを感
知し記憶するすることができ、しかも、チップイネーブ
ル信号に応答し且つクロック信号の発生又は必要の前
に、最初のデータビットをメモリ装置から出力すること
ができる。しかしながら、メモリ装置がリセット状態か
ら離脱する前に選択される場合は、遅延されたパワーオ
ンリセット信号が非表明状態となるのに応じて最初のデ
ータビットが出力されることに注意すべきである。
２ビット長の読出パイプラインデータパスが示されてい
る。この２ビット長データパスによって、メモリ装置10
は、メモリ内の選択されたメモリセルから送られてくる
２つのデータビットを同時に感知することができる。本
発明の主な特徴によれば、このデータパスは、メモリ装
置のパワーアップ時に、最初の２つのデータビットを感
知し記憶するすることができ、しかも、チップイネーブ
ル信号に応答し且つクロック信号の発生又は必要の前
に、最初のデータビットをメモリ装置から出力すること
ができる。しかしながら、メモリ装置がリセット状態か
ら離脱する前に選択される場合は、遅延されたパワーオ
ンリセット信号が非表明状態となるのに応じて最初のデ
ータビットが出力されることに注意すべきである。
読出データパスは、２つのデータビットを同時にプリ
チャージし感知するために、２つの並列データパス30,3
1を備えている。しかし、本発明の読出データ構造は、
一度に１つのビットを感知するための単に１つのデータ
パスを備えるか、或いは、一度に複数のデータビットを
感知するための複数のデータパスを備えることも可能で
あることは理解すべきである。マルチプレクサ34の入力
は、２つの読出データパスの出力に接続されて、信号DA
TAOUTで表されるように、それそれのデータパスから送
られてくるデータをメモリアレイの出力を交互且つ選択
的に供給するようになっている。信号DATAOUTは、（図
１の）論理ブロック16に供給され、この論理ブロック16
において、論理ブロック16の出力バッファが可能化され
た時点で、メモリ装置の出力に変換される。
チャージし感知するために、２つの並列データパス30,3
1を備えている。しかし、本発明の読出データ構造は、
一度に１つのビットを感知するための単に１つのデータ
パスを備えるか、或いは、一度に複数のデータビットを
感知するための複数のデータパスを備えることも可能で
あることは理解すべきである。マルチプレクサ34の入力
は、２つの読出データパスの出力に接続されて、信号DA
TAOUTで表されるように、それそれのデータパスから送
られてくるデータをメモリアレイの出力を交互且つ選択
的に供給するようになっている。信号DATAOUTは、（図
１の）論理ブロック16に供給され、この論理ブロック16
において、論理ブロック16の出力バッファが可能化され
た時点で、メモリ装置の出力に変換される。
読出データパス30,31は、それぞれ、第１及び第２の
ビットライン32,33に接続されており、メモリアレイ14
内の選択されたメモリセルから送られて来るデータビッ
ト信号DATA0,DATA1を受けるようになっている。特に、
読出データパス30を参照すると、ここにはセンスアンプ
40が備えられており、ビットライン32上のデータビット
の論理状態を感知し検出するようになっている。この場
合、CMOS EPROM技術では、0.4V以下の電圧レベルが論
理「ロー」状態又は論理『０』を表し、1.0V以上の電圧
レベルが論理「ハイ」又は論理『１』を表す。簡単に言
えば、ビットライン32は、プリチャージサイクルの間に
論理「ハイ」の電圧にチャージされる。感知サイクル中
は、選択されたメモリセルが消去されない限り、トラン
ジスタのような小型プルアップ装置によって、ビットラ
インは論理「ハイ」の電圧レベルに保たれ、選択された
メモリセルが消去された場合は、メモリセルが該小型プ
ルアップ装置を克服して、ビットラインは論理「ロー」
の電圧レベルに引下げられる。
ビットライン32,33に接続されており、メモリアレイ14
内の選択されたメモリセルから送られて来るデータビッ
ト信号DATA0,DATA1を受けるようになっている。特に、
読出データパス30を参照すると、ここにはセンスアンプ
40が備えられており、ビットライン32上のデータビット
の論理状態を感知し検出するようになっている。この場
合、CMOS EPROM技術では、0.4V以下の電圧レベルが論
理「ロー」状態又は論理『０』を表し、1.0V以上の電圧
レベルが論理「ハイ」又は論理『１』を表す。簡単に言
えば、ビットライン32は、プリチャージサイクルの間に
論理「ハイ」の電圧にチャージされる。感知サイクル中
は、選択されたメモリセルが消去されない限り、トラン
ジスタのような小型プルアップ装置によって、ビットラ
インは論理「ハイ」の電圧レベルに保たれ、選択された
メモリセルが消去された場合は、メモリセルが該小型プ
ルアップ装置を克服して、ビットラインは論理「ロー」
の電圧レベルに引下げられる。
何れの場合も、感知され検出された論理状態を表す電
圧が、Ｄフリップフロップ42のデータ入力及びマルチプ
レクサ44の第１の入力（A0）の双方に供給される。Ｄフ
リップフロップ42の出力はマルチプレクサ44の第２の入
力（A1）に接続されており、マルチプレクサ44の出力は
Ｄフリップフロップ46のデータ入力に供給される。マル
チプレクサ44の選択線は、論理信号BITZEROを受けるよ
うに接続され、この場合、信号BITZEROは、アドレスカ
ウンタがアドレスゼロに等しく（最初のデータビットの
アドレス位置、即ち、AN〜A0＝『０』）且つノットチッ
プイネーブル信号NCEが「ハイ」である時は、常に、論
理「ハイ」である。Ｄフリッフプロップ42のクロック入
力は、遅延されたパワーオンリセット信号（POR_DLY）
を受けるように接続され、一方Ｄフリッフフロップ46の
クロック入力は、内部クロック信号LATCHCLKを受けるよ
うに接続される。信号LATCHCLKは、実質的に信号CLKを
２で割ったもので、論理信号NCEで可能化される。
圧が、Ｄフリップフロップ42のデータ入力及びマルチプ
レクサ44の第１の入力（A0）の双方に供給される。Ｄフ
リップフロップ42の出力はマルチプレクサ44の第２の入
力（A1）に接続されており、マルチプレクサ44の出力は
Ｄフリップフロップ46のデータ入力に供給される。マル
チプレクサ44の選択線は、論理信号BITZEROを受けるよ
うに接続され、この場合、信号BITZEROは、アドレスカ
ウンタがアドレスゼロに等しく（最初のデータビットの
アドレス位置、即ち、AN〜A0＝『０』）且つノットチッ
プイネーブル信号NCEが「ハイ」である時は、常に、論
理「ハイ」である。Ｄフリッフプロップ42のクロック入
力は、遅延されたパワーオンリセット信号（POR_DLY）
を受けるように接続され、一方Ｄフリッフフロップ46の
クロック入力は、内部クロック信号LATCHCLKを受けるよ
うに接続される。信号LATCHCLKは、実質的に信号CLKを
２で割ったもので、論理信号NCEで可能化される。
読出データパス31は、ビットライン33に接続されてDA
TA1として表される第２のデータビット信号を受けるよ
うになされていること以外は、読出デーダパス30と同一
である。従って、読出データパス31内の部品のうち、読
出データパス30の部品と同一の対応する回路要素はプラ
イム（′）付きの参照番号で識別される。
TA1として表される第２のデータビット信号を受けるよ
うになされていること以外は、読出デーダパス30と同一
である。従って、読出データパス31内の部品のうち、読
出データパス30の部品と同一の対応する回路要素はプラ
イム（′）付きの参照番号で識別される。
以下、図３を参照して、読出データパスの動作を説明
する。図３は、図1,2に示した各種の信号間の関係を具
体的に示したタイミング図である。メモリ装置10のパワ
ーアップ時に、最初に起こる事象の一つは、アクティブ
パワーオンリセット（POR）信号60（図３に示す）の発
生である。パワーオンリセット信号は、通常、図１のメ
モリ装置10に含まれるパワーオンリセット回路（図４に
ブロックの形態で示される）より発生される。パワーオ
ンリセット信号が論理「ハイ」になった直後、図３に示
す内部アドレスカウンタが第３のアドレス位置（３番目
のデータビットのアドレス位置）を指すように設定され
る。即ち、ビットA1以外の全てのアドレスは『０』であ
る。図３には、便宜上、最も下位のアドレスビット４個
のみが示されていることに注意されたい。
する。図３は、図1,2に示した各種の信号間の関係を具
体的に示したタイミング図である。メモリ装置10のパワ
ーアップ時に、最初に起こる事象の一つは、アクティブ
パワーオンリセット（POR）信号60（図３に示す）の発
生である。パワーオンリセット信号は、通常、図１のメ
モリ装置10に含まれるパワーオンリセット回路（図４に
ブロックの形態で示される）より発生される。パワーオ
ンリセット信号が論理「ハイ」になった直後、図３に示
す内部アドレスカウンタが第３のアドレス位置（３番目
のデータビットのアドレス位置）を指すように設定され
る。即ち、ビットA1以外の全てのアドレスは『０』であ
る。図３には、便宜上、最も下位のアドレスビット４個
のみが示されていることに注意されたい。
しかし、本発明は、図３にも示されるメモリアレイへ
の修正アドレス信号を備えており、この信号は第１のメ
モリ位置に、即ち、全てのアドレスビットAN〜A0＝
『０』に、設定されており、メモリ装置の給電時に最初
の２つのデータビットを感知することができるようにな
っている。これは、信号BITZEROが論理「ハイ」にある
時に内部アドレスカウンタのアドレスビットA1をマスク
することによって達成することができる。しかし、信号
BTZEROが論理「ロー」になると、アドレスビットA1はそ
れ以上マスクされず、アレイへの修正アドレス信号は内
部アドレスカウンタと等しくなる。従って、メモリ装置
のパワーアップ時に、メモリアレイへの修正アドレス
は、第１のアドレス位置を指すように設定される（AN〜
A0＝『０』）。さらに、本発明の好ましい実施例では、
２つのデータビットを同時に感知することから、アドレ
スビットA0はメモリアレイには伝達されず、そのような
アドレス（AN〜A0＝『０』）は、実際に最初の２つのア
ドレス位置にあるデータにアクセスし、アドレスビット
A0は、MUX34によって、２つのデータパスからのデータ
を選択的且つ交互に出力するために使用される。
の修正アドレス信号を備えており、この信号は第１のメ
モリ位置に、即ち、全てのアドレスビットAN〜A0＝
『０』に、設定されており、メモリ装置の給電時に最初
の２つのデータビットを感知することができるようにな
っている。これは、信号BITZEROが論理「ハイ」にある
時に内部アドレスカウンタのアドレスビットA1をマスク
することによって達成することができる。しかし、信号
BTZEROが論理「ロー」になると、アドレスビットA1はそ
れ以上マスクされず、アレイへの修正アドレス信号は内
部アドレスカウンタと等しくなる。従って、メモリ装置
のパワーアップ時に、メモリアレイへの修正アドレス
は、第１のアドレス位置を指すように設定される（AN〜
A0＝『０』）。さらに、本発明の好ましい実施例では、
２つのデータビットを同時に感知することから、アドレ
スビットA0はメモリアレイには伝達されず、そのような
アドレス（AN〜A0＝『０』）は、実際に最初の２つのア
ドレス位置にあるデータにアクセスし、アドレスビット
A0は、MUX34によって、２つのデータパスからのデータ
を選択的且つ交互に出力するために使用される。
さらに、メモリ装置のパワーオン時に、ビットライン
32,33上の電圧は、論理「ハイ」の電圧レベル、例えばC
MOS−EPROM技術では1.5Vまでプリチャージを開始する。
32,33上の電圧は、論理「ハイ」の電圧レベル、例えばC
MOS−EPROM技術では1.5Vまでプリチャージを開始する。
一旦パワーオンリセット信号が遷移62によって表され
るように論理「ハイ」から論理「ロー」に遷移すると、
遅延されたパワーオンリセット遅延信号「（POR_DLY信
号64）がまだ論理「ハイ」であるうちに、プリチャージ
がオフになって、最初の２つのデータビットが感知され
る。特に、アレイ中の最初の２つのデータビット（ビッ
ト０及びビット１）に対応する選択されたメモリセル
は、弱いプルアップ装置に引かれて動く。メモリセルが
オンであれば、それは弱いプルアップ装置に打ち勝っ
て、ビットラインを論理「ロー」の電圧レベル、例えば
0Vに引き下げることになろう。しかし、メモリセルがオ
フの場合は、弱いプルアップ装置がビットライン電圧を
論理「ハイ」の電圧レベルに保つ。信号PORが論理「ロ
ー」となった後で信号POR_DLYが「ハイ」状態に残る遅
延は、メモリアレイ内のモリセルがビットラインを論理
「ハイ」から論理「ロー」に引き下げるのに要する時間
に基づいている。好ましい実施例では、この時間は、例
えば約1/2〜１μｓの範囲である。メモリアレイ14のメ
モリセル内にあるトランジスタに類似のトランジスタを
用いて、遅延されたパワーオンリセット信号を発生する
ための一つの方法は、図４に示されており、以下これに
ついて説明する。この時点で、メモリ装置10は、通常ま
だ選択されていない。つまり、信号NCEは表明されてお
らず、メモリ装置の出力は高インピーダンス状態にあ
る。しかし、信号NCE,NOEの双方が表明された状態で装
置パワーアップが起こるならば、信号POR_DLYが論理
「ロー」になった時点で、最初のデータビットが出力で
利用可能になる。このように、信号POR_DLYは、それが
論理「ロー」に移行するまでメモリ装置を自動的に非選
択モードとする。
るように論理「ハイ」から論理「ロー」に遷移すると、
遅延されたパワーオンリセット遅延信号「（POR_DLY信
号64）がまだ論理「ハイ」であるうちに、プリチャージ
がオフになって、最初の２つのデータビットが感知され
る。特に、アレイ中の最初の２つのデータビット（ビッ
ト０及びビット１）に対応する選択されたメモリセル
は、弱いプルアップ装置に引かれて動く。メモリセルが
オンであれば、それは弱いプルアップ装置に打ち勝っ
て、ビットラインを論理「ロー」の電圧レベル、例えば
0Vに引き下げることになろう。しかし、メモリセルがオ
フの場合は、弱いプルアップ装置がビットライン電圧を
論理「ハイ」の電圧レベルに保つ。信号PORが論理「ロ
ー」となった後で信号POR_DLYが「ハイ」状態に残る遅
延は、メモリアレイ内のモリセルがビットラインを論理
「ハイ」から論理「ロー」に引き下げるのに要する時間
に基づいている。好ましい実施例では、この時間は、例
えば約1/2〜１μｓの範囲である。メモリアレイ14のメ
モリセル内にあるトランジスタに類似のトランジスタを
用いて、遅延されたパワーオンリセット信号を発生する
ための一つの方法は、図４に示されており、以下これに
ついて説明する。この時点で、メモリ装置10は、通常ま
だ選択されていない。つまり、信号NCEは表明されてお
らず、メモリ装置の出力は高インピーダンス状態にあ
る。しかし、信号NCE,NOEの双方が表明された状態で装
置パワーアップが起こるならば、信号POR_DLYが論理
「ロー」になった時点で、最初のデータビットが出力で
利用可能になる。このように、信号POR_DLYは、それが
論理「ロー」に移行するまでメモリ装置を自動的に非選
択モードとする。
遅延されたパワーオンリセット信号が、遷移66で表さ
れるように、一旦論理「ハイ」から論理「ロー」に移行
すれと、センスアンプ40,40′によって感知される最初
の２つのデータビットがそれぞれ、Ｄフリップフロップ
42,42′にクロックされ、フリップフロップ42,42′の出
力に現れる。これらの理論値は、それぞれマルチプレク
サ44,44′を介して、Ｄフリッフフロップ46,46′のデー
タ入力に送達される。なぜなら、メモリアレイの最初の
２つのメモリ位置に相当する最初の２つのデータビット
が感知される時、論理信号BITZEROは論理「ハイ」にあ
るからである。この場合も、メモリ装置10は通常まだ選
択されておらず、メモリ装置の出力は高インピーダンス
状態にある。にもかかわらず、クロック信号に何らかの
遷移が起こる前、さらには、論理信号NCEの表明によっ
てメモリ装置10が選択されるよりも前に、読出データパ
ス30,31がプリチャージし、メモリアレイの最初の２つ
のデータビットを感知し、さらにそれぞれこれらのデー
タビットをＤフリッフフロップ42,42′に記憶し、並び
にそれらをフリッフフロップ46,46′のデータ入力に供
給することは明らかであろう。
れるように、一旦論理「ハイ」から論理「ロー」に移行
すれと、センスアンプ40,40′によって感知される最初
の２つのデータビットがそれぞれ、Ｄフリップフロップ
42,42′にクロックされ、フリップフロップ42,42′の出
力に現れる。これらの理論値は、それぞれマルチプレク
サ44,44′を介して、Ｄフリッフフロップ46,46′のデー
タ入力に送達される。なぜなら、メモリアレイの最初の
２つのメモリ位置に相当する最初の２つのデータビット
が感知される時、論理信号BITZEROは論理「ハイ」にあ
るからである。この場合も、メモリ装置10は通常まだ選
択されておらず、メモリ装置の出力は高インピーダンス
状態にある。にもかかわらず、クロック信号に何らかの
遷移が起こる前、さらには、論理信号NCEの表明によっ
てメモリ装置10が選択されるよりも前に、読出データパ
ス30,31がプリチャージし、メモリアレイの最初の２つ
のデータビットを感知し、さらにそれぞれこれらのデー
タビットをＤフリッフフロップ42,42′に記憶し、並び
にそれらをフリッフフロップ46,46′のデータ入力に供
給することは明らかであろう。
遷移68で表されるように、論理信号NCEが表明される
や否や、即ち、メモリ装置10が選択されるや否や、論理
信号BITZERO,LATCHCLKの双方が、それぞれ遷移70,72で
表されるように、論理「ハイ」の電圧レベルから論理
「ロー」の電圧レベルに遷移する。信号LATCHCLKの論理
「ロー」への遷移によって、マルチプレクサ44,44′の
出力に現れるデータ（フリップフロップ42,42′に記憶
されたビット０及びビット１）がＤフリップフロップ4
6,46′にラッチされる。従って、最初の２つのデータビ
ットがそれぞれフリップフロップ46,46′の出力に現れ
る。内部アドレスカウンタは、依然として、３番目のメ
モリ位置にアクセスするよう設定されているので、アド
レス論理信号A0は「ロー」で、マルチプレクサ34がフリ
ップフロップ46の出力をその出力に送達する。このよう
に、本発明では、メモリ装置のパワーアップ時に最初の
２つのデータビットを感知し記憶すると共に、チップ選
択信号に応答してクロック信号（CLK）を必要とせずに
最初のデータビットを出力する読出データ構造が提供さ
れる。
や否や、即ち、メモリ装置10が選択されるや否や、論理
信号BITZERO,LATCHCLKの双方が、それぞれ遷移70,72で
表されるように、論理「ハイ」の電圧レベルから論理
「ロー」の電圧レベルに遷移する。信号LATCHCLKの論理
「ロー」への遷移によって、マルチプレクサ44,44′の
出力に現れるデータ（フリップフロップ42,42′に記憶
されたビット０及びビット１）がＤフリップフロップ4
6,46′にラッチされる。従って、最初の２つのデータビ
ットがそれぞれフリップフロップ46,46′の出力に現れ
る。内部アドレスカウンタは、依然として、３番目のメ
モリ位置にアクセスするよう設定されているので、アド
レス論理信号A0は「ロー」で、マルチプレクサ34がフリ
ップフロップ46の出力をその出力に送達する。このよう
に、本発明では、メモリ装置のパワーアップ時に最初の
２つのデータビットを感知し記憶すると共に、チップ選
択信号に応答してクロック信号（CLK）を必要とせずに
最初のデータビットを出力する読出データ構造が提供さ
れる。
信号BITZEROの論理「ロー」への遷移によって、今度
はアドレスビットA1のマスキングが無効にされて、今度
は修正アドレス信号が内部アドレスカウンタに等しく、
ここで、ビットA1を除く全てのビットが『０』である。
これによって、今度は、メモリ装置が、次の２つのメモ
リ位置に相当する次の２つのデータビット（ビット２及
びビット３）を感知するための準備として、ビットライ
ンのプリチャージを開始することが可能になる。さら
に、信号BITZEROの論理「ロー」への遷移によって、マ
ルチプレクサ44,44′がA0入力に現れた信号をそれらの
対応する出力に送達する。これが今度は、データビット
２から始まって残りのデータをメモリアレイから読み出
すためのデータパスである。
はアドレスビットA1のマスキングが無効にされて、今度
は修正アドレス信号が内部アドレスカウンタに等しく、
ここで、ビットA1を除く全てのビットが『０』である。
これによって、今度は、メモリ装置が、次の２つのメモ
リ位置に相当する次の２つのデータビット（ビット２及
びビット３）を感知するための準備として、ビットライ
ンのプリチャージを開始することが可能になる。さら
に、信号BITZEROの論理「ロー」への遷移によって、マ
ルチプレクサ44,44′がA0入力に現れた信号をそれらの
対応する出力に送達する。これが今度は、データビット
２から始まって残りのデータをメモリアレイから読み出
すためのデータパスである。
信号NCEが表明されてから間もなく、メモリ装置10に
クロック信号CLKが供給される。信号CLKが供給される時
間は用途によって異なるが、信号CLKは、通常、信号NCE
が表明されてから100ns以内にメモリ装置10に供給され
る。遷移74で表されるように、クロック信号が最初に論
理「ロー」から論理「ハイ」に遷移する時に、信号LATC
HCLKもまた、遷移76で表されるように、論理「ロー」か
ら論理「ハイ」に遷移する。さらに、信号CLKの遷移74
が、アドレスカウンタを１つインクリメントし、それに
よって、アドレス論理ビットA0を論理『１』に設定す
る。従って、フリップフロップ46′の出力に現れるデー
タを、マルチプレクサ34がその出力に送達し、メモリ装
置からビット１が出力される。
クロック信号CLKが供給される。信号CLKが供給される時
間は用途によって異なるが、信号CLKは、通常、信号NCE
が表明されてから100ns以内にメモリ装置10に供給され
る。遷移74で表されるように、クロック信号が最初に論
理「ロー」から論理「ハイ」に遷移する時に、信号LATC
HCLKもまた、遷移76で表されるように、論理「ロー」か
ら論理「ハイ」に遷移する。さらに、信号CLKの遷移74
が、アドレスカウンタを１つインクリメントし、それに
よって、アドレス論理ビットA0を論理『１』に設定す
る。従って、フリップフロップ46′の出力に現れるデー
タを、マルチプレクサ34がその出力に送達し、メモリ装
置からビット１が出力される。
遷移76の後、信号LATCHCLKが論理「ハイ」にある時
に、センスアンプ40,40′は、それぞれ、データビット
2,3に起因してビットライン32,33に現れる電圧レベルを
感知する。
に、センスアンプ40,40′は、それぞれ、データビット
2,3に起因してビットライン32,33に現れる電圧レベルを
感知する。
つまり、１サイクル以下のクロックピリオドに対応し
て、信号CLKには１つ又は２つの論理遷移しか発生して
いないにもかかわらず、前記に記載のように、メモリ装
置10からはすでに２つのデータビットが出力されてい
る。これは、読出データパスの出力に最初のデータビッ
トが出力されるまでに少なくとも３回のクロック遷移が
必要となる上記従来技術に比べて、大幅な改良を示すも
のである。従って、本発明は、パワーアップ又は選択
後、短時間でデータの出力が開始されなければならない
用途においてメモリ装置を使用する場合、特に有用であ
ることは明らかであろう。そのような用途は、例えば、
メモリ装置が選択されてから50ナノ秒以内にFPGAにデー
タの出力を開始することが要求される、フィールドプロ
グラマブルゲートアレイ（FPGA）をプログラムするため
にメモリ装置を使用する場合等である。
て、信号CLKには１つ又は２つの論理遷移しか発生して
いないにもかかわらず、前記に記載のように、メモリ装
置10からはすでに２つのデータビットが出力されてい
る。これは、読出データパスの出力に最初のデータビッ
トが出力されるまでに少なくとも３回のクロック遷移が
必要となる上記従来技術に比べて、大幅な改良を示すも
のである。従って、本発明は、パワーアップ又は選択
後、短時間でデータの出力が開始されなければならない
用途においてメモリ装置を使用する場合、特に有用であ
ることは明らかであろう。そのような用途は、例えば、
メモリ装置が選択されてから50ナノ秒以内にFPGAにデー
タの出力を開始することが要求される、フィールドプロ
グラマブルゲートアレイ（FPGA）をプログラムするため
にメモリ装置を使用する場合等である。
ビット２の読み出し後、信号LATCHCLKの周波数は、信
号clkの半分となるように切り換えられる。従って、信
号LATCNCLKは、信号CLKの立ち上がりトランジションで
のみ論理状態を切り換える。これによって、効果的に、
メモリ装置が以前のクロックレートの２倍で機能するこ
とが可能になる。信号CLKの次の立ち上がりエッジで
は、続く２つのデータビットがフリップフロップ46,4
6′にラッチされ、データが、アドレスビットA0の論理
値に応じて、デーダパス30又は31を介してメモリ装置か
ら交互に出力される。つまり、ビットA0が論理「ロー」
ならば、マルチプレクサ34がフリップフロップ46の出力
に現れたデータを送達し、一方、ビットA0が論理「ハ
イ」ならば、マルチプレクサ34がフリップフロップ46′
の出力に現れたデータを送達する。特に、遷移78で表さ
れる信号CLKの次の立ち上がりエッジでは、遷移80で表
されるように、信号LATCHCLKが論理「ハイ」から論理
「ロー」に切り換わる。これによって、フリップフロッ
プ46,46′がクロックされ、メモリ装置からビット２が
出力される。
号clkの半分となるように切り換えられる。従って、信
号LATCNCLKは、信号CLKの立ち上がりトランジションで
のみ論理状態を切り換える。これによって、効果的に、
メモリ装置が以前のクロックレートの２倍で機能するこ
とが可能になる。信号CLKの次の立ち上がりエッジで
は、続く２つのデータビットがフリップフロップ46,4
6′にラッチされ、データが、アドレスビットA0の論理
値に応じて、デーダパス30又は31を介してメモリ装置か
ら交互に出力される。つまり、ビットA0が論理「ロー」
ならば、マルチプレクサ34がフリップフロップ46の出力
に現れたデータを送達し、一方、ビットA0が論理「ハ
イ」ならば、マルチプレクサ34がフリップフロップ46′
の出力に現れたデータを送達する。特に、遷移78で表さ
れる信号CLKの次の立ち上がりエッジでは、遷移80で表
されるように、信号LATCHCLKが論理「ハイ」から論理
「ロー」に切り換わる。これによって、フリップフロッ
プ46,46′がクロックされ、メモリ装置からビット２が
出力される。
さらに、遷移78によって、アドレスカウンタが１つイ
ンクリメントされ、ビットライン32,33が、次の２つの
データビットを感知する準備のために、プリチャージを
開始する。
ンクリメントされ、ビットライン32,33が、次の２つの
データビットを感知する準備のために、プリチャージを
開始する。
遷移82で表されるクロックの次の立ち上がりトランジ
ションの際に、アトレスカウンタがインクリメントさ
れ、つまり、アドレスビットA0＝『１』になり、メモリ
装置からビット３が出力される。さらに、遷移84で表さ
れるように、信号LATCHCLKが論理「ハイ」に切り換わ
り、信号lATCHCLKが論理「ハイ」にある間にセンスアン
プ40,40′がデータビット4,5を感知する。このプロセス
は、メモリ装置から全てのデータが読み出されるか、或
いは、論理信号NCEが論理「ハイ」になってメモリ装置
を非選択とする等、プロセスが中断されるまで継続され
る。
ションの際に、アトレスカウンタがインクリメントさ
れ、つまり、アドレスビットA0＝『１』になり、メモリ
装置からビット３が出力される。さらに、遷移84で表さ
れるように、信号LATCHCLKが論理「ハイ」に切り換わ
り、信号lATCHCLKが論理「ハイ」にある間にセンスアン
プ40,40′がデータビット4,5を感知する。このプロセス
は、メモリ装置から全てのデータが読み出されるか、或
いは、論理信号NCEが論理「ハイ」になってメモリ装置
を非選択とする等、プロセスが中断されるまで継続され
る。
次に、図４を参照すると、遅延されたパワーオンリセ
ット信号（POR_DLY）を発生する回路を具体的に示した
詳細な概念的ブロック図が示されている。回路100は、
通常、メモリ装置10と同じ集積回路上に作製され、同一
電源電圧即ち電源電圧Vccを受ける。回路100は、パワー
オンリセット（POR）信号を発生するためのパワーオン
リセット回路101を備え、このPOR信号は、メモリ装置の
電源電圧レベルが所定閾値以下でしかも安全な動作電圧
範囲内にない時間の間表明される。
ット信号（POR_DLY）を発生する回路を具体的に示した
詳細な概念的ブロック図が示されている。回路100は、
通常、メモリ装置10と同じ集積回路上に作製され、同一
電源電圧即ち電源電圧Vccを受ける。回路100は、パワー
オンリセット（POR）信号を発生するためのパワーオン
リセット回路101を備え、このPOR信号は、メモリ装置の
電源電圧レベルが所定閾値以下でしかも安全な動作電圧
範囲内にない時間の間表明される。
簡単に言えば、電源電圧レベルが所定の閾値以下の
時、信号POR（パワーオンリセット）は論理「ハイ」
で、相補信号NPOR（非パワーオンリセット）は論理「ロ
ー」である。しかし、電源電圧が所定の閾値を越える
と、信号PORが論理「ハイ」から論理「ロー」に遷移し
て、電源電圧がメモリ装置の適正な動作に適した電圧レ
ベルに達したことを示す。
時、信号POR（パワーオンリセット）は論理「ハイ」
で、相補信号NPOR（非パワーオンリセット）は論理「ロ
ー」である。しかし、電源電圧が所定の閾値を越える
と、信号PORが論理「ハイ」から論理「ロー」に遷移し
て、電源電圧がメモリ装置の適正な動作に適した電圧レ
ベルに達したことを示す。
回路100は、さらに、信号NPORに応答して遅延された
パワーオンリセット信号（POR_DLY）を発生する遅延回
路103を備える。回路103は、信号PORが論理「ハイ」か
ら論理「ロー」に遷移した後、メモリアレイの最初の２
つのビット（ビット０及びビット１がセンスアンプ40,4
0′によって感知されるのに十分な所定の時間だけ遅れ
て論理「ハイ」から論理「ロー」に遷移する信号を、効
率良く発生する。
パワーオンリセット信号（POR_DLY）を発生する遅延回
路103を備える。回路103は、信号PORが論理「ハイ」か
ら論理「ロー」に遷移した後、メモリアレイの最初の２
つのビット（ビット０及びビット１がセンスアンプ40,4
0′によって感知されるのに十分な所定の時間だけ遅れ
て論理「ハイ」から論理「ロー」に遷移する信号を、効
率良く発生する。
遅延回路103はＰチャネルトランジスタ104を備え、こ
のトランジスタのソース電極は、電源電圧Vccを受ける
ように接続され、ドレイン電極はＮ−チャネルトランジ
スタ106のドレイン電極に連結される。トランジスタ106
のソース電極はトランジスタ108のドレイン電極に接続
され、トランジスタ108のソース電極はグラウンドに接
続される。トランジスタ104,108のゲート電極は、パワ
ーオンリセット回路101の出力に接続されて、信号NPOR
を受けるようになされ、トランジスタ106のゲート電極
は、バイアス電圧を受けるように接続される。
のトランジスタのソース電極は、電源電圧Vccを受ける
ように接続され、ドレイン電極はＮ−チャネルトランジ
スタ106のドレイン電極に連結される。トランジスタ106
のソース電極はトランジスタ108のドレイン電極に接続
され、トランジスタ108のソース電極はグラウンドに接
続される。トランジスタ104,108のゲート電極は、パワ
ーオンリセット回路101の出力に接続されて、信号NPOR
を受けるようになされ、トランジスタ106のゲート電極
は、バイアス電圧を受けるように接続される。
トランジスタ104,106に共通のドレイン電極は、回路
ノード105を介して、インバータ100,111に接続され、遅
延されたパワーオンリセット信号POR_DLYを供給するよ
うになっている。さらに、回路ノード105はコンデンサ
／トランジスタ112のゲート電極に接続され、このコン
デンサ／トランジスタ112のドレイン電極及びソース電
極の双方がグラウンドに接続される。
ノード105を介して、インバータ100,111に接続され、遅
延されたパワーオンリセット信号POR_DLYを供給するよ
うになっている。さらに、回路ノード105はコンデンサ
／トランジスタ112のゲート電極に接続され、このコン
デンサ／トランジスタ112のドレイン電極及びソース電
極の双方がグラウンドに接続される。
上述のように、信号PORが論理「ロー」に移行した後
で信号POR_DLYが論理「ハイ」に留まる遅延時間は、メ
モリアレイ内のメモリセルがそれぞれのビットラインを
論理「ハイ」から論理「ロー」に引き下げるのに要する
時間に基づく。遅延時間が短すぎると、ビットラインが
論理「ロー」に引下げられるのに十分な時間が与えられ
ず、一方、遅延時間が長すぎると、データの出力が甚だ
しく遅くなる。従って、遅延回路103は、メモリ装置の
実際のメモリセル内で用いられるトランジスタと類似の
トランジスタ108を備え、トランジスタ108が回路ノード
105における電圧を論理「ハイ」から論理「ロー」に引
き下げるのに要する時間が、メモリアレイ内のメモリセ
ルがビットラインを論理「ロー」に引き下げるのにかか
る時間と関連して且つ緊密に近似するようになってい
る。さらに、より精確な時間を得るために、トランジス
タ106は、メモリアレイの読出パスに用いられるパスト
ランジスタに類似で、コンデンサ／トランジスタ112
は、ビットライン上に見られるキャパシタンスとほぼ同
様のキャパシタンスを有するように選択される。
で信号POR_DLYが論理「ハイ」に留まる遅延時間は、メ
モリアレイ内のメモリセルがそれぞれのビットラインを
論理「ハイ」から論理「ロー」に引き下げるのに要する
時間に基づく。遅延時間が短すぎると、ビットラインが
論理「ロー」に引下げられるのに十分な時間が与えられ
ず、一方、遅延時間が長すぎると、データの出力が甚だ
しく遅くなる。従って、遅延回路103は、メモリ装置の
実際のメモリセル内で用いられるトランジスタと類似の
トランジスタ108を備え、トランジスタ108が回路ノード
105における電圧を論理「ハイ」から論理「ロー」に引
き下げるのに要する時間が、メモリアレイ内のメモリセ
ルがビットラインを論理「ロー」に引き下げるのにかか
る時間と関連して且つ緊密に近似するようになってい
る。さらに、より精確な時間を得るために、トランジス
タ106は、メモリアレイの読出パスに用いられるパスト
ランジスタに類似で、コンデンサ／トランジスタ112
は、ビットライン上に見られるキャパシタンスとほぼ同
様のキャパシタンスを有するように選択される。
動作中、信号PORがアクティブ（つまり、論理「ハ
イ」）である時、信号NPORは論理「ロー」であり、トラ
ンジスタ104をオンにすることにより、回路ノード105は
論理「ハイ」の電圧レベル（電圧Vcc）に引き上げられ
る。これによって、インバータ110,111を介して信号POR
_DLYに関する論理「ハイ」の電圧レベルが維持される。
イ」）である時、信号NPORは論理「ロー」であり、トラ
ンジスタ104をオンにすることにより、回路ノード105は
論理「ハイ」の電圧レベル（電圧Vcc）に引き上げられ
る。これによって、インバータ110,111を介して信号POR
_DLYに関する論理「ハイ」の電圧レベルが維持される。
しかしながら、信号RORが論理「ハイ」から論理「ロ
ー」に遷移しもはや表明されなくなると、信号NPORが論
理「ロー」から論理「ハイ」に遷移することによって、
トランジスタ104をオフにし、メモリセルトランジスタ1
08をオンにすることによって、回路ノード105における
電圧を論理「ロー」の電圧レベルに引下げる操作が開始
される。トランジスタ108は、メモリセルで使用される
トランジスタと類似であることから、トランジスタ108
が回路ノード105に現れる電圧を引き下げるのに要する
時間は、メモリアレイ内のセルがビットラインを引き下
げるのに要する時間と関連する。その結果、メモリセル
がビットラインを論理「ロー」に引き下げるのに要する
時間に非常に近い時間で、回路ノード105（及び信号POR
_DLY）が論理「ロー」に引下げられる。従って、信号PO
Rが論理「ハイ」から論理「ロー」に遷移した後、メモ
リセルがビットラインを引き下げで、且つセンスアンプ
がデータビットに適切に感知することを可能にするため
に十分な時間だけ、信号POR_DLYが論理「ハイ」に留ま
る。
ー」に遷移しもはや表明されなくなると、信号NPORが論
理「ロー」から論理「ハイ」に遷移することによって、
トランジスタ104をオフにし、メモリセルトランジスタ1
08をオンにすることによって、回路ノード105における
電圧を論理「ロー」の電圧レベルに引下げる操作が開始
される。トランジスタ108は、メモリセルで使用される
トランジスタと類似であることから、トランジスタ108
が回路ノード105に現れる電圧を引き下げるのに要する
時間は、メモリアレイ内のセルがビットラインを引き下
げるのに要する時間と関連する。その結果、メモリセル
がビットラインを論理「ロー」に引き下げるのに要する
時間に非常に近い時間で、回路ノード105（及び信号POR
_DLY）が論理「ロー」に引下げられる。従って、信号PO
Rが論理「ハイ」から論理「ロー」に遷移した後、メモ
リセルがビットラインを引き下げで、且つセンスアンプ
がデータビットに適切に感知することを可能にするため
に十分な時間だけ、信号POR_DLYが論理「ハイ」に留ま
る。
以上、いくつかの好ましい実施例及び方法を開示した
が、当業者には、前記の説明を考慮することによって、
本発明の精神及び範囲から逸脱することなく前記実施例
及び方法の変更及び変形を行うことが可能であることが
理解されよう。従って、本発明は、添付した請求の範囲
及び適用される法律の規則乃至原則により要求される内
容によってのみ限定されるべきである。
が、当業者には、前記の説明を考慮することによって、
本発明の精神及び範囲から逸脱することなく前記実施例
及び方法の変更及び変形を行うことが可能であることが
理解されよう。従って、本発明は、添付した請求の範囲
及び適用される法律の規則乃至原則により要求される内
容によってのみ限定されるべきである。
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 7/00 G11C 8/00 G11C 11/34 G11C 17/00
Claims (12)
- 【請求項１】不揮発性シーケンシャルメモリ装置であっ
て、このメモリ装置のメモリアレイからデータを読み出
すための読出データ構造を有し、該メモリアレイが、複
数のデータビットを記憶するための複数のメモリセルを
備える不揮発性シーケンシャルメモリ装置において、該
読出データ構造は、前記メモリアレイのビットラインに
結合する少なくとも１つのデータパスを具備し、さら
に、 ビットライン上に現れるデータビットの論理レベルを感
知するための手段、 感知したデータビットをラッチするための手段、並び
に、 このメモリ装置のパワーアップ時にデータパスを初期化
するための初期化手段であって、最初のデータビットの
感知を可能にするためのパワーオンリセット信号を発生
する手段、及び、クロック信号が発生する前にクロック
信号を必要とすることなく最初のデータビットをラッチ
するための遅延されたパワーオンリセット信号を発生す
る手段を備える初期化手段 を具備することを特徴とする不揮発性シーケンシャルメ
モリ装置。 - 【請求項２】前記初期化手段は、メモリ装置が選択され
た時点でクロック信号を必要とすることなく即座に最初
のデータビットを出力する手段を備えることを特徴とす
る請求項１に記載の不揮発性シーケンシャルメモリ装
置。 - 【請求項３】最初のデータビットを感知するのに許され
た時間が、メモリアレイ内のメモリセルによってビット
ラインを第１の論理レベルから第２の論理レベルに引き
下げるのに要する時間に基づいており、それによって、
このメモリ装置からのデータの出力を過度に遅らせるこ
とがなく最初のデータビットを感知することができる十
分な時間が保証されていることを特徴とする請求項１に
記載の不揮発性シーケンシャルメモリ装置。 - 【請求項４】不揮発性シーケンシャルメモリ装置であっ
て、このメモリ装置のメモリアレイからデータを読み出
すための読出データ構造を有し、該メモリアレイが、複
数のデータビットを記憶するための複数のメモリセルを
備える不揮発性シーケンシャルメモリ装置において、該
読出データ構造は、 前記メモリアレイに接続され、このメモリ装置のパワー
オン時に前記メモリアレイの第１のデータビットを感知
し記憶するための手段を備える第１のデータパス、 前記メモリアレイに接続され、このメモリ装置のパワー
オン時に前記メモリアレイの第２のデータビットを感知
し記憶するための手段を備える第２のデータパス、及
び、 第１及び第２のデーダビットを選択的且つ交互に出力す
るために、第１及び第２のデータパスに接続された出力
手段であって、第１のデータビットは、このメモリ装置
が選択されたときに即座に出力するのに利用可能である
出力手段 を具備することを特徴とする不揮発性シーケンシャルメ
モリ装置。 - 【請求項５】第２のデータビットは、受信されたクロッ
クの第１のサイクル中に出力するのに利用可能であるこ
とを特徴とする請求項４に記載の不揮発性シーケンシャ
ルメモリ装置。 - 【請求項６】第１のデータパスは、 前記メモリアレイからのデータビットを感知するための
センスアンプであって、パワーオンリセット信号の遷移
に応答して第１のデータビットの感知を開始するセンス
アンプ、 遅延されたパワーオンリセット信号の遷移に応答して第
１のデータビットを記憶するために前記センスアンプに
接続された第１のラッチ、 前記センスアンプ又は第１のラッチからの出力を交互に
選択するために、制御信号に応答するマルチプレクサ、
及び、 ラッチ信号に応答してデータビットを記憶するために、
前記マルチプレクサに接続された第２のラッチであっ
て、このメモリ装置の選択時に受信クロック信号の発生
を伴うことなく即座に第１のデータビットが出力される
ようにする第２のラッチ を備えることを特徴とする請求項４に記載の不揮発性シ
ーケンシャルメモリ装置。 - 【請求項７】第２のデータパスは、 前記メモリアレイからのデータビットを感知するための
センスアンプであって、パワーオンリセット信号の遷移
に応答して第２のデータビットの感知を開始するセンス
アンプ、 遅延されたパワーオンリセット信号の遷移に応答して第
２のデータビットを記憶するために第２のデータパスの
前記センスアンプに接続された第１のラッチ、 第２のデータパスの前記センスアンプ又は第１のラッチ
からの出力を交互に選択するために、前記制御信号に応
答するマルチプレクサ、及び、 前記ラッチ信号に応答してデータビットを記憶するため
に、第２のデータパスの前記マルチプレクサに接続され
た第２のラッチであって、受信クロック信号の第１のサ
イクルの間に第２のデーダビットが出力されるようにす
る第２のラッチを備えることを特徴とする請求項６に記
載の不揮発性シーケンシャルメモリ装置。 - 【請求項８】パワーオンリセット信号の遷移から遅延さ
れたパワーオンリセット信号の遷移までの時間が、メモ
リアレイ内のメモリセルによってビットラインを第１の
論理レベルから第２の論理レベルに引き下げるのに要す
る時間に基づいており、それによって、メモリ装置から
のデータの出力を過度に遅らせることなく第１及び第２
のデータビットを感知することができるように十分な時
間が保証されていることを特徴とする請求項６に記載の
不揮発性シーケンシャルメモリ装置。 - 【請求項９】さらに、 パワーオンリセット信号を発生するためのパワーオンリ
セット回路、及び、 遅延されたパワーオンリセット信号を発生するためにこ
のパワーオンリセット回路に接続された遅延回路 を有し、 この遅延回路は、パワーオンリセット信号の遷移と遅延
されたパワーオンリセット信号の遷移との間に十分な遅
延を発生させて、メモリアレイ内のメモリセルによって
ビットラインを第１の論理レベルから第２の論理レベル
に引き下げることができるようにし、これによって、メ
モリ装置からのデータの出力を過度に遅らせることなく
第１及び第２のデータビットを感知することできるよう
に十分な時間を保証するようになっていることを特徴と
する請求項６に記載の不揮発性シーケンシャルメモリ装
置。 - 【請求項１０】さらに、このメモリ装置のパワーオン時
に最初の２つのデータビットへのアクセスを可能にする
修正アドレス手段を有することを特徴とする請求項４に
記載の不揮発性シーケンシャルメモリ装置。 - 【請求項１１】複数のデータビットを記憶するための複
数のメモリセルを備えたメモリアレイを有するシーケン
シャルメモリ装置の読出パイプラインデータ構造を初期
化するための方法であって、該読出パイプラインデータ
構造は、このメモリ装置のビットラインに接続される少
なくとも１つのデータパスを具備しており、 このメモリ装置のパワーオン時に、前記ビットラインを
第１の論理レベルにプリチャージするステップ、 パワーオンリセット信号に応答して前記ビットライン上
に現れる最初のデータビットの論理電圧レベルを感知す
るステップ、 遅延されたパワーオンリセット信号に応答して最初のデ
ータビットを記憶するステップ、及び、 このメモリ装置のチップイネーブル信号に応答して然も
クロック信号の発生よりも前に、このメモリ装置から最
初のデータビットを出力し、それによって、このメモリ
装置が選択された時点で即座にデータの出力操作を開始
するようにするステップ から成ることを特徴とする方法。 - 【請求項１２】最初のデータビットを感知することがで
きる時間が、前記メモリアレイ内のメモリセルによって
ビットラインを第１の論理レベルから第２の論理レベル
に引き下げるのに要する時間に基づいており、それによ
って、メモリ装置からのデータ出力を過度に遅らせるこ
となく最初のデータビットを感知することができるのに
十分な時間を保証することを特徴とする請求項11に記載
の方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/508,331 | 1995-07-27 | ||
| US508,331 | 1995-07-27 | ||
| US08/508,331 US5604701A (en) | 1995-07-27 | 1995-07-27 | Initializing a read pipeline of a non-volatile sequential memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10502482A JPH10502482A (ja) | 1998-03-03 |
| JP2818627B2 true JP2818627B2 (ja) | 1998-10-30 |
Family
ID=24022324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9507607A Expired - Lifetime JP2818627B2 (ja) | 1995-07-27 | 1996-07-17 | 不揮発性シーケンシャルメモリ装置の読出パイプラインの初期化 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5604701A (ja) |
| EP (1) | EP0783755B1 (ja) |
| JP (1) | JP2818627B2 (ja) |
| KR (1) | KR100243919B1 (ja) |
| DE (1) | DE69617893D1 (ja) |
| WO (1) | WO1997005619A1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5901086A (en) * | 1996-12-26 | 1999-05-04 | Motorola, Inc. | Pipelined fast-access floating gate memory architecture and method of operation |
| US5715198A (en) * | 1997-02-03 | 1998-02-03 | International Business Machines Corporation | Output latching circuit for static memory devices |
| US5844844A (en) * | 1997-07-09 | 1998-12-01 | Xilinx, Inc. | FPGA memory element programmably triggered on both clock edges |
| JP2000331498A (ja) * | 1999-05-17 | 2000-11-30 | Nec Corp | 半導体記憶装置 |
| US7127598B2 (en) * | 2002-12-19 | 2006-10-24 | Kabushiki Kaisha Toshiba | Semiconductor device comprising transition detecting circuit and method of activating the same |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4817054A (en) * | 1985-12-04 | 1989-03-28 | Advanced Micro Devices, Inc. | High speed RAM based data serializers |
| US4954987A (en) * | 1989-07-17 | 1990-09-04 | Advanced Micro Devices, Inc. | Interleaved sensing system for FIFO and burst-mode memories |
| US5262990A (en) * | 1991-07-12 | 1993-11-16 | Intel Corporation | Memory device having selectable number of output pins |
-
1995
- 1995-07-27 US US08/508,331 patent/US5604701A/en not_active Expired - Lifetime
-
1996
- 1996-07-17 KR KR1019970702003A patent/KR100243919B1/ko not_active Application Discontinuation
- 1996-07-17 EP EP96924423A patent/EP0783755B1/en not_active Expired - Lifetime
- 1996-07-17 JP JP9507607A patent/JP2818627B2/ja not_active Expired - Lifetime
- 1996-07-17 DE DE69617893T patent/DE69617893D1/de not_active Expired - Lifetime
- 1996-07-17 WO PCT/US1996/011530 patent/WO1997005619A1/en active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| EP0783755B1 (en) | 2001-12-12 |
| EP0783755A1 (en) | 1997-07-16 |
| EP0783755A4 (en) | 1998-11-04 |
| JPH10502482A (ja) | 1998-03-03 |
| DE69617893D1 (de) | 2002-01-24 |
| KR970706576A (ko) | 1997-11-03 |
| KR100243919B1 (ko) | 2000-02-01 |
| WO1997005619A1 (en) | 1997-02-13 |
| US5604701A (en) | 1997-02-18 |
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