KR100243919B1 - 비휘발성 순차 메모리 장치의 판독 파이프라인 초기화 방법 및 장치 - Google Patents

비휘발성 순차 메모리 장치의 판독 파이프라인 초기화 방법 및 장치 Download PDF

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씨. 필립 채프맨
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Abstract

메모리 어레이의 바트라인(32, 33)으로부터 데이터를 판독하기 위한 판독 파이프라인 데이터 구조를 가지는 순차 메모리 장치(10)가 기술된다. 상기 판독 파이프라인 데이터 구조는 상기 메모리 어레이로부터 상기 제 1데이타 비트가 클럭 신호(CLK)의 발생전 및 클럭 신호(CLK) 없이 상기 장치로부터의 출력에 이용되도록 상기 데이터 비트(32, 33)상에 나타나는 논리 레벨을 감지하기 위한 감지 증폭기(40, 40') 및 상기 비트 라인(32, 32')상에 수신된 데이터 비트를 나타내는 출력 신호를 제공하기 위한 플립플롭(46, 46'), 상기 장치의 파워업 상에 상기 데이터 경로가 초기화되기 위한 수단(101)을 포함한다.

Description

비휘발성 순차 메모리 장치의 판독 파이프라인 초기화 방법 및 장치
메모리 장치는 메모리 어레이에 기록되는 데이터를 저장하기 위하여 다수의 여러 가지 응용에 사용된다. 상기 저장된 데이타는 메모리 장치의 내용을 판독함으로서 마이크로제어기와 같은 외부 장치에 의해 접속될 수 있고, 상기 메모리 장치의 내용은 마이크로제어기의 동작을 제어하기 위한 프로그램 코드를 포함할 수 있다.
비-휘발성 메모리 장치는 파워가 제거되었을 때 내용이 사라지는 휘발성 메모리와 반대로 전원이 장치에 인가되지 않았을 때도 데이터가 저장되는 것을 유지할 수 있는 장치이다. 통상적인 비-휘발성 메모리는 전기적으로 프로그램 가능한 롬(EPROMs) 및 전기적으로 삭제 가능하고 프로그램가능한 롬(EEPROMs)을 포함한다.
순차 메모리 장치는 지정된 어드레스에서 연속적인 형태로 어드레스 카운터에 의하여 저장된 내용을 출력할 수 있는 메모리 장치이다. 상기 장치의 어드레스 카운터는 상기 메모리 어레이의 전체 내용이 연속적인 형태로 판독되게 함으로서 수신된 클럭 신호에 응답하여 연속적으로 증가된다. 순차 메모리 장치는 연속적인 장치의 상기 어드레스 포인터는 기록될 수 없기 때문에 즉, RAM 장치에서와 같이 데이터에 접근하기 위하여 어떤 요구된 어드레스의 어드레스 포인터를 설정할 수 없기 때문에 임의 접속 메모리(RAM) 장치와는 다르다. 그러나 순차 메모리 장치의 어드레스 카운터는 수신된 리세트 신호에 응답하여 제 1데이타 위치의 어드레스에 리세트될 수 없다.
메모리 장치는 판독 명령에 응답하여 저장된 데이터를 출력하기 위하여 판독 데이터 경로를 포함한다. 판독 파이프라인 구조에서, 상기 판독 데이터 경로는 전형적으로 감지 증폭기 및 D플립-플롭을 포함한다. 상기 D플립-플롭은 상기 메모리 장치의 데이터 출력핀 상에 출력되는 데이터를 저장하기 위하여 요구되고, 한편 상기 감지 증폭기는 출력되기 위한 다음 핀을 판독한다. 간단히, 각 감지 증폭기는 메모리 어레이로부터 데이터 비트를 직렬로 수신하기 위하여 비트라인에 결합된다. 상기 감지 증폭기는 상기 비트라인 상에 나타나는 전압 레벨을 검출하고 비트라인 전압의 논리 값을 나타내는 D플립플롭의 데이터 입력에 상응하는 논리 전압 레벨을
제공한다. 상기 D플립플롭에 저장된 값은 상기 수신된 클럭 신호의 다음 전이 상에서 상기 메모리 장치로부터 최종적으로 출력된다.
그러나, 그러한 판독 파이프라인 데이터 구조는 제 1데이타 비트를 출력하기 위하여 상기 수신된 클럭 신호의 적어도 3가지 전이를 취하는 결점을 겪게된다. 상기 3가지 전이는 논리"1"상태로 상기 비트라인을 프리-충전하는 제 1전이, 상기 메모리 셀에 저장된 데이터가 감지 증폭기에 의하여 판독될 수 있도록 상기 메모리 셀이 상기 비트라인 전압을 제어하도록 하고 미리-충전된 것을 방전하기 위한 제 2전이, 및 D플립플롭을 클럭하고 제 1데이타 비트를 출력하기 위한 제 3전이 등이다. 상기 메모리 장치가 파워-업 또는 파워가 선택된 후에 오직 짧은 시간에만 데이터 출력이 요구될 때 그러한 3가지 클럭 지연이 겪을 수 있다.
파워-온 되었을 때 상기 메모리 장치의 상기 첫 번째 2개의 메모리 위치에 저장된 상기 첫 번째 2개의 데이터 비트를 감지하고 클럭 신호가 발생하기 전에 상기 장치를 선택할 때 메모리 장치로부터 제 1데이타 비트를 출력함으로서 상기 메모리 어레이로부터의 데이터를 갖는 비-휘발성 순차 직렬 메모리 장치의 판독 데이터 경로를 초기화하기 위한 장치 및 방법을 제공하는 것이 본 발명의 주요 목적이다.
장치가 파워-업 되었을 때 첫 번째 2개의 데이터 비트의 직렬 메모리 장치를 감지하고 그리고 이러한 데이터를 래치에 저장하는 회로 및 방법을 제공하는 것이 본 발명의 목적이다.
본 발명은 비-휘발성 메모리 장치에 관한 것이고, 특히 파워-온 될 때 장치의 첫 번째 2개의 메모리 위치에서의 상기 첫번째 2개의 데이터 비트를 감지 및 저장하고 그리고 장치를 선택하고 그리고 클럭 신호의 발생 전에 제 1데이타 비트를 출력함으로서 메모리 어레이로부터 데이터를 갖는 비-휘발성 순차 메모리 장치의 판독 파이프라인을 초기화하기 위한 것이다.
도 1은 비-휘발성 순차 메모리 장치를 기술하는 단순한 블록도;
도 2는 클럭 신호가 발생하기 전에 파워가 업될 때 순차 메모리 장치로부터 데이터를 출력하기 위하여 2개의 -비트 와이드 판독 파이프라인 데이터를 나타내는 상세한 블록도;
도 3은 도 1 및 도 2에 라벨된 다양한 신호 사이의 관계를 나타내는 상세한 블록도;
도 4는 도 2 및 도 3에 도시된 상기 지연된 파워-온 리세트 신호를 발생하기 위한 회로를 설명하는 상세한 블록도.
파워-업될 때 상기 장치의 메모리 어레이 내에서 선택된 메모리 셀로부터 데이터를 판독하고 그리고 상기 장치를 선택하고 그리고 클럭 신호 없이 제 1데이타 비트를 출력함으로서 장치가 파워-온 될 때 즉시 초기화되는 판독 파이프라인 구조를 갖는 순차 메모리 장치가 제공된다. 오직 하나의 데이터 경로 및 다수의 데이터 경로가 사용될지라도, 상기 바람직한 실시예의 판독 파이프라인 데이터 구조는 메모리 어레이로부터 2개의 데이터 비트를 동시적으로 감지하기 위하여 각각 비트라인에 결합된 2개의 병렬 데이터 경로를 포함한다. 장치가 파워-온 될 때 메모리 어레이의 첫 번째 2개의 데이터 비트가 감지 및 저장되고 그리고 상기 장치가 선택될 때 첫 번째 데이터 비트가 수신된 클럭 신호의 발생 또는 신호 없이 출력되도록 상기 판독 파이프라인 데이터 구조가 초기화된다.
특히 상기 판독 파이프라인 데이터 구조는 아래의 방법으로 초기화된다. 파워가 표명될 때, 파워-온 리세트 신호가 발생되고 그리고 상기 선택된 비트라인 상에 나타나는 전압은 고전압 레벨로 프리-충전된다. 상기 리세트 신호 상의 전압이 낮아질 때, 리세트 신호상의 지연된 파워가 표명되고 그리고 상기 프리-충전이 턴 오프 되고 상기 선택된 메모리 셀은 비트라인 상에 나타나는 전압을 제어하고 그리고 각 데이터 경로내의 감지 증폭기는 상기 비트 라인 상에 나타나는 전압 레벨을 감지한다. 지연된 전압이 턴 온된 리세트 신호가 전이될 때, 상기 감지 증폭기의 출력은 각 데이터 경로에 포함된 D플립플롭으로 래치되고 그러므로서 장치가 파워-업될 때 이러한 제 1데이타를 저장한다.
칩 인에이블 신호의 표명 및 메모리 장치를 선택할 때, 상기 제 1데이타 비트(비트0)는 상기 장치로부터 출력된다. 그러나, 상기 칩 인에이블 신호가 파워 업 동안에 표명된다면, 상기 제 1데이타 비트는 상기 지연된 파워 온 신호가 낮게 리턴될 때 출력될 것이다. 그래서, 상기 장치를 선택할 때, 또는 상기 지연된 전력-온 리세트 신호가 표명되지 않을 때 및 클럭 신호가 없을 때 상기 제 1데이타 비트가 상기 장치로부터 출력된다. 또한 이러한 시간에서, 상기 비트라인은 상기 메모리 어레이의 다음 2개의 데이터 비트(비트 2 및 3)의 논리 값을 근거로 프리-충전될 것이다.
그후 상기 수신된 제 1클럭 신호 및 신호가 로우에서 하이 논리로 전이할 때, 상기 제 2데이타 비트(비트1)는 상기 장치로부터 출력된다. 그래서, 상기 수신된 신호의 제 1사이클 동안에, 본 발명은 상기 장치로부터 첫 번째 2개의 데이터 비트가 이미 출력된다. 또한 이러한 시간에서, 상기 비트(2 및 3)의 감지가 시작된다.
그후, 부가적인 데이타 비트가 상기 수신된 클럭 신호의 상승 전이 상에서 상기 장치로부터 그리고 상기 어드레스 카운터의 가장 낮은 어드레스 비트의 논리 값에 따라서 선택적으로 또는 교대로 출력된다.
본 발명은 상기 어레이의 메모리 셀에 사용된 트랜지스터와 유사한 트랜지스터를 사용하는 파워-온 리세트 신호 및 지연된 파워-온 리세트 신호를 발생하기 위한 회로를 제공하고, 파워-온 리세트의 단부에서 전원 공급 전압이 상기 감지 증폭기가 비트 라인을 로우로 이끌도록 상기 파워 온 리세트 신호가 로우로되고 그리고 상기 첫 번째 2개의 데이터 비트의 논리 값을 감지한 후에 적절한 시간 길이에 대하여 표명되어 남아있는 메모리 셀 및 상기 지연된 파워-온 리세트 신호를 감지하기에 충분하다.
본 발명은 도면과 함께 상세한 설명으로 더 잘 이해될 것이다.
도 1에서, 비-휘발성 메모리 장치(10)를 설명하는 단순한 블록도가 도시된다. 바람직한 실시예에서, 메모리 장치(10)는 CMOS-EPROM 기술을 사용하는 마이크로칩 기술 회사에 의하여 제조된 부품 번호 제 37LV36/65/128호를 갖는 연속적인 시리얼 EPROM 장치의 형태로 취한다. 그러나 현재 언급된 상기 판독 파이프라인 데이터 구조는 EEPROM과 같은 다른 비휘발성 기술을 사용하는 순차 병렬 메모리 장치 및 메모리 장치에 사용될 수 있다. 더욱이, 현재 기술될 바와같이 장치에 저장된 데이터가 파워-온될 때 데이터가 판독될 수 있도록 심지어 전원이 상기 장치에 인가되지 않을 때도 유지되어야 하기 때문에 본 발명은 비-휘발성 메모리에 일반적으로 인가된다.
상기 메모리 장치(10)는 각 메모리 셀이 어레이의 유일한 어드레스에 상응하는 로우/컬럼 형태로 정렬된 다수의 메모리 셀(15)을 가지는 메모리 어레이(14)를 포함한다. 상기 장치는 어드레스 카운터(12)에 포함된 셀의 메모리 어드레스에 저장된 데이타 접속하기 위하여 메모리 어레이(14)에 결합된 내부 어드레스 카운터 (12)를 포함한다.
장치(10)는 상기 장치로부터 출력될 메모리 어레이로부터 출력 데이터를 인에이블 하기 위하여 논리 신호(NCE 및 NOE)에 응답하는 논리 블록(16)을 포함한다. 논리 신호(NCE)는 메모리 장치(10)가 선택될 때 표명되는 활성 로우 신호이고 그리고 논리 신호(NOE)는 장치(10)의 출력 버퍼가 인에이블될 때 삽입되는 활성 로우 신호이다. 장치(10)는 NCEO 신호를 제공하기 위하여 논리 신호(NCE 및 NOE)에 응답적인 논리 블록(18)을 포함하고, 그것은 메모리 장치로부터 판독되는 최종 비트 다음에 클럭 사이클 상에 표명되는 활성 로우 출력 신호이다.
간단히, 클럭 신호가 판독 및 프로그래밍 작동을 위하여 내부 어드레스 카운터를 증가시키는데 사용되는 한편 상기 상승 엣지의 클럭 신호(CLK)는 메모리 장치의 내부 및 외부에 동시에 한 비트식 데이터를 이동시킨다. 프로그래밍 모드에서, 상기 클럭 신호의 상승 엣지는 NEC 및 NOE 논리 신호가 높게될 때 메모리 장치로 데이터 비트를 이동한다. 판독 모드에서, 상기 클럭 신호의 상승 엣지는 NEC 및 NOC 논리 신호 모두가 로우로될 때 메모리 장치의 외부에 데이터 비트를 이동한다. 더욱이, 상기 어드레스 카운터는 클럭 신호의 상승 엣지 상에 증가되고 동시에 데이터가 상기 장치로부터 시프트 아웃되고 그러므로서 장치가 순차 메모리 어드레스에서 다음 데이터 비트를 판독하게 한다.
도 2에서, 도 1의 메모리 장치(10)의 2개의 비트 와이드 판독 파이프라인 데이터 경로가 도시된다. 상기 2개의 비트 와이드 데이터 경로는 상기 장치(10)가 상기 메모리 내의 선택된 메모리 셀로로부터 2개의 데이터 비트를 동시에 감지하게 한다. 본 발명의 주요 장점에 따라서, 상기 데이터 경로는 상치가 파워 업될 때 첫 번째 2개의 데이터 비트를 감지 및 저장하고 그리고 클럭 신호의 발생이 필요하기 전에 칩 인에이블 신호에 응답하여 장치로부터 제 1 데이터 비트를 출력하는 능력을 가지고 있다. 그러나 만약 상기 장치가 상기 리세트를 빠져나오기 전에 선택된다면, 상기 지연된 파워-온 리세트 신호에 응답하여 출력되는 제 1데이타 비트가 표명되지 않게된다.
상기 판독 데이터 경로는 동시에 2개의 데이터 비트를 프리-충전 및 감지하기 위하여 2개의 병렬 데이터 경로(30, 31)를 포함한다. 그러나 본 발명의 상기 판독 데이터 구조는 동시에 한 비트를 감지하기 위한 오직 하나의 데이터 경로 또는 동시에 다수의 데이터 비트를 감지하기 위한 다수의 데이터 경로를 포함한다. 멀티플렉서(34)는 각 데이터 경로로부터 신호(DATOUT)에 의하여 나타난 메모리 어레이의 출력에 데이터를 교대로 그리고 선택적으로 제공하기 위한 2개의 판독 데이터 경로의 출력에 결합된 입력을 가진다. 논리 클럭(16)의 출력 버퍼가 인에이블될 때 메모리 장치의 출력에 전송되는 논리 블록(16)(도1)에 신호(DATOUT)가 제공된다.
판독 데이터 경로(30, 31)는 메모리 어레이(14)내에 선택된 메모리 셀로부터 데이터 비트 신호(DATA0 및 DATA1)를 수신하기 위한 제 1 및 제 2비트 라인(32, 33)에 각각 결합된다. 데이터 경로(30)를 판독하기 위하여, CMOS EPROM 기술에 대하여 0.4볼트보다 적은 전압 레벨은 논리 로우 또는 논리"0"을 나타내는 비트 라인(32)상에 데이터 비트의 논리 상태를 감지 및 검출하기 위한 감지 증폭기(40)가 포함되고, 한편 1.0볼트보다 큰 전압 레벨은 논리 하이 또는 논리 "1"을 나타낸다. 간단히, 비트 라인(32)은 프리-충전 사이클 동안에 논리 하이 전압으로 충전된다. 상기 감지 사이클 동안에, 트랜지스터와 같은 작은 풀-업 장치는 상기 메모리 셀이 작은 장치를 대신하고 논리 로우 전압 레벨로 비트라인을 이끄는 경우에 상기 선택된 메모리 셀이 삭제되지 않는다면 상기 논리 하이 전압 레벨에서 상기 비트라인을 유지한다.
다른 경우에, 감지되고 그리고 선택된 논리 상태를 나타내는 전압은 D플립플롭(42)의 데이타 입력 및 멀티플렉스(44)의 제 1입력(A0)에 제공된다. D플립플롭(42)의 출력이 멀티플렉서(44)의 제 2입력(A1)에 결합되고, 멀티플렉스(44)의 출력은 D플립플롭(46)의 입력에 데이터가 공급된다. 상기 어드레스 카운터가 어드레스 제로(제 1데이타 비트의 어드레스 위치 즉, AN-A0= "0")와 동일하고 낫 칩 인에이블 신호(NCE)가 하이로될 때 마다 멀티플렉스(44)의 선택 라인은 신호(BITZERO)가 논리 하이로 되는 논리 신호(BITZERO)를 수신하기 위하여 결합된다. D플립플롭(42)의 클럭 입력은 지연된 파워-온 리세트 신호(POR_DLY)를 수신하기 위하여 결합되고 한편 D플립플롭(42)의 클럭 입력은 내부 클럭 신호(LATCHCLK)를 수신하기 위하여 결합된다. 신호(LATCHCLK)는 2개의 논리 신호에 의하여 분할된 신호(CLK)이고 그리고 논리 신호(NCE)에 의하여 인에이블된다.
판독 데이터 경로(31)는 DATA1로 표시되는 바와같이 제 2데이타 비트 신호를 수신하기 위하여 비트라인(33)에 결합된 판독 데이터 경로(31)를 제외하고 판독 데이터 경로(30)와 동일하다. 따라서, 판독 데이터 경로(30)의 콤포넌트와 동일한 판독 데이터 경로(31) 내에 상응하는 콤포넌트는 프라임(') 참조 번호와 동일하다.
상기 판독 데이터 경로의 동작은 도 1 및 도 2로 라벨된 다양한 신호 사이의 관계를 나타내는 상세한 타이밍 프로그램인 도 3을 참조로 기술될 것이다. 장치(10)가 파워 업될 때, 발생되는 제 1사건의 하나는 활성 전원-온 리세트(POR)신호(60)(도 3에 도시된)의 발생이다. 상기 파워 온 리세트 신호는 도1의 메모리 장치내에서 (도 4에 블록 형태로 도시된) 파워-온 리세트 회로로부터 전형적으로 발생된다. 파워-온 리세트 신호가 논리 하이로 될 때, 도 3에 도시된 내부 어드레스 카운터는 제 3어드레스 위치의 포인트에 설정된다(제 3데이타 비트의 어드레스 위치 즉, 모든 어드레스 비트가 비트 A1을 제외하고 "0"과 동일하다.) 도 3은 편리성을 위하여 4개의 적어도 중요한 어드레스 비트 만을 도시한다.
그러나 본 발명은 장치가 파워 온될 때 제 12개의 데이터 비트를 감지를 허용하도록 제 1메모리 위치 즉 모든 어드레스 비트 (AN-A0= "0")으로 설정되고 도 3에 도시된 메모리 어레이에 변조된 어드레스 신호를 포함한다. 이것은 신호 (LATCHCLK)가 하이로될 때 내부 어드레스 카운터의 어드레스 비트(A1)를 만들므로서 완성될 수 있다. 그러나 신호 (LATCHCLK)가 논리 로우로 될 때, 어드레스 비트(A1)는 더 이상 마스크되지 않고 상기 어레이로 변조된 어드레스 신호는 내부 어드레스 카운터와 동일하게 된다. 따라서, 장치가 파워-온될 때 상기 메모리 어레이에 변조된 어드레스는 제 1어드레스 위치(AN-A0= "0")의 포인터에 설정된다. 더욱이 본 발명의 바람직한 실시예가 동시에 2개의 데이터 비트를 감지하기 때문에, 어드레스 비트(A0)는 메모리 어레이에 전송되지 않고 그리고 그러한 어드레스(AN-A0= "0")는 2개의 데이터 경로로부터 선택적으로 그리고 교대로 출력 데이터에 MUX(34)에 의하여 사용된 어드레스 비트(A0)를 가지는 제 12개의 어드레스 위치에서 데이터에 접속된다.
더욱이, 장치가 파워-온될 때, 비트라인(32, 및 33)상의 전압이 CMOS-EPROM에 대한 1.5볼트와 같은 논리 하이 레벨에 프리-충전하기 시작한다.
전이(62)로 표시된 바와같이 논리 하이로부터 논리 로우로 파워-온 리세트 신호 전이되면, 그러나 한편 상기 지연된 파워-온 리세트 지연 신호(POR_DLY)가 여전히 하이로 되고, 상기 프리-충전은 턴 오프되고 상기 첫 번째 2개의 데이타 비트가 감지된다. 특히, 상기 선택된 메모리 셀은 위크-풀-업 장치에 대하여 어레이의 첫 번째 2개의 데이터 비트(비트0 및 비트1)에 상응한다. 만약 메모리 셀이 온되면, 위크 풀-업 장치가 대치되고 0볼트와 같은 논리 로우 전압 레벨로 비트라인을 이끌게될 것이다. 신호(POR)가 로우로 된후 하이로 남아있는 신호(POR_DLY)의 지연 시간은 논리 하이로부터 논리 논리 로우까지 상기 비트라인을 이끌기 위하여 상기 메모리 어레이의 메모리 셀에 대하여 소요되는 시간을 근거로 한다. 바람직한 실시예에서, 이러한 시간은 예를들면 1/2내지 1 마이크로세칸트로부터 변할 수 있다. 메모리 어레이(14)의 메모리 셀 내의 하나와 유사한 트랜지스터를 사용하여 리세트 신호상에 지연된 파워를 발생하기 위한 하나의 수행은 도 4에 상세히 도시되어 있고 아래에 기술된다. 이러한 포인트에서, 메모리 장치(10)는 전형적으로 아직 선택되지 않았고, 즉 신호(NCE)는 표명되지 않았고, 메모리 장치의 출력은 하이 임피던스 상태로 된다. 그러나, 만약 신호(NCE 및 NOE) 모두가 삽입된 장치 파워-업이 발생하면, 신호(POR_DLY)가 로우로될 때, 상기 제 1데이타 비트는 출력에서 이용될 것이다. 이러한 방법으로, 신호(POR_DLY)가 로우로될 때까지 선택되지 않는 모드에서 상기 장치를 자동적으로 놓는다.
전이(66)에 의해 표시된 된바와 같이 논리 하이에서 논리 로우로 상기 지연된 파워-온 리세트 신호 전이되면, 감지 앰프(40, 40')에 의하여 감지된 상기 첫 번째 2개의 데이터 비트가 D플립플롭(42 및 42')으로 각각 클럭되면, D플립플롭(42 및 42')의 출력에 나타난다. 이러한 논리 값은 메모리 어레이의 첫 번째 2개의 메모리 위치에 상응하는 첫 번째 2개의 데이터 비트가 감지될 때 논리 신호(BITZERO)가 논리 하이되기 때문에 이러한 논리 값은 먹스(44 및 44')를 통하여 D플립플롭(46 및 46')에 전송된다. 다시, 메모리 장치(10)는 전형적으로 아직 선택되지 않았고, 상기 메모리 장치의 출력이 하이 임피던스 상태로 된다. 상기 클럭 신호상에 어떤 전이가 발생하기 전에 그리고 메모리 장치(10)가 논리 신호(NCE)의 표명에 의해 선택되기 전에, 상기 판독 데이터 경로(30, 31)는 메모리 어레이의 첫 번째 2개의 데이터 비트를 미리-충전 및 감지하고 그리고 D플립플롭(42및 42')에 이러한 데이터 비트를 각 저장하고 그리고 D플립플롭(42및 42')의 데이터 입력에 데이터 비트를 공급한다.
논리 신호(NCE)가 표명되자마자, 즉 전이(68)에 의해 표시된 바와같이 상기 메모리 장치(10)가 선택되면, 논리 신호(BITZERO 및 LATCHCLK)는 전이(70, 720에 의하여 표시된 바와같이 논리 하이로부터 논리 로우까지 전이된다. 상기 논리 로우로의 신호 (LATCHCLK)의 전이는 먹스(44 및 44')(플립플롭(42, 42')에 저장된 바와같이 비트0 및 비트1)의 출력에서 나타나는 데이터를 D플립플롭(46 및 46')로 래치된다. 따라서, 상기 첫 번째 2개의 데이터 비트는 플립프롭(46및46')의 출력에서 나타난다. 상기 내부 어드레스 카운터가 상기 제 3메모리의 출력에 나타난다. 상기 내부 어드레스 카운터는 제 3메모리 위치를 접근하기 위하여 여전히 설정되고, 어드레스 논리 신호(A0)는 로우로되고 먹스(34)는 플립플롭(46)의 출력으로부터 먹스의 출력으로 통과된다. 본 발명은 장치가 파워-온될 때 첫 번째 2개의 데이터 비트를 감지 및 저장하는 판독 데이터 구조가 제공되고, 그리고 클럭 신호(CLK)의 없이 칩 선택 신호에 응답하여 제 1데이타 비트를 출력한다.
논리 로우로의 신호(BITZERO)의 전이는 어드레스 비트(A1)의 마스킹을 무시하고 모든 비트가 비트(A1)를 제외하고 "0"과 동일한 내부 어드레스 카운터와 동일하다. 다음 2개의 메모리 위치에 상응하는 다음 2개의 데이터 비트(비트2 및 비트3)를 감지하기 위하여 상기 장치가 상기 비트라인을 프리-충전하도록 한다. 더욱이, 논리 로우로의 신호(BITZERO)의 전이는 먹스(44 및 44')를 먹스의 A0입력에 나타나는 신호를 먹스의 각 출력으로 통과하게 한다. 이것은 데이터 비트(2)로 시작하는 메모리 어레이로부터 남아있는 데이터 비트를 판독하기 위한 데이터 경로이다.
신호(NCE)가 표명된후에, 클럭 신호(CLK)는 장치(10)에 공급된다. 비록 신호(CLK)가 공급되는 시간이 특정하게 인가될지라도, 신호(CLK)는 신호(NCE)가 표명될 때로부터 장치(10)에 100 나노세칸트내에서 전형적으로 공급된다. 전이(74)에 의하여 나타난 클럭 신호의 제 1논리 로우로부터 논리 하이로 전이할 때, 신호(LATCHCLK)는 전이(76)에 의하여 나타난 바와같이 논리 로우로부터 논리 하이로 전이할 것이다. 더욱이 신호(CLK)의 전이(74)는 어드레스 논리 비트(A0)가 논리('1')로 설정됨으로서 어드레스 카운터를 증가시킨다. 따라서, 비트(1)는 플립플롭(46')의 출력에서 나타나는 데이터가 먹스 출력으로 통과하는 먹스(34)에 의하여 상기 장치로부터 출력된다.
전이(76) 후 및 신호(LATCHCLK)가 하이로되는 시간 동안에, 감지 증폭기(40 및 40')는 데이터 비트(2 및 3)로 인하여 비트 라인(32, 33)에 나타나는 전압 레벨을 감지한다.
그래서 비록 오직 하나 또는 2개의 논리 전이가 하나의 전체 클럭 주기보다 적은 것과 상응하는 신호(CLK)상에 나타날지라도, 2개의 데이타 비트는 상기 언급한 바와같이 메모리 장치(10)로부터 출력된다. 이것은 상기 제 1데이타 비트가 판독 데이터 경로의 출력에 나타나기전에 적어도 3개의 클럭 전이의 최소를 요구하는 앞서 언급한 종래 기술에 대하여 실질적인 개선을 나타낸다. 따라서, 그것은 메모리 장치가 파워-업되거나 또는 선택된 후 짧은 시간에 데이터 출력이 초기화되는 응용에 사용될 때 특히 유용하다. 그러한 응용이 상기 장치가 선택으로부터 50나노세칸트내의 FPGA에 출력 데이터를 시작하기 위하여 메모리 장치를 요구하는 필드 프로그램 가능한 게이트 어레이(FPGA)를 프로그램 하기 위하여 사용될 때 존재할 수 있다.
비트(2)를 판독한 후에, 신호(LATCHCLK)의 주파수는 신호 클럭의 1/2가 되게 한다. 따라서, 신호(LATCHCLK)는 신호(CLK)의 상승 전이 상에 논리 상태를 스위치한다. 이것은 메모리 장치가 이전 클럭 레이트가 2번 동작하게 한다. 신호(CLK)의 연속적인 상승 엣지에서, 다음 2개의 데이터 비트는 플립플롭(46 및 46')으로 래치되고 그리고 장치로부터 경로(30, 31)로 출력되는 데이터는 어드레스 비트(A0)의 논리 값에 상응하고 만약 비트(A0)가 논리 로우로 된다면 그러면 먹스(34)는 플립플롭(46)의 출력에 나타나는 데이터를 통과하고 반면 만약 비트(A0)가 논리 하이로 되다면 그러면 먹스(34)는 플립플롭(46')의 출력에 나타나는 데이터를 통과한다. 특히 전이(78)에 의해 나타난 바와같이 신호(CLK)의 다음 상승 엣지 상에, 신호(LATCHCLK)는 전이(80)에 의해 나타난 바와같이 논리 하이로부터 논리 로우로 스위치한다. 이것은 플립플롭(46 및 46')을 클럭하고 상기 장치로부터 비트(2)를 출력한다.
또한 전이(78)는 어드레스 카운터가 하나씩 증가하게 하고 그리고 비트라인(32 및 33)은 다음 2개의 데이터 비트 감지를 준비하기 위하여 미리-충전하기 시작한다.
전이(82)에 나타난 바와같이 상기 클럭의 다음 상승 전이상에서, 상기 어드레스 카운터는 증가되고, 어드레스 비트 A0= "1"이 되고, 비트(3)는 상기 장치로부터 출력된다. 더욱이, 신호(LATCHCLK)는 전이(84)에 의해 나타난바와 같이 논리 하이로 스위치되고 그리고 신호(LATCHCLK)가 하이되는 시간 동안에 데이터 비트(4및5)를 감지한다. 이러한 과정은 데이터의 모두가 상기 메모리 장치로부터 판독될때까지 계속되고 또는 논리 신호(NCE)가 하이로 되는 바와같이 상기 과정이 중단될때까지 계속되고 그러므로서 상기 메모리 장치를 해제한다.
도 4에서, 상기 삭제된 파워-온 리세트 신호(POR_DLY)를 발생하기 위한 회로(100)를 설명하는 상세한 블록도가 도시된다. 회로(100)는 동일한 집적 회로 상에 전형적으로 제조되고 메모리 장치(10) 즉 전압 공급 장치(vCC)와 동일한 파워 공급 전압을 수신한다. 회로(100)는 지연된 파워-온 리세트 신호(POR_DLY)를 발생하기 위하여 신호(NPOR)에 응답적인 지연 회로(103)를 포함한다. 회로(103)는 메모리 어레이의 제 12개의 데이터 비트(비트0 및 비트1)를 감지 증폭기(40 및 40')에 의하여 감지되게 하기에 충분한 소정된 량의 시간에 의하여 신호(POR)의 하이에서 로우 전이 후에 발생하는 하이에서 로우 전이를 가지는 신호를 발생한다.
지연 회로(103)는 전원 공급 전압(VCC)을 수신하기 위하여 결합된 소스 전극 및 N-채널 트랜지스터(106)의 드레인 전극에 결합된 드레인 전극을 가진다. 트랜지스터(106)의 소스 전극은 트랜지스터(108)의 드레인 전극에 결합되고 트랜지스터(108)의 드레인 전극은 접지로 복귀되는 소스 전극을 가진다. 트랜지스터(104 및 108)의 게이트 전극이 신호(NPOR)를 수신하기 위하여 파워-온 리세트 회로(101)의 출력에 결합되고 그리고 트랜지스터(106)의 상기 게이트 전극은 바이아스 전압을 수신하기 위하여 결합된다.
트랜지스터(104 및 106)의 공통 드레인 전극은 회로 노드(105)를 통하여 결합되고 지연된 파워-온 리세트 신호(POR_DLY)를 제공하기 위하여 인버터(110 및 111)에 결합된다. 더욱이 회로 노드(105)는 접지로 복귀되는 드레인 및 소스 전극을 가지는 캐패시터/트랜지스터(112)의 게이트 전극에 결합된다.
초기에 언급한 바와같이, 신호(POR)가 로우로된 후에 신호(POR_DLY)가 하이로 남아있는 지연 시간은 논리 하이로부터 논리 로우로 각 비트 라인을 이끌기 위하여 메모리 어레이의 메모리 셀에 소비되는 시간을 근거로한다. 너무 짧은 지연 시간은 로우로 이끌기 위하여 상기 비트 라인에 대한 충분한 시간을 허용하지 않을 것이다. 다른 한편, 너무 긴 지연 시간은 데이터 출력을 지연한다. 따라서, 지연 회로(103)는 논리 하이로부터 논리 로우까지 회로 노드(105)에서 전압을 이끌기 위하여 트랜지스터(108)가 소용되는 시간이 논리 로우에 비트 라인을 이끌기 위하여 메모리 어레이 내의 메모리 셀이 소요되는 시간에 근접하고 그리고 관련되도록 메모리 장치의 실제 메모리 셀에 사용된 트랜지스터와 유사한 트랜지스터(108)를 포함한다. 부가적으로 더 정확한 시간을 얻기 위하여, 트랜지스터(106)는 메모리 어레이의 판독 경로에 사용된 통과 트랜지스터와 유사하고, 캐패시터/트랜지스터(112)는 비트 라인 상에 보이는 캐패시턴스와 동일한 캐패시턴스를 가지기 위하여 선택된다.
동작할 때, 신호(POR)가 활성화(예를들면 하이) 될 때, 신호(NPOR)는 트랜지스터(104)를 턴 온하는 논리 로우이고 그러므로서 논리 하이 전압 레벨(전압Vcc) 회로 노드(105)를 이끈다. 이것은 인버터(110 및 111)를 통하여 신호(POR_DLY)에 대하여 논리 하이 전압 레벨을 유지한다.
그러나, 신호(POR)가 논리 하이로부터 논리 로우까지 전이될 때 그리고 더 이상 표명되지 않을 때, 신호(NPOR)는 회로 노드(105)에서 논리 로우 전압 레벨로 전압을 이끌기 시작하는 메모리 셀 트랜지스터(108)가 턴온 된다. 트랜지스터 (108)이 메모리 셀에 사용된것과 유사하기 때문에, 회로 노드(105)에서 나타나는 전압을 로우로 이끌기 위하여 소요되는 시간은 비트라인 로우를 이끌기 위하여 소요되는 시간은 상기 시간과 관련 있다. 그 결과 회로 노드(105) (및 신호 (POR_DLY))는 상기 비트 라인을 논리 로우로 이끌기 위하여 메모리 셀에 대하여 소요되는 시간과 거의 유사한 시간에서 논리 로우를 이끈다. 따라서 신호(POR)의 하이에서 로우로의 전이후에, 신호(POR_DLY)는 상기 메모리를 상기 비트라인을 로우로 이끌게 하고 그리고 상기 감지 증폭기가 상기 데이터 비트를 적절히 감지하게 하도록 충분한 시간에 대하여 하이로 남아 있고, 한편 메모리 장치로부터 데이터 출력이 일정하게 지연되지 않는다.
비록 어떤 바람직한 실시예 및 방법이 본 명세서에 기술되었을 지라도, 당업자가 본 발명의 진정한 정신과 범위에 벗어남이 없이 적절한 변형 및 상기 기술된 실시예의 변형 및 방법이 만들어질 수 있다는 것을 앞서 언급한 기술로부터 당업자에게 명백하다. 따라서 본 발명이 첨부된 청구범위 및 규칙 및 적용가능한 법의 원칙에 의하여 요구된 범위까지 제한될 것이다.

Claims (12)

  1. 다수의 데이터 비트를 저장하기 위하여 다수의 메모리 셀을 포함하는 메모리 어레이로부터 데이터를 판독하고, 메모리 어레이의 비트라인에 결합하기 위하여 적어도 하나의 데이터 경로를 포함하는 판독 데이터 구조를 가지는 비-휘발성 순차 메모리 장치에 있어서,
    비트라인 상에 나타나는 데이터 비트의 논리 레벨을 감지하기 위한 수단;
    상기 감지된 데이터 비트를 래치하기 위한 수단; 및
    클럭 신호 없이 클럭 신호의 발생전에 상기 제 1데이타 비트의 감지를 허용하는 파워-온 리세트 신호에 응답하는 수단 및 제 1데이타 비트를 래치하기 위하여 지연된 파워-온 리세트 신호에 응답하는 수단을 포함하는 장치가 파워 업될때 데이터 경로를 초기화하기 위한 수단을 포함하는 것을 특징으로 하는 메모리 장치.
  2. 제 1항에 있어서,
    상기 초기화 수단은 클럭 신호 없이 장치의 선택시에 즉시 상기 제 1데이타 비트를 출력하기 위한 수단을 더 포함하는 것을 특징으로 하는 메모리 장치.
  3. 제 1항에 있어서,
    상기 제 1데이타 비트를 감지하기 위하여 허용된 시간은 메모리 어레이 내의 메모리 셀이 제 1논리 레벨로부터 제 2논리 레벨로 비트라인을 이끌기 위한 시간을 근거로하고 그로인해 제 1 데이타 비트를 감지할 수 있는 반면 상기 장치로부터의 데이터 출력이 과도하게 지연되지 않도록 하기에 충분한 시간이 보장되는 것을 특징으로 하는 메모리 장치.
  4. 다수의 데이터 비트를 저장하기 위하여 다수의 메모리 셀을 포함하는 상기 메모리 어레이로부터 데이터를 판독하기 위한 판독 데이터 구조를 가지는 비-휘발성 순차 메모리 장치에 있어서,
    장치가 파워-온될 때 상기 메모리 어레이의 제 1데이타 비트 감지 및 저장하기 위한 수단을 포함하는 메모리 어레이에 결합된 제 1데이타 경로;
    장치가 파워-온될 때 상기 메모리 어레이의 제 2데이타 비트 감지 및 저장하기 위한 수단을 포함하는 메모리 어레이에 결합된 제 2데이타 경로; 및
    상기 제 1 및 제 2데이타 비트를 선택적으로 그리고 교대로 출력하기 위하여 상기 제 1 및 제 2데이타 경로에 결합된 수단을 포함하고, 상기 제 1데이타 비트는 상기 장치가 선택될 때 즉시 출력 가능한 것을 특징으로 하는 메모리 장치.
  5. 제 4항에 있어서,
    상기 제 2데이타 비트는 수신된 클럭의 제 1사이클 동안에 출력 가능한 것을 특징으로 하는 메모리 장치.
  6. 제 4항에 있어서, 제 1데이타 경로는,
    상기 메모리 어레이로부터 제 1데이타 비트를 감지하기 위한 감지 증폭기를 포함하는데, 상기 제 1데이타 감지는 파워-온 리세트 신호의 전이에 응답하여 초기화되며;
    지연된 파워-온 리세트 신호의 전이에 응답하여 상기 제 1데이타 비트를 저장하기 위하여 상기 감지 증폭기에 결합된 제 1래치;
    상기 감지 증폭기 또는 제 1래치중 하나로부터의 출력을 교대로 선택하기 위하여 제어 신호에 응답하는 멀티플렉서;및
    상기 제 1데이타가 수신된 클럭 신호가 발생하지 않고 상기 장치를 선택할 때 즉시 출력되도록 래치 신호에 응답하는 데이터 비트를 저장하기 위하여 상기 멀티플렉서에 결합된 제 2래치를 포함하는 것을 특징으로 하는 메모리 장치.
  7. 제 6항에 있어서, 제 2데이타 경로는,
    상기 메모리 어레이로부터 제 2데이타 비트를 감지하기 위한 감지 증폭기를 포함하는데, 상기 제 2데이타 감지는 파워-온 리세트 신호의 전이에 응답하여 초기화되며;
    상기 지연된 파워-온 리세트 신호의 전이에 응답하여 제 2데이타 비트를 저장하기 위하여 제 2데이타 경로의 감지 증폭기에 결합된 제 1래치;
    상기 제 2데이타 경로의 감지 증폭기 또는 상기 제 2데이타 경로의 제 1래치중 하나로부터의 출력을 교대로 선택하기 위하여 제어 신호에 응답적인 멀티플렉서;및
    상기 제 2데이타 비트가 상기 수신된 클럭 신호의 제 1사이클 동안에 출력되도록 상기 래치 신호에 응답하는 데이터를 저장하기 위하여 상기 제 2데이타 경로의 멀티플렉서에 결합된 제 2래치를 포함하는 것을 특징으로 하는 메모리 장치.
  8. 제 6항에 있어서,
    상기 파워-온 리세트 신호의 전이 및 상기 지연된 파워-온 리세트 신호 사이의 시간은 상기 메모리 어레이 내의 메모리 셀이 제 1논리 레벨로부터 제 2논리 레벨까지 비트라인을 이끌기 위한 시간을 근거로 하고 그로인해 제 1 및 제 2데이타 비트를 감지할 수 있는 반면 상기 장치로부터의 데이터 출력이 과도하게 지연되지 않도록 하기에 충분한 시간이 보장되는 것을 특징으로 하는 메모리 장치.
  9. 제 6항에 있어서,
    파워-온 리세트 신호를 발생하기 위한 파워-온 리세트 회로; 및
    지연된 파워-온 리세트 신호를 발생하기 위하여 파워-온 리세트 회로에 결합된 지연 회로를 포함하고,
    상기 지연 회로는 메모리 어레이내의 메모리 셀이 제 1논리 레벨로부터 제 2논리 레벨까지 비트라인을 이끌게 하도록 상기 파워-온 리세트 신호의 전이 및 상기 지연된 파워-온 리세트 신호 사이에서 충분한 지연이 발생되게 하고 그로인해 제 1 및 제 2데이타 비트를 감지할 수 있는 반면 상기 장치로부터의 데이터 출력이 과도하게 지연되지 않도록 하기에 충분한 시간이 보장되는 것을 특징으로 하는 메모리 장치.
  10. 제 4항에 있어서,
    장치의 파워-온시 첫 번째 2개의 데이터 비트에 대한 엑세스를 허용하기 위하여 변경된 어드레스 수단을 더 포함하는 것을 특징으로 하는 메모리 장치.
  11. 다수의 데이터 비트를 저장하고 다수의 메모리 셀을 포함하는 메모리 어레이를 가지고, 장치의 비트라인에 결합된 적어도 하나의 경로를 포함하는 순차 메모리 장치의 판독 파이프라인 구조를 초기화하기 위한 방법에 있어서,
    장치가 파워-온될 때 제 1논리 레벨에 상기 비트라인을 프리 충전하는 단계;
    파원-온 리세트 신호에 응답하여 상기 비트라인 상에 나타나는 제 1데이타 비트의 논리 전압 레벨을 감지하는 단계;
    지연된 파워-온 리세트 신호에 응답하여 제 1데이타 비트를 저장하는 단계; 및
    상기 장치의 칩 인에이블 신호에 응답하고 클럭 신호의 발생전에 상기 장치로부터의 제 1데이타 비트를 출력하는 단계를 포함하고, 상기 장치가 선택될 때 즉시 데이터 출력이 초기화되는 것을 특징으로 하는 방법.
  12. 제 11항에 있어서,
    상기 제 1데이타 비트를 감지하기 위하여 허용된 시간은 메모리 어레이 내의 메모리 셀이 제 1논리 레벨에서 제 2논리 레벨까지 비트라인을 이끌기 위한 시간을 근거로 하고 그로인해 제 1 데이타 비트를 감지할 수 있는 반면 상기 장치로부터의 데이터 출력이 과도하게 지연되지 않도록 하기에 충분한 시간이 보장되는 것을 특징으로 하는 메모리 장치.
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