JP3467053B2 - フラッシュ・メモリ用の書込み状態機械インタフェース回路へのアドレス遷移を検出する方法と装置 - Google Patents
フラッシュ・メモリ用の書込み状態機械インタフェース回路へのアドレス遷移を検出する方法と装置Info
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/32—Timing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- Memory System (AREA)
Description
【０００１】
【産業上の利用分野】本発明はフラッシュ・メモリを迅
速に読み出す方法と装置に関する。本発明は特に書込み
状態機械を有するフラッシュ・メモリにおけるアドレス
遷移検出の実行に関する。
速に読み出す方法と装置に関する。本発明は特に書込み
状態機械を有するフラッシュ・メモリにおけるアドレス
遷移検出の実行に関する。
【０００２】
【従来の技術】フラッシュ・メモリは比較的新しい半導
体技術ではあるが、この分野では公知であり、広範に使
用されている。フラッシュ・メモリは不揮発性である。
その意味は電力が遮断されても内容を保持するというこ
とである。これは情報を記憶しておくには電力を継続す
る必要があるスタティック・ランダム・アクセス記憶装
置（「ＳＲＡＭ」）や、ダイナミック・ランダム・アク
セス記憶装置（「ＤＲＡＭ」）のような揮発性の記憶技
術とは対照的である。フラッシュ・メモリのセル構造
と、消去・プログラム可能な読出し専用記憶装置（「Ｅ
ＰＲＯＭ」）の基礎によっても、製造コストが極めて効
率的であり、高度の密度で継続的に基準化でき、信頼性
の高さが保証される。これは他の半導体記憶技術には現
在欠如している特徴の組合せである。
体技術ではあるが、この分野では公知であり、広範に使
用されている。フラッシュ・メモリは不揮発性である。
その意味は電力が遮断されても内容を保持するというこ
とである。これは情報を記憶しておくには電力を継続す
る必要があるスタティック・ランダム・アクセス記憶装
置（「ＳＲＡＭ」）や、ダイナミック・ランダム・アク
セス記憶装置（「ＤＲＡＭ」）のような揮発性の記憶技
術とは対照的である。フラッシュ・メモリのセル構造
と、消去・プログラム可能な読出し専用記憶装置（「Ｅ
ＰＲＯＭ」）の基礎によっても、製造コストが極めて効
率的であり、高度の密度で継続的に基準化でき、信頼性
の高さが保証される。これは他の半導体記憶技術には現
在欠如している特徴の組合せである。
【０００３】しかし、紫外線に晒すことによってだけ消
去できるＥＰＲＯＭとは異なり、フラッシュ・メモリ・
アレイはまとめて電気的に消去できる。これが限定的な
バイト変更式である伝統的な電気的に消去・プログラム
可能な読出し専用記憶装置（「ＥＥＰＲＯＭ」）と異な
る点である。フラッシュ・メモリの消去機能は素子の一
部を瞬時に全て空にする。しかし、この素子は増分的に
プログラム（書込み）可能であり、このことはデータ／
ファイルの更新を必要とする用途では重要な能力であ
る。
去できるＥＰＲＯＭとは異なり、フラッシュ・メモリ・
アレイはまとめて電気的に消去できる。これが限定的な
バイト変更式である伝統的な電気的に消去・プログラム
可能な読出し専用記憶装置（「ＥＥＰＲＯＭ」）と異な
る点である。フラッシュ・メモリの消去機能は素子の一
部を瞬時に全て空にする。しかし、この素子は増分的に
プログラム（書込み）可能であり、このことはデータ／
ファイルの更新を必要とする用途では重要な能力であ
る。
【０００４】フラッシュ・メモリは迅速な読出しが可能
である。しかし、フラッシュ・メモリに情報を書込み、
又はフラッシュ・メモリを消去するには、このメモリを
読み出す場合と比較して大幅に長い時間がかかる。その
理由の一部は記憶域はフラッシュ・メモリから簡単に読
み出されるものの、書込みと消去は反復的なプロセスを
要するためためである。それぞれの消去もしくは書込み
動作は何回か反復されなければならず、消去もしくは書
込み動作が首尾よく完了したことを確認する必要があ
る。フラッシュ・メモリ・チップ内部にある書込み状態
機械（「ＷＳＭ」）によって、フラッシュ・メモリの書
込み及び消去動作の制御が可能であるため、中央処理装
置（ＣＰＵ）に負担がかからない。これらの操作が完了
すると、書込み状態機械はフラッシュ・メモリ・ユニッ
トの操作をユーザーに戻す。そこでユーザーはチップの
読出し、書込み及び消去が可能になる。ユーザーは書込
み又は消去動作を使用可能状態にすることによって書込
み状態機械を起動する。書込み動作も消去動作も使用可
能状態にならない場合は、フラッシュ・メモリ・ユニッ
トは省略時の読出し状態にある。
である。しかし、フラッシュ・メモリに情報を書込み、
又はフラッシュ・メモリを消去するには、このメモリを
読み出す場合と比較して大幅に長い時間がかかる。その
理由の一部は記憶域はフラッシュ・メモリから簡単に読
み出されるものの、書込みと消去は反復的なプロセスを
要するためためである。それぞれの消去もしくは書込み
動作は何回か反復されなければならず、消去もしくは書
込み動作が首尾よく完了したことを確認する必要があ
る。フラッシュ・メモリ・チップ内部にある書込み状態
機械（「ＷＳＭ」）によって、フラッシュ・メモリの書
込み及び消去動作の制御が可能であるため、中央処理装
置（ＣＰＵ）に負担がかからない。これらの操作が完了
すると、書込み状態機械はフラッシュ・メモリ・ユニッ
トの操作をユーザーに戻す。そこでユーザーはチップの
読出し、書込み及び消去が可能になる。ユーザーは書込
み又は消去動作を使用可能状態にすることによって書込
み状態機械を起動する。書込み動作も消去動作も使用可
能状態にならない場合は、フラッシュ・メモリ・ユニッ
トは省略時の読出し状態にある。
【０００５】アドレス遷移検出（「ＡＴＤ」）はこの分
野では公知であり、ＳＲＡＭ及びＥＰＲＯＭで広範に利
用されている。アドレス遷移検出回路の目的はデータを
メモリからよみだす速度を高めることである。これはア
ドレス遷移が検出されると直ちに、全てのメモリ読出し
動作に必要な動作を行うことによって達成される。
野では公知であり、ＳＲＡＭ及びＥＰＲＯＭで広範に利
用されている。アドレス遷移検出回路の目的はデータを
メモリからよみだす速度を高めることである。これはア
ドレス遷移が検出されると直ちに、全てのメモリ読出し
動作に必要な動作を行うことによって達成される。
【０００６】これらの動作には読出し増幅器の等化と、
先行する出力のラッチが含まれる。読出し増幅器は読出
し動作中に読み出されるべき記憶セルから検出される弱
信号を増幅するために使用される。読出し増幅器を等化
することによって、増幅器はクリヤ、又はその他の準備
状態にされるので、増幅器は読み出されるべき新たなデ
ータを直ちに処理できる。先行の出力をラッチすること
によって、読出し動作による新たなデータが読出し増幅
器から出力されるまで、出力は静的な状態に留まる。先
行の出力がラッチされる理由は、読出し増幅器の出力が
最終的に定常値に達するまでは変動するからである。先
行の出力をラッチすることによって振動が出力に伝達さ
れないことが保証される。
先行する出力のラッチが含まれる。読出し増幅器は読出
し動作中に読み出されるべき記憶セルから検出される弱
信号を増幅するために使用される。読出し増幅器を等化
することによって、増幅器はクリヤ、又はその他の準備
状態にされるので、増幅器は読み出されるべき新たなデ
ータを直ちに処理できる。先行の出力をラッチすること
によって、読出し動作による新たなデータが読出し増幅
器から出力されるまで、出力は静的な状態に留まる。先
行の出力がラッチされる理由は、読出し増幅器の出力が
最終的に定常値に達するまでは変動するからである。先
行の出力をラッチすることによって振動が出力に伝達さ
れないことが保証される。
【０００７】読出し増幅器を等化し、先行の出力をラッ
チする回路は公知である。実際には通常は双方の動作が
メモリの読出し動作中に行われる。本発明のアドレス検
出回路によって、アドレス遷移検出が行われなかった場
合よりも速く上記の動作を簡単に行うことが可能にな
る。しかしながら、これまでは書込み状態機械を使用
し、又は節電モードを有するフラッシュ・メモリと共に
ＡＴＤが利用されたことはない。
チする回路は公知である。実際には通常は双方の動作が
メモリの読出し動作中に行われる。本発明のアドレス検
出回路によって、アドレス遷移検出が行われなかった場
合よりも速く上記の動作を簡単に行うことが可能にな
る。しかしながら、これまでは書込み状態機械を使用
し、又は節電モードを有するフラッシュ・メモリと共に
ＡＴＤが利用されたことはない。
【０００８】
【発明が解決しようとする課題】本発明の課題は書込み
状態機械の機構を利用したフラッシュ・メモリにアドレ
ス遷移検出機能を付与することにある。
状態機械の機構を利用したフラッシュ・メモリにアドレ
ス遷移検出機能を付与することにある。
【０００９】本発明の別の課題はフラッシュ・メモリの
ユーザーが即応できるアドレス遷移検出を利用すること
にある。
ユーザーが即応できるアドレス遷移検出を利用すること
にある。
【００１０】本発明の別の課題は書込み状態機械を使用
したフラッシュ・メモリでアドレス遷移検出を使用禁止
にできるようにすることにある。
したフラッシュ・メモリでアドレス遷移検出を使用禁止
にできるようにすることにある。
【００１１】本発明の別の課題はフラッシュ・メモリが
節電モードにある場合に、書込み状態機械を使用したフ
ラッシュ・メモリでアドレス遷移検出を作動できるよう
にすることにある。
節電モードにある場合に、書込み状態機械を使用したフ
ラッシュ・メモリでアドレス遷移検出を作動できるよう
にすることにある。
【００１２】
【課題を解決するための手段】本発明の上記の課題、及
びその他の課題はメモリ・アレイを読み出す際にアドレ
ス遷移を検出する装置によって解決される。
びその他の課題はメモリ・アレイを読み出す際にアドレ
ス遷移を検出する装置によって解決される。
【００１３】メモリ・アレイは複数個の記憶セルから成
っている。各記憶セルは対応する記憶セルを読み出すよ
うに指定された対応する独自のアドレスを有している。
メモリ・アレイはメモリ・アレイを読出し可能な読出し
状態と、そのメモリ・アレイを読出し不能な非読出し状
態とを有している。更に、メモリ・アレイは メモリ・
アレイをユーザーがアクセス可能であるチップ使用可能
状態と、そのメモリ・アレイをユーザーがアクセス不能
であるチップ使用禁止状態とを有している。
っている。各記憶セルは対応する記憶セルを読み出すよ
うに指定された対応する独自のアドレスを有している。
メモリ・アレイはメモリ・アレイを読出し可能な読出し
状態と、そのメモリ・アレイを読出し不能な非読出し状
態とを有している。更に、メモリ・アレイは メモリ・
アレイをユーザーがアクセス可能であるチップ使用可能
状態と、そのメモリ・アレイをユーザーがアクセス不能
であるチップ使用禁止状態とを有している。
【００１４】上記の装置はチップ使用可能信号を供給す
る回路と、読出し状態信号を供給する回路と、アドレス
信号を供給する回路とを備えている。この装置は更に、
アドレス遷移に準じた遷移の検出信号を発する第１回路
と、アドレス遷移検出信号を発する第２回路と、準じた
遷移の検出信号およびアドレス遷移検出信号に応じてア
ドレス遷移検出最終信号を発生する回路を備えている。
る回路と、読出し状態信号を供給する回路と、アドレス
信号を供給する回路とを備えている。この装置は更に、
アドレス遷移に準じた遷移の検出信号を発する第１回路
と、アドレス遷移検出信号を発する第２回路と、準じた
遷移の検出信号およびアドレス遷移検出信号に応じてア
ドレス遷移検出最終信号を発生する回路を備えている。
【００１５】チップ使用可能信号はメモリ・アレイがチ
ップ使用可能状態にある場合と、メモリ・アレイがチッ
プ使用禁止状態にある場合にそれを表示する。読出し状
態信号はメモリ・アレイが読出し状態にある場合と、メ
モリ・アレイが非読出し状態にある場合にそれを表示す
る。
ップ使用可能状態にある場合と、メモリ・アレイがチッ
プ使用禁止状態にある場合にそれを表示する。読出し状
態信号はメモリ・アレイが読出し状態にある場合と、メ
モリ・アレイが非読出し状態にある場合にそれを表示す
る。
【００１６】アドレス遷移に準じた遷移の検出信号を発
する第１回路は、読出し状態信号を供給する前記回路
と、チップ使用可能信号を供給する前記回路とに結合さ
れている。メモリ・アレイが読出し状態にある場合に、
チップ使用可能信号が、メモリ・アレイがチップ使用可
能状態にあることを表示すると、第１回路は準じた遷移
の検出信号を出力する。更に、メモリ・アレイが読出し
状態にあり、且つチップ使用可能信号が、メモリ・アレ
イがチップ使用禁止状態にあることを表示している場合
に、チップ使用可能信号が変化してメモリ・アレイがチ
ップ使用可能状態に入ったことを表示すると、第１回路
は準じた遷移の検出信号を出力する。（実施例の対応部
分は、段落００２８〜００３２に説明されている。）
する第１回路は、読出し状態信号を供給する前記回路
と、チップ使用可能信号を供給する前記回路とに結合さ
れている。メモリ・アレイが読出し状態にある場合に、
チップ使用可能信号が、メモリ・アレイがチップ使用可
能状態にあることを表示すると、第１回路は準じた遷移
の検出信号を出力する。更に、メモリ・アレイが読出し
状態にあり、且つチップ使用可能信号が、メモリ・アレ
イがチップ使用禁止状態にあることを表示している場合
に、チップ使用可能信号が変化してメモリ・アレイがチ
ップ使用可能状態に入ったことを表示すると、第１回路
は準じた遷移の検出信号を出力する。（実施例の対応部
分は、段落００２８〜００３２に説明されている。）
【００１７】アドレス遷移検出信号を発生する第２回路
は、同様に読出し状態信号を供給する回路と、アドレス
信号を供給する回路とに結合されている。メモリ・アレ
イが読出し状態にある場合にアドレス信号が第１アドレ
スから第２アドレスへと変化すると、第２回路が前記ア
ドレス遷移検出信号を出力する。（実施例の対応部分
は、段落００２４〜００２７に説明されている。）
は、同様に読出し状態信号を供給する回路と、アドレス
信号を供給する回路とに結合されている。メモリ・アレ
イが読出し状態にある場合にアドレス信号が第１アドレ
スから第２アドレスへと変化すると、第２回路が前記ア
ドレス遷移検出信号を出力する。（実施例の対応部分
は、段落００２４〜００２７に説明されている。）
【００１８】本発明のその他の課題、特徴及び利点は添
付図面を参照した以下の詳細な説明によって明らかにさ
れよう。
付図面を参照した以下の詳細な説明によって明らかにさ
れよう。
【００１９】
【実施例】以下に書込み状態機構を利用したフラッシュ
・メモリのアドレス遷移検出を実行する方法を開示す
る。
・メモリのアドレス遷移検出を実行する方法を開示す
る。
【００２０】図１はフラッシュ・メモリ素子用の書込み
状態機械（「ＷＳＭ」）インタフェース回路１０のアド
レス遷移検出（「ＡＴＤ」）を示している。インタフェ
ース回路１０の出力はパルス発生器２０によって発生さ
れる、アドレス遷移検出パルス（「ＡＴＤＰ」）信号で
ある。前述のアドレス遷移検出最終信号であるこの信号
ＡＴＤＰのパルスによって読出し増幅器（図示せず）が
等化され、先行の出力がラッチされる。
状態機械（「ＷＳＭ」）インタフェース回路１０のアド
レス遷移検出（「ＡＴＤ」）を示している。インタフェ
ース回路１０の出力はパルス発生器２０によって発生さ
れる、アドレス遷移検出パルス（「ＡＴＤＰ」）信号で
ある。前述のアドレス遷移検出最終信号であるこの信号
ＡＴＤＰのパルスによって読出し増幅器（図示せず）が
等化され、先行の出力がラッチされる。
【００２１】パルス発生器２０はＮＡＮＤゲート２２−
２６に結合されている。信号ＡＴＤＰ上のパルスはＮＡ
ＮＤゲート２２−２６からの信号が高レベル（論理１）
から低レベル（論理０）へと、又、その逆へと遷移した
場合は常にパルス発生器２０によって発生される。ＮＡ
ＮＤゲート２２−２６は公知の種類の回路である。各Ｎ
ＡＮＤゲート２２−２６は２つの入力と一つの出力を有
している。ＮＡＮＤゲートの出力は、ＮＡＮＤゲートへ
の双方の入力が高レベルではない限り、高レベル（論理
１）にある。ＮＡＮＤゲートへの双方の入力が高レベル
（論理１）である場合は、ＮＡＮＤゲートの出力は低レ
ベル（論理０）になる。アドレス遷移検出使用禁止バー
信号（「ＤＡＴＤＢ」）はＡＮＤゲート２８から出力さ
れ、ＮＡＮＤゲート２２−２４へと入力される。信号Ｄ
ＡＴＤＢは更に遅延素子３４に入力される。遅延素子３
４の出力はＮＡＮＤゲート２６へと入力される。
２６に結合されている。信号ＡＴＤＰ上のパルスはＮＡ
ＮＤゲート２２−２６からの信号が高レベル（論理１）
から低レベル（論理０）へと、又、その逆へと遷移した
場合は常にパルス発生器２０によって発生される。ＮＡ
ＮＤゲート２２−２６は公知の種類の回路である。各Ｎ
ＡＮＤゲート２２−２６は２つの入力と一つの出力を有
している。ＮＡＮＤゲートの出力は、ＮＡＮＤゲートへ
の双方の入力が高レベルではない限り、高レベル（論理
１）にある。ＮＡＮＤゲートへの双方の入力が高レベル
（論理１）である場合は、ＮＡＮＤゲートの出力は低レ
ベル（論理０）になる。アドレス遷移検出使用禁止バー
信号（「ＤＡＴＤＢ」）はＡＮＤゲート２８から出力さ
れ、ＮＡＮＤゲート２２−２４へと入力される。信号Ｄ
ＡＴＤＢは更に遅延素子３４に入力される。遅延素子３
４の出力はＮＡＮＤゲート２６へと入力される。
【００２２】信号ＤＡＴＤＢが低レベル（論理０）であ
る場合は、アドレス遷移検出は使用禁止にされる。逆
に、信号ＤＡＴＤＢが高レベル（論理１）である場合
は、アドレス遷移検出は使用可能にされる。
る場合は、アドレス遷移検出は使用禁止にされる。逆
に、信号ＤＡＴＤＢが高レベル（論理１）である場合
は、アドレス遷移検出は使用可能にされる。
【００２３】アドレス信号Ａ１及びＡ０はＮＡＮＤゲー
ト２２及び２４にそれぞれ入力される。アドレス信号Ａ
１及びＡ０は一緒に２ビット・アドレスを形成し、Ａ０
は最下位ビットのアドレスであり、Ａ１は最上位ビット
のアドレスである。説明を明解にするために回路の簡略
化するため、図１では２ビット・アドレスの機構を図示
している。実施例では、アドレスは少なくとも１８ビッ
トから成り、各々が専門家には容易に応用できる態様で
別個のＮＡＮＤゲートへと入力される。
ト２２及び２４にそれぞれ入力される。アドレス信号Ａ
１及びＡ０は一緒に２ビット・アドレスを形成し、Ａ０
は最下位ビットのアドレスであり、Ａ１は最上位ビット
のアドレスである。説明を明解にするために回路の簡略
化するため、図１では２ビット・アドレスの機構を図示
している。実施例では、アドレスは少なくとも１８ビッ
トから成り、各々が専門家には容易に応用できる態様で
別個のＮＡＮＤゲートへと入力される。
【００２４】フラッシュ・メモリから読み出されるべき
アドレスは信号線Ａ０及びＡ１を経て入力される。ユー
ザーによって新たなアドレスが要求される毎に、Ａ０又
はＡ１の何れか（又はＡ０とＡ１の双方）は０から１
へ、又は１から０へ値を変更しなければならない。アド
レス遷移検出が使用可能にされた場合は常に（信号ＤＡ
ＴＤＢが論理１に等しい）、Ａ０又はＡ１を変化せしめ
るアドレス遷移によって、ＮＡＮＤゲート２４又は２２
の出力はそれぞれ１の値から０の値へ、又はその逆へと
変化せしめられる。一方、それによってパルス発生器２
０からパルス信号ＡＴＤＰが発生される。このコンセプ
トは例示によって最も明解に説明される。
アドレスは信号線Ａ０及びＡ１を経て入力される。ユー
ザーによって新たなアドレスが要求される毎に、Ａ０又
はＡ１の何れか（又はＡ０とＡ１の双方）は０から１
へ、又は１から０へ値を変更しなければならない。アド
レス遷移検出が使用可能にされた場合は常に（信号ＤＡ
ＴＤＢが論理１に等しい）、Ａ０又はＡ１を変化せしめ
るアドレス遷移によって、ＮＡＮＤゲート２４又は２２
の出力はそれぞれ１の値から０の値へ、又はその逆へと
変化せしめられる。一方、それによってパルス発生器２
０からパルス信号ＡＴＤＰが発生される。このコンセプ
トは例示によって最も明解に説明される。
【００２５】アドレス０が以前に検出されており、ユー
ザーがアドレス１０進数の２（これは２進の１０に等し
い）を読み出すことを希望した場合は、信号Ａ０は０に
留まるが、信号Ａ１は０の値から１の値へと遷移するで
あろう。信号ＤＡＴＤＢの値が１であり、アドレス遷移
検出が使用可能であることを表示している場合は、ＮＡ
ＮＤゲート２４への入力は変化しないであろう。この場
合、Ａ０は０に等しく、ＤＡＴＤＢは１に等しいので、
ＮＡＮＤゲート２４はパルス発生器２０に１の値を出力
し続けるであろう。
ザーがアドレス１０進数の２（これは２進の１０に等し
い）を読み出すことを希望した場合は、信号Ａ０は０に
留まるが、信号Ａ１は０の値から１の値へと遷移するで
あろう。信号ＤＡＴＤＢの値が１であり、アドレス遷移
検出が使用可能であることを表示している場合は、ＮＡ
ＮＤゲート２４への入力は変化しないであろう。この場
合、Ａ０は０に等しく、ＤＡＴＤＢは１に等しいので、
ＮＡＮＤゲート２４はパルス発生器２０に１の値を出力
し続けるであろう。
【００２６】一方、ＮＡＮＤゲート２２の出力は１から
０に変化し、それによってパルス発生器２０からパルス
信号ＡＴＤＰが発生する。信号ＤＡＴＤＢは１に留まる
が、アドレスが０から１０進の２に変化すると信号Ａ１
は０から１に変化するので、ＮＡＮＤゲート２２への入
力は変化するであろう。
０に変化し、それによってパルス発生器２０からパルス
信号ＡＴＤＰが発生する。信号ＤＡＴＤＢは１に留まる
が、アドレスが０から１０進の２に変化すると信号Ａ１
は０から１に変化するので、ＮＡＮＤゲート２２への入
力は変化するであろう。
【００２７】信号ＤＡＴＤＢが０の値を有し、アドレス
遷移検出が使用禁止であることが表示された場合は常
に、アドレス信号Ａ０又はＡ１が変化してもパルス発生
器２０によってパルス信号ＡＴＤＰが発生されることは
ない。その理由は、信号ＤＡＴＤＢが０の値を有してい
る限り、ＮＡＮＤゲート２２−２４の出力は１でなけれ
ばならないからである。しかし、アドレス遷移検出が使
用可能になったことを表示するように、信号ＤＡＴＤＢ
が０から１に変化すると、任意のビットのアドレス（こ
の場合はＡ０又はＡ１）が論理１の値を有している場合
には、直ちにパルス信号ＡＴＤＰがパルス発生器２０に
よって発生される。従って、アドレス遷移検出が使用禁
止なっている時にアドレス遷移検出が使用可能になる
と、発生したアドレス遷移がＡＴＤＰを発生させる。
遷移検出が使用禁止であることが表示された場合は常
に、アドレス信号Ａ０又はＡ１が変化してもパルス発生
器２０によってパルス信号ＡＴＤＰが発生されることは
ない。その理由は、信号ＤＡＴＤＢが０の値を有してい
る限り、ＮＡＮＤゲート２２−２４の出力は１でなけれ
ばならないからである。しかし、アドレス遷移検出が使
用可能になったことを表示するように、信号ＤＡＴＤＢ
が０から１に変化すると、任意のビットのアドレス（こ
の場合はＡ０又はＡ１）が論理１の値を有している場合
には、直ちにパルス信号ＡＴＤＰがパルス発生器２０に
よって発生される。従って、アドレス遷移検出が使用禁
止なっている時にアドレス遷移検出が使用可能になる
と、発生したアドレス遷移がＡＴＤＰを発生させる。
【００２８】しかし、パルス発生器２０が信号ＡＴＤＰ
を発生するのに必要な低レベル信号をＮＡＮＤゲート２
２又は２４が発生せしめることがないアドレス遷移が一
つあることに留意されたい。この状態はアドレス遷移検
出が使用禁止にされている（すなわちＤＡＴＤＢが０
の）時に、アドレス０への遷移がある場合には常に出現
する。読み出されるべきアドレスがアドレス０である場
合は、全てのアドレス信号線（この場合はＡ０及びＡ
１）は０の値を有する。アドレス信号線（Ａ０及びＡ
１）に対応する全てのＮＡＮＤゲート（ＮＡＮＤゲート
２２−２４）はアドレス信号線からの０の入力を有し、
従ってＤＡＴＤＢの値が０であるか１であるかに関わり
なく、１の出力を有していなければならない。
を発生するのに必要な低レベル信号をＮＡＮＤゲート２
２又は２４が発生せしめることがないアドレス遷移が一
つあることに留意されたい。この状態はアドレス遷移検
出が使用禁止にされている（すなわちＤＡＴＤＢが０
の）時に、アドレス０への遷移がある場合には常に出現
する。読み出されるべきアドレスがアドレス０である場
合は、全てのアドレス信号線（この場合はＡ０及びＡ
１）は０の値を有する。アドレス信号線（Ａ０及びＡ
１）に対応する全てのＮＡＮＤゲート（ＮＡＮＤゲート
２２−２４）はアドレス信号線からの０の入力を有し、
従ってＤＡＴＤＢの値が０であるか１であるかに関わり
なく、１の出力を有していなければならない。
【００２９】この変則的な場合を処理するために、信号
・チップ使用可能バー（「ＣＥＢ」）がインバータ３０
に入力される。次にインバータ３０の出力が信号ＤＡＴ
ＤＢと共に（遅延素子３４によって遅延されて）ＮＡＮ
Ｄゲート２６に入力される。ＮＡＮＤゲート２６の出力
（アドレス遷移に準じた遷移の検出信号）はＮＡＮＤゲ
ート２２−２４の出力と共にパルス発生器２０に入力さ
れる。
・チップ使用可能バー（「ＣＥＢ」）がインバータ３０
に入力される。次にインバータ３０の出力が信号ＤＡＴ
ＤＢと共に（遅延素子３４によって遅延されて）ＮＡＮ
Ｄゲート２６に入力される。ＮＡＮＤゲート２６の出力
（アドレス遷移に準じた遷移の検出信号）はＮＡＮＤゲ
ート２２−２４の出力と共にパルス発生器２０に入力さ
れる。
【００３０】信号ＣＥＢはユーザーがフラッシュ・メモ
リ・チップを使用可能にした場合は０の値を有する。信
号ＣＥＢが１の値を有している場合は、フラッシュ・メ
モリ・チップはユーザーによって使用禁止にされた場合
である。インパータ３０はその入力が０の値である場合
は出力として１の値を有し、その入力が１の値である場
合は出力として０の値を有する。従って、インバータ３
０からの信号出力（及びＮＡＮＤゲート２６への入力）
は、チップが使用可能にされた場合は１の値を有し、チ
ップが使用禁止にされた場合は０の値を有する。
リ・チップを使用可能にした場合は０の値を有する。信
号ＣＥＢが１の値を有している場合は、フラッシュ・メ
モリ・チップはユーザーによって使用禁止にされた場合
である。インパータ３０はその入力が０の値である場合
は出力として１の値を有し、その入力が１の値である場
合は出力として０の値を有する。従って、インバータ３
０からの信号出力（及びＮＡＮＤゲート２６への入力）
は、チップが使用可能にされた場合は１の値を有し、チ
ップが使用禁止にされた場合は０の値を有する。
【００３１】ユーザーはフラッシュ・メモリを含むチッ
プが使用可能にされると常に、フラッシュ・メモリ・セ
ルから記憶を読み出すことだけができる。チップが使用
可能にされない場合は、チップの出力バッファはトリス
テート状態にあり、ひいては読出し可能な情報を供給し
ない。従って、チップが使用可能にされ、信号ＤＡＴＤ
Ｂが０から１に遷移する（アドレス遷移検出が使用可能
にされたことが示される）と常に、ＮＡＮＤゲート２６
の出力は１から０に変化し、それによってパルス発生器
２０に信号ＡＴＤＰを発生させる。この信号は（変則的
なアドレス０を含む）アドレス信号線に現れたアドレス
に関わりなく、チップが使用可能にされ、アドレス遷移
検出が使用禁止から使用可能状態に変化する毎に出現す
る。
プが使用可能にされると常に、フラッシュ・メモリ・セ
ルから記憶を読み出すことだけができる。チップが使用
可能にされない場合は、チップの出力バッファはトリス
テート状態にあり、ひいては読出し可能な情報を供給し
ない。従って、チップが使用可能にされ、信号ＤＡＴＤ
Ｂが０から１に遷移する（アドレス遷移検出が使用可能
にされたことが示される）と常に、ＮＡＮＤゲート２６
の出力は１から０に変化し、それによってパルス発生器
２０に信号ＡＴＤＰを発生させる。この信号は（変則的
なアドレス０を含む）アドレス信号線に現れたアドレス
に関わりなく、チップが使用可能にされ、アドレス遷移
検出が使用禁止から使用可能状態に変化する毎に出現す
る。
【００３２】しかし、アドレス遷移検出が使用禁止から
使用可能状態に変化したときにチップが使用禁止にさ
れ、アドレス遷移検出が使用禁止にされた時にアドレス
０への遷移があった場合は、ＮＡＮＤゲート２２−２６
はそれらの入力の一つとして各々０値を有し、従ってパ
ルス発生器２０からパルス信号ＡＴＤＰは発生されな
い。しかし、チップは使用可能にされないので、ユーザ
ーはチップからデータを読み出すことができない。ユー
ザーがチップを使用可能にすると直ちに、信号ＣＥＢは
１の値から０の値に遷移し、それによってインバータ３
０の出力信号は０の値から１の値へと遷移せしめられ
る。アドレス遷移検出は使用可能にされているので、Ｎ
ＡＮＤゲート２６も入力信号として１の値を有するＤＡ
ＴＤＢを有する。従って、ＮＡＮＤゲート２６はその出
力に１から０へと遷移し、それによってパルス発生器２
０に信号パルスＡＴＤＰを発生させる。このパルスはア
ドレス０への遷移があった場合でも発生される。
使用可能状態に変化したときにチップが使用禁止にさ
れ、アドレス遷移検出が使用禁止にされた時にアドレス
０への遷移があった場合は、ＮＡＮＤゲート２２−２６
はそれらの入力の一つとして各々０値を有し、従ってパ
ルス発生器２０からパルス信号ＡＴＤＰは発生されな
い。しかし、チップは使用可能にされないので、ユーザ
ーはチップからデータを読み出すことができない。ユー
ザーがチップを使用可能にすると直ちに、信号ＣＥＢは
１の値から０の値に遷移し、それによってインバータ３
０の出力信号は０の値から１の値へと遷移せしめられ
る。アドレス遷移検出は使用可能にされているので、Ｎ
ＡＮＤゲート２６も入力信号として１の値を有するＤＡ
ＴＤＢを有する。従って、ＮＡＮＤゲート２６はその出
力に１から０へと遷移し、それによってパルス発生器２
０に信号パルスＡＴＤＰを発生させる。このパルスはア
ドレス０への遷移があった場合でも発生される。
【００３３】信号・アドレス遷移検出使用可能バー
（「ＥＡＴＤＢ」）はインバータ３２への入力である。
インバータ３２の出力と、信号・書込み状態機械バー
（「ＷＳＭＢ」）は、その出力が信号ＤＡＴＤＢである
ＡＮＤゲート２８に入力される。信号ＷＳＭＢは書込み
状態機械によって発生され、書込み状態機械が書込み又
は消去動作を実行するためにフラッシュ・メモリ・チッ
プを制御する場合は、低レベルの値（論理０）を有す
る。信号ＷＳＭＢは、書込み状態機械がチップの制御を
止め、従ってユーザーがフラッシュ・メモリから読出す
ことができる場合は、高レベル（論理１）の値を有して
いる。
（「ＥＡＴＤＢ」）はインバータ３２への入力である。
インバータ３２の出力と、信号・書込み状態機械バー
（「ＷＳＭＢ」）は、その出力が信号ＤＡＴＤＢである
ＡＮＤゲート２８に入力される。信号ＷＳＭＢは書込み
状態機械によって発生され、書込み状態機械が書込み又
は消去動作を実行するためにフラッシュ・メモリ・チッ
プを制御する場合は、低レベルの値（論理０）を有す
る。信号ＷＳＭＢは、書込み状態機械がチップの制御を
止め、従ってユーザーがフラッシュ・メモリから読出す
ことができる場合は、高レベル（論理１）の値を有して
いる。
【００３４】本発明の実施例では、チップでアドレス遷
移検出がなされないようにフラッシュ・メモリ・セルを
構成することが可能である。信号ＥＡＴＤＢはフラッシ
ュ・メモリ・チップがアドレス遷移検出可能に構成され
たかどうかを指示する。信号ＥＡＴＢが低レベル（論理
０）の値を有する場合は、フラッシュ・メモリはアドレ
ス遷移検出可能に構成されたことになる。逆に、ＥＡＴ
Ｂが高レベル（論理１）の値を有する場合は、フラッシ
ュ・メモリはアドレス指定された遷移検出が不能に構成
されたことになる。
移検出がなされないようにフラッシュ・メモリ・セルを
構成することが可能である。信号ＥＡＴＤＢはフラッシ
ュ・メモリ・チップがアドレス遷移検出可能に構成され
たかどうかを指示する。信号ＥＡＴＢが低レベル（論理
０）の値を有する場合は、フラッシュ・メモリはアドレ
ス遷移検出可能に構成されたことになる。逆に、ＥＡＴ
Ｂが高レベル（論理１）の値を有する場合は、フラッシ
ュ・メモリはアドレス指定された遷移検出が不能に構成
されたことになる。
【００３５】ＡＮＤゲート２８は公知の種類の論理回路
である。ＡＮＤゲート２８への入力が双方とも高レベル
である場合は常に（すなわち、信号ＥＡＴＤＢが低で、
ＷＳＭＢが高）、ＡＮＤゲート２８は出力として高レベ
ル信号（論理１）を有する。ＡＮＤゲート２８への入力
のいずれか、又は双方が高レベルではない場合は、ＡＮ
Ｄゲート２８の出力は低レベルになる。
である。ＡＮＤゲート２８への入力が双方とも高レベル
である場合は常に（すなわち、信号ＥＡＴＤＢが低で、
ＷＳＭＢが高）、ＡＮＤゲート２８は出力として高レベ
ル信号（論理１）を有する。ＡＮＤゲート２８への入力
のいずれか、又は双方が高レベルではない場合は、ＡＮ
Ｄゲート２８の出力は低レベルになる。
【００３６】前述したように、ＡＮＤゲート２８からの
出力は信号ＤＡＴＤＢである。フラッシュ・メモリ・チ
ップがアドレス遷移検出可能に構成された場合は、信号
ＥＡＴＤＢは０となる。それによってインバータ３２か
らＡＮＤゲート２８に１が入力される。従って、信号Ｄ
ＡＴＤＢは常に信号ＷＳＭＢが有する値を有する。この
ように、信号ＥＡＴＤＢが０である限り、信号ＷＳＭＢ
が低レベルの値を有し、書込み状態機械がフラッシュ・
メモリ・チップを制御することが示された場合は、信号
ＤＡＴＤＢは低レベルの値を有し、アドレス遷移検出回
路が使用不能であることを示す。前述のとおり、ＮＡＮ
Ｄゲート２２−２６は信号ＤＡＴＤＢからの低レベル入
力を有するので、パルス発生器２０はパルス信号ＡＴＤ
Ｐを発生しない。
出力は信号ＤＡＴＤＢである。フラッシュ・メモリ・チ
ップがアドレス遷移検出可能に構成された場合は、信号
ＥＡＴＤＢは０となる。それによってインバータ３２か
らＡＮＤゲート２８に１が入力される。従って、信号Ｄ
ＡＴＤＢは常に信号ＷＳＭＢが有する値を有する。この
ように、信号ＥＡＴＤＢが０である限り、信号ＷＳＭＢ
が低レベルの値を有し、書込み状態機械がフラッシュ・
メモリ・チップを制御することが示された場合は、信号
ＤＡＴＤＢは低レベルの値を有し、アドレス遷移検出回
路が使用不能であることを示す。前述のとおり、ＮＡＮ
Ｄゲート２２−２６は信号ＤＡＴＤＢからの低レベル入
力を有するので、パルス発生器２０はパルス信号ＡＴＤ
Ｐを発生しない。
【００３７】逆に、信号ＥＡＴＤＢが低レベルであリ、
フラッシュ・メモリ・チップがアドレス遷移検出可能に
構成されたことを示す場合、及び信号ＷＳＭＢが高レベ
ルであり、書込み状態機械がフラッシュ・メモリ・チッ
プを制御しないことが示された場合は、信号ＤＡＴＤＢ
は高レベルとなり、アドレス遷移検出が使用可能にされ
たことを示す。前述のとおり、それによって、ＤＡＴＤ
Ｂ入力の低レベルから高レベルへの遷移がなされない場
合は、ＮＡＮＤゲート２２−２６の高レベルから低レベ
ルへの出力遷移が可能になる。従って、アドレス遷移検
出が行われると、パルスが発生される。
フラッシュ・メモリ・チップがアドレス遷移検出可能に
構成されたことを示す場合、及び信号ＷＳＭＢが高レベ
ルであり、書込み状態機械がフラッシュ・メモリ・チッ
プを制御しないことが示された場合は、信号ＤＡＴＤＢ
は高レベルとなり、アドレス遷移検出が使用可能にされ
たことを示す。前述のとおり、それによって、ＤＡＴＤ
Ｂ入力の低レベルから高レベルへの遷移がなされない場
合は、ＮＡＮＤゲート２２−２６の高レベルから低レベ
ルへの出力遷移が可能になる。従って、アドレス遷移検
出が行われると、パルスが発生される。
【００３８】信号ＥＡＴＤＢが高レベルで、フラッシュ
・メモリ・チップがアドレス遷移検出可能に構成されて
いないことが示される場合は、信号ＤＡＴＤＢは常に低
レベルで、ＡＴＤが不能であることを示す。
・メモリ・チップがアドレス遷移検出可能に構成されて
いないことが示される場合は、信号ＤＡＴＤＢは常に低
レベルで、ＡＴＤが不能であることを示す。
【００３９】図２は出力として信号ＥＡＴＤＢを有する
内容アドレス指定可能メモリ（「ＣＡＭ」）セル４０で
ある。ＣＡＭセルは素子の特殊な構成を示すために論理
１又は論理０を記憶するために使用される場合が多い。
通常は、このような用途のＣＡＭは、それが記憶した値
をユーザーが修正できないように構成されている。フラ
ッシュ・メモリ・チップがアドレス遷移検出モード不能
に構成された場合は、ＣＡＭセル４０は論理１の値を有
する。一方、フラッシュ・メモリ・チップがアドレス遷
移検出モード可能に構成された場合は、ＣＡＭセル４０
は論理０の値を記憶する。
内容アドレス指定可能メモリ（「ＣＡＭ」）セル４０で
ある。ＣＡＭセルは素子の特殊な構成を示すために論理
１又は論理０を記憶するために使用される場合が多い。
通常は、このような用途のＣＡＭは、それが記憶した値
をユーザーが修正できないように構成されている。フラ
ッシュ・メモリ・チップがアドレス遷移検出モード不能
に構成された場合は、ＣＡＭセル４０は論理１の値を有
する。一方、フラッシュ・メモリ・チップがアドレス遷
移検出モード可能に構成された場合は、ＣＡＭセル４０
は論理０の値を記憶する。
【００４０】フラッシュ・メモリ・チップが節電モード
（すなわち休止モード）にされた場合は、ＣＡＭセルは
通常は出力値が０になるように設計されている。しか
し、フラッシュ・メモリ回路が節電モードにされる場合
は、ＣＡＭセル４０は論理１の出力に電力低下されるよ
うに修正されている。これが行われるのは、チップがア
ドレス遷移検出可能に構成された場合、エラーが生ずる
ことを防止するためである。
（すなわち休止モード）にされた場合は、ＣＡＭセルは
通常は出力値が０になるように設計されている。しか
し、フラッシュ・メモリ回路が節電モードにされる場合
は、ＣＡＭセル４０は論理１の出力に電力低下されるよ
うに修正されている。これが行われるのは、チップがア
ドレス遷移検出可能に構成された場合、エラーが生ずる
ことを防止するためである。
【００４１】図１を再度参照すると、実務上普通に行わ
れるように節電モードでＥＡＴＤＢが０になった場合
は、又、フラッシュ・メモリがアドレス遷移検出可能に
構成された場合は、ＥＡＴＤＢは節電中、及び節電の終
了後に０の値を有することになる。このような場合に、
節電モードでチップが使用可能にされるとアドレス０へ
のアドレス遷移がなされた場合、及び書込み状態機械が
チップを制御しない場合は、フラッシュ・メモリ・チッ
プが節電モードから復帰したときに信号ＡＴＤＰからの
パルス発生器２０によってパルスが発生されることはな
い。従って、アドレス遷移検出は失敗し、不適切なデー
タがフラッシュ・メモリから読み出されてしまう。
れるように節電モードでＥＡＴＤＢが０になった場合
は、又、フラッシュ・メモリがアドレス遷移検出可能に
構成された場合は、ＥＡＴＤＢは節電中、及び節電の終
了後に０の値を有することになる。このような場合に、
節電モードでチップが使用可能にされるとアドレス０へ
のアドレス遷移がなされた場合、及び書込み状態機械が
チップを制御しない場合は、フラッシュ・メモリ・チッ
プが節電モードから復帰したときに信号ＡＴＤＰからの
パルス発生器２０によってパルスが発生されることはな
い。従って、アドレス遷移検出は失敗し、不適切なデー
タがフラッシュ・メモリから読み出されてしまう。
【００４２】その対策は信号ＥＡＴＤＢが節電時に論理
１の値を有することを保証することである。その場合、
ＣＡＭセルが０にセットされ、アドレス遷移検出可能な
構成であることが示されると、信号ＥＡＴＤＢは節電状
態が終了した際に１から０へと遷移する。電力上昇の際
に信号ＥＡＴＤＢが１から０へと遷移すると、（信号Ｗ
ＳＭＢが１の値を有し、書込み状態機械が部品の制御を
行わないことが示された場合）信号ＤＡＴＤＢは０から
１へと遷移せしめられる。チップは使用可能にされてい
るので、信号ＣＥＢは低レベルであり、インバータ３０
からの出力が高レベルであることを意味する。従って、
ＮＡＮＤゲート２６は２つの高レベル信号を有し、低レ
ベル信号を出力して、パルス発生器２０が信号ＡＴＤＰ
用のパルスを発生するようにする。
１の値を有することを保証することである。その場合、
ＣＡＭセルが０にセットされ、アドレス遷移検出可能な
構成であることが示されると、信号ＥＡＴＤＢは節電状
態が終了した際に１から０へと遷移する。電力上昇の際
に信号ＥＡＴＤＢが１から０へと遷移すると、（信号Ｗ
ＳＭＢが１の値を有し、書込み状態機械が部品の制御を
行わないことが示された場合）信号ＤＡＴＤＢは０から
１へと遷移せしめられる。チップは使用可能にされてい
るので、信号ＣＥＢは低レベルであり、インバータ３０
からの出力が高レベルであることを意味する。従って、
ＮＡＮＤゲート２６は２つの高レベル信号を有し、低レ
ベル信号を出力して、パルス発生器２０が信号ＡＴＤＰ
用のパルスを発生するようにする。
【００４３】パルスは節電状態が終了した際にＮＡＮＤ
２６から発生されるので、遅延素子３４がＤＡＴＤＢ信
号とＮＡＮＤ２６との間に装入される。このことが必要
な理由は、休止モードでは、読出し増幅器を含めて殆ど
の回路が使用禁止状態にあるからである。読出し増幅器
がＯＮに切り換わる前にＡＴＤパルスが発生される場合
は、正しいデータは読出し増幅器内でラッチされない。
遅延素子を装入することによって、ＡＴＤパルスが発生
される際に必要な回路の動作準備が完了していることが
保証される。
２６から発生されるので、遅延素子３４がＤＡＴＤＢ信
号とＮＡＮＤ２６との間に装入される。このことが必要
な理由は、休止モードでは、読出し増幅器を含めて殆ど
の回路が使用禁止状態にあるからである。読出し増幅器
がＯＮに切り換わる前にＡＴＤパルスが発生される場合
は、正しいデータは読出し増幅器内でラッチされない。
遅延素子を装入することによって、ＡＴＤパルスが発生
される際に必要な回路の動作準備が完了していることが
保証される。
【００４４】遅延素子３２は公知の種類の回路である。
遅延素子を形成する通常の方法は偶数個のインバータを
直列に結合することである。
遅延素子を形成する通常の方法は偶数個のインバータを
直列に結合することである。
【００４５】再度図２を参照すると、ＣＡＭセル４０は
公知の種類の７個のモス（「ＭＯＳ」）素子から成って
いる。ＭＯＳ素子４２−４４はＰ型素子である。ＭＯＳ
素子４６−５０はＮ型素子である。ＭＯＳ素子５２はフ
ラッシュ・メモリ・セルである。信号ＢＩＡＳは素子４
８と５０とにバイアス電圧を供給し、それによってフラ
ッシュ・メモリ素子５４及び５２のそれぞれのドレンが
一定に保持される。
公知の種類の７個のモス（「ＭＯＳ」）素子から成って
いる。ＭＯＳ素子４２−４４はＰ型素子である。ＭＯＳ
素子４６−５０はＮ型素子である。ＭＯＳ素子５２はフ
ラッシュ・メモリ・セルである。信号ＢＩＡＳは素子４
８と５０とにバイアス電圧を供給し、それによってフラ
ッシュ・メモリ素子５４及び５２のそれぞれのドレンが
一定に保持される。
【００４６】フラッシュ・メモリ・チップが節電モード
に入ると、信号ＢＩＡＳがシステムのアースに引き込ま
れる。（ＶＳＳ＝０Ｖ）節電時には、信号ＰＷＤは素子
４６に入力され、節点Ｎ１がアースに引き込まれる。そ
れによって素子４４が節点Ｎ２をシステム電源（ＶＣ
Ｃ）へと引き込む。従って、素子４２は遮断され、信号
ＥＡＴＤＢは節電中に論理１になる。（ＶＣＣ）
に入ると、信号ＢＩＡＳがシステムのアースに引き込ま
れる。（ＶＳＳ＝０Ｖ）節電時には、信号ＰＷＤは素子
４６に入力され、節点Ｎ１がアースに引き込まれる。そ
れによって素子４４が節点Ｎ２をシステム電源（ＶＣ
Ｃ）へと引き込む。従って、素子４２は遮断され、信号
ＥＡＴＤＢは節電中に論理１になる。（ＶＣＣ）
【００４７】
【発明の効果】上記のように、本発明は書込み状態機械
を使用したフラッシュ・メモリ集積回路でアドレス遷移
検出機構を実施するものである。このようにして、本発
明はフラッシュ・メモリが読み出される速度を高め、同
時に適正なデータがフラッシュ・メモリ・セルから読み
出されるように全てのアドレス遷移が適正に検出される
ことが保証される。
を使用したフラッシュ・メモリ集積回路でアドレス遷移
検出機構を実施するものである。このようにして、本発
明はフラッシュ・メモリが読み出される速度を高め、同
時に適正なデータがフラッシュ・メモリ・セルから読み
出されるように全てのアドレス遷移が適正に検出される
ことが保証される。
【図１】書込み状態機械インタフェース回路のアドレス
遷移検出装置の回路図である。
遷移検出装置の回路図である。
【図２】本発明のアドレス遷移検出モードを使用可能に
するための内容アドレス指定可能メモリ回路の構成図で
ある。
するための内容アドレス指定可能メモリ回路の構成図で
ある。
１０ 書込み状態機械インタフェース回路 ２０
パルス発生器 ２２ ＮＡＮＤゲート ２４
ＮＡＮＤゲート ２６ ＮＡＮＤゲート ２８
ＡＮＤゲート ３０ インバータ ３２
遅延素子 ３４ 遅延素子
パルス発生器 ２２ ＮＡＮＤゲート ２４
ＮＡＮＤゲート ２６ ＮＡＮＤゲート ２８
ＡＮＤゲート ３０ インバータ ３２
遅延素子 ３４ 遅延素子
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 ケヴィン・ダブリュ・フレイリー
アメリカ合衆国 95628 カリフォルニ
ア州・フェア オークス・ウィンディン
グ ウェイ・8842
(56)参考文献 特開 平３−272093（ＪＰ，Ａ)
特開 平２−257495（ＪＰ，Ａ)
特開 平１−276492（ＪＰ，Ａ)
特開 平１−237999（ＪＰ，Ａ)
特開 平１−251494（ＪＰ，Ａ)
特開 昭63−138596（ＪＰ，Ａ)
特開 昭63−42090（ＪＰ，Ａ)
特開 昭60−242580（ＪＰ，Ａ)
特開 昭58−215788（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G11C 16/06
G11C 11/4063
G11C 11/413
Claims (3)
- 【請求項１】 メモリ・アレイを読み出す際にアドレス
遷移を検出する装置であって、前記メモリ・アレイが複
数個の記憶セルから成り、それらの記憶セルの各々がそ
の読み出しのために指定される独自のアドレスを有して
おり、前記メモリ・アレイは、読出し可能な読出し状態
と、読出し不能な非読出し状態とを有し、且つユーザー
からアクセス可能であるチップ使用可能状態と、ユーザ
ーからアクセス不能であるチップ使用禁止状態とを有し
ており、 前記メモリ・アレイがチップ使用可能状態にあるか、チ
ップ使用禁止状態にあるかを表示するチップ使用可能信
号を供給する回路と、 前記メモリ・アレイが前記読出し状態にあるか、前記非
読出し状態にあるかを表示する読出し状態信号を供給す
る回路と、 前記二つの回路に接続され、アドレス遷移に準じた遷移
の検出信号を発生する第１回路であって、前記メモリ・
アレイが前記読出し状態にあり且つ前記チップ使用可能
信号が前記メモリ・アレイのチップ使用可能状態を示し
ていると、前記準じた遷移の検出信号を出力しており、
そして、前記メモリ・アレイが読出し状態にあり且つ前
記チップ使用可能信号が前記メモリ・アレイのチップ使
用禁止状態を示している場合に、前記チップ使用可能信
号が変化して前記メモリ・アレイがチップ使用可能状態
に入ったことが示されると前記準じた遷移の検出信号を
出力する第１回路と、 前記メモリ・アレイの読み出すべき記憶セルのアドレス
を表示するアドレス信号を供給する回路と、 前記読出し状態信号を供給する回路と、前記アドレス信
号を供給する回路とに結合され、アドレス遷移検出信号
を発生する第２回路であって、前記メモリ・アレイが前
記読出し状態にある場合に、前記アドレス信号が第１ア
ドレスから第２アドレスへと変化すると、前記アドレス
遷移検出信号を出力する第２回路と、前記準じた遷移の検出信号および前記アドレス遷移検出
信号に応じて、アドレス遷移検出最終信号を出力する回
路と 、 を有することを特徴とするアドレス遷移を検出する装
置。 - 【請求項２】 メモリ・アレイを読み出す際にアドレス
遷移を検出する方法であって、前記メモリ・アレイが複
数個の記憶セルから成り、それらの記憶セルの各々がそ
の読み出しのために指定される独自のアドレスを有して
おり、前記メモリ・アレイは、読出し可能な読出し状態
と、読出し不能な非読出し状態とを有し、且つユーザー
からアクセス可能であるチップ使用可能状態と、ユーザ
ーからアクセス不能であるチップ使用禁止状態とを有し
ており、 ａ 前記メモリ・アレイが前記チップ使用可能状態にあ
るか、前記チップ使用禁止状態にあるかを表示するチッ
プ使用可能信号を、アドレス遷移に準じた遷移の検出信
号を発生する第１回路に供給する段階と、 ｂ 前記メモリ・アレイが読出し状態にあるか、非読出
し状態にあるかを表示する読出し状態信号を、前記第１
回路に供給する段階と、 ｃ 前記メモリ・アレイが前記読出し状態にあり且つ前
記チップ使用可能信号が前記メモリ・アレイのチップ使
用可能状態を示していると、前記第１回路が、前記準じ
た遷移の検出信号を出力している段階と、 ｄ 前記メモリ・アレイが前記読出し状態にあり且つ前
記チップ使用可能信号が前記メモリ・アレイのチップ使
用禁止状態を表示している場合に、前記チップ使用可能
信号が変化して前記メモリ・アレイがチップ使用可能状
態に入ったことが示されると、前記第１回路が、前記準
じた遷移の検出信号を出力する段階と、 ｅ 前記メモリ・アレイの読み出すべき記憶セルのアド
レスを表示するアドレス信号を、アドレス遷移検出信号
を発生する第２回路に供給する段階と、 ｆ 前記読出し状態信号を、前記第２回路に供給する段
階と、 ｇ 前記メモリ・アレイが前記読出し状態にある場合に
前記アドレス信号が第１アドレスから第２アドレスへと
変化すると、前記第２回路が、前記アドレス遷移検出信
号を出力する段階と、ｈ．前記準じた遷移の検出信号および前記アドレス遷移
検出信号に応じて、アドレス遷移検出最終信号を出力す
る段階と、 を含む ことを特徴とするアドレス遷移を検出する方法。 - 【請求項３】 メモリ・アレイを読み出す際にアドレス
遷移を検出する方法であって、前記メモリ・アレイが複
数個の記憶セルから成り、それらの記憶セルの各々がそ
の読み出しのために指定される独自のアドレスを有して
おり、前記メモリ・アレイは、読出し可能な読出し状態
と、読出し不能な非読出し状態とを有し、且つユーザー
からアクセス可能であるチップ使用可能状態と、ユーザ
ーからアクセス不能であるチップ使用禁止状態とを有し
ており、 ａ アドレス遷移検出が使用禁止であるか、使用可能で
あるかを表示するアドレス遷移検出構成信号を、アドレ
ス遷移の検出を使用禁止にするためのアドレス遷移検出
使用禁止回路に供給する段階と、 ｂ 前記メモリ・アレイが前記読出し状態にあるか、前
記非読出し状態にあるかを表示する読出し状態信号を、
前記アドレス遷移検出使用禁止回路に供給する段階と、 ｃ 前記アドレス遷移検出が使用可能になったことを前
記アドレス遷移検出構成信号が表示すると、前記アドレ
ス遷移検出使用禁止回路が前記読出し状態信号を、アド
レス遷移に準じた遷移の検出信号を発生する第１回路及
びアドレス遷移検出信号を発生する第２回路に対して、
出力する段階と、 ｄ 前記アドレス遷移検出が使用禁止になったことを前
記アドレス遷移検出構成信号が表示すると、前記アドレ
ス遷移検出使用禁止回路が、前記第１回路及び前記第２
回路に対しての前記読出し状態信号の出力を阻止する段
階と、 ｅ 前記メモリ・アレイが前記チップ使用可能状態にあ
るか前記チップ使用禁止状態にあるかを表示するチップ
使用可能信号を、前記第１回路に供給する段階と、 ｆ 前記第１回路に前記読出し状態信号が出力され、前
記読出し状態信号は前記メモリ・アレイが読出し状態に
あることを表示し、前記チップ使用可能信号は前記メモ
リ・アレイのチップ使用可能状態を表示していると、前
記第１回路が前記準じた遷移の検出信号を出力している
段階と、 ｇ 前記第１回路に前記読出し状態信号が出力され、前
記読出し状態信号は前記メモリ・アレイが前記読出し状
態にあることを表示し、前記チップ使用可能信号は前記
メモリ・アレイが前記チップ使用禁止状態にあることを
表示していた場合に、前記チップ使用可能信号が変化し
て前記メモリ・アレイが前記チップ使用可能状態に入っ
たことが表示されると、前記第１回路が前記準じた遷移
の検出信号を出力する段階と、 ｈ 前記メモリ・アレイの読み出すべき記憶セルのアド
レスを表示するアドレス信号を、前記第２回路に供給す
る段階と、 ｉ 前記読出し状態信号が前記第２回路に出力され、そ
の読出し状態信号は前記メモリ・アレイが前記読出し状
態にあり、前記アドレス信号が第１アドレスから第２ア
ドレスに変化したことを表示すると、前記第２回路がア
ドレス遷移検出信号を出力する段階と、ｊ前記準じた遷移の検出信号および前記アドレス遷移検
出信号に応じて、アドレス遷移検出最終信号を出力する
段階と、 を含む ことを特徴とするアドレス遷移を検出する方法。
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-
1993
- 1993-06-21 JP JP17212993A patent/JP3467053B2/ja not_active Expired - Lifetime
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