JPH06215590A - フラッシュ消去型不揮発性メモリ - Google Patents
フラッシュ消去型不揮発性メモリInfo
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- JPH06215590A JPH06215590A JP371493A JP371493A JPH06215590A JP H06215590 A JPH06215590 A JP H06215590A JP 371493 A JP371493 A JP 371493A JP 371493 A JP371493 A JP 371493A JP H06215590 A JPH06215590 A JP H06215590A
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- 230000006870 function Effects 0.000 abstract description 4
- 101100170554 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) DLD3 gene Proteins 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
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- G11C16/02—Erasable programmable read-only memories electrically programmable
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Abstract
(57)【要約】 （修正有）
【目的】１チップ全体の消去時間を短縮する。
【構成】ワードラインＷ１、Ｗ２、Ｗ３およびＷ４と、
デジットラインＤ１、Ｄ２、Ｄ３およびＤ４に対応し
て、複数のメモリセル４を含むメモリセル群１と、４個
のＡＮＤ回路および４個のＭＯＳトランジスタを含むデ
ジットライン選択回路２と、４個のＡＮＤ回路を含むワ
ードライン選択回路３と、ＥＸＯＲ回路により形成され
る期待値照合回路５と、書込み回路６と、それぞれ４個
のＮＡＮＤ回路を含む複数ワードライン選択回路７およ
び複数デジットライン選択回路８とを備えて構成され
る。
デジットラインＤ１、Ｄ２、Ｄ３およびＤ４に対応し
て、複数のメモリセル４を含むメモリセル群１と、４個
のＡＮＤ回路および４個のＭＯＳトランジスタを含むデ
ジットライン選択回路２と、４個のＡＮＤ回路を含むワ
ードライン選択回路３と、ＥＸＯＲ回路により形成され
る期待値照合回路５と、書込み回路６と、それぞれ４個
のＮＡＮＤ回路を含む複数ワードライン選択回路７およ
び複数デジットライン選択回路８とを備えて構成され
る。
Description
【０００１】
【産業上の利用分野】本発明はフラッシュ消去型不揮発
性メモリに関し、特にワードラインおよびデジットライ
ンの選択回路を含むフラッシュ消去型不揮発性メモリに
関する。
性メモリに関し、特にワードラインおよびデジットライ
ンの選択回路を含むフラッシュ消去型不揮発性メモリに
関する。
【０００２】
【従来の技術】従来、この種のフラッシュ消去型不揮発
性メモリにおいては、該当する消去領域の全メモリセル
に対して、消去後におけるメモリセルのしきい値のばら
つきを防止するために、消去前に１ワードライン、１ジ
ットライン単位の選択回路を用いて、一つのメモリセル
単位ごとに順次書込みが行われている。また、メモリセ
ルに書込まれたデータの期待値照合に関しても、書込み
時と同様に１メモリセル単位で行われている。
性メモリにおいては、該当する消去領域の全メモリセル
に対して、消去後におけるメモリセルのしきい値のばら
つきを防止するために、消去前に１ワードライン、１ジ
ットライン単位の選択回路を用いて、一つのメモリセル
単位ごとに順次書込みが行われている。また、メモリセ
ルに書込まれたデータの期待値照合に関しても、書込み
時と同様に１メモリセル単位で行われている。
【０００３】図２は、従来のフラッシュ消去型不揮発性
メモリにおけるワードラインおよびデジットラインの選
択回路の一例を示す回路図である。図２に示されるよう
に、本実施例においては、ワードラインＷ1 、Ｗ2 、Ｗ
3 およびＷ4 と、デジットラインＤ1 、Ｄ2 、Ｄ3 およ
びＤ4 に対応して、複数のメモリセル４を含むメモリセ
ル群１と、４個のＡＮＤ回路および４個のＭＯＳトラン
ジスタを含むデジットライン選択回路２と、４個のＡＮ
Ｄ回路を含むワードライン選択回路３と、ＥＸＯＲ回路
により形成される期待値照合回路５と、書込み回路６と
を備えて構成されており、ワードライン選択信号Ａ1 お
よびＡ2 は、直接またはインバータを介してワードライ
ン選択回路３に入力され、デジットライン選択信号Ｂ1
およびＢ2 は、直接またはインバータを介してデジット
ライン選択回路２に入力される。ワードライン選択回路
３により任意のワードラインＷ1 〜Ｗ4 が選択され、ま
たデジットライン選択回路２により任意のデジットライ
ンＤ1 〜Ｄ4 が選択される。デジットラインＤ1 、
Ｄ2 、Ｄ3 およびＤ4 は、デジットライン選択回路２を
介して１本のラインに纏められ、書込み回路６および期
待値照合回路５に接続されている。
メモリにおけるワードラインおよびデジットラインの選
択回路の一例を示す回路図である。図２に示されるよう
に、本実施例においては、ワードラインＷ1 、Ｗ2 、Ｗ
3 およびＷ4 と、デジットラインＤ1 、Ｄ2 、Ｄ3 およ
びＤ4 に対応して、複数のメモリセル４を含むメモリセ
ル群１と、４個のＡＮＤ回路および４個のＭＯＳトラン
ジスタを含むデジットライン選択回路２と、４個のＡＮ
Ｄ回路を含むワードライン選択回路３と、ＥＸＯＲ回路
により形成される期待値照合回路５と、書込み回路６と
を備えて構成されており、ワードライン選択信号Ａ1 お
よびＡ2 は、直接またはインバータを介してワードライ
ン選択回路３に入力され、デジットライン選択信号Ｂ1
およびＢ2 は、直接またはインバータを介してデジット
ライン選択回路２に入力される。ワードライン選択回路
３により任意のワードラインＷ1 〜Ｗ4 が選択され、ま
たデジットライン選択回路２により任意のデジットライ
ンＤ1 〜Ｄ4 が選択される。デジットラインＤ1 、
Ｄ2 、Ｄ3 およびＤ4 は、デジットライン選択回路２を
介して１本のラインに纏められ、書込み回路６および期
待値照合回路５に接続されている。
【０００４】図２において、消去前書込み時およびメモ
リセルに書込まれたデータの期待値照合時において、例
えば、ワードライン選択信号Ａ1 およびＡ2 と、デジッ
トライン選択信号Ｂ1 およびＢ2 を全て“Ｈ”レベルに
設定すると、ワードラインＷ1 およびデジットラインＤ
1 が選択されて、これにより１個のメモリセル４が選択
された状態となる。消去前書込み時においては、選択さ
れた当該メモリセル４に対して、書込み回路６により期
待値データの書込みが行われることになり、また期待値
照合時においては、先に書込まれた１個のメモリセル４
内のデータが、期待値信号Ｘおよび期待値照合回路５を
介して照合結果信号Ｖとして出力される。
リセルに書込まれたデータの期待値照合時において、例
えば、ワードライン選択信号Ａ1 およびＡ2 と、デジッ
トライン選択信号Ｂ1 およびＢ2 を全て“Ｈ”レベルに
設定すると、ワードラインＷ1 およびデジットラインＤ
1 が選択されて、これにより１個のメモリセル４が選択
された状態となる。消去前書込み時においては、選択さ
れた当該メモリセル４に対して、書込み回路６により期
待値データの書込みが行われることになり、また期待値
照合時においては、先に書込まれた１個のメモリセル４
内のデータが、期待値信号Ｘおよび期待値照合回路５を
介して照合結果信号Ｖとして出力される。
【０００５】
【発明が解決しようとする課題】上述した従来のフラッ
シュ消去型不揮発性メモリは、ワードラインおよびデジ
ットラインの選択回路において、メモリセルの書込みお
よび期待値照合が、１ワードライン、１デジットライン
単位、即ち１メモリセル単位にて選択が行われているた
めに、１チップの全メモリセル消去時における消去前書
込みおよび期待値照合時間が長くなり、ひいては、消去
前書込みおよび期待値照合と、消去および期待値照合の
一連の動作からなる１チップ全体の消去時間が長くなる
という欠点がある。
シュ消去型不揮発性メモリは、ワードラインおよびデジ
ットラインの選択回路において、メモリセルの書込みお
よび期待値照合が、１ワードライン、１デジットライン
単位、即ち１メモリセル単位にて選択が行われているた
めに、１チップの全メモリセル消去時における消去前書
込みおよび期待値照合時間が長くなり、ひいては、消去
前書込みおよび期待値照合と、消去および期待値照合の
一連の動作からなる１チップ全体の消去時間が長くなる
という欠点がある。
【０００６】
【課題を解決するための手段】第１の発明のフラッシュ
消去型不揮発性メモリは、所定の複数ワードライン／デ
ジットライン選択信号Ｃ、ワードライン選択信号Ａ1 、
Ａ3 、Ａ5 、……、Ａ2m-1（ｍ≧１：正整数）および前
記ワードライン選択信号Ａ1 、Ａ3 、Ａ5 、……、Ａ
2m-1の反転信号を入力して、複数のワードラインを同時
に選択するための４ｍ個の複数ワードライン選択信号を
出力する複数ワードライン選択回路と、前記４ｍ個の複
数ワードライン選択信号、ワードライン選択信号Ａ2 、
Ａ4 、Ａ6、……、Ａ2mおよび前記ワードライン選択信
号Ａ2 、Ａ4 、Ａ6 、……、Ａ2mの反転信号を入力し
て、ワードライン上にメモリセル選択用のレベル信号を
出力するワードライン選択回路と、所定の複数ワードラ
イン／デジットライン選択信号Ｃ、デジットライン選択
信号Ｂ1 、Ｂ3 、Ｂ5 、……、Ａ2n-1（ｎ≧１：正整
数）および前記デジットライン選択信号Ｂ1 、Ｂ3 、Ｂ
5 、……、Ｂ2n-1の反転信号を入力して、複数のデジッ
トラインを同時に選択するための４ｎ個の複数デジット
ライン選択信号を出力する複数デジットライン選択回路
と、前記４ｎ個の複数デジットライン選択信号、デジッ
トライン選択信号Ｂ2 、Ｂ4 、Ｂ6 、……、Ｂ2nおよび
前記デジットライン選択信号Ｂ2 、Ｂ4 、Ｂ6 、……、
Ｂ2nの反転信号を入力して、デジットライン上にメモリ
セル選択用のレベル信号を出力するデジットライン選択
回路と、を少なくとも備えることを特徴としている。
消去型不揮発性メモリは、所定の複数ワードライン／デ
ジットライン選択信号Ｃ、ワードライン選択信号Ａ1 、
Ａ3 、Ａ5 、……、Ａ2m-1（ｍ≧１：正整数）および前
記ワードライン選択信号Ａ1 、Ａ3 、Ａ5 、……、Ａ
2m-1の反転信号を入力して、複数のワードラインを同時
に選択するための４ｍ個の複数ワードライン選択信号を
出力する複数ワードライン選択回路と、前記４ｍ個の複
数ワードライン選択信号、ワードライン選択信号Ａ2 、
Ａ4 、Ａ6、……、Ａ2mおよび前記ワードライン選択信
号Ａ2 、Ａ4 、Ａ6 、……、Ａ2mの反転信号を入力し
て、ワードライン上にメモリセル選択用のレベル信号を
出力するワードライン選択回路と、所定の複数ワードラ
イン／デジットライン選択信号Ｃ、デジットライン選択
信号Ｂ1 、Ｂ3 、Ｂ5 、……、Ａ2n-1（ｎ≧１：正整
数）および前記デジットライン選択信号Ｂ1 、Ｂ3 、Ｂ
5 、……、Ｂ2n-1の反転信号を入力して、複数のデジッ
トラインを同時に選択するための４ｎ個の複数デジット
ライン選択信号を出力する複数デジットライン選択回路
と、前記４ｎ個の複数デジットライン選択信号、デジッ
トライン選択信号Ｂ2 、Ｂ4 、Ｂ6 、……、Ｂ2nおよび
前記デジットライン選択信号Ｂ2 、Ｂ4 、Ｂ6 、……、
Ｂ2nの反転信号を入力して、デジットライン上にメモリ
セル選択用のレベル信号を出力するデジットライン選択
回路と、を少なくとも備えることを特徴としている。
【０００７】また第２の発明のフラッシュ消去型不揮発
性メモリは、所定の複数ワードライン／デジットライン
選択信号Ｃ、ワードライン選択信号Ａ1 、Ａ3 、Ａ5 、
……、Ａ2m-1（ｍ≧１：正整数）および前記ワードライ
ン選択信号Ａ1 、Ａ3 、Ａ5、……、Ａ2m-1の反転信号
を入力して、複数のワードラインを同時に選択するため
の４ｍ個の複数ワードライン選択信号を出力する複数ワ
ードライン選択回路と、前記４ｍ個の複数ワードライン
選択信号、ワードライン選択信号Ａ2 、Ａ4 、Ａ6 、…
…、Ａ2mおよび前記ワードライン選択信号Ａ2 、Ａ4 、
Ａ6 、……、Ａ2mの反転信号を入力して、ワードライン
上にメモリセル選択用のレベル信号を出力するワードラ
イン選択回路と、デジットライン選択信号Ｂ1 、Ｂ2 、
Ｂ3 、……、Ａ2n（ｎ≧１：正整数）および前記デジッ
トライン選択信号Ｂ1 、Ｂ2 、Ｂ3 、……、Ｂ2nの反転
信号を入力して、デジットライン上にメモリセル選択用
のレベル信号を出力するデジットライン選択回路と、を
少なくとも備えることを特徴としてる。
性メモリは、所定の複数ワードライン／デジットライン
選択信号Ｃ、ワードライン選択信号Ａ1 、Ａ3 、Ａ5 、
……、Ａ2m-1（ｍ≧１：正整数）および前記ワードライ
ン選択信号Ａ1 、Ａ3 、Ａ5、……、Ａ2m-1の反転信号
を入力して、複数のワードラインを同時に選択するため
の４ｍ個の複数ワードライン選択信号を出力する複数ワ
ードライン選択回路と、前記４ｍ個の複数ワードライン
選択信号、ワードライン選択信号Ａ2 、Ａ4 、Ａ6 、…
…、Ａ2mおよび前記ワードライン選択信号Ａ2 、Ａ4 、
Ａ6 、……、Ａ2mの反転信号を入力して、ワードライン
上にメモリセル選択用のレベル信号を出力するワードラ
イン選択回路と、デジットライン選択信号Ｂ1 、Ｂ2 、
Ｂ3 、……、Ａ2n（ｎ≧１：正整数）および前記デジッ
トライン選択信号Ｂ1 、Ｂ2 、Ｂ3 、……、Ｂ2nの反転
信号を入力して、デジットライン上にメモリセル選択用
のレベル信号を出力するデジットライン選択回路と、を
少なくとも備えることを特徴としてる。
【０００８】更に、第３の発明のフラッシュ消去型不揮
発性メモリは、ワードライン選択信号Ａ1 、Ａ2 、
Ａ3 、……、Ａ2m（ｍ≧１：正整数）および前記ワード
ライン選択信号Ａ1 、Ａ2 、Ａ3 、……、Ａ2mの反転信
号を入力して、ワードライン上にメモリセル選択用のレ
ベル信号を出力するワードライン選択回路と、所定の複
数ワードライン／デジットライン選択信号Ｃ、デジット
ライン選択信号Ｂ1 、Ｂ3、Ｂ5 、……、Ｂ2n-1（ｎ≧
１：正整数）および前記デジットライン選択信号Ｂ1 、
Ｂ3 、Ｂ5 、……、Ｂ2n-1の反転信号を入力して、複数
のデジットラインを同時に選択するための４ｎ個の複数
デジットライン選択信号を出力する複数デジッドライン
選択回路と、前記４ｎ個の複数デジットラインライン選
択信号、デジットライン選択信号Ｂ2 、Ｂ4 、Ｂ6 、…
…、Ｂ2nおよび前記デジットライン選択信号Ｂ2 、
Ｂ4 、Ｂ6 、……、Ｂ2nの反転信号を入力して、デジッ
トライン上にメモリセル選択用のレベル信号を出力する
デジットライン選択回路と、を少なくとも備えることを
特徴としている。
発性メモリは、ワードライン選択信号Ａ1 、Ａ2 、
Ａ3 、……、Ａ2m（ｍ≧１：正整数）および前記ワード
ライン選択信号Ａ1 、Ａ2 、Ａ3 、……、Ａ2mの反転信
号を入力して、ワードライン上にメモリセル選択用のレ
ベル信号を出力するワードライン選択回路と、所定の複
数ワードライン／デジットライン選択信号Ｃ、デジット
ライン選択信号Ｂ1 、Ｂ3、Ｂ5 、……、Ｂ2n-1（ｎ≧
１：正整数）および前記デジットライン選択信号Ｂ1 、
Ｂ3 、Ｂ5 、……、Ｂ2n-1の反転信号を入力して、複数
のデジットラインを同時に選択するための４ｎ個の複数
デジットライン選択信号を出力する複数デジッドライン
選択回路と、前記４ｎ個の複数デジットラインライン選
択信号、デジットライン選択信号Ｂ2 、Ｂ4 、Ｂ6 、…
…、Ｂ2nおよび前記デジットライン選択信号Ｂ2 、
Ｂ4 、Ｂ6 、……、Ｂ2nの反転信号を入力して、デジッ
トライン上にメモリセル選択用のレベル信号を出力する
デジットライン選択回路と、を少なくとも備えることを
特徴としている。
【０００９】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１０】図１は本発明の一実施例を示す回路図であ
る。図１に示されるように、本実施例においては、ワー
ドラインＷ1 、Ｗ2 、Ｗ3 およびＷ4 と、デジットライ
ンＤ1 、Ｄ2 、Ｄ3 およびＤ4 に対応して、複数のメモ
リセル４を含むメモリセル群１と、４個のＡＮＤ回路お
よび４個のＭＯＳトランジスタを含むデジットライン選
択回路２と、４個のＡＮＤ回路を含むワードライン選択
回路３と、ＥＸＯＲ回路により形成される期待値照合回
路５と、書込み回路６と、それぞれ４個のＮＡＮＤ回路
を含む複数ワードライン選択回路７および複数デジット
ライン選択回路８とを備えて構成される。
る。図１に示されるように、本実施例においては、ワー
ドラインＷ1 、Ｗ2 、Ｗ3 およびＷ4 と、デジットライ
ンＤ1 、Ｄ2 、Ｄ3 およびＤ4 に対応して、複数のメモ
リセル４を含むメモリセル群１と、４個のＡＮＤ回路お
よび４個のＭＯＳトランジスタを含むデジットライン選
択回路２と、４個のＡＮＤ回路を含むワードライン選択
回路３と、ＥＸＯＲ回路により形成される期待値照合回
路５と、書込み回路６と、それぞれ４個のＮＡＮＤ回路
を含む複数ワードライン選択回路７および複数デジット
ライン選択回路８とを備えて構成される。
【００１１】図１において、複数ワードライン選択回路
７および複数デジットライン選択回路８には、複数ワー
ドライン／デジットライン選択信号Ｃが共通入力される
とともに、複数ワードライン選択回路７には、ワードラ
イン選択信号Ａ1 およびＡ2が直接またはインバータを
介して入力され、また複数デジットライン選択回路８に
は、デジットライン選択信号Ｂ1 およびＢ2 が直接また
はインバータを介して入力される。これにより、複数ワ
ードライン選択回路７からは、複数ワードライン選択信
号が出力されてワードライン選択回路３に入力される。
また同様に、複数デジットライン選択回路８からは、複
数デジットライン選択信号が出力されてデジットライン
選択回路２に入力される。ワードライン選択回路３にお
いては、前記複数ワードライン選択信号を受けて、ワー
ドライン選択用のレベル信号が出力されてメモリセル群
１に入力され、これにより任意のワードラインＷ1 〜Ｗ
4が選択される。またデジットライン選択回路２におい
ては、前記複数デジットライン選択信号を受けて、デジ
ットライン選択用のレベル信号が出力されてメモリセル
群１に入力され、これにより任意のデジットラインＤ1
〜Ｄ4 が選択される。デジットラインＤ1 、Ｄ2 、Ｄ3
およびＤ4 は、デジットライン選択回路２を介して１本
のラインにまとめられ、書込み回路６および期待値照合
回路５に接続されている。
７および複数デジットライン選択回路８には、複数ワー
ドライン／デジットライン選択信号Ｃが共通入力される
とともに、複数ワードライン選択回路７には、ワードラ
イン選択信号Ａ1 およびＡ2が直接またはインバータを
介して入力され、また複数デジットライン選択回路８に
は、デジットライン選択信号Ｂ1 およびＢ2 が直接また
はインバータを介して入力される。これにより、複数ワ
ードライン選択回路７からは、複数ワードライン選択信
号が出力されてワードライン選択回路３に入力される。
また同様に、複数デジットライン選択回路８からは、複
数デジットライン選択信号が出力されてデジットライン
選択回路２に入力される。ワードライン選択回路３にお
いては、前記複数ワードライン選択信号を受けて、ワー
ドライン選択用のレベル信号が出力されてメモリセル群
１に入力され、これにより任意のワードラインＷ1 〜Ｗ
4が選択される。またデジットライン選択回路２におい
ては、前記複数デジットライン選択信号を受けて、デジ
ットライン選択用のレベル信号が出力されてメモリセル
群１に入力され、これにより任意のデジットラインＤ1
〜Ｄ4 が選択される。デジットラインＤ1 、Ｄ2 、Ｄ3
およびＤ4 は、デジットライン選択回路２を介して１本
のラインにまとめられ、書込み回路６および期待値照合
回路５に接続されている。
【００１２】図１において、通常のデータ読出し時にお
いては、複数ワードライン／デジットライン選択信号Ｃ
が“Ｈ”レベルに設定される。これにより、例えば、ワ
ードライン選択信号Ａ1 およびＡ2 と、デジットライン
選択信号Ｂ1 およびＢ2 を全て“Ｈ”レベルにすると、
ワードラインＷ3 およびデジットラインＤ3 が選択さ
れ、これにより１個のメモリセル４が選択されて、１ビ
ットのみのデータを読出すことが可能となる。消去前書
込み時およびメモリセル４に書込まれたデータの期待値
照合時には、複数ワードライン／デジットライン選択信
号Ｃが“Ｌ”レベルに設定される。これによって、例え
ば、ワードライン選択信号Ａ1 およびＡ2と、デジット
ライン選択信号Ｂ1 およびＢ2 を全て“Ｈ”レベルにす
ると、ワードラインＷ1 およびＷ3 を同時に選択するこ
とが可能となり、また、同様に、デジットラインＤ1 お
よびＤ3 の同時選択も可能となる。これにより４個のメ
モリセル４が同時に選択される状態になり、消去前書込
み時においては、選択された当該４個のメモリセル４に
対して、書込み回路６により期待値データの書込みが同
時に行われることになる。また、期待値照合時において
は、先に書込まれた４個のメモリセル４内のデータが、
期待値信号Ｘおよび期待値照合回路５を介して同時に照
合結果信号Ｖとして出力される。
いては、複数ワードライン／デジットライン選択信号Ｃ
が“Ｈ”レベルに設定される。これにより、例えば、ワ
ードライン選択信号Ａ1 およびＡ2 と、デジットライン
選択信号Ｂ1 およびＢ2 を全て“Ｈ”レベルにすると、
ワードラインＷ3 およびデジットラインＤ3 が選択さ
れ、これにより１個のメモリセル４が選択されて、１ビ
ットのみのデータを読出すことが可能となる。消去前書
込み時およびメモリセル４に書込まれたデータの期待値
照合時には、複数ワードライン／デジットライン選択信
号Ｃが“Ｌ”レベルに設定される。これによって、例え
ば、ワードライン選択信号Ａ1 およびＡ2と、デジット
ライン選択信号Ｂ1 およびＢ2 を全て“Ｈ”レベルにす
ると、ワードラインＷ1 およびＷ3 を同時に選択するこ
とが可能となり、また、同様に、デジットラインＤ1 お
よびＤ3 の同時選択も可能となる。これにより４個のメ
モリセル４が同時に選択される状態になり、消去前書込
み時においては、選択された当該４個のメモリセル４に
対して、書込み回路６により期待値データの書込みが同
時に行われることになる。また、期待値照合時において
は、先に書込まれた４個のメモリセル４内のデータが、
期待値信号Ｘおよび期待値照合回路５を介して同時に照
合結果信号Ｖとして出力される。
【００１３】以上の実施例の説明においては、ワードラ
インおよびデジットラインの双方において、それぞれ複
数のワードラインおよび複数のデジットラインを選択す
る場合を例として説明しているが、例えば、図１におい
て、複数デジットライン選択回路８のみを除去して、デ
ジットラインについては、単一のデジットラインを選択
するように構成した場合、または、複数ワードライン選
択回路７のみを除去して、ワードラインについては、単
一のワードラインを選択するように構成した場合におい
ても、ワードライン選択信号およびデジットライン選択
信号のレベル調整を介して、運用条件に応じて、１チッ
プの全メモリセル消去時における消去前書込み時間およ
び期待値照合時間等を、適宜調整することができる。
インおよびデジットラインの双方において、それぞれ複
数のワードラインおよび複数のデジットラインを選択す
る場合を例として説明しているが、例えば、図１におい
て、複数デジットライン選択回路８のみを除去して、デ
ジットラインについては、単一のデジットラインを選択
するように構成した場合、または、複数ワードライン選
択回路７のみを除去して、ワードラインについては、単
一のワードラインを選択するように構成した場合におい
ても、ワードライン選択信号およびデジットライン選択
信号のレベル調整を介して、運用条件に応じて、１チッ
プの全メモリセル消去時における消去前書込み時間およ
び期待値照合時間等を、適宜調整することができる。
【００１４】なお、上記の説明においては、２ワードラ
インおよび２デジットラインの選択時の動作を実施例と
して説明しているが、一般的には、２以上の複数のワー
ドラインおよび２以上の複数のデジットラインを選択す
る場合、または複数のワードラインのみを選択する場
合、および複数のデジットラインのみを選択する場合等
においても、本発明が有効に適用されることは云うまで
もない。
インおよび２デジットラインの選択時の動作を実施例と
して説明しているが、一般的には、２以上の複数のワー
ドラインおよび２以上の複数のデジットラインを選択す
る場合、または複数のワードラインのみを選択する場
合、および複数のデジットラインのみを選択する場合等
においても、本発明が有効に適用されることは云うまで
もない。
【００１５】
【発明の効果】以上説明したように、本発明は、複数の
ワードラインを同時に選択することができる回路と、複
数のワードラインを同時に選択することができる回路を
備えており、これらの両回路により選択された複数のメ
モリセルに対して、期待値データの同時書込みを行う機
能と、書込まれた複数のメモリセル内データと期待値と
を同時に照合する機能とを有することにより、１チップ
の全メモリセル消去時における消去前書込み時間および
期待値照合時間を短縮することが可能となり、ひいて
は、消去前書込み／期待値照合および消去／期待値照合
を含む一連の動作からなる１チップ全体の消去時間を短
縮することができるという効果がある。
ワードラインを同時に選択することができる回路と、複
数のワードラインを同時に選択することができる回路を
備えており、これらの両回路により選択された複数のメ
モリセルに対して、期待値データの同時書込みを行う機
能と、書込まれた複数のメモリセル内データと期待値と
を同時に照合する機能とを有することにより、１チップ
の全メモリセル消去時における消去前書込み時間および
期待値照合時間を短縮することが可能となり、ひいて
は、消去前書込み／期待値照合および消去／期待値照合
を含む一連の動作からなる１チップ全体の消去時間を短
縮することができるという効果がある。
【図１】本発明の一実施例を示す回路図である。
【図２】従来例を示す回路図である。
１ メモリセル群 ２ デジットライン選択回路 ３ ワードライン選択回路 ４ メモリセル ５ 期待値照合回路 ６ 書込み回路 ７ 複数ワードライン選択回路 ８ 複数デジットライン選択回路
Claims (3)
- 【請求項１】 所定の複数ワードライン／デジットライ
ン選択信号Ｃ、ワードライン選択信号Ａ1 、Ａ3 、
Ａ5 、……、Ａ2m-1（ｍ≧１：正整数）および前記ワー
ドライン選択信号Ａ1 、Ａ3 、Ａ5 、……、Ａ2m-1の反
転信号を入力して、複数のワードラインを同時に選択す
るための４ｍ個の複数ワードライン選択信号を出力する
複数ワードライン選択回路と、 前記４ｍ個の複数ワードライン選択信号、ワードライン
選択信号Ａ2 、Ａ4 、Ａ6 、……、Ａ2mおよび前記ワー
ドライン選択信号Ａ2 、Ａ4 、Ａ6 、……、Ａ2mの反転
信号を入力して、ワードライン上にメモリセル選択用の
レベル信号を出力するワードライン選択回路と、 所定の複数ワードライン／デジットライン選択信号Ｃ、
デジットライン選択信号Ｂ1 、Ｂ3 、Ｂ5 、……、Ａ
2n-1（ｎ≧１：正整数）および前記デジットライン選択
信号Ｂ1 、Ｂ3 、Ｂ5 、……、Ｂ2n-1の反転信号を入力
して、複数のデジットラインを同時に選択するための４
ｎ個の複数デジットライン選択信号を出力する複数デジ
ットライン選択回路と、 前記４ｎ個の複数デジットライン選択信号、デジットラ
イン選択信号Ｂ2 、Ｂ4 、Ｂ6 、……、Ｂ2nおよび前記
デジットライン選択信号Ｂ2 、Ｂ4 、Ｂ6 、……、Ｂ2n
の反転信号を入力して、デジットライン上にメモリセル
選択用のレベル信号を出力するデジットライン選択回路
と、 を少なくとも備えることを特徴とするフラッシュ消去型
不揮発性メモリ。 - 【請求項２】 所定の複数ワードライン／デジットライ
ン選択信号Ｃ、ワードライン選択信号Ａ1 、Ａ3 、
Ａ5 、……、Ａ2m-1（ｍ≧１：正整数）および前記ワー
ドライン選択信号Ａ1 、Ａ3 、Ａ5 、……、Ａ2m-1の反
転信号を入力して、複数のワードラインを同時に選択す
るための４ｍ個の複数ワードライン選択信号を出力する
複数ワードライン選択回路と、 前記４ｍ個の複数ワードライン選択信号、ワードライン
選択信号Ａ2 、Ａ4 、Ａ6 、……、Ａ2mおよび前記ワー
ドライン選択信号Ａ2 、Ａ4 、Ａ6 、……、Ａ2mの反転
信号を入力して、ワードライン上にメモリセル選択用の
レベル信号を出力するワードライン選択回路と、 デジットライン選択信号Ｂ1 、Ｂ2 、Ｂ3 、……、Ａ2n
（ｎ≧１：正整数）および前記デジットライン選択信号
Ｂ1 、Ｂ2 、Ｂ3 、……、Ｂ2nの反転信号を入力して、
デジットライン上にメモリセル選択用のレベル信号を出
力するデジットライン選択回路と、 を少なくとも備えることを特徴とするフラッシュ消去型
不揮発性メモリ。 - 【請求項３】 ワードライン選択信号Ａ1 、Ａ2 、
Ａ3 、……、Ａ2m（ｍ≧１：正整数）および前記ワード
ライン選択信号Ａ1 、Ａ2 、Ａ3 、……、Ａ2mの反転信
号を入力して、ワードライン上にメモリセル選択用のレ
ベル信号を出力するワードライン選択回路と、 所定の複数ワードライン／デジットライン選択信号Ｃ、
デジットライン選択信号Ｂ1 、Ｂ3 、Ｂ5 、……、Ｂ
2n-1（ｎ≧１：正整数）および前記デジットライン選択
信号Ｂ1 、Ｂ3 、Ｂ5 、……、Ｂ2n-1の反転信号を入力
して、複数のデジットラインを同時に選択するための４
ｎ個の複数デジットライン選択信号を出力する複数デジ
ッドライン選択回路と、 前記４ｎ個の複数デジットラインライン選択信号、デジ
ットライン選択信号Ｂ2 、Ｂ4 、Ｂ6 、……、Ｂ2nおよ
び前記デジットライン選択信号Ｂ2 、Ｂ4 、Ｂ6 、…
…、Ｂ2nの反転信号を入力して、デジットライン上にメ
モリセル選択用のレベル信号を出力するデジットライン
選択回路と、 を少なくとも備えることを特徴とするフラッシュ消去型
不揮発性メモリ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP371493A JPH06215590A (ja) | 1993-01-13 | 1993-01-13 | フラッシュ消去型不揮発性メモリ |
| US08/180,713 US5355334A (en) | 1993-01-13 | 1994-01-13 | Nonvolatile semiconductor memory device having parallel write and read function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP371493A JPH06215590A (ja) | 1993-01-13 | 1993-01-13 | フラッシュ消去型不揮発性メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06215590A true JPH06215590A (ja) | 1994-08-05 |
Family
ID=11564993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP371493A Pending JPH06215590A (ja) | 1993-01-13 | 1993-01-13 | フラッシュ消去型不揮発性メモリ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5355334A (ja) |
| JP (1) | JPH06215590A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0741387B1 (en) * | 1995-05-05 | 2000-01-12 | STMicroelectronics S.r.l. | Nonvolatile memory device with sectors of preselectable size and number |
| DE69520665T2 (de) * | 1995-05-05 | 2001-08-30 | St Microelectronics Srl | Anordnung von nichtflüchtigen EEPROM,insbesondere Flash-EEPROM |
| US5847998A (en) * | 1996-12-20 | 1998-12-08 | Advanced Micro Devices, Inc. | Non-volatile memory array that enables simultaneous read and write operations |
| US5867430A (en) * | 1996-12-20 | 1999-02-02 | Advanced Micro Devices Inc | Bank architecture for a non-volatile memory enabling simultaneous reading and writing |
| US5841696A (en) * | 1997-03-05 | 1998-11-24 | Advanced Micro Devices, Inc. | Non-volatile memory enabling simultaneous reading and writing by time multiplexing a decode path |
| JP4628149B2 (ja) * | 2005-03-14 | 2011-02-09 | 株式会社エヌ・ティ・ティ・ドコモ | アクセス制御装置及びアクセス制御方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH023187A (ja) * | 1988-06-09 | 1990-01-08 | Toshiba Corp | 不揮発性半導体メモリ |
| JPH04137298A (ja) * | 1990-09-28 | 1992-05-12 | Toshiba Corp | 半導体記憶装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0713879B2 (ja) * | 1985-06-21 | 1995-02-15 | 三菱電機株式会社 | 半導体記憶装置 |
| JPS62293598A (ja) * | 1986-06-12 | 1987-12-21 | Toshiba Corp | 半導体記憶装置 |
| US5267210A (en) * | 1988-05-18 | 1993-11-30 | Sgs-Thomson Microelectronics, Inc. | SRAM with flash clear for selectable I/OS |
| JPH081747B2 (ja) * | 1989-05-08 | 1996-01-10 | 三菱電機株式会社 | 半導体記憶装置およびその動作方法 |
-
1993
- 1993-01-13 JP JP371493A patent/JPH06215590A/ja active Pending
-
1994
- 1994-01-13 US US08/180,713 patent/US5355334A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH023187A (ja) * | 1988-06-09 | 1990-01-08 | Toshiba Corp | 不揮発性半導体メモリ |
| JPH04137298A (ja) * | 1990-09-28 | 1992-05-12 | Toshiba Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5355334A (en) | 1994-10-11 |
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