JPS59152592A - プログラマブルｒｏｍ - Google Patents
プログラマブルｒｏｍInfo
- Publication number
- JPS59152592A JPS59152592A JP58026182A JP2618283A JPS59152592A JP S59152592 A JPS59152592 A JP S59152592A JP 58026182 A JP58026182 A JP 58026182A JP 2618283 A JP2618283 A JP 2618283A JP S59152592 A JPS59152592 A JP S59152592A
- Authority
- JP
- Japan
- Prior art keywords
- data
- data line
- write
- circuit
- common data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、プログラマブルＲＯＭ （リード・オンリ
ー・メモリ）に関するもので、例えば、ＥＰＲＯＭ （
エレクトリカリ・プログラマブルＲＯＭ）に有効な技術
に関するものである。
ー・メモリ）に関するもので、例えば、ＥＰＲＯＭ （
エレクトリカリ・プログラマブルＲＯＭ）に有効な技術
に関するものである。
従来のプログラマブルＲＯＭにおいては、その書φみ動
作において、１つの書込みサイクル毎に入力端子から書
込みデータを入力して行うものであった。例えば、従来
のＥＦＲＯＭ装置においては、１つの書込みサイクルに
５０ｍａも要するので、記憶容量が大きくなるに従って
、全ビット書込みに長時間を要するものとなってしまう
。
作において、１つの書込みサイクル毎に入力端子から書
込みデータを入力して行うものであった。例えば、従来
のＥＦＲＯＭ装置においては、１つの書込みサイクルに
５０ｍａも要するので、記憶容量が大きくなるに従って
、全ビット書込みに長時間を要するものとなってしまう
。
この発明の目的は、高速書込み動作を実現したプログラ
マブルＲＯＭを提供することにある。
マブルＲＯＭを提供することにある。
この発明の他の目的は、読み出し動作の高速化を図った
プログラマブルＲＯＭを提供することにある。
プログラマブルＲＯＭを提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明ＩＩ［ｌｖＦの記述および添付図面から明らかに
なるであろう。
この明ＩＩ［ｌｖＦの記述および添付図面から明らかに
なるであろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
ずなわら、メモリアレイのデータ線選択回路を２段階に
分割するとともに、第１段のデータ線選択回路の出力側
に複数のセンスアンプとラッチ回路とを配置することに
より、上記各ランチ回路に１つの端子からの書込みデー
タを保持させて１つの動作グーイクルにおいて同時に複
数ピントのデータを書込り・ようにするものである。
分割するとともに、第１段のデータ線選択回路の出力側
に複数のセンスアンプとラッチ回路とを配置することに
より、上記各ランチ回路に１つの端子からの書込みデー
タを保持させて１つの動作グーイクルにおいて同時に複
数ピントのデータを書込り・ようにするものである。
図面には、この発明をＥＦＲＯＭ装置に適用した場合の
−・実施例のブロンフレ１が示されている。
−・実施例のブロンフレ１が示されている。
同図の各回路ブロックを構成する回路素子は、公知のＭ
ＯＳ （金属絶縁物半導体）集積回路の製造技術によっ
て、シリコンのような半導体基板−ヒにおいて形成され
る。
ＯＳ （金属絶縁物半導体）集積回路の製造技術によっ
て、シリコンのような半導体基板−ヒにおいて形成され
る。
このＥＰＪ？ＯＭ装置ば、図示しない外部端子から供給
されるアドレス信！−を受りるアドレスバッファ （図
示せず）を通して形成された相補アドレス信号がアドレ
スデコーダＸ−ＤＣＲ，Ｙ−ＤＣＲ１，、Ｙ−ＤＣＲ２
に人力される。
されるアドレス信！−を受りるアドレスバッファ （図
示せず）を通して形成された相補アドレス信号がアドレ
スデコーダＸ−ＤＣＲ，Ｙ−ＤＣＲ１，、Ｙ−ＤＣＲ２
に人力される。
アドレスデコーダＸ −’ Ｄ ＣＲば、上記相補アド
レス信号に従ったメモリアレイＭＡＲＹのワード線ＷＬ
の選択信号を形成する。メモリアレイＭＡＲＹは、特に
制限されないが、ＦへＭＯ３（フローティングゲート・
アバランシ、インジェクションＭＯ３）ｌ−ランジスタ
により構成され、そのコントロールゲートが対応するワ
ード線ＷＬに結合される。この実施例では、特に制限さ
れないが、８個のメモリアレイＭＡＲＹ１〜ＭＡＲＹ８
により構成される。
レス信号に従ったメモリアレイＭＡＲＹのワード線ＷＬ
の選択信号を形成する。メモリアレイＭＡＲＹは、特に
制限されないが、ＦへＭＯ３（フローティングゲート・
アバランシ、インジェクションＭＯ３）ｌ−ランジスタ
により構成され、そのコントロールゲートが対応するワ
ード線ＷＬに結合される。この実施例では、特に制限さ
れないが、８個のメモリアレイＭＡＲＹ１〜ＭＡＲＹ８
により構成される。
第１のアドレスデコーダＹ−ＤＣＲ１は、上記相補アド
レス信号に従ったメモリアレイＭ−ＡＲＹのデータ線Ｄ
Ｌの選択信号牽形成する。すなわち、代表として示され
た１個のメモリアレイＭＡＲＹＩは、特に制限されない
が、３２本のデータ線ＤＬにより構成され、カラムスイ
ッチ回路ｃｓＷ１によって、４本が選択的に第１の共通
データ線Ｃ１１）Ｌ Ｌに接続される（以下０、このメ
モリアレイＭＡＲＹＩを例にして説明する）。したがっ
て、上記第１のアドレスデコーダＹ−ＯＣＲにＡカされ
るアドレス信号ば、２ピッ１−の相補アドレス信号とさ
れ、」−記第１の共通データ線ＣＤ Ｌ Ｊは、８本設
けられるものとなるう 上記メモリーアレイＭＡＲＹにおいて、同じ行に配置さ
れたＦΔＭＯ５）ランジスタのコントロールゲートは、
それぞれ対応するワードＩＩ Ｗ Ｌに接続され、同じ
列に配置されたＦＡＭＯ３）ランジスタのドレインは、
それぞれ対応するデータ線ＤＩ、に接続される。十記各
ＦＡＭＯＳ ）ランジスタのソースは共通化され、特に
制＋（１１されないが、ディプレッション型ＭＯＳＦＥ
Ｔ等により構成された抵抗手段を通して接地される。
レス信号に従ったメモリアレイＭ−ＡＲＹのデータ線Ｄ
Ｌの選択信号牽形成する。すなわち、代表として示され
た１個のメモリアレイＭＡＲＹＩは、特に制限されない
が、３２本のデータ線ＤＬにより構成され、カラムスイ
ッチ回路ｃｓＷ１によって、４本が選択的に第１の共通
データ線Ｃ１１）Ｌ Ｌに接続される（以下０、このメ
モリアレイＭＡＲＹＩを例にして説明する）。したがっ
て、上記第１のアドレスデコーダＹ−ＯＣＲにＡカされ
るアドレス信号ば、２ピッ１−の相補アドレス信号とさ
れ、」−記第１の共通データ線ＣＤ Ｌ Ｊは、８本設
けられるものとなるう 上記メモリーアレイＭＡＲＹにおいて、同じ行に配置さ
れたＦΔＭＯ５）ランジスタのコントロールゲートは、
それぞれ対応するワードＩＩ Ｗ Ｌに接続され、同じ
列に配置されたＦＡＭＯ３）ランジスタのドレインは、
それぞれ対応するデータ線ＤＩ、に接続される。十記各
ＦＡＭＯＳ ）ランジスタのソースは共通化され、特に
制＋（１１されないが、ディプレッション型ＭＯＳＦＥ
Ｔ等により構成された抵抗手段を通して接地される。
これら８本の第１の共通データ線ＣＤ Ｌ ｌ ｌこは
、センスアンプＳΔ１１〜５Ａ１８とフリソプフし１ツ
ブ回路を代表とするような情報記１０機能を持つランチ
回路ＦＦｌ−ＦＦ８とが設けられる。すなわち、センス
アンプＳΔｔ Ｉへ・ＳΔ■Ｂは、読め出しＷｒｊ作に
おいて上記共通データ線ＣＩ） ！−１に得られた微少
信号を増幅して、ラッチ回路ＦＦＩ〜ＦＦＨに伝える。
、センスアンプＳΔ１１〜５Ａ１８とフリソプフし１ツ
ブ回路を代表とするような情報記１０機能を持つランチ
回路ＦＦｌ−ＦＦ８とが設けられる。すなわち、センス
アンプＳΔｔ Ｉへ・ＳΔ■Ｂは、読め出しＷｒｊ作に
おいて上記共通データ線ＣＩ） ！−１に得られた微少
信号を増幅して、ラッチ回路ＦＦＩ〜ＦＦＨに伝える。
また、書込み動作においては、ランチ回路ＦＦＩ〜ＦＦ
Ｂによって保持された書込み信号が上記各共通データ線
ＣＤＬ １に伝えられる。
Ｂによって保持された書込み信号が上記各共通データ線
ＣＤＬ １に伝えられる。
この実施例では、上記第１の共通データ線ＣＤＬ ’ｌ
の選択信号を形成する第２のア）ルスデコーダＹ−ＤＣ
Ｒ２と、第２０カラムスイツチ回路Ｃ３Ｗ ２とが設け
られ、１木で構成された第２の共通データ線ＣＤ Ｌ
２に結合される。したがって〜、上記８本の第１の共通
データ線ＣＤＩ、１を選択するため、上記第２のアドレ
スデコーダＹ−ＤＣＲ２には、３ビツトの相補アドレス
信号が供給される。ト記第２の共通データ線ＣＤＬ２に
は、入出力バノファ回Ｉ／８１０Ｂ１が設けられる。こ
の人出カバノファｌ０ＢＩは、書込み用のデータ入力バ
ッファと読み出し用のデータ出カバソファとにより構成
され、上記第２の共通データ線ｃ、ＤＬｚは、上記デー
タ入カハンファの出力端子と、上記データ出力バッファ
の入力端子とが接続される。そして、この入出カバソフ
ァＩ’ ＯＢ １は、外部端子ＤＩに接続される。以上
の回路構成は、他のメモリアレイＭＡＲＹ２〜ＭΔＲＹ
８についても同様であり、その説明を省略する。
の選択信号を形成する第２のア）ルスデコーダＹ−ＤＣ
Ｒ２と、第２０カラムスイツチ回路Ｃ３Ｗ ２とが設け
られ、１木で構成された第２の共通データ線ＣＤ Ｌ
２に結合される。したがって〜、上記８本の第１の共通
データ線ＣＤＩ、１を選択するため、上記第２のアドレ
スデコーダＹ−ＤＣＲ２には、３ビツトの相補アドレス
信号が供給される。ト記第２の共通データ線ＣＤＬ２に
は、入出力バノファ回Ｉ／８１０Ｂ１が設けられる。こ
の人出カバノファｌ０ＢＩは、書込み用のデータ入力バ
ッファと読み出し用のデータ出カバソファとにより構成
され、上記第２の共通データ線ｃ、ＤＬｚは、上記デー
タ入カハンファの出力端子と、上記データ出力バッファ
の入力端子とが接続される。そして、この入出カバソフ
ァＩ’ ＯＢ １は、外部端子ＤＩに接続される。以上
の回路構成は、他のメモリアレイＭＡＲＹ２〜ＭΔＲＹ
８についても同様であり、その説明を省略する。
以。ヒの構成により、この実施例のＲＯＭは、バイト
（８ビツト）構成のメモリとされる。例えば、ワード線
Ｗｔ、を２５６本とすると、全体で約６４Ｋ（８Ｋｘ８
）ビットの記憶容量を持つものとなるう なお、制御回路Ｃ０ＮＴは、外部端子からのチップイネ
ーブル信Ｓ ＣＢ 、アウトプットイネーブル信号面、
プログラム信号回向及び書込み高電圧ｖｐｐを受り、次
の書込み動作及び読シ出し動作にＩツ・要な各種クィミ
ング信υ及び制御漬汁を形成する。
（８ビツト）構成のメモリとされる。例えば、ワード線
Ｗｔ、を２５６本とすると、全体で約６４Ｋ（８Ｋｘ８
）ビットの記憶容量を持つものとなるう なお、制御回路Ｃ０ＮＴは、外部端子からのチップイネ
ーブル信Ｓ ＣＢ 、アウトプットイネーブル信号面、
プログラム信号回向及び書込み高電圧ｖｐｐを受り、次
の書込み動作及び読シ出し動作にＩツ・要な各種クィミ
ング信υ及び制御漬汁を形成する。
この実施例のプログラマブルＲＯＭの害込乃り１作を次
に説明ずイＩ６ 第２のアドレスデコーダＹ−ＤＯＲ２により、上記ラッ
チ回路ＦＦＩ〜ＦＦ８の選択動作を行うとともに、この
選択動作に同期させて書込みデーク信呼が時系列的に入
力することによって８ビツトの言込めデータを保持させ
る。上記ランチ回路ＦＦＩ〜ＦＦ８へのデータ入力が終
了した後、アドレスデコーダＸ−ＤＣＲと第１のアドレ
スデコーダＹ−ＤＣＲＩとによるメモリセル選択動作に
より、上記８ヒンＩ・のデータを同時に書込むものであ
る。他のメモリアレイＭＡＲＹ２〜ＭΔＲＹ８について
も同様に行われるので、１書込みサイクルにおいて、合
計８×８ビツトのデータ書込みを行うことができる。
に説明ずイＩ６ 第２のアドレスデコーダＹ−ＤＯＲ２により、上記ラッ
チ回路ＦＦＩ〜ＦＦ８の選択動作を行うとともに、この
選択動作に同期させて書込みデーク信呼が時系列的に入
力することによって８ビツトの言込めデータを保持させ
る。上記ランチ回路ＦＦＩ〜ＦＦ８へのデータ入力が終
了した後、アドレスデコーダＸ−ＤＣＲと第１のアドレ
スデコーダＹ−ＤＣＲＩとによるメモリセル選択動作に
より、上記８ヒンＩ・のデータを同時に書込むものであ
る。他のメモリアレイＭＡＲＹ２〜ＭΔＲＹ８について
も同様に行われるので、１書込みサイクルにおいて、合
計８×８ビツトのデータ書込みを行うことができる。
したがって、ワード線ＷＬが２５６本で構成される場合
、２５６Ｘ４回、すなわち１０２４回の書込み動作サイ
クルで全ビットの書込み動作が終了する。なお、上記ラ
ッチ回路ＦＦＩ〜ＦＦ８への時系列的なデータ人力に要
する時間は数μｓ程度で終了すりので５Ｑｒｒｌｓ程度
もの長時間を要する１書込みサイクルに比べて無視でき
る程度の高速に行うことができる。
、２５６Ｘ４回、すなわち１０２４回の書込み動作サイ
クルで全ビットの書込み動作が終了する。なお、上記ラ
ッチ回路ＦＦＩ〜ＦＦ８への時系列的なデータ人力に要
する時間は数μｓ程度で終了すりので５Ｑｒｒｌｓ程度
もの長時間を要する１書込みサイクルに比べて無視でき
る程度の高速に行うことができる。
メモリセルの記憶情報の読み出し時において、選択され
たメモリセルは、ワード線選択レベルに対して書込みデ
ータに従った、高いしきい値電圧か又は低いしきい値電
圧を持つものである。
たメモリセルは、ワード線選択レベルに対して書込みデ
ータに従った、高いしきい値電圧か又は低いしきい値電
圧を持つものである。
アドレスデコーダＸ−１） ＣＲとＹ−ＤＣＲＩとによ
り選択されたメモリセルがワーｌ′線選択し・ベルにか
かわらずにオフ１１：態にされている場合、第１の共通
デー）−′線ＣＴ） Ｌ １は、対応ずイ）センスアン
プ５ＡＩＩ〜ＳΔ１８からのバイアス電圧に従った比較
的ハイレベルにされる。一方、選択されたメモリナルが
ツー１綿選択レベルによってオン状態にされている場合
、ト紀共ｉｍデータ線ＣＩ） Ｉ。
り選択されたメモリセルがワーｌ′線選択し・ベルにか
かわらずにオフ１１：態にされている場合、第１の共通
デー）−′線ＣＴ） Ｌ １は、対応ずイ）センスアン
プ５ＡＩＩ〜ＳΔ１８からのバイアス電圧に従った比較
的ハイレベルにされる。一方、選択されたメモリナルが
ツー１綿選択レベルによってオン状態にされている場合
、ト紀共ｉｍデータ線ＣＩ） Ｉ。
１は、比較的ロウし・ベルにされる。この読め出し借り
をセンスアンプＳΔ１１へＳΔ１８が増幅して、ランチ
回Ｉ洛ＦＦＩ〜ＦＦ８に伝えるのでここでデータ保持が
行われる。この場合、ラッチ回路ＦＦＩ〜ドＦ８は、実
質的にメインアンプとしの作用を行うものである。
をセンスアンプＳΔ１１へＳΔ１８が増幅して、ランチ
回Ｉ洛ＦＦＩ〜ＦＦ８に伝えるのでここでデータ保持が
行われる。この場合、ラッチ回路ＦＦＩ〜ドＦ８は、実
質的にメインアンプとしの作用を行うものである。
そし、て、上記う、ノチ回１洛ＦＦＩ〜Ｆ Ｆ Ｂによ
って保持さ１１″１５たデータのうち、アト［ノスデコ
ーダＹ−［］ｒ″、Ｒ２による選択動作？１．二よって
１（ＩＭのラッチ回路の出力が第２の共通データ線ＣＩ
） Ｌ ２に伝えられ、データ出カバソファを通して外
部端子ＤＩから送出される。他のメモリアレイＭＡＲＹ
２〜ＭＡＲＹ８についても同様な書込み及び読み出し動
作が行われる。
って保持さ１１″１５たデータのうち、アト［ノスデコ
ーダＹ−［］ｒ″、Ｒ２による選択動作？１．二よって
１（ＩＭのラッチ回路の出力が第２の共通データ線ＣＩ
） Ｌ ２に伝えられ、データ出カバソファを通して外
部端子ＤＩから送出される。他のメモリアレイＭＡＲＹ
２〜ＭＡＲＹ８についても同様な書込み及び読み出し動
作が行われる。
（１１カラム（データ線）選択経路を２段階に分割して
選択動作を行うとともに、第１．第２の選択回路の間に
ラッチ回路を設けて複数ビットの書込みデータを保持さ
せることにより、１回の書込みサイクルにおいて上記保
持データを同時にメモリセルに書込むという動作によっ
て書込み動作の高速化を実現することができるという効
果が得られる。
選択動作を行うとともに、第１．第２の選択回路の間に
ラッチ回路を設けて複数ビットの書込みデータを保持さ
せることにより、１回の書込みサイクルにおいて上記保
持データを同時にメモリセルに書込むという動作によっ
て書込み動作の高速化を実現することができるという効
果が得られる。
（２）カラム選択経路を２段階に分割して選択動作を行
うことにより、センスアンプに結合される第１の共通デ
ータ線ＣＤ Ｌ １の配線長及びこれに結合されるスイ
ッチＭＯ３ＦＥＴの数が削減できるという作用によって
、寄生容量を減少させるこたができるのでセンスアンプ
の入力に現れるメモリセルからの読み出し信号が高速上
なり、高速読み出し動作を実現するという効果が得られ
る。
うことにより、センスアンプに結合される第１の共通デ
ータ線ＣＤ Ｌ １の配線長及びこれに結合されるスイ
ッチＭＯ３ＦＥＴの数が削減できるという作用によって
、寄生容量を減少させるこたができるのでセンスアンプ
の入力に現れるメモリセルからの読み出し信号が高速上
なり、高速読み出し動作を実現するという効果が得られ
る。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種）？変更
可能であることはい・）までもない。例えば、メモリア
レイの構成は、上記８ビツト（１バイト）を代表とする
複数ビットの同時読み出し用プログラマブルＲＯＭの他
、×１ビットのプログラマブルＲＯ’Ｍにも１ｍ様に適
用することができる。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種）？変更
可能であることはい・）までもない。例えば、メモリア
レイの構成は、上記８ビツト（１バイト）を代表とする
複数ビットの同時読み出し用プログラマブルＲＯＭの他
、×１ビットのプログラマブルＲＯ’Ｍにも１ｍ様に適
用することができる。
（利用分野〕
以上の説明では主として本発明者によってなされた発明
をその１ｖ景と２よった利用分野であるＥＰＲＯＩ−装
置について説明したが、それに限定されず、本発明は、
少ンマくとも電気的書込みを行うプログラマブルＲＯＭ
に広く利用することができるものである。
をその１ｖ景と２よった利用分野であるＥＰＲＯＩ−装
置について説明したが、それに限定されず、本発明は、
少ンマくとも電気的書込みを行うプログラマブルＲＯＭ
に広く利用することができるものである。
し１面は、この発明の一実施例を示すブロック図である
。
。
Claims (1)
- 【特許請求の範囲】 １、メモリアレイの複数のデータ線を複数の第１の共通
データ線にそれぞれ接続する第１のＹ選択回路と、上記
複数の第１の共通データ線の信号をそれぞれ受ける複数
のセンスアンプと、これらの第１の共通データ線に対応
して設けられ、センスアンプからの読み出し信号を受は
又は共通データ線に書込み信号を供給する複数のランチ
回路と、上記複数のラッチ回路と、第２の共通データ線
を接続する第２のＹ選択回路とを含むことを特徴とする
プログラマブルＲＯＭ。 ２、上記メモリアレイは、ＦＡＭＯ３トランジスタによ
り構成されるものであることを特徴とする特許請求の範
囲第１ｒｊｉ記載のプログラマブルＲＯ０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2618283A JPH0793016B2 (ja) | 1983-02-21 | 1983-02-21 | プログラマブルｒｏｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2618283A JPH0793016B2 (ja) | 1983-02-21 | 1983-02-21 | プログラマブルｒｏｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59152592A true JPS59152592A (ja) | 1984-08-31 |
| JPH0793016B2 JPH0793016B2 (ja) | 1995-10-09 |
Family
ID=12186368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2618283A Expired - Lifetime JPH0793016B2 (ja) | 1983-02-21 | 1983-02-21 | プログラマブルｒｏｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793016B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01133289A (ja) * | 1987-11-18 | 1989-05-25 | Toshiba Corp | 半導体メモリ |
| US5134583A (en) * | 1988-11-22 | 1992-07-28 | Hitachi, Ltd. | Nonvolatile semiconductor memory device having redundant data lines and page mode programming |
| EP0508552A2 (en) * | 1988-10-24 | 1992-10-14 | Kabushiki Kaisha Toshiba | Programmable semiconductor memory |
| US5313420A (en) * | 1987-04-24 | 1994-05-17 | Kabushiki Kaisha Toshiba | Programmable semiconductor memory |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50109636A (ja) * | 1974-01-29 | 1975-08-28 | ||
| JPS546736A (en) * | 1977-06-16 | 1979-01-19 | Rockwell International Corp | Circuit for responding to address code |
| JPS56134390A (en) * | 1980-03-21 | 1981-10-21 | Fujitsu Ltd | Rom element |
| JPS57147196A (en) * | 1981-03-06 | 1982-09-10 | Fujitsu Ltd | Read-only memory |
| JPS581891A (ja) * | 1982-04-23 | 1983-01-07 | Hitachi Ltd | モノリシツク記憶装置 |
-
1983
- 1983-02-21 JP JP2618283A patent/JPH0793016B2/ja not_active Expired - Lifetime
Patent Citations (5)
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| US5313420A (en) * | 1987-04-24 | 1994-05-17 | Kabushiki Kaisha Toshiba | Programmable semiconductor memory |
| US5812453A (en) * | 1987-04-24 | 1998-09-22 | Kabushiki Kaisha Toshiba | Programmable semiconductor memory |
| US6434043B2 (en) | 1987-04-24 | 2002-08-13 | Kabushiki Kaisha Toshiba | Programmable semiconductor memory array having series-connected memory |
| JPH01133289A (ja) * | 1987-11-18 | 1989-05-25 | Toshiba Corp | 半導体メモリ |
| EP0508552A2 (en) * | 1988-10-24 | 1992-10-14 | Kabushiki Kaisha Toshiba | Programmable semiconductor memory |
| US5134583A (en) * | 1988-11-22 | 1992-07-28 | Hitachi, Ltd. | Nonvolatile semiconductor memory device having redundant data lines and page mode programming |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0793016B2 (ja) | 1995-10-09 |
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